KR20160054005A - 픽셀 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 투명 기판(60), 투명 기판(60)에 형성되는 게이트 라인, 투명 기판(60)에 형성되는 박막 트랜지스터, 투명 기판(60)에 형성되는 데이터 라인(68), 투명 기판(60) 및 박막 트랜지스터에 형성되는 픽셀 전극(62), 픽셀 전극(62), 투명 기판(60) 및 데이터 라인(68)에 형성되는 패시베이션층(64), 및 패시베이션층(64)에 형성되는 공통 전극(66)을 포함하고, 상기 패시베이션층(64)은 데이터 라인(68)에 위치하는 제1 부분(72), 픽셀 전극(62)에 위치하는 제2 부분(74), 및 투명 기판(60)에 위치하고 데이터 라인(68)의 양측에 위치하는 제3 부분(76)을 포함하며, 패시베이션층(64)의 제1 부분(72)의 두께는 제2 부분(74)의 두께보다 큰 픽셀 구조를 제공한다. 본 발명은 픽셀 구조의 제조 방법을 더 제공한다.

Description

픽셀 구조 및 그 제조 방법{PIXEL STRUCTURE AND METHOD OF MANUFACTURING SAME}
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 픽셀 구조 및 그 제조 방법에 관한 것이다.
근래 디스플레이 기술은 급격한 발전을 이루었으며, 평판 디스플레이(flat panel display)는 전혀 상이한 디스플레이와 제조기술로 기존의 비디오 이미지 디스플레이(Video image display)와 현저히 차별화되었다. 기존의 비디오 이미지 디스플레이는 주로 음극선관(CRT, Cathode ray tubes)이었으며, 평판 디스플레이와 이의 주된 차이점은 무게와 체적(두께) 방면의 변화에 있는데, 통상적으로 평판 디스플레이의 두께는 10cm를 초과하지 않는다. 물론 디스플레이 원리, 제조 재료, 공정 및 비디오 이미지 디스플레이 구동 방면의 각 기술 등과 같은 기타 차이점도 존재한다.
액정 디스플레이는 현재 가장 광범위하게 사용되는 고해상도 컬러 스크린을 구비한 평판 디스플레이로서, 이미 휴대폰, 개인용 정보 단말기(PDA), 디지털 카메라, 컴퓨터 스크린 또는 노트북 스크린 등과 같은 각종 전자 기기에 광범위하게 응용되고 있다.
현재 보편적으로 사용되는 액정 디스플레이는 통상적으로 상하 기판과 중간 액정층으로 이루어지고 기판은 유리와 전극 등으로 이루어진다. 만약 상하 기판에 모두 전극이 설치된다면 TN(Twist Nematic, 트위스트 네마틱) 모드 액정 디스플레이, VA(Vertical Alignment, 수직 배열) 모드 액정 디스플레이, 및 시각이 지나치게 협소한 문제를 해결하기 위해 개발된 MVA(Multi-domain Vertical Alignment, 멀티 도메인 수직 배향) 모드 액정 디스플레이와 같은 세로 방향 전기장 모드 액정 디스플레이를 형성할 수 있다. 다른 한가지는 상기 액정 디스플레이와 상이하게, 전극이 기판의 일측에만 위치하고, IPS(In-Plane Switching, 평면 정렬 스위칭) 모드 액정 디스플레이, FFS(Fringe Field Switching, 프린지 필드 스위칭) 모드 액정 디스플레이 등과 같은 가로 방향 전기장 모드 액정 디스플레이를 형성한다. FFS 모드 액정 디스플레이는 고개구율(high Aperture ratio), 고해상도, 광시야각 등의 특징으로 인해 많은 이동 통신 기기에 사용되고 있다.
현재 이동 통신 기기의 디스플레이 스크린은 고해상도 (Pixels per inch, PPI), 높은 색영역 값(Color Gamut Value), 높은 콘트라스트(contrast), 낮은 소비전력(Power Consumption)을 향해 발전하고 있다. 해상도의 향상과 더불어, 스크린 내부의 기생 커패시턴스(Parastic capacitance) 또한 점점 심각해지고 있다. 스크린 내부의 기생 커패시턴스를 감소시키기 위하여, 통상적으로 전극 사이의 질화규소 화합물(SiNx) 또는 이산화규소(SiO2)로 형성되는 절연층의 두께를 증가시키거나, 또는 두께가 더욱 두꺼운 유기 절연층을 사용한다. 상기 방법은 해로운 기생 커패시턴스를 감소시키는 동시에 축적 커패시턴스(Cst)와 같은 유익한 커패시턴스 또한 감소시키게 된다.
구체적으로, 도1 및 도2를 참조하면, 도1은 선행기술 중의 휴대폰 스크린에 사용되는 픽셀 구조이고, 도2는 도1 중의 A-A라인 단면도이며, 설명의 편의를 위해 도1 및 도2중에서 모두 박막 트랜지스터(Thin-Film Transistor, TFT)의 부분적인 구조를 생략하였다. 상기 FFS 모드 액정 디스플레이 픽셀 구조에 있어서, 공통 전극(common electrode)의 투명 전도층의 전극(100)과 데이터 라인(Data line)(200) 사이의 기생 커패시턴스(①)는 데이터 라인(200)의 RC delay(즉 데이터 라인의 신호 전달의 속도는 저항(R)과 커패시턴스(C)의 승적에 의해 좌우됨)를 증가시킬 수 있는 바, 이는 액정 패널 중의 일부 픽셀이 충전 부족으로 인해 틀린 그레이레벨(gray level)을 나타내게 함으로써 화질에 영향을 미친다. 기생 커패시턴스(①)를 감소시키기 위하여, 통상적으로 공통 전극의 투명 전도층의 전극(100)과 데이터 라인(200) 사이의 절연층의 두께를 증가시키는데, 이 또한 역시 공통 전극의 투명 전도층의 전극(100)과 픽셀 전극의 투명 전도층의 전극(300) 사이의 축적 커패시턴스(②)를 감소시키게 된다. 공식
Figure pct00001
에 따르면, (Clc는 액정 박스가 생성하는 커패시턴스이고, Cst는 축적 커패시턴스이며, Cgs는 박막 트랜지스터의 게이트 전극과 드레인 전극 사이에 존재하는 커플링 커패시턴스의 커패시턴스 값이고, Vgh-Vgt는 게이트 전극의 변화된 전압임), 축적 커패시턴스(②)의 감소는 관통 전압(Feedthrough)을 증가시켜 액정 패널의 휘도를 감소시킬 수 있고, 투과를 감소시킬 수 있다.
도3을 참조하면, 이는 선행기술 중의 FFS 모드 액정 디스플레이 중의 픽셀 구조의 제조 흐름도이고, 첫번째 방법은, 유리 기판에 제1 금속층(GE), 게이트 절연층(GI), 비정질 실리콘층(a-Si), 픽셀 전극(Pixel ITO), 제2 금속층(S/D), 패시베이션층(PV) 및 공통 전극(Com. ITO)을 순차적으로 증착되게 형성한다. 두번째 방법은, 유리 기판에 제1 금속층(GE), 게이트 절연층(GI), 비정질 실리콘층(a-si), 제2 금속층(S/D), 픽셀 전극(Pixel ITO), 패시베이션층(PV) 및 공통 전극(Com ITO)을 순차적으로 증착되게 형성한다.
본 발명의 목적은, 픽셀 전극과 공통 전극의 거리를 감소시키는 것을 통해 픽셀 구조의 축적 커패시턴스를 증가시켜, 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시키는 픽셀 구조를 제공하는 것이다.
본 발명의 다른 목적은, 제조 방법이 간단하고, 제2차 식각을 통해 픽셀 구조의 축적 커패시턴스를 증가시켜, 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시키는 픽셀 구조의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 제조 방법이 간단하고, 2층 구조의 패시베이션층을 통해 픽셀 구조의 축적 커패시턴스를 증가시켜, 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시키는 픽셀 구조의 제조 방법을 제공하는 것이다.
상기 목적을 실현하기 위하여, 본 발명은 투명 기판; 투명 기판에 형성되는 게이트 라인; 투명 기판에 형성되는 박막 트랜지스터; 투명 기판에 형성되는 데이터 라인; 투명 기판 및 박막 트랜지스터에 형성되는 픽셀 전극; 픽셀 전극, 투명 기판 및 데이터 라인에 형성되는 패시베이션층; 및 패시베이션층에 형성되는 공통 전극을 포함하고, 상기 패시베이션층은, 데이터 라인에 위치하는 제1 부분; 픽셀 전극에 위치하는 제2 부분; 및 투명 기판에 위치하고 데이터 라인의 양측에 위치하는 제3 부분을 포함하며, 상기 패시베이션층의 제1 부분의 두께는 제2 부분의 두께보다 크고, 상기 픽셀 전극은 상기 공통 전극 부분과 중첩되어 축적 커패시턴스를 형성하는 픽셀 구조를 제공한다.
상기 패시베이션층의 제1 부분의 두께는 제3 부분의 두께보다 크고, 상기 패시베이션층의 제2 부분의 최상단과 제3 부분의 최상단은 나란히 놓이며, 상기 픽셀 구조는 박막 트랜지스터 및 픽셀 전극 사이에 형성되는 보호층을 더 포함한다.
상기 박막 트랜지스터는 게이트 전극, 드레인 전극 및 소스 전극을 구비하고, 상기 게이트 전극과 게이트 라인은 전기적으로 연결되며, 상기 소스 전극과 데이터 라인은 전기적으로 연결되고, 상기 드레인 전극과 픽셀 전극은 전기적으로 연결되며, 상기 픽셀 전극은 투명 전도층이고, 상기 공통 전극은 투명 전도층이다.
본 발명은,
투명 기판을 제공하는 단계11;
상기 투명 기판에 게이트 라인, 박막 트랜지스터, 데이터 라인 및 픽셀 전극을 증착되게 형성하는 단계12;
상기 투명 기판, 데이터 라인 및 픽셀 전극에, 상기 데이터 라인에 위치하는 제1 부분, 픽셀 전극에 위치하는 제2 부분 및 투명 기판에 위치하고 데이터 라인 양측에 위치하는 제3 부분을 포함하는 패시베이션층을 증착되게 형성하는 단계13;
외부회로의 패시베이션층을 식각하여 제1차 식각을 완성한 후, 패시베이션층의 제2 부분을 식각하여 제2차 식각을 완성함으로써 패시베이션층의 제2 부분의 두께를 감소시켜, 패시베이션층의 제1 부분의 두께가 제2 부분의 두께보다 크도록 하는 단계14;
상기 패시베이션층에 공통 전극을 증착되게 형성하는 단계15를 포함하는 픽셀 구조의 제조 방법을 더 제공한다.
상기 단계12는, 상기 투명 기판에 상기 박막 트랜지스터와 상기 픽셀 전극 사이에 형성되는 보호층을 형성시키는 단계를 더 포함한다.
상기 단계14의 제2차 식각은, 패시베이션층의 제3 부분을 식각하여, 제2차 식각을 완성한 후, 상기 패시베이션층의 제1 부분의 두께가 제3 부분의 두께보다 크고, 상기 패시베이션층의 제2 부분의 최상단과 제3 부분의 최상단이 나란히 놓이도록 하는 단계를 더 포함한다.
상기 픽셀 전극은 투명 전도층이고, 상기 공통 전극은 투명 전도층이다.
본 발명은,
투명 기판을 제공하는 단계21;
상기 투명 기판에 게이트 라인, 박막 트랜지스터, 데이터 라인 및 픽셀 전극을 증착되게 형성하는 단계22;
상기 투명 기판, 데이터 라인 및 픽셀 전극에 제1 패시베이션층을 증착되게 형성하고, 상기 제1 패시베이션층을 식각하되, 데이터 라인 상측의 제1 패시베이션층만 보류하고, 기타 부분은 식각하는 단계23;
상기 투명 기판, 픽셀 전극 및 제1 패시베이션층에 제2 패시베이션층을 증착되게 형성하고, 상기 제2 패시베이션층을 식각하되, 외부회로의 제2 패시베이션층을 식각하고, 기타 부분은 보류하는 단계24;
상기 제2 패시베이션층에 공통 전극을 증착되게 형성하는 단계25를 포함하는 픽셀 구조의 제조 방법을 더 제공한다.
상기 제1 패시베이션층의 두께는 상기 제2 패시베이션층의 두께보다 크다.
상기 단계22는 투명 기판에 상기 박막 트랜지스터와 상기 픽셀 전극 사이에 형성되는 보호층을 형성하는 단계를 더 포함하고, 상기 픽셀 전극은 투명 전도층이고, 상기 공통 전극은 투명 전도층이다.
본 발명은 하기와 같은 유리한 효과를 갖는다. 본 발명은 픽셀 구조 및 그 제조 방법을 제공하는 것으로서, 제2차 식각 또는 2층 구조의 패시베이션층을 통해 공통 전극과 픽셀 전극 사이의 거리를 감소시킴으로써, 픽셀 구조의 축적 커패시턴스를 증가시킴과 동시에 데이터 라인과 공통 전극 사이의 거리를 증가시켜, 해로운 기생 커패시턴스를 감소시키며, 나아가 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시킨다. 또한, 상기 픽셀 구조의 제조 방법은 비교적 간단하다.
본 발명의 특징 및 기술 내용에 대한 이해의 편의를 위해, 하기의 본 발명의 상세한 설명과 도면을 참조하기 바라며, 도면은 단지 참조와 설명을 위한 것일 뿐 본 발명을 한정하기 위한 것이 아니다.
아래에 도면과 결부하여 발명을 실시하기 위한 구체적인 내용 중의 상세한 묘사를 통해, 본 발명의 기술적 해결수단 및 기타 유리한 효과는 더욱 명확해질 것이다.
도면에 있어서,
도1은 선행기술 중의 픽셀 구조 모식도이다.
도2는 도1 중의 A-A라인 단면도이다.
도3은 선행기술 중의 픽셀 구조의 제조 흐름도이다.
도4는 본 발명의 픽셀 구조의 구조 모식도이다.
도5는 본 발명의 일 실시예에 따른 픽셀 구조의 제조 방법의 단계 흐름도이다.
도6은 도5 중의 제조 과정의 구조 모식도이다.
도7은 본 발명의 다른 일 실시예에 따른 픽셀 구조의 제조 방법의 단계 흐름도이다.
도8은 도7 중의 제조 과정의 구조 모식도이다.
본 발명에 사용된 기술적 해결수단 및 그 효과를 더 자세하게 설명하기 위하여, 아래에 본 발명의 바람직한 실시예 및 그 도면을 결부하여 상세하게 설명하도록 한다.
도4를 참조하면, 본 발명은, 투명 기판(60), 투명 기판(60)에 형성되는 게이트 라인(관찰의 편의를 위하여 미도시함), 투명 기판(60)에 형성되는 박막 트랜지스터(관찰의 편의를 위하여 미도시함), 투명 기판(60)에 형성되는 데이터 라인(68), 투명 기판(60) 및 박막 트랜지스터에 형성되는 픽셀 전극(62), 픽셀 전극(62), 투명 기판(60) 및 데이터 라인(68)에 형성되는 패시베이션층(64), 및 패시베이션층(64)에 형성되는 공통 전극(66)을 포함하는 픽셀 구조를 제공한다.
상기 패시베이션층(64)은, 데이터 라인(68)에 위치하는 제1 부분(72), 픽셀 전극(62)에 위치하는 제2 부분(74), 및 투명 기판(60)에 위치하고 데이터 라인(68)의 양측에 위치하는 제3 부분(76)을 포함하고, 상기 패시베이션층(64)의 제1 부분(72)의 두께는 제2 부분(74)의 두께보다 크고, 상기 픽셀 전극(62)은 상기 공통 전극(66) 부분과 중첩되어 축적 커패시턴스(Cst)를 형성한다. 본 발명은 데이터 라인(68)과 공통 전극(66) 사이의 거리를 증가시키는 것을 통해 기생 커패시턴스(C기생)를 감소시킴과 동시에, 픽셀 전극(62)과 공통 전극(66) 사이의 거리를 감소시키는 것을 통해 축적 커패시턴스(Cst)를 증가시켜, 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시킨다.
상기 투명 기판은 유리 기판이다. 상기 픽셀 구조는 박막 트랜지스터 및 픽셀 전극(62) 사이에 형성되는 보호층(미도시)을 더 포함한다.
상기 패시베이션층(64)의 제1 부분(72)의 두께는 마찬가지로 제3 부분(76)의 두께보다 크고, 바람직하게는, 상기 패시베이션층(64)의 제2 부분(74)의 최상단과 제3 부분(76)의 최상단은 나란히 놓인다.
상기 박막 트랜지스터는 게이트 라인의 스캐닝 신호에 따라 데이터 라인(68)의 데이터 신호를 상기 픽셀 전극(62)과 상기 공통 전극(66) 부분이 중첩되어 형성되는 축적 커패시턴스(Cst)에 충전시키기 위한 것으로서, 게이트 전극, 드레인 전극 및 소스 전극을 포함하고, 상기 게이트 전극과 게이트 라인은 전기적으로 연결되며, 상기 소스 전극과 데이터 라인(68)은 전기적으로 연결되고, 상기 드레인 전극과 픽셀 전극(62)은 전기적으로 연결된다.
상기 공통 전극(66)은 데이터 라인(68) 상측에 위치하는 일 부분(82) 및 픽셀 전극(62)에 위치하는 다른 일 부분(84)을 포함한다. 본 실시예에 있어서, 상기 픽셀 전극(62)은 투명 전도층이고, 상기 공통 전극(66)도 마찬가지로 투명 전도층이다.
도4 내지 도6을 참조하면, 본 발명은 하기의 단계를 포함하는 픽셀 구조의 제조 방법을 더 제공한다.
단계11: 투명 기판(60)을 제공한다.
상기 투명 기판(60)은 유리 기판이다.
단계12: 상기 투명 기판(60)에 게이트 라인, 박막 트랜지스터, 데이터 라인(68) 및 픽셀 전극(62)을 증착되게 형성한다.
상기 게이트 라인, 박막 트랜지스터, 데이터 라인(68) 및 픽셀 전극(62)의 형성 공정은 모두 선행기술에 따라 형성된다.
상기 단계는 투명 기판(60)에, 상기 박막 트랜지스터와 상기 픽셀 전극(62) 사이에 형성되는 보호층을 형성시키는 단계를 더 포함한다. 상기 보호층의 형성 공정은 선행기술 중의 공정과 동일하다.
상기 박막 트랜지스터는 게이트 전극, 드레인 전극 및 소스 전극을 구비하고, 상기 게이트 전극과 게이트 라인은 전기적으로 연결되며, 상기 소스 전극과 데이터 라인(68)은 전기적으로 연결된다. 상기 박막 트랜지스터의 드레인 전극과 픽셀 전극(62)은 전기적으로 연결되어, 데이터 라인(68)의 데이터 신호를 축적 커패시턴스(Cst)에 충전한다. 상기 픽셀 전극(62)은 투명 전도층이다.
단계13: 상기 투명 기판(60)에 패시베이션층(64)을 증착되게 형성하고, 상기 패시베이션층(64)은, 상기 데이터 라인(68)에 위치하는 제1 부분(72), 픽셀 전극(62)에 위치하는 제2 부분(74) 및 투명 기판(60)에 위치하고 데이터 라인(68) 양측에 위치하는 제3 부분(76)을 포함한다.
단계14: 외부회로의 패시베이션층(64)을 식각하여 제1차 식각을 완성한 후, 패시베이션층(64)의 제2 부분(74)을 식각하여 제2차 식각을 완성함으로써, 패시베이션층(64)의 제2 부분(74)의 두께를 감소시켜, 패시베이션층(64)의 제1 부분(72)의 두께가 제2 부분(74)의 두께보다 크도록 한다.
상기 단계14의 제2차 식각은, 패시베이션층(64)의 제3 부분(76)을 식각하여, 제2차 식각을 완성한 후, 상기 패시베이션층(64)의 제1 부분(72)의 두께가 제3 부분(76)의 두께보다 크고, 바람직하게는, 상기 패시베이션층(64)의 제2 부분(74)의 최상단과 제3 부분(76)의 최상단이 나란히 놓이도록 하는 단계를 더 포함한다.
단계15: 상기 패시베이션층(64)에 공통 전극(66)을 증착되게 형성한다.
상기 공통 전극(66)은 투명 전도층이고, 데이터 라인(68) 상측에 위치하는 일 부분(82) 및 픽셀 전극(62)에 위치하는 다른 일 부분(84)을 포함한다. 본 발명에서 상기 패시베이션층(64)의 제1 부분(72)의 두께는 제2 부분(74)의 두께보다 크고, 즉 데이터 라인(68)과 공통 전극(66) 사이의 거리를 증가시키는 것을 통해 기생 커패시턴스(C기생)을 감소시킴과 동시에, 픽셀 전극(62)과 공통 전극(66) 사이의 거리를 감소시키는 것을 통해 축적 커패시턴스(Cst)를 증가시켜, 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시킨다.
도7 및 도8을 참조하고, 아울러 도4를 참조하면, 본 발명은 하기와 같은 단계를 포함하는 픽셀 구조의 제조 방법을 더 제공한다.
단계21: 투명 기판(60)을 제공한다.
상기 투명 기판(60)은 유리기판이다.
단계22: 상기 투명 기판(60)에 게이트 라인, 박막 트랜지스터, 데이터 라인(68) 및 픽셀 전극(62)을 증착되게 형성한다.
상기 게이트 라인, 박막 트랜지스터, 데이터 라인(68) 및 픽셀 전극(62)의 형성 공정은 모두 선행기술에 따라 형성된다.
상기 단계는 투명 기판(60)에, 상기 박막 트랜지스터와 상기 픽셀 전극(62) 사이에서 형성되는 보호층을 형성하는 단계를 더 포함한다. 상기 보호층의 형성 공정은 선행기술 중의 공정과 동일하다.
상기 박막 트랜지스터는 게이트 전극, 드레인 전극 및 소스 전극을 구비하고, 상기 게이트 전극과 게이트 라인은 전기적으로 연결되며, 상기 소스 전극과 데이터 라인(68)은 전기적으로 연결된다. 상기 박막 트랜지스터의 드레인 전극과 픽셀 전극(62)은 전기적으로 연결되어, 데이터 라인(68)의 데이터 신호를 축적 커패시턴스(Cst)에 충전한다.
상기 픽셀 전극(62)은 투명 전도층이다.
단계23: 상기 투명 기판(60), 데이터 라인(68) 및 픽셀 전극(62)에 제1 패시베이션층(92)을 증착되게 형성하고, 상기 제1 패시베이션층(92)을 식각하되, 데이터 라인(68) 상측의 제1 패시베이션층(92)만 보류하고, 기타 부분은 식각한다.
단계24: 상기 투명 기판(60), 픽셀 전극(62) 및 제1 패시베이션층(92)에 제2 패시베이션층(94)을 증착되게 형성하고, 상기 제2 패시베이션층(94)을 식각하되, 외부회로의 제2 패시베이션층(94)을 식각하고, 기타 부분은 보류한다.
본 실시예에 있어서, 상기 제1 패시베이션층(92)의 두께는 상기 제2 패시베이션층(94)의 두께보다 크다. 단계25: 상기 제2 패시베이션층(94)에 공통 전극(66)을 증착되게 형성한다.
상기 공통 전극(66)은 투명 전도층이고, 데이터 라인(68) 상측에 위치하는 일 부분(82) 및 픽셀 전극(62)에 위치하는 다른 일 부분(84)을 포함한다.
상기 데이터 라인(68)과 공통 전극(66) 사이에 제1패시베이션층(92), 제2 패시베이션층(94)이 포함되고, 픽셀 전극(62)과 공통 전극(66) 사이에는 단지 제2 패시베이션층(94)만 존재하며, 상기 데이터 라인(68)과 공통 전극(66) 사이의 거리는 픽셀 전극(62)과 공통 전극(66) 사이의 거리보다 크고, 데이터 라인(68)과 공통 전극(66) 사이의 거리를 증가시키는 것을 통해 기생 커패시턴스(C기생)을 감소시킴과 동시에, 픽셀 전극(62)과 공통 전극(66) 사이의 거리를 감소시키는 것을 통해 축적 커패시턴스(Cst)를 증가시켜, 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시킨다.
상기 내용을 종합해 보면, 본 발명은 픽셀 구조 및 그 제조 방법을 제공하는 바, 제2차 식각 또는 2층 구조의 패시베이션층을 통해 공통 전극과 픽셀 전극 사이의 거리를 감소시킴으로써 픽셀 구조의 축적 커패시턴스를 증가시킴과 동시에 데이터 라인과 공통 전극 사이의 거리를 증가시켜, 해로운 기생 커패시턴스를 감소시키며, 나아가 관통 전압 및 누전이 상기 픽셀 구조를 응용한 FFS 모드 액정 디스플레이의 화질에 미치는 영향을 감소시킨다. 또한, 상기 픽셀 구조의 제조 방법은 비교적 간단하다.
상술한 내용에 대하여. 본 기술분야의 통상의 기술자는 본 발명의 기술적 해결수단과 기술구상에 따라 기타 상응한 변경과 변형을 다양하게 진행할 수 있고, 이러한 모든 변경과 변형은 모두 본 발명의 청구항의 보호범위에 속해야 할 것이다.

Claims (10)

  1. 투명 기판;
    투명 기판에 형성되는 게이트 라인;
    투명 기판에 형성되는 박막 트랜지스터;
    투명 기판에 형성되는 데이터 라인;
    투명 기판 및 박막 트랜지스터에 형성되는 픽셀 전극;
    픽셀 전극, 투명 기판 및 데이터 라인에 형성되는 패시베이션층; 및
    패시베이션층에 형성되는 공통 전극을 포함하고,
    상기 패시베이션층은,
    데이터 라인에 위치하는 제1 부분;
    픽셀 전극에 위치하는 제2 부분; 및
    투명 기판에 위치하고 데이터 라인의 양측에 위치하는 제3 부분을 포함하며,
    상기 패시베이션층의 제1 부분의 두께는 제2 부분의 두께보다 크고,
    상기 픽셀 전극은 상기 공통 전극 부분과 중첩되어 축적 커패시턴스(storage capacitance)를 형성하는 픽셀 구조.
  2. 제1항에 있어서,
    상기 패시베이션층의 제1 부분의 두께는 제3 부분의 두께보다 크고, 상기 패시베이션층의 제2 부분의 최상단과 제3 부분의 최상단은 나란히 놓이며,
    상기 픽셀 구조는 박막 트랜지스터 및 픽셀 전극 사이에 형성되는 보호층을 더 포함하는 픽셀 구조.
  3. 제1항에 있어서,
    상기 박막 트랜지스터는 게이트 전극, 드레인 전극 및 소스 전극을 구비하고,
    상기 게이트 전극과 게이트 라인은 전기적으로 연결되며,
    상기 소스 전극과 데이터 라인은 전기적으로 연결되고,
    상기 드레인 전극과 픽셀 전극은 전기적으로 연결되며,
    상기 픽셀 전극은 투명 전도층이고,
    상기 공통 전극은 투명 전도층인 픽셀 구조.
  4. 투명 기판을 제공하는 단계11;
    상기 투명 기판에 게이트 라인, 박막 트랜지스터, 데이터 라인 및 픽셀 전극을 증착되게 형성하는 단계12;
    상기 투명 기판, 데이터 라인 및 픽셀 전극에, 데이터 라인에 위치하는 제1 부분, 픽셀 전극에 위치하는 제2 부분 및 투명 기판에 위치하고 데이터 라인 양측에 위치하는 제3 부분을 포함하는 패시베이션층을 증착되게 형성하는 단계13;
    외부회로의 패시베이션층을 식각하여 제1차 식각을 완성한 후, 패시베이션층의 제2 부분을 식각하여 제2차 식각을 완성함으로써 패시베이션층의 제2 부분의 두께를 감소시켜, 패시베이션층의 제1 부분의 두께가 제2 부분의 두께보다 크도록 하는 단계14;
    상기 패시베이션층에 공통 전극을 증착되게 형성하는 단계15를 포함하는 픽셀 구조의 제조 방법.
  5. 제4항에 있어서,
    상기 단계12는, 상기 투명 기판에 상기 박막 트랜지스터와 상기 픽셀 전극 사이에 형성되는 보호층을 형성시키는 단계를 더 포함하는 픽셀 구조의 제조 방법.
  6. 제4항에 있어서,
    상기 단계14의 제2차 식각은, 패시베이션층의 제3 부분을 식각하여, 제2차 식각을 완성한 후, 상기 패시베이션층의 제1 부분의 두께가 제3 부분의 두께보다 크고, 상기 패시베이션층의 제2 부분의 최상단과 제3 부분의 최상단이 나란히 놓이도록 하는 단계를 더 포함하는 픽셀 구조의 제조 방법.
  7. 제4항에 있어서,
    상기 픽셀 전극은 투명 전도층이고, 상기 공통 전극은 투명 전도층인 픽셀 구조의 제조 방법.
  8. 투명 기판을 제공하는 단계21;
    상기 투명 기판에 게이트 라인, 박막 트랜지스터, 데이터 라인 및 픽셀 전극을 증착되게 형성하는 단계22;
    상기 투명 기판, 데이터 라인 및 픽셀 전극에 제1 패시베이션층을 증착되게 형성하고, 상기 제1 패시베이션층을 식각하되, 데이터 라인 상측의 제1 패시베이션층만 보류하고, 기타 부분은 식각하는 단계23;
    상기 투명 기판, 픽셀 전극 및 제1 패시베이션층에 제2 패시베이션층을 증착되게 형성하고, 상기 제2 패시베이션층을 식각하되, 외부회로의 제2 패시베이션층을 식각하고, 기타 부분은 보류하는 단계24;
    상기 제2 패시베이션층에 공통 전극을 증착되게 형성하는 단계25를 포함하는 픽셀 구조의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 패시베이션층의 두께는 상기 제2 패시베이션층의 두께보다 큰 픽셀 구조의 제조 방법.
  10. 제8항에 있어서,
    상기 단계22는 투명 기판에 상기 박막 트랜지스터와 상기 픽셀 전극 사이에 형성되는 보호층을 형성하는 단계를 더 포함하고,
    상기 픽셀 전극은 투명 전도층이고, 상기 공통 전극은 투명 전도층인 픽셀 구조의 제조 방법.
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