CN101442056B

CN101442056B - 像素阵列基板

Info

Publication number: CN101442056B
Application number: CN2007101936288A
Authority: CN
Inventors: 郭建忠; 王一晋; 邓志容
Original assignee: Wintek Corp
Current assignee: Wintek Corp
Priority date: 2007-11-23
Filing date: 2007-11-23
Publication date: 2010-07-07
Anticipated expiration: 2027-11-23
Also published as: CN101442056A

Abstract

本发明公开了一种像素阵列基板，包括基材、像素阵列及数个储存电容。基材具有显示区。像素阵列由绝缘层分隔的数条平行的扫描线及数条平行的数据线交错形成于显示区中。这些储存电容分别设置于像素阵列中。各储存电容包括共同电极线及导电层。共同电极线设置于基材上。导电层设置于共同电极线之上并与共同电极线以绝缘层分隔。其中，位于各扫描线及各数据线之间的绝缘层厚度大于各储存电容的绝缘层厚度。

Description

像素阵列基板

技术领域

本发明涉及一种像素阵列基板，且特别涉及一种绝缘层的厚度变化的像素阵列基板。

背景技术

像素阵列基板的绝缘层用以隔绝两金属层，如分隔栅极与漏极、栅极与源极及扫描线与数据线交错的区域。为了降低临界电压减少驱动成本，因此传统的像素阵列基板具有较薄的绝缘层。然而绝缘层的厚度若过薄，会导致交错的扫描线与数据线之间、栅极与漏极之间及栅极与源极之间的寄生电容效应增加而造成电阻电容延迟(RC delay)，进而使信号延迟失真而降低像素阵列基板的品质。

发明内容

有鉴于此，本发明涉及一种像素阵列基板，增加扫描线与数据线交错的区域的绝缘层厚度，并减少储存电容的绝缘层厚度，以降低电阻电容延迟并提高开口率。

根据本发明的一方面，提出一种像素阵列基板，包括基材、像素阵列及数个储存电容。基材具有显示区。像素阵列由绝缘层分隔的数条平行的扫描线及数条平行的数据线交错形成于显示区中。这些储存电容分别设置于像素阵列中。各储存电容包括共同电极线及导电层。共同电极线设置于基材上。导电层设置于共同电极线之上并与共同电极线以绝缘层分隔。其中，位于各扫描线及各数据线之间的绝缘层厚度大于各储存电容的绝缘层厚度。

为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图示，作详细说明如下。

附图说明

图1绘示依照本发明第一实施例的像素阵列基板的俯视图；

图2绘示图1中沿1A-1A’的剖面图；

图3绘示图1中沿1B-1B’的剖面图；

图4A绘示像素阵列基板制造方法的流程图；

图4B绘示图4A的像素阵列基板制造方法的详细流程图；

图5绘示依照本发明第一实施例的形成绝缘层的流程图；

图6绘示依照本发明第二实施例的布线区的剖面图；

图7绘示依照本发明第二实施例的显示区的剖面图；以及

图8绘示依照本发明第二实施例的形成绝缘层的流程图。

附图标记说明

100：像素阵列基板

110、20：基材

111、112、211、212：扫描线

111a、211a：第一扫描线

112a、212a：第二扫描线

113、114、213：数据线

120、220：储存电容

121、221：共同电极线

122、222：导电层

130、230：绝缘层

140、141、240、241：像素电极

140a、141a、240a、241a：接触孔

150：薄膜晶体管

151、251：栅极

152、252：漏极

153、253：源极

154、254：沟道层

155、255：半导体层

160、260：保护层

230a：第一绝缘层

230b：第二绝缘层

E1：显示区

E2：布线区

P1：像素

具体实施方式

以下提出优选实施例作为本发明的说明。然而实施例所提出的显示元件的细部结构与制造方法的所有步骤仅为举例说明之用，并不会对本发明欲保护的范围做限缩。再者，实施例中的图示亦省略不必要的元件，以利清楚显示本发明的技术特点。

第一实施例

请参照图1至图3，图1绘示依照本发明第一实施例的像素阵列基板的俯视图，图2绘示图1中沿1A-1A’的剖面图，图3绘示图1中沿1B-1B’的剖面图。请参照图1，像素阵列基板100包括基材110、像素阵列及数个储存电容(storage capacitor，Cst)120。基材110例如是透明玻璃并具有显示区E1。像素阵列为数个像素(如P1)排列而成的阵列，且像素P1由平行的扫描线111与112及平行的数据线113与114交错形成于显示区E1中。请同时参照图1及图3，各扫描线(如111)及各数据线(如113)交错的区域以绝缘层130分隔。储存电容120设置于像素阵列上，并包括共同电极线121及导电层122。如图3所示，共同电极线121设置于基材110上。导电层122设置于共同电极线121之上，并以绝缘层130与共同电极线121分隔。其中，位于扫描线111及数据线113之间的绝缘层130厚度大于储存电容120的绝缘层130厚度。

由于扫描线111及数据线113传递信号时会产生寄生电容并造成电阻电容延迟(RC delay)增加而导致信号延迟失真，因此通过增加扫描线111及数据线113之间的绝缘层130厚度可降低寄生电容进而减少信号延迟。此外，若要维持储存电容120的电容量不变，储存电容120的面积与共同电极线121及导电层122之间的绝缘层130厚度成正比，因此通过降低共同电极线121及导电层122之间的绝缘层130厚度可以使储存电容120的面积减小，减少了像素中光线无法穿透的区域进而提升开口率，具有高亮度及低耗电的功效。

再者，如图1所示，基材110还包括于显示区E1之外的布线区E2。像素阵列基板100还包括第一扫描线111a、第二扫描线112a、半导体层155、保护层160及第一像素电极141。第一扫描线111a设置于布线区E2的基材110上，并由位于显示区E1的扫描线111延伸至布线区E2而成。第二扫描线112a设置于部分的第一扫描线111a上，并与第一扫描线111a以绝缘层130分隔，如图2所示。半导体层155形成于绝缘层130上，且形成于第二扫描线112a及第一扫描线111a交错的部分。保护层160形成于部分的第二扫描线112a上，且部分扫描线112上无保护层160以暴露出部分扫描线112的表面，由此形成第一接触孔(contact hole)141a。第一像素电极141设置于第一接触孔141a上，以电性连接第二扫描线112a及扫描线112。

在本实施例中，第一扫描线111a及第二扫描线112a并非如传统作法将所有的扫描线都设置于基材上，而是将扫描线分二层设置，其间以绝缘层130分隔以减少布线所需面积，其中上下二层扫描线重叠配置。然在实际应用时，第一扫描线111a及第二扫描线112a亦可交错设置或部分重叠设置。优选的是，布线区E2的绝缘层130厚度大于储存电容120的绝缘层130厚度。由于布线区E2的绝缘层130厚度增加，可降低第一扫描线111a及第二扫描线112a之间的电阻电容延迟。

另外，如图1所示，像素阵列基板100还包括数个薄膜晶体管(如150)，分别设置于像素阵列的像素(如P1)中。请同时参照图1及图3，薄膜晶体管150包括栅极151、漏极152、源极153及沟道层154。栅极151及源极153分别与扫描线111及数据线113电性连接，栅极151设置于基材110上。沟道层154设置于栅极151之上，并与栅极151以绝缘层130分隔。漏极152与源极153相互绝缘地设置于沟道层154之上。其中，栅极151及漏极152与源极153之间的绝缘层130厚度大于沟道层154及栅极151之间的绝缘层130厚度。由于栅极151及漏极152与源极153之间的绝缘层130厚度增加，可以降低栅极151及漏极152与源极153之间的寄生电容。再者，临界电压(threshold voltage，Vth)为驱动薄膜晶体管150作用的最低电压，通过栅极151的电压透过绝缘层130于沟道层154感应漏极152与源极153。由于沟道层154及栅极151之间的绝缘层130的厚度减小，可以使临界电压降低，进而达到降低驱动成本的功效。更进一步来说，栅极151及漏极152与源极153之间的绝缘层130厚度大于储存电容120的绝缘层130厚度。

此外，如图1及图3所示，像素阵列基板100还包括数个第二像素电极(如140)，分别设置于像素阵列的像素(如P1)中且设置于基材110之上，并与基材110以绝缘层130分隔。像素电极140优选地为铟锡氧化物(indiumtin oxide，ITO)。第二像素电极140分别与漏极152及导电层122电性连接。优选的是，位于扫描线111及数据线113之间的绝缘层130厚度大于位于第二像素电极1 0及基材110之间的绝缘层130厚度。由于位于第二像素电极140及基材110之间的绝缘层130厚度减小，可使光线穿透像素P1的效能提高，进而提高光使用率。

另外，绝缘层130例如是氮化硅(silicon nitride，SiN)、氮氧化硅(siliconoxynitride，SiON)、氮化物、氮氧化物或氧化物等材料构成。此外，在本实施例中，像素阵列基板100还包括保护层160用以将沟道层154、第二扫描线112a、扫描线111及数据线113与尘埃或水气隔绝。

在本实施例中，绝缘层130的厚度实质上以360nm为调变的基准。因此，位于扫描线111及数据线113之间的绝缘层130厚度、布线区E2的绝缘层130厚度以及栅极151及漏极152与源极153之间的绝缘层130厚度实质上大于360nm。且储存电容120的绝缘层130厚度、像素电极140及基材110之间的绝缘层130厚度以及沟道层154及栅极151之间的绝缘层130厚度实质上小于360nm。

以下更搭配流程图说明像素阵列基板100的制造方法。请参照图4A，其绘示像素阵列基板制造方法的流程图。并请同时参照图1～3的元件标号。首先，如图4A的步骤S301所示，提供基材110，且基材110具有显示区E1及布线区E2，基材110例如是透明玻璃。

再者，如步骤S302所示，形成扫描线111及112、第一扫描线111a及共同电极线121。扫描线111及112形成于基材110的显示区E1上，且扫描线111及112相互平行。第一扫描线111a由扫描线111延伸至布线区E2所形成。共同电极线121形成于基材110的显示区E1上，且介于扫描线111及112之间。

然后，如步骤S303所示，形成绝缘层130于基材110上并覆盖部分的扫描线111及112、位于布线区E2的第一扫描线111a及共同电极线121，且绝缘层130具有不相等的厚度。

接着，如步骤S304所示，形成半导体层155于绝缘层130上，并对应于第一扫描线111a。

再者，如步骤S305所示，形成数条数据线113及114、导电层122及第二扫描线112a。数据线113及114形成于显示区E1中，并与扫描线111及112垂直交错且以绝缘层130分隔。导电层122对应形成于共同电极线121之上以形成储存电容120，且导电层122与共同电极线121以绝缘层130分隔。第二扫描线112a形成于部分的第一扫描线111a之上，并与第一扫描线111a以绝缘层130分隔。

接着，如步骤S306所示，形成保护层160，并蚀刻部分的保护层160以暴露出部分扫描线112的表面及部分第二扫描线112a的表面，由此以形成第一接触孔141a。保护层160用以隔绝尘埃或水气。

再者，如步骤S307所示，形成第一像素电极141于第一接触孔141a上，以电性连接第二扫描线112a及扫描线112。

由上述像素阵列基板制造方法可获得不同厚度的绝缘层130。其中，扫描线111及数据线113之间的绝缘层130厚度大于储存电容120的绝缘层130厚度。且布线区E2的绝缘层130厚度大于储存电容120的绝缘层130厚度。

请参照图4B，其绘示图4A的像素阵列基板制造方法的详细流程图。并请同时参照图1～3的元件标号。图4B的步骤S401与图4A的步骤S301相同，即提供基材110，且基材110具有显示区E1及布线区E2。

接着，在图4B的步骤S402中，除了实施图4A的步骤S302外，优选地同时形成栅极151于基材110的显示区E1中，且栅极151电性连接于扫描线111。

此外，在图4B的步骤S403中，除了实施图4A的步骤S303外，优选地同时形成绝缘层130于栅极151上。

接着，在图4B的步骤S404中，除了实施图4A的步骤S304外，优选地同时形成沟道层154于绝缘层130上并对应于栅极151。

再者，在图4B的步骤S405中，除了实施图4A的步骤S305外，优选地还包括同时形成源极153及漏极152。源极153及漏极152相互绝缘地形于沟道层154上，由此形成数个薄膜晶体管150。源极153电性连接至数据线113。

此外，在图4B的步骤S406中，除了实施图4A的步骤S306外，优选地同时蚀刻部分的保护层160以暴露出部分漏极152的表面，由此以形成第二接触孔140a。

另外，在图4B的步骤S407中，除了实施图4A的步骤S307外，优选地同时形成数个第二像素电极140于基材110的显示区E1上，且形成于第二接触孔140a上并覆盖导电层122，以电性连接漏极152及导电层122。第二像素电极140与基材110以绝缘层130分隔。

上述的像素阵列基板制造方法中，绝缘层130具有不同的厚度。其中，位于扫描线111及数据线113之间的绝缘层130厚度大于像素P1中位于第二像素电极140及基材110之间的绝缘层130厚度。且栅极151及漏极152与源极153之间的绝缘层130厚度大于沟道层154及栅极151之间的绝缘层130厚度。此外，栅极151及漏极152与源极153之间的绝缘层130厚度大于储存电容120的绝缘层130厚度。

在本实施例中，绝缘层130以蚀刻的方式调变厚度。请参照图5，其绘示依照本发明第一实施例的形成绝缘层的流程图。并请同时参照图1～3的元件标号。首先，如步骤S501所示，形成实质上相同厚度的绝缘层130，绝缘层130的厚度例如是360nm。接着，如步骤S502所示，蚀刻部分的绝缘层130，例如是蚀刻储存电容120、第二像素电极140及基材110之间以及沟道层154及栅极151之间的绝缘层130，经过蚀刻后其间的绝缘层130厚度减小，例如是实质上小于原始厚度360nm；而其余未经蚀刻的绝缘层则较厚，例如是位于布线区E2、扫描线111及数据线113之间、以及栅极151及漏极152与源极153之间，则具有较厚的绝缘层130。

虽然在本实施例中，绝缘层通过蚀刻的方式以达到不同厚度，然绝缘层亦可通过形成多层绝缘层或其他方式以达到不同厚度。

第二实施例

本实施例披露通过形成另一绝缘层的方式以调变绝缘层厚度。请参照图6及图7，图6绘示依照本发明第二实施例的布线区的剖面图，图7绘示依照本发明第二实施例的显示区的剖面图。本实施例与第一实施例不同之处在于绝缘层230，其余相同之处不再重述。绝缘层230包括第一绝缘层230a及第二绝缘层230b。

本实施例中，第一绝缘层230a设置于基材210之上并覆盖扫描线211、栅极251、共同电极线221及第一扫描线211a，且第二绝缘层230b分别形成于扫描线211与数据线213之间、栅极251与漏极252之间、栅极251与源极253之间及第一扫描线211a与第二扫描线212a之间，并设置于第一绝缘层230a上。

请参照图8，其绘示依照本发明第二实施例的形成绝缘层的流程图。并请同时参照图6及图7的元件标号。首先，如步骤S801所示，形成实质上相同厚度的第一绝缘层230a，第一绝缘层230a的厚度例如是360nm。接着，如步骤S802所示，形成第二绝缘层230b于部分的第一绝缘层230a上，例如是形成在位于扫描线211与数据线213之间、栅极251与漏极252之间、栅极251与源极253之间及第一扫描线211a与第二扫描线212a之间的第一绝缘层230a上。通过形成双层绝缘层的方式，使得扫描线211与数据线213之间、栅极251与漏极252之间、栅极251与源极253之间及第一扫描线211a与第二扫描线212a之间的绝缘层230厚度实质上大于360nm。而只具有第一绝缘层230a的部分，例如是储存电容220、第二像素电极240与基材210之间及沟道层254与栅极251之间则具有较薄的绝缘层230。

在本实施例中，第一绝缘层230a及第二绝缘层230b的材料不相同，以达到优选的绝缘效果。然而第一绝缘层230a及第二绝缘层230b亦可为相同材料。另外，绝缘层厚度的调变可以综合上述蚀刻、形成多层绝缘层或其他方式来达成，并不限定于其中一种方式。

本发明上述实施例所披露的像素阵列基板，具有不同厚度的绝缘层，以下仅列举部分优点说明：

第一、布线区的第一扫描线及第二扫描线重叠设置并以较厚的绝缘层分隔，以降低布线区的宽度。此外，增加第一扫描线及第二扫描线之间的绝缘层厚度，可降低第一扫描线及第二扫描线之间的寄生电容并减少电阻电容延迟。

第二、显示区中扫描线及数据线之间的绝缘层具有较厚的厚度，因此可降低当扫描线及数据线传递信号时产生的寄生电容及电阻电容延迟，进而减少扫描线及数据线之间的信号延迟失真。

第三、储存电容具有较薄的绝缘层，因此可相对地降低储存电容的面积，使像素中光线无法穿透的区域减少，进而增加开口率以达到高亮度及低耗电的功效。

第四、薄膜晶体管中沟道层及栅极之间的绝缘层具有较薄的厚度以使临界电压降低，进而达到降低驱动成本的功效。

第五、薄膜晶体管中栅极及漏极与源极之间的绝缘层具有较厚的厚度，以降低栅极及漏极与源极之间的寄生电容。

第六、像素电极及基材之间的绝缘层具有较薄的厚度，以使光线穿透像素的效能提高，进而提高光使用率。

综上所述，虽然本发明已以优选实施例披露如上，然其并非用以限定本发明。本发明所属技术领域中普通技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视所附的权利要求所界定者为准。

Claims

1.一种像素阵列基板，包括：

基材，具有显示区；

像素阵列，由绝缘层分隔的多条平行的扫描线及多条平行的数据线交错形成于该显示区中；以及

多个储存电容，分别设置于该像素阵列中，这些储存电容中的各储存电容包括：

一共同电极线，设置于该基材上；及

一导电层，设置于该共同电极线之上，并与该共同电极线以该绝缘层分隔；

其中，位于这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层厚度大于这些储存电容中的各储存电容的该绝缘层厚度，

其中该基材具有布线区，位于该显示区之外，该像素阵列基板还包括：

多条第一扫描线，设置于该布线区的该基材上，由位于该显示区的这些扫描线中的部分扫描线延伸而成；

多条第二扫描线，设置于这些第一扫描线中的部分第一扫描线之上，并与这些第一扫描线以该绝缘层分隔；

半导体层，形成于该绝缘层之上，并形成于这些第二扫描线与这些第一扫描线交错的部分；

保护层，设置于这些第二扫描线中的部分第二扫描线上，部分的这些扫描线上无该保护层以暴露出部分的这些扫描线的表面，由此形成多个接触孔；以及

多个像素电极，形成于这些接触孔上，以电性连接这些第二扫描线及这些扫描线；

其中，该布线区的该绝缘层厚度大于这些储存电容中的各储存电容的该绝缘层厚度。

2.如权利要求1所述的像素阵列基板，其中该布线区的该绝缘层厚度实质上大于360nm，且这些储存电容中的各储存电容的该绝缘层厚度实质上小于360nm。

3.如权利要求1所述的像素阵列基板，其中位于这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层厚度实质上大于360nm，且这些储存电容中的各储存电容的该绝缘层厚度实质上小于360nm。

4.如权利要求1所述的像素阵列基板，还包括另一绝缘层，在这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层上。

5.一种像素阵列基板，包括：

基材，具有显示区；

一共同电极线，设置于该基材上；及

其中该像素阵列基板还包括：

多个像素电极，分别设置于该像素阵列中且设置于该基材之上，并与该基材以该绝缘层分隔；

其中，这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层厚度大于这些像素电极中的各像素电极与该基材之间直接夹置的该绝缘层厚度。

6.如权利要求5所述的像素阵列基板，其中这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层厚度实质上大于360nm，且这些像素电极中的各像素电极与该基材之间直接夹置的该绝缘层厚度实质上小于360nm。

7.如权利要求5所述的像素阵列基板，其中位于这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层厚度实质上大于360nm，且这些储存电容中的各储存电容的该绝缘层厚度实质上小于360nm。

8.如权利要求5所述的像素阵列基板，还包括另一绝缘层，在这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层上。

9.一种像素阵列基板，包括：

基材，具有显示区；

一共同电极线，设置于该基材上；及

其中还包括多个薄膜晶体管分别设置于该像素阵列中，这些薄膜晶体管中的各薄膜晶体管包括：

栅极，设置于该基材上；

沟道层，设置于该栅极之上，并与该栅极以该绝缘层分隔；以及

漏极与源极，相互绝缘地设置于该沟道层上；

其中该栅极与该漏极和该源极之间的该绝缘层厚度大于该沟道层与该栅极之间的该绝缘层厚度。

10.如权利要求9所述的像素阵列基板，其中该栅极与该漏极和该源极之间的该绝缘层厚度实质上大于360nm，且该沟道层与该栅极之间的该绝缘层厚度实质上小于360nm。

11.如权利要求9所述的像素阵列基板，其中该栅极与该漏极和该源极之间的该绝缘层厚度大于这些储存电容中的各储存电容的该绝缘层厚度。

12.如权利要求9所述的像素阵列基板，还包括另一绝缘层，在这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层上。

13.如权利要求9所述的像素阵列基板，其中位于这些扫描线中的各扫描线与这些数据线中的各数据线之间的该绝缘层厚度实质上大于360nm，且这些储存电容中的各储存电容的该绝缘层厚度实质上小于360nm。