KR20160044947A - 칩 전자부품 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시형태는 절연 기판을 포함하는 자성체 본체; 및 상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 를 포함하고, 상기 내부 코일부는, 상기 절연 기판 상에 형성된 제1 코일 패턴, 상기 제1 코일 패턴 상에 배치된 제2 코일 패턴 및 상기 제2 코일 패턴 상에 배치된 제3 코일 패턴을 포함하며, 상기 제1 코일 패턴과 상기 제2 코일 패턴의 계면 및 상기 제2 코일 패턴과 상기 제3 코일 패턴의 계면 중 적어도 하나 이상에는 상기 제1 내지 제3 코일 패턴과 구분되는 계면부가 배치된 칩 전자부품을 제공한다.

Description

칩 전자부품 및 그 제조방법{Chip electronic component and manufacturing method thereof}
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다. 이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
인덕터의 주요 특성 중 하나인 직류 저항(Rdc)은 코일의 형상 및 단면적의 영향을 받으며, 코일의 형상을 설계하여 직류 저항(Rdc)을 낮출 필요가 있다.
일본공개특허 제2006-278479호
본 발명의 일 실시형태는 직류 저항(Rdc)이 낮은 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 칩 전자부품의 내부 코일 부가 제1 코일 패턴, 상기 제1 코일 패턴 상에 배치된 제2 코일 패턴 및 상기 제2 코일 패턴 상에 배치된 제3 코일 패턴을 포함하여 코일 간 쇼트(short) 발생을 방지하면서 코일의 폭 대비 높이를 증가시켜 높은 어스펙트 비(AR)의 내부 코일 구조를 구현할 수 있는 칩 전자부품 및 그 제조방법을 제공한다.
상기 제1 코일 패턴과 상기 제2 코일 패턴의 계면 및 상기 제2 코일 패턴과 상기 제3 코일 패턴의 계면 중 적어도 하나 이상에는 상기 제1 내지 제3 코일 패턴과 구분되는 계면부가 배치된다.
또한 본 발명의 일 실시형태에 의하면 상기 계면부의 두께를 1.5μm 미만으로 하여 직류 저항(Rdc)의 증가가 억제된 칩 전자부품을 제공할 수 있다.
본 발명의 일 실시형태의 칩 전자부품은 코일 간 쇼트(short) 발생을 방지하면서 코일의 폭 대비 높이를 증가시켜 높은 어스펙트 비(AR)의 내부 코일 구조를 구현할 수 있다.
또한 본 발명의 일 실시형태에 의하면 코일의 단면적이 커지면서, 직류 저항(Rdc)의 증가가 억제된 칩 전자부품 및 그 제조방법을 제공할 수 있다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에서 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 4는 본 발명의 일 실시형태에 따른 제2 코일 패턴, 제3 코일 패턴 및 상기 제2 및 제3 코일 패턴 사이에 배치된 제2 계면부의 단면을 나타내는 확대사진이다.
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이다.
도 6 내지 도 10은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한 명세서 전체에서, "상에" 형성된다고 하는 것은 직접적으로 접촉하여 형성되는 것을 의미할 뿐 아니라, 사이에 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 칩 전자부품에서 내부 코일부가 나타나게 도시한 개략 사시도이며, 도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 1 및 도 2를 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 칩 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 칩 인덕터(100)는 자성체 본체(50), 절연 기판(20), 내부 코일부(40) 및 외부전극(80)을 포함한다.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 20㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
자성체 본체(50)는 육면체 형상일 수 있으며, 본 발명의 실시형태를 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 자성체 본체(50)의 길이 방향, 폭 방향, 두께 방향을 나타낸다. 상기 자성체 본체(50)는 길이 방향의 치수가 폭 방향의 치수보다 큰 직육면체의 형상을 가질 수 있다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(20)의 중앙부는 관통되어 홀을 형성하고, 상기 홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 코어부(55)를 형성할 수 있다. 자성체로 충진되는 코어부(55)를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.
상기 절연 기판(20)의 일면에는 코일 형상의 패턴을 가지는 내부 코일부(40)가 형성될 수 있으며, 상기 절연 기판(20)의 일면과 대향하는 상기 절연 기판의 타면에도 코일 형상 패턴의 내부 코일부(40)가 형성될 수 있다.
상기 내부 코일부(40)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(40)는 상기 절연 기판(20)에 형성되는 비아 전극(미도시)을 통해 전기적으로 접속될 수 있다.
도 3은 도 2의 A 부분의 일 실시형태를 확대하여 도시한 개략도이다.
도 3을 참조하면, 상기 내부 코일부(40)는 절연 기판(20) 상에 형성된 제 1 코일 패턴(41), 제 1 코일 패턴(41)을 피복하도록 형성된 제 2 코일 패턴(42)을 포함한다.
본 발명의 일 실시형태에 의하면 상기 내부 코일부(40)는 상기 제2 코일 패턴(42) 상에 배치된 제3 코일 패턴(43)을 더 포함할 수 있다.
상기 제 1 코일 패턴(41)은 절연 기판(20) 상에 패터닝된 도금 레지스트를 형성하고, 개구부를 전도성 금속으로 충진하여 형성된 패턴 도금층일 수 있다.
상기 제 2 코일 패턴(42)은 전기 도금을 수행하여 형성될 수 있으며, 코일의 폭 방향(W) 및 높이 방향(T)으로 동시에 성장된 형상의 등방 도금층일 수 있다.
상기 제 3 코일 패턴(43)은 전기 도금을 수행하여 형성될 수 있으며, 코일의 폭 방향(W)의 성장은 억제되면서 높이 방향(T)으로만 성장된 형상의 이방 도금층일 수 있다.
전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 제 2 코일 패턴(42)을 등방 도금층으로 형성하고, 제 3 코일 패턴(43)을 이방 도금층으로 형성할 수 있다.
본 발명의 일 실시형태와 같이 절연 기판(20) 상에 패턴 도금층인 제 1 코일 패턴(41)을 형성하고, 제 1 코일 패턴(41)을 피복하는 등방 도금층인 제 2 코일 패턴(42)을 형성하며, 제 2 코일 패턴(42) 상에 이방 도금층인 제 3 코일 패턴(43)을 형성함으로써 코일의 높이 방향 성장을 촉진하면서도 코일 간의 쇼트(short) 발생을 방지하여 높은 어스펙트 비(Aspect Ratio, AR)의 내부 코일부(40)를 구현할 수 있으며, 예를 들어 1.2 이상의 어스펙트 비(AR)(두께/폭)를 나타낼 수 있다.
본 발명의 일 실시형태에 의하면 상기 제1 코일 패턴(41) 및 상기 제2 코일 패턴의 계면에는 제1 코일 패턴(41) 및 제2 코일 패턴(42)과 구분되는 제1 계면부(44)가 배치된다.
본 발명의 일 실시형태에 의하면 상기 내부 코일부(40)는 상기 제2 코일 패턴(42) 상에 배치된 제3 코일 패턴(43)을 더 포함할 수 있으며, 상기 제2 코일 패턴(42)과 상기 제3 코일 패턴(43)의 계면에는 제2 코일 패턴(42) 및 제3 코일 패턴(43)과 구분되는 제2 계면부(45)가 배치될 수 있다.
상기 제1 및 제2 계면부(44, 45)는 상기 제1 내지 상기 제3 코일 패턴(41, 42, 43)의 결정상과 구분되는 결정상을 가지며, 상기 제1 및 제2 계면부(44, 45)에 포함된 입자 사이즈는 상기 제1 내지 제3 코일 패턴(41, 42, 43)에 포함된 입자 사이즈보다 작게 형성될 수 있다.
도 4는 본 발명의 일 실시형태에 따른 제2 코일 패턴(42), 제3 코일 패턴(43) 및 상기 제2 및 제3 코일 패턴 사이에 배치된 제2 계면부(45)의 단면을 나타내는 확대사진이다.
도 4에 도시된 바와 같이, 단면상에서, 제2 계면부(45)는 상기 제2 및 제3 코일 패턴(42, 43)과 구분되는 입자 형상을 가지며, 제2 계면부(45)의 입자 사이즈는 제2 및 제3 코일 패턴(42, 43)의 입자 사이즈보다 작을 수 있다.
상기 제1 계면부(44)는 제1 코일 패턴(41) 상에 제2 코일 패턴(42)을 형성하는 과정에서 형성되고, 상기 제2 계면부(45)는 상기 제2 코일 패턴(42) 상에 제3 코일 패턴(43)을 형성하는 과정에서 형성될 수 있다.
본 발명의 일 실시형태에 의하면, 상기 제1 계면부의 두께(t1) 및 제2 계면부의 두께(t2)는 1.5μm 미만 일 수 있다.
상기 제1 및 제2 계면부(44, 45)의 두께가 1.5μm 이상인 경우, 내부 코일부 내의 전류 이동 방해로 직류 저항(Rdc) 값이 증가할 수 있다.
또한 상기 제1 및 제2 계면부(44, 45)의 두께가 1.5μm 이상인 경우, 상기 계면부의 입자 사이즈는 제1 및 제2 계면부의 두께가 1.5μm 미만인 경우보다 더 작아질 수 있다.
상기 내부 코일부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
제 1 코일 패턴(41), 제 2 코일 패턴(42) 및 제 3 코일 패턴(43)은 동일한 금속으로 형성될 수 있으며, 가장 바람작하게는 구리(Cu)로 형성될 수 있다.
상기 내부 코일부(40)는 절연층(미도시)으로 피복될 수 있다.
절연층(미도시)은 스크린 인쇄법, 포토레지스트(Photo Resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있다. 내부 코일부(40)는 절연층으로 피복되어 자성체 본체(50)를 이루는 자성체 재료와 직접 접촉되지 않을 수 있다.
절연 기판(20)의 일면에 형성되는 내부 코일부(40)의 일 단부는 자성체 본체(50)의 길이 방향의 양 측면 중 적어도 일 측면으로 노출될 수 있으며, 절연 기판(20)의 타면에 형성되는 내부 코일부(40)의 일 단부는 자성체 본체(50)의 길이 방향의 타 측면으로 노출될 수 있다.
상기 자성체 본체(50)의 길이 방향의 양 측면으로 노출되는 상기 내부 코일부(40)와 접속하도록 길이 방향의 양 단면에는 외부 전극(80)이 형성될 수 있다. 상기 외부 전극(80)은 상기 자성체 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
칩 전자부품의 제조방법
도 5는 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 나타내는 공정도이며, 도 6 내지 도 10은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
도 5를 참조하면, 본 발명의 일 실시형태에 칩 전자부품의 제조 방법은 절연 기판의 적어도 일면에 내부 코일부를 형성하는 단계(S1) 및 절연 기판의 상부 및 하부에 자성체 층을 배치하여 자성체 본체를 형성하는 단계(S2)를 포함한다.
상기 내부 코일부를 형성하는 단계(S1)은 절연 기판의 적어도 일면에 제1 코일 패턴을 형성하는 단계(S1a), 상기 제1 코일 패턴 상에 제2 코일 패턴을 형성하는 단계(S1b) 및 상기 제2 코일 패턴 상에 제3 코일 패턴을 형성하는 단계(S1c)를 포함할 수 있다.
상기 절연 기판(20)은 특별하게 제한되지 않으며 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등을 사용할 수 있고, 40 내지 100 ㎛의 두께일 수 있다.
상기 내부 코일부(40)의 형성 방법으로 도 6을 참조하면, 절연 기판(20) 상에 제 1 코일 패턴 형성용 개구부(61)를 갖는 도금 레지스트(60)를 형성할 수 있다.
상기 도금 레지스트(60)는 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 7을 참조하면, 제 1 코일 패턴 형성용 개구부(61)에 전기 도금 등의 공정을 적용하여 전기 전도성 금속을 충진함으로써 제 1 코일 패턴(41)을 형성할 수 있다.
제 1 코일 패턴(41)은 전기 전도성이 뛰어난 금속으로 형성할 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성할 수 있다.
도 8을 참조하면, 화학적 에칭 등의 공정을 적용하여 도금 레지스트(60)를 제거할 수 있다.
도금 레지스트(60)를 제거하면, 절연 기판(20) 상에 패턴 도금층인 제 1 코일 패턴(41)이 남게 된다.
도 9를 참조하면, 제 1 코일 패턴(41) 상에 전기 도금을 수행하여 제 1 코일 패턴(41)을 피복하는 제 2 코일 패턴(42)을 형성할 수 있다.
전기 도금 시 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 상기 제 2 코일 패턴(42)을 코일의 폭 방향(W) 및 높이 방향(T)으로 동시에 성장된 형상의 등방 도금층으로 형성할 수 있다.
상기 제2 코일 패턴(42)의 형성과정에서 상기 제1 및 제2 코일 패턴의 계면에 제1 계면부(44)가 형성될 수 있다.
도 10를 참조하면, 제 2 코일 패턴(42) 상에 전기 도금을 수행하여 제 3 코일 패턴(43)을 형성할 수 있다.
전기 도금 시 전류 밀도, 도금액의 농도, 도금 속도 등을 조절하여 상기 제 3 코일 패턴(43)을 코일의 폭 방향(W)의 성장은 억제되면서 높이 방향(T)으로만 성장된 형상의 이방 도금층으로 형성할 수 있다.
상기 제3 코일 패턴(43)의 형성과정에서 상기 제2 및 제3 코일 패턴의 계면에 제2 계면부(45)가 형성될 수 있다.
상기 제1 및 제2 계면부의 두께는 1.5μm 미만일 수 있다.
상기 계면부의 두께를 1.5μm 미만으로 하는 경우, 직류 저항(Rdc) 값의 증가를 억제할 수 있다.
상기 제 2 코일 패턴(42) 및 제 3 코일 패턴(43)은 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
제 1 코일 패턴(41), 제 2 코일 패턴(42) 및 제 3 코일 패턴(43)은 동일한 금속으로 형성될 수 있으며, 바람작하게는 구리(Cu)로 형성할 수 있다.
상기 절연 기판(20)의 일부에는 홀을 형성하고 전도성 물질을 충진하여 비아 전극(미도시)을 형성할 수 있으며, 상기 비아 전극을 통해 절연 기판(20)의 일면과 타면에 형성되는 내부 코일부(40)를 전기적으로 접속시킬 수 있다.
상기 절연 기판(20)의 중앙부에는 드릴, 레이저, 샌드 블래스트, 펀칭 가공 등을 수행하여 절연 기판을 관통하는 홀을 형성할 수 있다.
내부 코일부(40)를 형성한 후, 상기 내부 코일부(40)를 피복하는 절연층(미도시)을 형성할 수 있다. 상기 절연층은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.
다음으로, 내부 코일부(40)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 층을 배치하여 자성체 본체(50)를 형성한다.
자성체 층을 절연 기판(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 홀이 자성체로 충진될 수 있도록 하여 코어부(55)를 형성할 수 있다.
다음으로, 상기 자성체 본체(50)의 적어도 일 단면에 노출되는 내부 코일부(40)와 접속되도록 외부전극(80)을 형성할 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 설명의 중복을 피하기 위해 여기서 생략하도록 한다.
실험 예
하기 표 1은 제1 및 제2 계면부의 두께(t)에 따른 직류 저항(Rdc)값을 나타낸다.
샘플 제1 및 제2 계면부의 두께(μm) Rdc(μohm)
1 0.05 1.7
2 0.1 1.71
3 0.5 1.7
4 1 1.7
5 1.5 1.95
6 2 2.0
7 2.5 2.1
8 3 2.2
상기 표 1에서 알 수 있듯이, 제1 및 제2 계면부의 두께(t)가 1.5μm 이상인 경우 직류 저항(Rdc)값이 증가하는 것을 확인할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 칩 인덕터
20 : 절연 기판 50 : 자성체 본체
40 : 내부 코일부 55 : 코어부
41 : 제 1 코일 패턴 60 : 도금 레지스트
42 : 제 2 코일 패턴 61 : 제 1 코일 패턴 형성용 개구부
43 : 제 3 코일 패턴 80 : 외부전극

Claims (19)

  1. 절연 기판을 포함하는 자성체 본체; 및
    상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 를 포함하고,
    상기 내부 코일부는,
    상기 절연 기판 상에 형성된 제1 코일 패턴, 상기 제1 코일 패턴 상에 배치된 제2 코일 패턴 및 상기 제2 코일 패턴 상에 배치된 제3 코일 패턴을 포함하며, 상기 제1 코일 패턴과 상기 제2 코일 패턴의 계면 및 상기 제2 코일 패턴과 상기 제3 코일 패턴의 계면 중 적어도 하나 이상에는 상기 제1 내지 제3 코일 패턴과 구분되는 계면부가 배치된 칩 전자부품.
  2. 제1항에 있어서,
    상기 계면부는 상기 제1 내지 제3 코일 패턴의 결정상과 구분되는 결정상을 갖는 칩 전자부품.
  3. 제1항에 있어서,
    상기 계면부의 두께는 1.5μm 미만인 칩 전자부품.
  4. 제1항에 있어서,
    상기 계면부는 상기 제1 코일 패턴과 상기 제2 코일 패턴의 계면에 배치되는 제1 계면부 및 상기 제2 코일 패턴과 상기 제3 코일 패턴의 계면에 배치되는 제2 계면부를 포함하는 칩 전자부품.
  5. 제 1항에 있어서,
    상기 제 2 코일 패턴은 상기 제1 코일 패턴을 피복하도록 배치된 칩 전자부품.
  6. 제 1항에 있어서,
    상기 제 2 코일 패턴은 폭 방향 및 높이 방향으로 성장된 형상인 칩 전자부품.
  7. 제 1항에 있어서,
    상기 제 3 코일 패턴은 높이 방향으로만 성장된 형상인 칩 전자부품.
  8. 제 1항에 있어서,
    상기 제 2 코일 패턴은 등방 도금으로 형성되고, 상기 제 3 코일 패턴은 이방 도금으로 형성된 칩 전자부품.
  9. 제 1항에 있어서,
    상기 내부 코일부는 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 및 백금(Pt)으로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 칩 전자부품.
  10. 제 1항에 있어서,
    상기 제 1 코일 패턴, 제 2 코일 패턴 및 제 3 코일 패턴은 동일한 금속으로 형성되는 칩 전자부품.
  11. 절연 기판을 포함하는 자성체 본체; 및
    상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 를 포함하고,
    상기 내부 코일부는,
    상기 절연 기판 상에 형성된 제1 코일 패턴, 상기 제1 코일 패턴 상에 배치된 제2 코일 패턴을 포함하며, 상기 제1 코일 패턴과 상기 제2 코일 패턴의 계면에는 상기 제1 및 제2 코일 패턴과 구분되는 계면부가 배치된 칩 전자부품.
  12. 절연 기판을 포함하는 자성체 본체; 및
    상기 절연 기판의 적어도 일면에 형성되는 내부 코일부; 를 포함하고,
    상기 내부 코일부는,
    상기 절연 기판 상에 배치된 패턴 도금층, 상기 패턴 도금층을 피복하는 등방 도금층 및 상기 등방 도금층 상에 배치된 이방 도금층을 포함하며,
    상기 패턴 도금층과 상기 등방 도금층의 계면 및 상기 등방 도금층과 상기 이방 도금층의 계면 중 적어도 하나 이상에는 상기 패턴 도금층, 상기 등방 도금층 및 상기 이방 도금층의 결정 구조와 구분되는 결정상을 갖는 계면부가 배치된 칩 전자부품.
  13. 제12항에 있어서,
    상기 계면부의 두께는 1.5μm 미만인 칩 전자부품.
  14. 절연 기판의 적어도 일면에 내부 코일부를 형성하는 단계; 및
    상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 배치하여 자성체 본체를 형성하는 단계; 를 포함하며,
    상기 내부 코일부를 형성하는 단계는,
    상기 절연 기판 상에 제1 코일 패턴을 형성하고, 상기 제1 코일 패턴 상에 제2 코일 패턴을 형성하고, 상기 제2 코일 패턴 상에 제3 코일 패턴을 형성하는 단계를 포함하며,
    상기 제1 코일 패턴과 상기 제2 코일 패턴의 계면 및 상기 제2 코일 패턴과 상기 제3 코일 패턴의 계면 중 적어도 하나 이상에는 제1 내지 제3 코일 패턴의 결정 구조와 구분되는 결정 구조를 갖는 계면부가 형성되는 칩 전자부품의 제조방법.
  15. 제14항에 있어서,
    상기 계면부의 두께는 1.5μm 미만으로 형성된 칩 전자부품의 제조방법.
  16. 제14항에 있어서,
    상기 계면부는 상기 제1 코일 패턴과 상기 제2 코일 패턴의 계면에 형성되는 제1 계면부 및 상기 제2 코일 패턴과 상기 제3 코일 패턴의 계면에 형성되는 제2 계면부를 포함하는 칩 전자부품의 제조방법.
  17. 제 14항에 있어서,
    상기 제1 코일 패턴은,
    상기 절연 기판 상에 제1 코일 패턴 형성용 개구부를 갖는 도금 레지스트를 형성하는 단계;
    상기 제1 코일 패턴 형성용 개구부를 충진하여 제1 코일 패턴을 형성하는 단계; 및
    상기 도금 레지스트를 제거하는 단계;를 포함하여 형성하는 칩 전자부품의 제조방법.
  18. 제 14항에 있어서,
    상기 제2 코일 패턴은,
    상기 제1 코일 패턴 상에 등방 전기 도금을 수행하여 형성하는 칩 전자부품의 제조방법.
  19. 제 14항에 있어서,
    상기 제3 코일 패턴은,
    상기 제2 코일 패턴 상에 이방 전기 도금을 수행하여 형성하는 칩 전자부품의 제조방법.
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