KR20160044540A - 적층 세라믹 전자부품 - Google Patents
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Abstract
세라믹 소체의 측면에 대한 외부전극의 랩 어라운드부의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면이 도금액에 침식되기 어렵고, 신뢰성이 높은 적층 세라믹 전자부품을 제공한다.
외부전극의 랩 어라운드부의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면에, SiO2를 26㏖% 이상 45㏖% 미만 함유하면서, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)로 표시되는 몰비의 값이 0.154 이상인 무기 물질이 존재하거나, 또는 SiO2를 45㏖% 이상 함유하면서, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)로 표시되는 몰비의 값이 0.022 이상인 무기 물질이 존재하는 바와 같은 구성으로 한다.
또한 무기 물질에, B2O3을 SiO2와의 몰비가 0.25≤B2O3/SiO2≤0.5의 범위가 되도록 함유시킨다.
외부전극의 랩 어라운드부의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면에, SiO2를 26㏖% 이상 45㏖% 미만 함유하면서, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)로 표시되는 몰비의 값이 0.154 이상인 무기 물질이 존재하거나, 또는 SiO2를 45㏖% 이상 함유하면서, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)로 표시되는 몰비의 값이 0.022 이상인 무기 물질이 존재하는 바와 같은 구성으로 한다.
또한 무기 물질에, B2O3을 SiO2와의 몰비가 0.25≤B2O3/SiO2≤0.5의 범위가 되도록 함유시킨다.
Description
본 발명은 적층 세라믹 전자부품에 관한 것으로서, 상세하게는 세라믹층을 통해 내부전극이 적층된 구조를 갖는 세라믹 소체와, 그 단면으로부터 측면으로 돌아 들어가는 것 같은 상태로 배설(配設)된 외부전극을 포함한 적층 세라믹 전자부품에 관한 것이다.
대표적인 세라믹 전자부품 중 하나로, 예를 들면 도 3에 나타내는 바와 같은 구조를 갖는 적층 세라믹 콘덴서가 있다.
이 적층 세라믹 콘덴서는, 도 3에 나타내는 바와 같이, 유전체층인 세라믹층(51)을 통해 복수의 내부전극(52(52a, 52b))이 적층된 세라믹 적층체(세라믹 소체)(60)의 양 단면(53a, 53b)에, 내부전극(52(52a, 52b))과 도통(導通)하도록 외부전극(54(54a, 54b))이 배설된 구조를 갖고 있다.
그런데 이러한 적층 세라믹 콘덴서를 제조하는 경우, 외부전극(54(54a, 54b))은 세라믹 적층체(세라믹 소체)의 양 단면에 도전성 페이스트를 도포하여 소성하는 방법에 의해 형성되는 것이 일반적이다.
이러한 외부전극의 형성에 사용되는 도전성 페이스트로서, 예를 들면 적어도 금속 분말, BaO-SrO-ZnO-B2O3-SiO2계 글라스 프릿(glass frit)을 포함하여 이루어지는 도전성 페이스트이며, 글라스 프릿이 산화물 환산으로, BaO: 10~50중량%, SrO: 5~40중량%, ZnO: 10~30중량%, B2O3: 15~30중량%, SiO2: 3~20중량%를 함유함과 함께, 금속 분말 100중량%에 대하여 글라스 프릿을 0.5~10중량% 함유하는 도전성 페이스트가 제안되고 있다(특허문헌1 참조).
그리고 이 도전성 페이스트를 사용하여 외부전극을 형성함으로써, 소성 시에 글라스 프릿이 세라믹 적층체를 구성하는 세라믹 중에 침투하기 어려워진다고 되어 있다. 이는, 특허문헌 1의 도전성 페이스트에 사용되고 있는 글라스 프릿 중 BaO, SrO의 함유량이 많아서, 세라믹 소체와 반응하기 어려운 것에 따른 것이라고 생각된다.
또한 다른 도전성 페이스트로서, 구리 분말, 니켈 분말, 구리-니켈 합금 분말 및 그들 혼합물로부터 선택되는 적어도 하나의 도전성 분말과, 무(無)납, 무비스머스 및 무카드뮴이며, 530~650℃의 연화점, 9.0~11.5ppm/℃의 열팽창 계수를 갖는 글라스 프릿을 포함하고, 도전성 분말 및 글라스 프릿이 유기 매질 중에 분산된 도전성 페이스트가 제안되고 있다(특허문헌2 참조).
그리고 이 특허문헌 2의 도전성 페이스트에 의하면, 치밀성이 높아서 세라믹 소체와의 밀착성이 뛰어난 외부전극을 형성할 수 있다고 되어 있다.
그러나 상기 특허문헌 1의 도전성 페이스트는, 사용되고 있는 글라스 프릿 중의 SiO2양이 적기 때문에 특허문헌 1의 도전성 페이스트를 사용하여 형성한 외부전극에 포함되는 유리가 도금액에 용해되기 쉽고, 외부전극에 도금을 실시하는 공정에서, 도금액이 외부전극이나 세라믹 소체에 침입하여 적층 세라믹 전자부품의 기계 강도를 저하시킨다는 문제점이 있다.
또한 상기 특허문헌 2의 도전성 페이스트에 대해서도, 특허문헌 1의 도전성 페이스트에 대해 기재한 상기 문제점과 동일한 문제점이 있다.
본 발명은 상기 과제를 해결하는 것으로서, 외부전극에 도금이 실시되는 경우에도, 도금액이 외부전극이나 세라믹 소체에 침입함에 의한 기계 강도의 저하를 방지하는 것이 가능하여, 신뢰성이 높은 적층 세라믹 전자부품을 제공하는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 본 발명의 적층 세라믹 전자부품은, 복수의 내부전극이 세라믹층을 통해 적층된 구조를 갖는 세라믹 소체와, 상기 내부전극과 도통하는 외부전극이며, 상기 세라믹 소체의 단면으로부터 측면으로 돌아 들어가도록 상기 세라믹 소체의 단부에 형성된 외부전극을 포함한 적층 세라믹 전자부품에 있어서,
상기 세라믹 소체의 측면으로 돌아 들어간 상기 외부전극의 랩 어라운드(wrap-around)부의 선단 영역과 상기 세라믹 소체의 표면을 구성하는 세라믹의 계면에,
SiO2를 26㏖% 이상 45㏖% 미만 함유하면서,
하기의 식(1):
몰비=(TiO2+ZrO2)/(SiO2+TiO2+ZrO2)……(1)
로 표시되는 몰비의 값이 0.154 이상인 무기 물질이 존재하고 있는 것을 특징으로 하고 있다.
또한 본 발명의 다른 적층 세라믹 전자부품은, 복수의 내부전극이 세라믹층을 통해 적층된 구조를 갖는 세라믹 소체와, 상기 내부전극과 도통하는 외부전극이며, 상기 세라믹 소체의 단면으로부터 측면으로 돌아 들어가도록 상기 세라믹 소체의 단부에 형성된 외부전극을 포함한 적층 세라믹 전자부품에 있어서,
상기 세라믹 소체의 측면으로 돌아 들어간 상기 외부전극의 랩 어라운드부의 선단 영역과 상기 세라믹 소체의 표면을 구성하는 세라믹의 계면에,
SiO2를 45㏖% 이상 함유하면서,
하기의 식(1):
몰비=(TiO2+ZrO2)/(SiO2+TiO2+ZrO2)……(1)
로 표시되는 몰비의 값이 0.022 이상인 무기 물질이 존재하고 있는 것을 특징으로 하고 있다.
또한 본 발명의 적층 세라믹 전자부품에서는, 상기 계면에 존재하는 상기 무기 물질이, B2O3을 SiO2와의 몰비가 하기의 식(2):
0.25≤B2O3/SiO2≤0.5……(2)
로 표시되는 범위가 되도록 함유하고 있는 것이 바람직하다.
외부전극의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면에 존재하는 무기 물질 중의 B2O3과 SiO2의 몰비를 상술한 바와 같이 규정함으로써, 상기 계면(이하, 간단히 "외부전극 선단 영역과 세라믹 소체의 계면"이라고도 함)에 존재하는 유리가 결정화되거나, 내(耐)산성이 저하되는 것을 억제하고 방지하여 보다 확실하게, 기계 강도의 저하를 방지하는 것이 가능해져, 본 발명을 더욱 실효성 있게 할 수 있다.
또한 본 발명의 적층 세라믹 전자부품에서는, 상기 선단 영역이, 상기 세라믹 소체의 측면으로 돌아 들어간 상기 외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 영역인 것이 바람직하다.
상기 선단 영역을, 상술한 외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 영역으로 함으로써, 확실하게 본 발명의 효과를 발휘시키는 것이 가능해져, 본 발명을 보다 실효성 있게 할 수 있다.
또한 상기 외부전극이, 표면에 도금막층을 포함한 것인 것이 바람직하다.
외부전극의 표면에 도금막층이 마련된 적층 세라믹 전자부품은 도금 공정을 거쳐 제작되는데, 본 발명의 적층 세라믹 전자부품은 상술한 바와 같은 구성을 포함하고 있으며, 세라믹 소체의 측면으로 돌아 들어간 외부전극의 랩 어라운드부의 선단 영역(즉, 응력이 걸려 크랙 등의 기점이 되기 쉬운 영역)과 세라믹 소체의 표면을 구성하는 세라믹의 계면에, 상술한 바와 같은 무기 물질이 존재하고 있는 것을 이유로, 계면에 존재하는 세라믹과 유리의 반응층이나 세라믹 소체 표면의 세라믹의, 도금 공정에서의 도금액에 대한 용출이나, 도금액의 외부전극이나 세라믹 소체에 대한 침입을 억제하여 기계적 강도가 높고 신뢰성이 높은 적층 세라믹 전자부품을 제공하는 것이 가능해진다.
상술한 바와 같이, 본 발명의 적층 세라믹 전자부품에서는, 상술한 바와 같이, "외부전극 선단 영역과 세라믹 소체의 계면"에, SiO2를 26㏖% 이상 45㏖% 미만 함유함과 함께, 상술한 식(1)에 의해 구해지는 몰비=(TiO2+ZrO2)/(SiO2+TiO2+ZrO2)의 값이 0.154 이상인 무기 물질이 존재하고 있으므로, "외부전극 선단 영역과 세라믹 소체의 계면"에 존재하는 세라믹과 유리의 반응층이나, 세라믹 소체 표면의 세라믹의 용출을 보다 확실하게 억제하여 내도금성을 향상시키는 것이 가능해진다.
따라서 본 발명에 의하면, 외부전극에 도금이 실시되는 경우에도, 도금액이 외부전극이나 세라믹 소체에 침입하는 것에 의한 기계 강도의 저하를 억제하고 방지하여 신뢰성이 높은 적층 세라믹 전자부품을 제공하는 것이 가능해진다.
또한 본 발명의 다른 적층 세라믹 전자부품과 같이, "외부전극 선단 영역과 세라믹 소체의 계면"에, SiO2를 45㏖% 이상 함유함과 함께, 상술한 식(1)에 의해 구해지는 몰비=(TiO2+ZrO2)/(SiO2+TiO2+ZrO2)의 값이 0.022 이상인 무기 물질을 존재시키도록 한 경우에도, "외부전극 선단 영역과 세라믹 소체의 계면"에 존재하는 세라믹과 유리의 반응층이나, 세라믹 소체 표면의 세라믹의 용출을 보다 확실하게 억제하여 내도금성을 향상시키는 것이 가능해지고, 기계 강도가 뛰어난, 신뢰성이 높은 적층 세라믹 전자부품을 제공하는 것이 가능해진다.
도 1은 본 발명의 실시형태에 따른 적층 세라믹 콘덴서의 구성을 나타내는 정면 단면도이다.
도 2는 도 1에 나타낸 적층 세라믹 콘덴서의 요부를 확대하여 나타내는 도면이다.
도 3은 종래의 적층 세라믹 전자부품의 일례를 나타내는 도면이다.
도 2는 도 1에 나타낸 적층 세라믹 콘덴서의 요부를 확대하여 나타내는 도면이다.
도 3은 종래의 적층 세라믹 전자부품의 일례를 나타내는 도면이다.
이하에 본 발명의 실시형태를 나타내어, 본 발명이 특징으로 하는 부분을 더욱 상세하게 설명한다.
[실시형태]
이 실시형태에서는, 도 1에 나타내는 바와 같은 구조를 갖는 적층 세라믹 콘덴서를 제조하는 경우를 예로 들어 설명한다.
이 적층 세라믹 콘덴서는, 도 1에 나타내는 바와 같이, 유전체층인 세라믹층(1)을 통해 복수의 내부전극(2(2a, 2b))이 적층된 세라믹 소체(적층 세라믹 콘덴서 소자)(10)의 양측의 단면(3(3a, 3b))에, 내부전극(2(2a, 2b))과 도통하도록 외부전극(4(4a, 4b))이 배설된 구조를 갖고 있다.
또한 외부전극(4(4a, 4b))은 세라믹 소체(10)의 양측의 단면(3(3a, 3b))으로부터, 능선부를 넘어 세라믹 소체의 4개의 측면(15)으로까지 돌아 들어가도록 배설되어 있다.
외부전극(4(4a, 4b))은 도전성 페이스트를 베이킹하여 이루어지는 외부전극 본체(11)와, 외부전극 본체(11)의 표면에 형성된 Ni 도금막층(12)과, Ni 도금막층(12)의 표면에 형성된 Sn 도금막층(13)을 포함하여 이루어지는 다층 구조로 되어 있다.
이 적층 세라믹 콘덴서의 세라믹 소체(10)를 구성하는 세라믹층(1)은, 페로브스카이트(perovskite) 구조를 갖는 유전체 세라믹(이 실시형태에서는 BaTiO3계 세라믹)으로 형성되어 있다. 내부전극(2(2a, 2b))은 Ni를 도전 성분으로 하는 비금속전극(base metal electrode)이다.
다음으로, 이 적층 세라믹 전자부품(적층 세라믹 콘덴서)의 제조 방법에 대해 설명한다.
[1] 세라믹 소체의 제작
(1) Ba, Ti를 주성분으로 하는 페로브스카이트형 화합물(BaTiO3계 세라믹 분말)에 대하여, 유기 바인더, 유기 용제, 가소제, 및 분산제를 소정의 비율로 혼합한 세라믹 슬러리를 조제했다.
그리고 이 세라믹 슬러리를 수지 필름 상에, 건조 후의 두께가 4.0㎛가 되도록 도포하여 세라믹 그린 시트를 제작했다.
(2) 평균 입경 0.3㎛의 Ni 분말 50중량부와, 부틸카르비톨에 에틸셀룰로오스 10중량부를 용해한 수지 용액 45중량부와, 잔부의 분산제 및 증점제를 배합함으로써, 내부전극 형성용의 도전성 페이스트(내부전극 페이스트)를 제작했다.
또한 내부전극 페이스트를 구성하는 도전 성분으로는, Ni 분말 이외에도, Ni합금, Cu, Cu 합금 등의 비금속 분말을 적절히 사용하는 것이 가능하다. 경우에 따라서는, Ag 등의 귀금속 분말을 사용하는 것도 가능하다.
(3) 상기 (1)의 공정에서 제작한 세라믹 그린 시트를, 소성 후에 소정 두께를 갖는 외층부가 형성되도록 소정 매수 적층하여 하측 외층부를 형성했다.
(4) 상기 (1)의 공정에서 사용한 세라믹 그린 시트에, 상기 (2)의 공정에서 제작한 Ni를 도전 성분으로 하는 도전성 페이스트(내부전극 페이스트)를, 소성 후의 세라믹 소자의 크기(3.2㎜(길이)×1.6㎜(폭))에 대응하는 바와 같은 패턴으로, 건조 후의 두께가 2㎛가 되도록 스크린 인쇄에 의해 도포한 전극 패턴 형성 세라믹 그린 시트를, 상기 (3)의 공정에서 형성한 하측 외층부 상에 소정 매수(이 실시형태에서는 350매) 적층했다.
(5) 상기 (4)의 공정에서 적층한 전극 패턴 형성 세라믹 그린 시트 상에, 소성 후에 소정 두께를 갖는 외층부가 형성되도록 소정 매수 적층하여 상측 외층부를 형성함으로써 미(未)소성 적층 블록을 형성했다.
(6) 상기 (5)의 공정에서 제작한 미소성 적층 블록을 소정 위치에서 절단함으로써 미소성 세라믹 소체를 얻었다.
(7) 상기 (6)의 공정에서 얻은 미소성 세라믹 소체를, 배치로(batch furnace)를 사용하여 질소 분위기 중 400℃, 10시간의 조건에서 탈지 처리한 후, 질소-수소-수증기 혼합 분위기 중 탑 온도 1200℃, 산소 분압 10-9~10-10㎫의 조건에서 소성하여 외부전극 형성 전의 소성 완료된 세라믹 소체를 얻었다.
또한 이 세라믹 소체는 길이(L): 3.2㎜, 폭(W): 1.6㎜, 두께(T): 1.6㎜의 치수를 갖는 직육면체 형상의 것이다.
[2] 외부전극의 형성
(1) 외부전극을 형성하기 위해 사용하는 도전성 페이스트로서,
(a) Cu 분말 70중량부와,
(b) SiO2, TiO2 및 ZrO2 함유량이 표 1에 나타내는 비율이 되도록 조정한 붕규산아연계 글라스 프릿 10중량부와,
(c) 부틸카르비톨에 에틸셀룰로오스 20중량부를 녹인 수지 용액 20중량부를분산ㆍ혼합함으로써, 외부전극 형성용의 도전성 페이스트를 제작했다.
(2) 상술한 바와 같이 하여 제작한 도전성 페이스트를, 세라믹 소체에 침지 도포의 방법으로 도포했다. 예를 들면, 정반(定盤)에 소정 두께로 외부전극 형성용의 도전성 페이스트를 도포하고, 그 위로부터 유지 지그(holding jig)에 의해 유지한 세라믹 소체의 한쪽의 단면 측을 침지하며, 세라믹 소체의 단면 및 단면으로부터 측면으로 돌아 들어가는 영역에 외부전극 페이스트를 도포했다. 또한 외부전극 페이스트의 도포 두께는, 건조 후의 세라믹 소체의 단면에 대한 도전성 페이스트의 도포 두께가 50㎛가 되도록 조정했다.
그리고 도포한 도전성 페이스트를 건조시킨 후, 동일하게 하여 세라믹 소체의 다른 쪽의 단면 측을 침지하고, 세라믹 소체의 다른 쪽 측의 단면과, 단면으로부터 측면으로 돌아 들어가는 영역에 도전성 페이스트를 도포했다.
(3) 세라믹 소체에 도포한 외부전극 형성용의 도전성 페이스트를 소성하기 위해 세라믹 소체를 열처리했다.
열처리는 탑 온도(880℃)에서, 산소 기전력이 280㎷의 조건으로 실시하여, 세라믹 소체의 양 단부에 Cu 베이킹 전극(외부전극 본체)을 형성했다.
또한 열처리 공정에서는, 외부전극의 산화를 억제하기 위해 캐리어 가스를 N2로 하고, TOP 온도에서는 캐리어 가스(N2) 중에 H2를 첨가하여 기전력=600-900㎷가 되도록 분위기를 조정하여 소성을 실시했다.
(4) 형성된 외부전극 본체에 대하여, 습식 전해 도금의 방법으로 Ni 도금을 실시하여 외부전극의 표면에 Ni 도금막을 형성하고, 또한 습식 전해 도금의 방법으로 Sn 도금을 실시하여 Ni 도금막 상에 Sn 도금막을 형성했다.
이로써, 도 1 및 2에 나타내는 바와 같은 구성을 포함한 적층 세라믹 콘덴서를 얻었다.
[3] 평가
상술한 바와 같이 하여 제작한 적층 세라믹 콘덴서에 대해, 랩 어라운드부 선단 영역의 계면에 존재하는 무기 물질의 조성 분석 및 항절 시험을 실시하여 특성을 평가했다.
(1) 랩 어라운드부 선단 영역의 계면에 존재하는 무기 물질의 조성 분석
상술한 바와 같이 하여 제작한 적층 세라믹 콘덴서(시료)에 대해, 도 2에 나타내는 바와 같이, 외부전극(4)의, 세라믹 소체(10)의 측면(15)으로 돌아 들어간 랩 어라운드부(14)의 선단 영역(이하, 간단히 "랩 어라운드부 선단 영역"이라고도 함)(14a)과 세라믹 소체(10)의 표면을 구성하는 세라믹의 계면에 존재하는 무기 물질(20)의 조성을, 이하에 설명하는 방법으로 조사했다.
또한 이 실시형태에서는, 도 2에 모식적으로 나타내는 바와 같이, 외부전극(4)의 세라믹 소체(10)의 측면(15)에 대한 랩 어라운드부(14)의 선단으로부터 10㎛ 이내의 영역을, "랩 어라운드부 선단 영역"(14a)으로 했다.
이 실시형태에서는, 적층 세라믹 콘덴서(시료)의 길이(L)와 폭(W)에 의해 규정되는 면인 LW면의 중앙부의, 외부전극의 랩 어라운드부 선단 영역과 세라믹 소체의 계면부를 FIB(Focused Ion Beam)를 사용하여 가공 처리한 후, TEM-EDS(투과형 전자 현미경(TEM)을 이용한 에너지 분산형 X선 분광 분석(EDS))의 방법으로 무기 성분, 즉 B2O3, SiO2, TiO2, 및 ZrO2의 정량을 실시했다(n=10).
구체적으로, 도 1에 나타나는 적층 세라믹 콘덴서(시료)를, 길이(L)와 폭(W)에 의해 규정되는 면인 LW면으로부터 두께(T)방향의 치수가 1/2이 될 때까지 연마하여 노출시킨 노출면의, "외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 영역과 세라믹 소체의 계면"에 존재하는 물질에 대해, 시료당 임의의 10 군데에서 B2O3, SiO2, TiO2, 및 ZrO2의 정량을 실시했다. 또한 표 1의 B2O3, SiO2, TiO2, 및 ZrO2의 값은 평균값을 나타내고 있다.
(2) 기계 강도의 측정(항절 시험)
상술한 바와 같이 하여 제작한 적층 세라믹 콘덴서(시료)에 대해, 3점 굽힘으로 항절 시험을 실시했다. 시료 수는 20개로 했다(n=20).
항절 시험의 조건은 아래와 같다 .
(a) 가압 지그(pressing jig)의 강하 스피드: 0.1[㎜/sec]
(b) 가압 지그 선단의 반경(R): 0.2[㎜]
(c) 시료의 가압 위치: 세라믹 소체의 중앙
(d) 시료 수: n=20
상술한 바와 같이, 시료(적층 세라믹 콘덴서)의 중앙부에, 선단의 반경이 0.2㎜인 가압 지그에 의해 0.1(㎜/sec)의 속도로 하중을 가하여, 시료가 파단했을 때의 하중을 항절 강도로서 측정했다.
표 1에, 계면부(외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 선단 영과 세라믹 소체의 표면을 구성하는 세라믹의 계면부)에서의 B2O3, SiO2, TiO2, 및 ZrO2의 정량 결과, B2O3/SiO2의 값(몰비), 계면부에서의 (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)의 값(몰비), 항절 시험에 의해 조사한 항절 강도를 나타낸다.
또한 표 1에서, 시료 번호에 *를 붙인 시료 번호 1~5의 시료는 본 발명의 요건을 만족하지 않는 시료이며, 다른 시료(시료 번호 6~22의 시료)는 본 발명의 요건을 만족하는 시료이다.
표 1에 나타내는 바와 같이, 외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면부에, SiO2가 26㏖% 이상 45㏖% 미만의 범위에서 존재하면서, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)의 값이 0.154 이상인 무기 물질이 존재하고 있는, 시료 번호 6~10 및 시료 번호 15~18의 시료인 경우, 항절 강도가 큰 적층 세라믹 콘덴서를 얻을 수 있는 것이 확인되었다.
이는 SiO2가 26㏖% 이상 45㏖% 미만의 비율로 존재하고 있는 경우, 내산성을 향상시킨다고 상정되는 TiO2, ZrO2의 비율을 0.154 이상으로 함으로써, 외부전극의 랩 어라운드부 선단 영역에서의 Ni 도금에 대한 내용출성이 향상되어 항절 강도가 향상된 것이라고 생각된다.
또한 표 1에 나타내는 바와 같이, 외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면부에, SiO2가 45㏖% 이상 존재하면서, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)의 값이 0.022 이상인 무기 물질이 존재하고 있는, 시료 번호 11~14 및 시료 번호 19~22의 시료인 경우, 항절 강도가 큰 적층 세라믹 콘덴서를 얻을 수 있는 것이 확인되었다.
이는 SiO2가 45㏖% 이상인 경우, 내산성이 뛰어난 SiO2의 비율이 높기 때문에 계면부의 내산성이 향상되고, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)의 값(몰비)이 0.022 이상이면, 충분한 항절 강도를 얻는 것이 가능해진 것이라고 생각된다.
또한 예를 들면, 시료 번호 14~22의 시료와 같이, 계면의 B2O3과 SiO2의 비율에 의해, 적층 세라믹 콘덴서(시료)의 기계 강도(항절 강도)가 변화되었지만, 이는 외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면부에 존재하는 유리가 결정화되거나, 내산성이 저하되는 것에 따른 것이라고 생각된다.
즉, B2O3/SiO2의 비가 0.2인, 시료 번호 15의 시료인 경우, 계면부에 존재하는 유리가 결정화되고, 계면부에서의 유리 부분에서는 조성 편차가 발생하여 유리가 도금액에 용해되기 쉬워져, 결과적으로, 기계 강도의 저하가 발생한 것이라고 생각된다.
또한 B2O3/SiO2의 비가 0.6인, 시료 번호 18, 22의 시료인 경우도 기계 강도가 저하되었지만, 이는 계면부의 유리 조성이, 내도금액성이 낮은 유리 조성이기 때문에 계면부의 유리가 도금액에 용해되어 기계 강도가 저하된 것이라고 생각된다.
상기 결과로부터, B2O3/SiO2의 비율은 0.25≤B2O3/SiO2≤0.5인 것이 보다 바람직한 것을 알 수 있다.
한편, 시료 번호 1~5의 시료인 경우, 외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 선단 영역과 세라믹 소체의 표면을 구성하는 세라믹의 계면부의 SiO2양은 25~45㏖%의 범위에 있지만, 시료 번호 1~5의 시료인 경우, (TiO2+ZrO2)/(SiO2+TiO2+ZrO2)의 값(몰비)이 0.000~0.138로, 본 발명의 요건을 만족하고 있지 않으며, 항절 강도가 22~38N으로 낮은 것이 확인되었다.
또한 상기 실시형태에서는, 적층 세라믹 콘덴서를 예로 들어 설명했지만, 본 발명은 적층 세라믹 콘덴서에 한하지 않고, 예를 들면 적층형 LC 복합 부품, 적층 배리스터 등의 세라믹 소체의 내부에 전극(내부전극)을 포함하면서, 세라믹 소체의 단면으로부터 측면으로 돌아 들어가는 것 같은 상태로 외부전극을 포함한 다양한 적층 세라믹 전자부품에 적용하는 것이 가능하다.
본 발명은 또한 그 밖의 점에서도 상기 실시형태에 한정되는 것이 아니라, 발명의 범위 내에서 다양한 응용, 변형을 가하는 것이 가능하다.
1: 세라믹층 2(2a, 2b): 내부전극
3(3a, 3b): 세라믹 소체의 단면 4(4a, 4b): 외부전극
10: 세라믹 소체 11: 외부전극 본체
12: Ni 도금막층 13: Sn 도금막층
14: 랩 어라운드부 14a: 랩 어라운드부의 선단 영역
15: 세라믹 소체의 측면 20: 경계부의 무기 물질
3(3a, 3b): 세라믹 소체의 단면 4(4a, 4b): 외부전극
10: 세라믹 소체 11: 외부전극 본체
12: Ni 도금막층 13: Sn 도금막층
14: 랩 어라운드부 14a: 랩 어라운드부의 선단 영역
15: 세라믹 소체의 측면 20: 경계부의 무기 물질
Claims (5)
- 복수의 내부전극이 세라믹층을 통해 적층된 구조를 갖는 세라믹 소체와, 상기 내부전극과 도통(導通)하는 외부전극이며, 상기 세라믹 소체의 단면으로부터 측면으로 돌아 들어가도록 상기 세라믹 소체의 단부에 형성된 외부전극을 포함한 적층 세라믹 전자부품에 있어서,
상기 세라믹 소체의 측면으로 돌아 들어간 상기 외부전극의 랩 어라운드(wrap-around)부의 선단 영역과 상기 세라믹 소체의 표면을 구성하는 세라믹의 계면에,
SiO2를 26㏖% 이상 45㏖% 미만 함유하면서,
하기의 식(1):
몰비=(TiO2+ZrO2)/(SiO2+TiO2+ZrO2)……(1)
로 표시되는 몰비의 값이 0.154 이상인 무기 물질이 존재하고 있는 것을 특징으로 하는 적층 세라믹 전자부품. - 복수의 내부전극이 세라믹층을 통해 적층된 구조를 갖는 세라믹 소체와, 상기 내부전극과 도통하는 외부전극이며, 상기 세라믹 소체의 단면으로부터 측면으로 돌아 들어가도록 상기 세라믹 소체의 단부에 형성된 외부전극을 포함한 적층 세라믹 전자부품에 있어서,
상기 세라믹 소체의 측면으로 돌아 들어간 상기 외부전극의 랩 어라운드부의 선단 영역과 상기 세라믹 소체의 표면을 구성하는 세라믹의 계면에,
SiO2를 45㏖% 이상 함유하면서,
하기의 식(1):
몰비=(TiO2+ZrO2)/(SiO2+TiO2+ZrO2)……(1)
로 표시되는 몰비의 값이 0.022 이상인 무기 물질이 존재하고 있는 것을 특징으로 하는 적층 세라믹 전자부품. - 제1항 또는 제2항에 있어서,
상기 계면에 존재하는 상기 무기 물질이, B2O3을 SiO2와의 몰비가 하기의 식(2):
0.25≤B2O3/SiO2≤0.5……(2)
로 표시되는 바와 같은 범위가 되도록 함유하고 있는 것을 특징으로 하는 적층 세라믹 전자부품. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 선단 영역이, 상기 세라믹 소체의 측면으로 돌아 들어간 상기 외부전극의 랩 어라운드부의 선단으로부터 10㎛ 이내의 영역인 것을 특징으로 하는 적층 세라믹 전자부품. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 외부전극이, 표면에 도금막층을 포함한 것인 것을 특징으로 하는 적층 세라믹 전자부품.
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