KR20160038154A - 소스 드라이버 및 그것의 동작 방법 - Google Patents

소스 드라이버 및 그것의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 소스 드라이버 회로는: 기준 주기만큼 서로 지연되는 복수의 클럭들로부터, 디스플레이 패널로 전송되는 데이터 신호의 출력 타이밍을 제어하는 DMS 신호들을 생성하는 복수의 DMS 블록들을 포함할 수 있다. 각각의 DMS 블록은 복수의 서브 블록들을 포함하고, 각각의 서브 블록은: 상기 복수의 클럭들 중 선택된 클럭들을 이용하여 상기 DMS 신호들 중 타깃 DMS 신호들을 출력하기 위한 인에이블 신호를 생성하는 인에이블 신호 생성부; 그리고 상기 DMS 신호들이 상기 기준 주기만큼 서로 지연되어 순차적으로 출력될 수 있도록 상기 DMS 신호들을 지연시키는 지연부를 포함할 수 있다. 본 발명의 실시 예에 따르면, 디스플레이 장치의 화소의 충전 시간 부족 문제를 해결할 수 있고, 영상 데이터가 출력되는 타이밍을 정확하게 제어할 수 있다.

Description

소스 드라이버 및 그것의 동작 방법{SOURCE DRIVER AND OPERATING METHOD THEREOF}
본 발명은 디스플레이 장치, 좀 더 상세하게는 디스플레이 패널로 출력되는 영상 데이터를 제어하는 소스 드라이버에 관한 것이다.
디스플레이 장치는 게이트 라인들과 소스 라인들이 교차하는 지점에 배치되는 복수의 픽셀들을 포함할 수 있다. 디스플레이 장치는 게이트 라인을 구동하는 게이트 드라이버, 디스플레이 패널들로 영상 정보를 제공하는 소스 드라이버를 포함할 수 있다. 그리고, 소스 드라이버는 영상 정보가 디스플레이 패널들로 출력되는 타이밍을 제어하는 신호를 생성하는 쉬프트 레지스터를 포함할 수 있다.
일반적으로 소스 드라이버는 캐리 신호를 이용하여, 영상 정보가 디스플레이 패널로 출력되는 타이밍을 제어하는 신호를 생성한다. 즉, 복수의 쉬프트 레지스터들 각각은 이전 스테이지의 출력단으로부터 수신된 캐리 신호를 이용하여 타이밍 제어 신호를 생성한다.
캐리 신호를 이용하여 타이밍 제어 신호를 생성하는 경우 여러 문제가 발생할 수 있다. 예를 들어, 디스플레이 장치의 동작 주파수 또는 주사율이 높아질수록, 화소 수가 증가할수록, 데이터의 출력 타이밍을 정확하게 제어하는 것은 매우 어렵다. 쉬프트 레지스터들 사이에서 캐리 신호를 전달하는 과정에서 원하지 않는 딜레이가 생길 수 있기 때문이다. 뿐만 아니라, 화소 충전 시간도 감소하여 영상 정보가 디스플레이 패널에 제대로 출력되지 않는 문제도 발생할 수 있다. 따라서, 영상 정보가 디스플레이 패널로 원하는 타이밍에 정확하게 출력될 수 있도록 하는 제어 신호를 생성하는 것이 매우 중요한 문제로 부각되고 있다.
본 발명의 목적은 캐리 신호를 사용하지 않고 영상 데이터가 출력되는 타이밍을 제어하는데 있다.
본 발명의 실시 예에 따른 소스 드라이버는: 기준 주기만큼 서로 지연되는 복수의 클럭들로부터, 디스플레이 패널로 전송되는 데이터 신호의 출력 타이밍을 제어하는 DMS 신호들을 생성하는 복수의 DMS 블록들로써, 각각의 DMS 블록은 복수의 서브 블록들로 구성되는 것을 포함하되, 각각의 서브 블록은: 상기 복수의 클럭들 중 선택된 클럭들을 이용하여 상기 DMS 신호들 중 타깃 DMS 신호들을 출력하기 위한 인에이블 신호를 생성하는 인에이블 신호 생성부; 그리고 상기 DMS 신호들이 상기 기준 주기만큼 서로 지연되어 순차적으로 출력될 수 있도록 상기 DMS 신호들을 지연시키는 지연부를 포함하고, 상기 각각의 서브 블록은 상기 인에이블 신호에 응답하여 상기 타깃 DMS 신호를 출력할 수 있다.
실시 예로써, 상기 복수의 클럭들을 생성하여 상기 복수의 DMS 블록들로 전달하고, 외부로부터 수신된 영상 정보를 병렬화시키고, 그리고 상기 데이터 신호가 상기 디스플레이 패널로 출력되는데 사용되는 감마 기준 전압을 생성하는 제어 로직을 더 포함할 수 있다.
다른 실시 예로써, 상기 제어 로직으로부터 상기 병렬화된 영상 정보를 제공받는 제 1 래치를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 제 1 래치로부터 상기 병렬화된 영상 정보를 제공받고, 상기 복수의 DMS 블록들로부터 상기 DMS 신호들을 제공받는 제 2 래치를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 DMS 신호들이 활성화되는 구간에, 상기 감마 기준 전압을 사용하여, 상기 제 2 래치에 저장된 상기 병렬화된 영상 정보를 상기 데이터 신호로 변환시키는 디코더를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 데이터 신호를 상기 디스플레이 패널로 출력시키는 출력 버퍼를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 제어 로직은 상기 DMS 블록들이, 레프트-쉬프트, 라이트-쉬프트, 또는 듀얼-쉬프트 중 어느 하나에 따라 상기 복수의 DMS 신호들을 생성하도록 제어할 수 있다.
또 다른 실시 예로써, 상기 인에이블 신호는 상기 선택된 클럭들 중 가장 딜레이된 클럭을 사용하여 생성될 수 있다.
또 다른 실시 예로써, 상기 기준 주기는 상기 복수의 클럭들의 한 주기를 상기 복수의 클럭들의 개수로 나눈 값일 수 있다.
또 다른 실시 예로써, 상기 각각의 서브 블록에서 생성되는 상기 인에이블 신호는 인접한 서브 블록에서 생성되는 인에이블 신호와 상기 기준 주기의 정수배 만큼 지연되어 출력될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치의 동작 방법은: 외부로부터 수신된 클럭으로부터 기준 주기만큼 서로 지연되는 복수의 클럭들을 생성하는 단계; 상기 복수의 클럭들 중 선택된 클럭들로부터, 디스플레이 패널로 전송되는 데이터 신호의 출력 타이밍을 제어하는 DMS 신호들 중, 타깃 DMS 신호들을 생성하기 위한 인에이블 신호를 생성하는 단계; 상기 인에이블 신호를 이용하여, 상기 선택된 클럭들로부터 상기 타깃 DMS 신호들을 생성하는 단계; 그리고 상기 타깃 DMS 신호들이 활성화되는 구간에 상기 데이터 신호를 상기 디스플레이 패널로 출력하는 단계를 포함할 수 있다.
실시 예로써, 상기 DMS 신호들은 상기 기준 주기만큼 지연될 수 있다.
다른 실시 예로써, 상기 인에이블 신호는 상기 선택된 클럭들 중 가장 딜레이된 클럭을 사용하여 생성될 수 있다.
또 다른 실시 예로써, 상기 인에이블 신호는 다른 선택된 클럭들로부터 생성된 인에이블 신호와 상기 기준 주기의 정수배 만큼 지연되어 출력될 수 있다.
또 다른 실시 예로써, 상기 DMS 신호들은 레프트-쉬프트, 라이트-쉬프트, 또는 듀얼-쉬프트 중 어느 하나에 따라 생성될 수 있다.
본 발명의 실시 예에 따른 디스플레이 장치는: 기준 주기만큼 서로 지연되는 복수의 클럭들, 영상 정보, 소스 제어 신호들, 및 게이트 제어 신호들을 제공하는 타이밍 컨트롤러; 소스 라인들과 게이트 라인들이 교차하는 지점에 배치되는 픽셀들을 포함하는 디스플레이 패널; 상기 소스 제어 신호들과 상기 영상 정보를 입력받고 상기 소스 라인들에 상기 영상 정보에 대응하는 데이터 신호를 출력하는 소스 드라이버; 그리고 상기 게이트 제어 신호들을 입력받고 상기 픽셀들에 연결된 상기 게이트 라인들을 구동시키는 게이트 드라이버를 포함하되, 상기 소스 드라이버는 상기 복수의 클럭들로부터, 상기 디스플레이 패널로 전송되는 상기 데이터 신호의 출력 타이밍을 제어하는 DMS 신호들을 생성하는 복수의 DMS 블록들을 포함하고, 각각의 DMS 블록은 복수의 서브 블록들을 포함하고, 각각의 서브 블록은: 상기 복수의 클럭들 중 선택된 클럭들을 이용하여 상기 DMS 신호들 중 타깃 DMS 신호들을 출력하기 위한 인에이블 신호를 생성하는 인에이블 신호 생성부; 그리고 상기 DMS 신호들이 상기 기준 주기만큼 서로 지연되어 순차적으로 출력될 수 있도록 상기 DMS 신호들을 지연시키는 지연부를 포함하고, 상기 각각의 서브 블록은 상기 인에이블 신호에 응답하여 상기 타깃 DMS 신호를 출력할 수 있다.
실시 예로써, 상기 복수의 클럭들을 생성하여 상기 복수의 DMS 블록들로 전달하고, 상기 영상 정보를 병렬화시키고, 그리고 상기 데이터 신호가 상기 디스플레이 패널로 출력되는데 사용되는 감마 기준 전압을 생성하는 제어 로직을 더 포함할 수 있다.
다른 실시 예로써, 상기 제어 로직으로부터 상기 병렬화된 영상 정보를 수신받는 제 1 래치를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 제 1 래치로부터 상기 병렬화된 영상 정보를 제공받고, 상기 복수의 DMS 블록들로부터 상기 DMS 신호들을 제공받는 제 2 래치를 더 포함할 수 있다.
또 다른 실시 예로써, 상기 DMS 신호들이 활성화되는 구간에, 상기 감마 기준 전압을 사용하여, 상기 제 2 래치에 저장된 상기 병렬화된 영상 정보를 상기 데이터 신호로 변환시키는 디코더를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 캐리 신호를 사용하지 않고 영상 데이터가 출력되는 타이밍을 제어할 수 있다. 그 결과, 디스플레이 장치의 화소의 충전 시간 부족 문제를 해결할 수 있고, 영상 데이터가 출력되는 타이밍을 정확하게 제어할 수 있다. 따라서, 디스플레이 장치의 성능이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 소스 드라이버를 보여주는 블록도이다.
도 3은 도 2에 도시된 DMS 쉬프터를 상세하게 보여주는 도면이다.
도 4는 도 3에 도시된 제 1 DMS 블록을 상세하게 보여주는 블록도이다.
도 5a는 도 4의 인에이블 신호 생성부의 예시적인 실시 예를 보여주는 도면이다.
도 5b는 도 4의 지연부의 예시적인 실시 예를 보여주는 도면이다.
도 5C는 인에이블 생성기 및 지연부의 출력 파형을 보여주는 도면이다.
도 6a는 DCLK 신호들, 및 DCLK 신호들을 이용하여 생성된 인에이블 신호들의 출력 파형을 보여주는 도면이다.
도 6b는 DCLK 신호들 및 인에이블 신호들을 이용하여 생성된 DMS 신호들의 출력 파형을 보여주는 도면이다.
도 7은 본 발명의 다른 실시 예에 따른, 도 3에 도시된 제 1 DMS 블록을 상세하게 보여주는 블록도이다.
도 8a는 DCLK 신호들, 및 DCLK 신호들을 이용하여 생성된 리버스 인에이블 신호들의 출력 파형을 보여주는 도면이다.
도 8b는 DCLK 신호들 및 리버스 인에이블 신호들을 이용하여 생성된 DMS 신호들의 출력 파형을 보여주는 도면이다.
도 9는 본 발명의 다른 실시 예에 따른 소스 드라이버를 보여주는 블록도이다.
도 10은 도 9에 도시된 실시 예에 따라 출력된 DMS 신호들의 출력 파형을 보여주는 도면이다.
도 11은 본 발명의 실시 예에 따른 디스플레이 장치의 데이터 출력 방법을 보여주는 흐름도이다.
앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.
아래에서, 장치 및 방법이 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 용도에 따라 수정되거나 변경될 수 있다.
한 요소 또는 층이 다른 요소 또는 층에 "연결되는", "결합하는", 또는 "인접하는" 것으로 언급되는 때에는, 다른 요소 또는 층에 직접적으로 연결되거나, 결합 되거나, 또는 인접하는 것일 수 있고, 혹은 그 사이에 끼워지는 요소 또는 층이 존재할 수 있음이 잘 이해될 것이다. 본 명세서에서 사용되는 "및/또는"이라는 용어는 나열된 요소들의 하나 또는 그 이상의 가능한 조합들을 포함할 것이다.
비록 "제 1", "제 2" 등의 용어가 여기서 다양한 요소를 설명하기 위해 사용될 수 있다 하더라도, 이들 요소는 이 용어들에 의해 한정되지 않는다. 이 용어들은 단지 다른 것들로부터 하나의 구성요소를 구별하기 위해 사용될 수 있다. 따라서, 본 명세서에서 사용된 제 1 구성요소, 구간, 층과 같은 용어는 본 발명의 사상을 벗어나지 않는 범위 내에서 제 2 구성요소, 구간, 층 등으로 사용될 수 있다.
"아래의", "하부의", "위의", "상부의", 및 이와 유사한 용어들은 직접적으로(directly) 또는 다른 층을 개재하여(indirectly) 배치되는 경우를 모두 포함한다. 그리고, 공간적으로 상대적인 이러한 용어들은 도면에 도시된 방향에 더하여 다른 방향을 포함하는 것으로 이해되어야 한다. 예를 들어, 만일 디바이스가 뒤집히면, "아래의"로 설명된 구성요소는 "위의"가 될 것이다.
본 명세서에서 설명되는 용어는 단지 특정한 실시 예를 설명하기 위한 목적으로 사용되며, 그것에 한정되지 않는다. "하나의"와 같은 용어는 달리 명백하게 지칭하지 않으면 복수의 형태를 포함하는 것으로 이해되어야 한다. "포함하는" 또는 "구성되는"과 같은 용어는 설명된 특징, 단계, 동작, 성분, 및/또는 구성요소의 존재를 명시하며, 추가적인 하나 또는 그 이상의 특징, 단계, 동작, 성분, 구성요소 및/또는 그들의 그룹의 존재를 배제하지 않는다.
달리 정의되지 않으면, 본 명세서에서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 지닌 자에 의해 공통적으로 이해될 수 있도록 동일한 의미를 갖는 것으로 사용된다. 그리고, 사전에서 공통적으로 정의된 용어들은 관련 분야에서 일관된 의미를 갖는 것으로 해석되어야 하며, 달리 정의되지 않으면, 과도한 의미로써 사용되지 않는다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.
도 1은 본 발명의 실시 예에 따른 디스플레이 장치를 보여주는 블록도이다. 도 1을 참조하면, 디스플레이 장치(1000)는 타이밍 컨트롤러(100), 게이트 드라이버(200), 소스 드라이버(300), 및 디스플레이 패널(400)을 포함할 수 있다.
타이밍 컨트롤러(100)는 외부로부터 영상 정보(RGB) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)는, 예를 들어, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 클럭(CLK) 등을 포함할 수 있다. 타이밍 컨트롤러(100)는 소스 드라이버(300)의 사양에 부합하도록 영상 정보(RGB)의 포맷을 변경하여 직렬화된 데이터(DATA)를 생성하고, 생성된 데이터(DATA)를 소스 드라이버(300)로 전달 수 있다. 타이밍 컨트롤러(100)는 데이터(DATA)와 클럭(CLK)을 임베디드 클럭의 형태로 하나의 채널을 통하여 동시에 전송할 수 있다. 그러나, 데이터(DATA)와 클럭(CLK)은 각각 별도의 채널을 통하여 전송될 수도 있다.
타이밍 컨트롤러(100)는 제어 신호(CTRL)에 기초하여 게이트 제어 신호(GCS)를 생성하여 게이트 드라이버(200)로 전송할 수 있다. 게이트 제어 신호(GCS)는 주사 시작을 지시하는 신호, 게이트 온 전압의 출력 주기를 제어하는 신호, 및 게이트 온 전압의 지속 시간을 조절하는 신호 등을 포함할 수 있다.
게이트 드라이버(200)는 게이트 제어 신호(GCS)에 응답하여 데이터(DATA)가 디스플레이 패널(400)에 순차적으로 출력되도록 게이트 라인들(GLs)을 구동시킬 수 있다.
소스 드라이버(300)는 소스 제어 신호(SCS)에 응답하여 데이터(DATA)에 대응하는 계조 전압(gray scale voltage)을 소스 라인들(CSs)을 통하여 디스플레이 패널(400)로 출력할 수 있다. 소스 드라이버(300)는 데이터(DATA)가 디스플레이 패널(400)로 출력되는 타이밍을 제어하는 신호를 생성할 수 있다.
일반적으로, 이러한 타이밍을 제어하는 신호를 생성하기 위해 캐리 신호가 이용될 수 있다. 그러나, 디스플레이 장치의 동작 주파수 또는 주사율이 커지고, 화소 수가 증가할수록, 캐리 신호를 이용하여 타이밍을 제어하는 신호를 생성하는 것은 매우 어렵다. 본 발명의 실시 예에 따르면, 데이터(DATA)가 디스플레이 패널(400)로 출력되는 타이밍 신호를 생성하기 위한 수단으로서 캐리 신호를 이용하지 않는다. 대신에 소스 드라이버(300)로 입력되는 하나의 클럭(CLK)을 이용하여 타이밍 제어 신호를 생성할 수 있다. 그 결과, 높은 주파수 및 저 전압 하에서도 디스플레이 장치를 안정적으로 동작시킬 수 있다.
디스플레이 패널(400)은 게이트 라인들(GLs)과 소스 라인들(SLs)이 교차하는 지점에 배열되는 픽셀(PX)들을 포함할 수 있다. 디스플레이 패널(400)은 액정 디스플레이 패널(liquid crystal display panel; LCD), 전기 영동 디스플레이 패널(electrophoretic display panel), 일렉트로웨팅 디스플레이 패널(electrowetting display panel), 플라즈마 디스플레이 패널(plasma display panel; PDP), 유기 발광 다이오드(ogarnic light-emitting diodes; OLED) 등의 다양한 디스플레이 패널일 수 있다.
디스플레이 패널(400)의 각각의 픽셀(PX)들은 박막 트랜지스터(T) 및 액정 커패시터(Clc)를 포함할 수 있다. 각각의 픽셀들은 적색(Red), 녹색(Green), 또는 청색(Blue)을 표시할 수 있다.
박막 트랜지스터(T)는 소스 라인(CS)에 연결될 수 있다. 박막 트랜지스터(T)는 게이트 라인(GL)으로 입력된 게이트 전압에 따라 구동되고, 소스 라인(CS)으로 제공된 데이터 신호를 액정 커패시터(Clc)로 제공할 수 있다.
액정 커패시터(Clc)는 박막 트랜지스터(T)에 연결되고, 전압 레벨에 따라 빛의 투과율을 조절하는 액정 층을 포함할 수 있다.
도 2는 본 발명의 실시 예에 따른 소스 드라이버를 보여주는 블록도이다. 도 2를 참조하면, 소스 드라이버(300)는 제어 로직(310), DMS (digital multi-spread) 쉬프터(320), 제 1 래치(330), 제 2 래치(340), 디코더(350), 및 출력 버퍼(360)를 포함할 수 있다.
제어 로직(310)은 소스 드라이버(300)의 리시버(미도시)로부터 클럭들(CLK1 내지 CLK10)을 수신할 수 있다. 리시버(미도시)는 타이밍 컨트롤러(도 1 참조, 100)로부터 수신된 클럭(CLK)에 기초하여, 같은 주파수를 갖되 서로 기준 주기만큼 지연되는 복수의 클럭들(CLK1 내지 CLK10)을 생성할 수 있다. 예를 들어, 복수의 클럭들(CLK1 내지 CLK10)은 PLL(phase locked loop)에 의해 생성될 수 있다. 설명의 편의를 위해 10개의 클럭들(CLK1 내지 CLK10)이 생성되는 것으로 설명하였으며, 이 경우, 클럭들(CLK1 내지 CLK10)은 서로 한 주기의 1/10배 만큼의 딜레이 될 수 있다. 이하, 리시버(미도시)에 의해 생성된 클럭들의 주기를 생성된 클럭들의 개수로 나눈 값을 1UI (unit interval)이라 칭하기로 한다. 본 예에 있어서, 1UI의 값은 클럭들(CLK1 내지 CLK10)의 1 주기를 10으로 나눈 값이 될 것이다.
제어 로직(310)은 데이터(DATA)를 입력받아 병렬화된 데이터로 변경할 수 있다. 그리고, 제어 로직(310)은 병렬화된 데이터(DATA)를 제 1 래치(330)로 전달할 수 있다. 제어 로직(310)은 병렬화된 데이터(DATA)를 아날로그 데이터, 즉, 계조 전압(gray scale volatage)으로 변환시키는데 사용되는 감마 기준 전압(VG1 내지 VGk)을 생성할 수 있다. 제어 로직(310)은 생성된 감마 기준 전압(VG1 내지 VGk)을 디코더(350)로 전달할 수 있다.
제어 로직(310)은 DMS 로직(312)을 포함할 수 있다. DMS 로직(312)은 수신된 클럭들(CLK1 내지 CLK10)을 다양하게 가공할 수 있다. 예를 들어, DMS 로직(312)은 1UI 만큼 딜레이된 클럭들(CLK1 내지 CLK10)을 2UI, 3UI 만큼 딜레이 되도록 변경할 수 있다. 또 다른 예로, DMS 로직(312)은 딜레이된 클럭들(CLK1 내지 CLK10)의 출력 순서를 CLK1에서 CLK10으로 또는 CLK10에서 CLK1으로 변경할 수 있다. DMS 로직(312)은 변경된 클럭들(DCLK1 내지 DCLK10)을 DMS 쉬프터(320)로 전달할 수 있다. 본 실시 예에서는 설명의 편의를 위해 클럭들(DCLK1 내지 DCLK10)은 서로 1UI 만큼 딜레이된 것으로 설명되었다.
DMS 로직(312)은 소스 드라이버(300)를 통하여 디스플레이 패널(400)로 병렬화된 데이터(DATA)가 주사되는 방향을 변경할 수 있다. 예를 들어, 데이터가 주사되는 방향은 디스플레이 패널(400)의 행의 왼쪽 끝부터 오른쪽 끝으로 데이터가 주사되는 라이트-쉬프트(R-shift), 오른쪽 끝부터 왼쪽 끝으로 데이터가 주사되는 레프트-쉬프트(L-shift), 또는 디스플레이 패널(400)의 왼쪽 및 오른쪽 끝에서부터 중앙으로 동시에 주사되는 듀얼-쉬프트(v-shift) 방식이 있을 수 있다. DMS 로직(312)은 디스플레이 장치의 동작 모드로써, 필요에 따라 또는 임의로 이러한 데이터 주사 방식들 중 하나를 선택할 수 있다.
DMS 쉬프터(320)는 제 1 래치(330)를 거쳐 제 2 래치(340)에 저장된 데이터(DATA)가 디스플레이 패널(360)로 출력되는 타이밍을 조절하는 DMS 신호들을 생성할 수 있다. 본 발명의 실시 예에 따르면, DMS 신호들을 생성하기 위하여 캐리 신호를 사용하지 않으며, 단지 하나의 클럭(CLK)으로부터 DMS 신호들을 생성할 수 있다. 본 발명의 실시 예에 따른 DMS 신호들을 생성하는 장치 및 방법에 대해서는 도 4 이하를 통하여 상세하게 설명하기로 한다.
제 1 래치(330)는 제어 로직(310)으로부터 수신된, 병렬화된 데이터(DATA)를 임시적으로 저장할 수 있다. 병렬화된 데이터(DATA)는 디스플레이 패널로 출력될 위치에 맞게 제 1 래치(330)에 순차적으로 저장될 수 있다.
제 2 래치(340)는 제 1 래치(330)에 저장된 병렬화된 데이터(DATA)를 입력받을 수 있다. 제 2 래치(340)는 DMS 쉬프터(320)로부터 수신된 DMS 신호의 제어에 따라 원하는 타이밍에 병렬화된 데이터(DATA)를 디코더(350)로 전송할 수 있다.
디코더(350)는 제어 로직(310)으로부터 수신된 감마 기준 전압(VG1 내지 VGk)을 이용하여, 제 2 래치(340)에 저장된 병렬화된 데이터(DATA)를 아날로그 데이터, 즉, 계조 전압으로 변환시킬 수 있다.
출력 버퍼(360)는 복수의 버퍼들(미도시)을 포함할 수 있다. 각각의 출력 버퍼들은 디코더(350)로부터 수신된 아날로그 데이터를 입력받아 영상 데이터를 디스플레이 패널(도 1 참조, 400)로 출력할 수 있다. 출력 버퍼(360)에 연결된 각각의 채널들(Y1 내지 Yn)을 통하여 적색(Red), 녹색(Green), 및 청색(Blue) 데이터가 순차적으로 출력된다. 그러나, 이 순서는 바뀔 수 있다.
도 3은 도 2에 도시된 DMS 쉬프터(320)를 상세하게 보여주는 도면이다. 도 3을 참조하여, DMS 쉬프터(320)는 복수의 DMS 블록들(320-1 내지 320-m)을 포함할 수 있다. 복수의 DMS 블록들(320-1 내지 320-m)은 그 구조가 유사하거나 실질적으로 동일할 수 있다.
복수의 DMS 블록들(320-1 내지 320-m) 각각은 DCLK1 내지 DCLK10을 수신하여 DMS 신호들을 생성할 수 있다. 예를 들어, 하나의 DMS 블록(320-1 내지 320-m 중 어느 하나)은 10 개의 DMS 신호들을 생성할 수 있다. 복수의 DMS 신호들(DMS1 내지 DMS10m)은 서로 기준 주기(예를 들어, 1UI) 만큼 지연되어 출력될 수 있다. DMS 신호들(DMS1 내지 DMS10m)은 출력 버퍼(도 2 참조, 360)의 채널 Y1 내지 Yn을 통하여 출력되는 데이터 신호의 출력 타이밍을 조절하므로, DMS 신호들의 개수와 채널들의 개수는 동일할 수 있다(즉, 10m과 n은 동일할 수 있다).
본 발명의 실시 예에 따르면, 영상 데이터의 출력 타이밍을 조절하는 DMS 신호를 생성하기 위해 캐리 신호를 사용하지 않는다. 하나의 클럭(도 1 참조, CLK)으로부터 생성된 복수의 DCLK들에 기초하여 복수의 DMS 클럭들이 생성될 수 있다. DMS 클럭들을 사용하여 영상 데이터의 출력 타이밍을 제어함으로써, 캐리 신호를 사용함으로써 야기되는 화소 충전 시간의 부족, 영상 데이터의 출력 타이밍 제어의 어려움과 같은 문제를 해결할 수 있다.
도 4는 도 3에 도시된 제 1 DMS 블록을 상세하게 보여주는 블록도이다. 제 1 DMS 블록(320-1) 내지 제 M DMS 블록(320-m)은 서로 유사하거나 실질적으로 동일한 구조일 수 있다. 여기서는 제 1 DMS 블록(320-1)을 예로 들어 설명하기로 한다.
제 1 DMS 블록(320-1)은 복수의 서브 블록들(321-1 내지 325-1)을 포함할 수 있다. 각각의 서브 블록들(321-1 내지 325-1)은 인에이블 신호 생성부(EN Gen) 및 지연부(Delay Unit)를 포함할 수 있다.
서브 블록들(321-1 내지 325-1) 각각은 DCLK 신호들을 순차적으로 두 개씩 수신할 수 있다. 서브 블록들(321-1 내지 325-1) 각각은 수신된 두 개의 DCLK 신호들을 이용하여 인에이블 신호들(1st EN_A 내지 1st EN_E)을 생성하고, 인에이블 신호들(1st EN_A 내지 1st EN_E)을 이용하여 DCLK 신호들을 지연시켜 출력시킬 수 있다. 이때, DCLK 신호들(DCLK1 내지 DCLK10)뿐만 아니라, DMS 신호들(DMS1 내지 DMS10)도 기준 주기(예를 들어, 1UI)만큼 순차적으로 지연되어 출력될 수 있다.
본 발명의 실시 예에 따르면, 서브 블록들(321-1 내지 325-1)은 DCLK 신호들을 이용하여 영상 신호의 출력 타이밍을 제어하는 DMS 신호들을 생성한다. 그 결과, 캐리 신호를 사용함으로써 DMS 블록들 간에 생기는 신호의 지연 등의 문제를 해결할 수 있다.
도 5a는 도 4의 인에이블 신호 생성부의 예시적인 실시 예를 보여주는 도면이다. 인에이블 신호(1st EN_A 내지 1st EN_E)들은 DCLK 신호들로부터 DMS 신호들을 생성하는데 사용될 수 있다. 예를 들어, 인에이블 신호와 DCLK 신호에 대해 AND 연산을 수행함으로써, DMS 신호를 생성할 수 있다. 제 1 DMS 블록에서 생성되는 인에이블 신호들은 1st EN_A 내지 1st EN_E라고 표시되었다. 마찬가지로, 제 2 DMS 블록에서 생성되는 인에이블 신호들(미도시)은 2nd EN_A 내지 2nd EN_E 일 것이다. 도 5a를 참조하여, 제 1 서브 블록(321-1)의 인에이블 신호 생성부(EN Gen)에서 제 1 인에이블 신호(1st EN_A)를 생성하는 경우를 예로 들어 설명하고자 한다.
인에이블 신호 생성부(EN Gen)는 두 개의 플립 플롭, 하나의 인버터, 및 앤드 게이트를 사용하여 인에이블 신호(1st EN_A)를 생성할 수 있다. 이때 사용되는 플립-플롭은 파지티브 엣지 트리거(positive edge trigger) 방식의 플립-플롭일 수 있다. 즉, DCLK2 바 신호의 상승 구간에서 논리 "1"을 출력할 수 있다. 그러나, 회로의 구성 예에 따라 네가티브 엣지 트리거(negative edge trigger) 방식의 플립-플롭이 사용될 수도 있다. 생성된 인에이블 신호(1st EN_A)의 파형은 도 5c에 도시되었다.
DCLK2를 이용하여 인에이블 신호를 생성하는 이유는 DCLK2뿐만 아니라 DCLK1에 대해서도 AND 연산을 수행하여 완전한 DMS1 및 DMS2를 생성하기 위함이다. 만약, DCLK1을 이용하여 생성된 인에이블 신호와 DCLK1에 대해 AND 연산을 수행하는 경우, 출력된 DMS1 신호의 뒷부분은 1UI 만큼 제거되어 있을 것이다. 이는, 데이터가 입력되는 타이밍이 줄어든다는 의미이다. 따라서, 화소 충전 시간의 불충분을 야기할 것이다. 물론, DCLK1을 이용하여 인에이블 신호를 생성할 수도 있으나, 이 경우, 생성된 인에이블 신호를 1UI 또는 그 이상만큼 딜레이 시키는 구성을 필요로 할 것이다.
도 5b는 도 4의 지연부의 예시적인 실시 예를 보여주는 도면이다. 지연부(Delay Unit)는 DMS 신호들이 DMS 블록들(도 2 참조, 320-1 내지 320-m) 사이에서도 서로 딜레이 되도록 하기 위한 것이다. 서브 블록들(도 4 참조, 321-1 내지 325-1)은 각각 다른 DCLK 신호들(예를 들어, 한 쌍의 DMS 신호들)을 이용하여 인에이블 신호들을 생성하므로, 하나의 DMS 블록에서 생성되는 인에이블 신호들은 2UI 만큼 지연된다. 그러나, DMS 블록들(320-1 내지 320-m) 각각은 동일한 DCLK 신호들(DMS1 내지 DMS10)을 이용하여 인에이블 신호를 생성하므로, 각각의 DMS 블록에서 생성되는 인에이블 신호들도 서로 지연되어 출력시킬 필요가 있다.
도 5b의 예시적인 블록도와 같이 회로를 구성함으로써, DMS 블록 사이에서도 인에이블 신호들을 지연시킬 수 있다. 이때 사용되는 플립-플롭은 네가티브 엣지 트리거 방식이지만, 파지티브 엣지 트리거 방식이 사용될 수도 있다. 제 1 DMS 블록의 첫 번째 서브 블록에서 생성되는 인에이블 신호(1st EN_A)와 제 2 DMS 블록의 첫 번째 서브 블록에서 생성되는 인에이블 신호(2nd EN_A) 신호의 파형은 도 5c에 도시되었다. 제 mth DMS 블록에서는 플립-플롭을 m-1개 연결하여 5b의 지연부를 구성할 수 있다.
도 6a는 DCLK 신호들, 및 DCLK 신호들을 이용하여 생성된 인에이블 신호들의 출력 파형을 보여주는 도면이다. 도 6b는 DCLK 신호들 및 인에이블 신호들을 이용하여 생성된 DMS 신호들의 출력 파형을 보여주는 도면이다.
도 6a 및 6b를 참조하면, DCLK 신호들(DCLK1 내지 DCLK10)은 기준 주기(예를 들어, 1UI) 만큼 서로 지연되어 각각의 DMS 블록들(도 3 참조, 320-1 내지 320-m)로 입력될 수 있다.
제 1 DMS 블록의 제 1 서브 블록(도 4 참조, 321-1)은 DCLK1 및 DCLK2를 이용하여 1st EN_A를 생성할 수 있다. DCLK1과 1st EN_A에 대한 AND 연산 결과, DMS1이 생성될 수 있다. 그리고, DCLK2과 1st EN_A에 대한 AND 연산 결과, DMS2가 생성될 수 있다.
제 1 DMS 블록의 제 2 서브 블록(도 4 참조, 321-2)은 DCLK3 및 DCLK4를 이용하여 1st EN_B를 생성할 수 있다. DCLK3과 1st EN_B에 대한 AND 연산 결과, DMS3이 생성될 수 있다. 그리고, DCLK4와 1st EN_B에 대한 AND 연산 결과, DMS4가 생성될 수 있다.
제 1 DMS 블록의 나머지 서브 블록들에서 생성되는 DMS5 내지 DMS10도 이와 유사한 방법으로 생성될 수 있다.
제 2 DMS 블록의 제 1 서브 블록은 DCLK1 및 DCLK2를 이용하여 2nd EN_A를 생성할 수 있다. DCLK1과 2nd EN_A에 대한 AND 연산 결과, DMS11이 생성될 수 있다. 그리고, DCLK2과 2nd EN_A에 대한 AND 연산 결과, DMS12가 생성될 수 있다.
제 2 DMS 블록의 제 2 서브 블록은 DCLK3 및 DCLK4를 이용하여 2nd EN_B를 생성할 수 있다. DCLK3과 2nd EN_B에 대한 AND 연산 결과, DMS13이 생성될 수 있다. 그리고, DCLK4와 2nd EN_B에 대한 AND 연산 결과, DMS14가 생성될 수 있다.
제 2 DMS 블록의 나머지 서브 블록들에서 생성되는 DMS15 내지 DMS20도 이와 유사한 방법으로 생성될 수 있다. 뿐만 아니라, 제 3 DMS 블록 내지 제 M DMS 블록에 포함된 서브 블록들에서 생성되는 DMS31 내지 DMS 10m도 이와 유사한 방법으로 생성될 수 있다.
각각의 DMS 블록들을 구성하는 서브 블록들 내에, 인에이블 신호를 생성하는 인에이블 신호 발생부 및 지연부를 구비함으로써, DMS 쉬프터(도 2 참조, 320)로부터 순차적으로 지연되는 DMS 신호들을 출력할 수 있다. 본 발명의 실시 예에 따르면, 영상 데이터의 출력 타이밍을 제어하는 DMS 신호들을 생성하는데 캐리 신호를 필요로하지 않는다. 타이밍 컨트롤러로 입력된 하나의 클럭을 이용하여 DCLK 신호들이 생성되고, DCLK 신호들을 이용하여 DMS 신호들이 생성될 수 있다. 그 결과, 캐리 신호를 사용함으로써 야기되는, 화소 충전 시간의 부족, 영상 데이터의 출력 타이밍 제어의 어려움과 같은 문제를 해결할 수 있다.
도 7은 본 발명의 다른 실시 예에 따른, 도 3에 도시된 제 1 DMS 블록을 상세하게 보여주는 블록도이다.
제 1 DMS 블록(320-1)의 기본적인 구성 및 기능은 도 4에 도시된 것과 유사하므로, 중복되는 설명은 생략하기로 한다. 다만, 본 도면에서는 영상 데이터가 디스플레이 패널의 행의 오른쪽부터 왼쪽으로 주사되는 레프트-쉬프트 방식에 의한 경우를 설명하기로 한다.
도 7을 참조하면, DCLK 신호들(DCLK1 내지 DCLK10)은 제 1 DMS 블록으로 순차적으로 입력될 수 있다. 다만, 이 경우에는 DCLK10부터 DCLK1 까지 순차적으로 딜레이 된다. 그리고, 서브 블록(321-5)으로 입력되는 DCLK10은 제 2 DMS 블록(도 3 참조, 320-2)의 제 1 서브 블록으로 입력되는 DCLK11보다 기준 주기(예를 들어, 1UI)만큼 지연될 수 있다. 즉, 전체적으로 볼 때, 제 M DMS 블록(도 3 참조, 320-m)의 제 5 서브 블록부터 제 1 DMS 블록(도 3 참조, 320-1)의 제 1 서브 블록까지 순차적으로 DCLK 신호들이 입력될 수 있다. 이때, DCLK 신호들은 서로 1UI 만큼 지연되어 입력될 수 있다.
각각의 서브 블록들로부터 생성되는 리버스 인에이블 신호들은, 제 M DMS 블록의 제 5 서브 블록에서 생성되는 리버스 인에이블 신호(M-th REV_EN_E)부터 제 1 DMS 블록의 제 1 서브 블록에서 생성되는 리버스 인에이블 신호(1st REV_EN_A)의 순서대로 순차적으로 딜레이 될 수 있다. 두 개의 DCLK 신호들로부터 하나의 리버스 인에이블 신호를 생성하였으므로, 리버스 인에이블 신호들은 서로 2UI 만큼 지연되어 출력될 수 있다.
도 8a는 DCLK 신호들, 및 DCLK 신호들을 이용하여 생성된 리버스 인에이블 신호들의 출력 파형을 보여주는 도면이다. 도 8b는 DCLK 신호들 및 리버스 인에이블 신호들을 이용하여 생성된 DMS 신호들의 출력 파형을 보여주는 도면이다.
본 실시 예의 경우, 레프트-쉬프트 방식과 비교할 때, DCLK 신호들이 입력되는 순서, 리버스 인에이블 신호들이 출력되는 순서, 및 DMS 신호들이 출력되는 순서만 다를 뿐, 기본적인 원리는 레프트-쉬프트 방식과 동일하다. 따라서, 중복되는 설명은 생략하기로 한다.
도 9는 본 발명의 다른 실시 예에 따른 소스 드라이버를 보여주는 블록도이다. 본 실시 예에서는, 영상 데이터가 디스플레이 패널의 왼쪽 및 오른쪽 끝에서부터 중앙으로 동시에 주사되는 듀얼-쉬프트(V-shift)에 대해 설명된다.
도 9를 참조하면, 소스 드라이버(300)는 제어 로직(310), DMS (digital multi-spread) 쉬프터(320-1 및 320-2), 제 1 래치(330-1 및 330-2), 제 2 래치(340-1 및 340-2), 디코더(350-1 및 350-2), 및 출력 버퍼(360-1 및 360-2)를 포함할 수 있다. 이들의 구성 및 기능은 앞서 설명한 것과 유사하므로 중복되는 설명은 생략하기로 한다.
DMS 쉬프터(320-1), 제 1 래치(330-1), 제 2 래치(340-1), 디코더(350-1), 및 출력 버퍼(360-1)는 영상 데이터를 디스플레이 패널의 왼쪽 끝에서부터 중앙으로 주사(R-shift)하는데 사용될 수 있다. 영상 데이터는 DMS 쉬프터(320-1)에서 생성된 LDMS 신호의 제어하에 출력 버퍼(360-1)에 연결된 채널(Y1 내지 Yn/2)을 통하여 디스플레이 패널로 디스플레이될 수 있다.
DMS 쉬프터(320-2), 제 1 래치(330-2), 제 2 래치(340-2), 디코더(350-2), 및 출력 버퍼(360-2)는 영상 데이터를 디스플레이 패널의 오른쪽 끝에서부터 중앙으로 주사(L-shift)하는데 사용될 수 있다. 영상 데이터는 DMS 쉬프터(320-2)에서 생성된 RDMS 신호의 제어하에 출력 버퍼(360-2)에 연결된 채널(Yn/2+1 내지 Yn)을 통하여 디스플레이 패널로 디스플레이될 수 있다.
도 10은 도 9에 도시된 실시 예에 따라 출력된 DMS 신호들의 출력 파형을 보여주는 도면이다.
DMS 신호들(DMS1 내지 DMSn/2)은 출력 버퍼(도 9 참조, 360-1)에 연결된 채널(Y1 내지 Yn/2)을 통하여 순차적으로 출력될 수 있다(R-shift). 그리고, DMS 신호들(DMSn 내지 DMSn/2+1)은 출력 버퍼(도 9 참조, 360-2)에 연결된 채널(Yn/2+1 내지 Yn)을 통하여 순차적으로 출력될 수 있다(L-shift).
본 발명의 실시 예에 따르면, 영상 데이터의 출력 타이밍을 제어하는 DMS 신호들을 생성하는데 캐리 신호를 필요로 하지 않는다. 소스 드라이버의 리시버(미도시)로 입력된 하나의 클럭을 이용하여 DCLK 신호들이 생성되고, DCLK 신호들을 이용하여 LDMS 신호들 및 RDMS 신호들이 생성될 수 있다. 그 결과, 캐리 신호를 사용함으로써 야기되는, 화소 충전 시간의 부족, 영상 데이터의 출력 타이밍 제어의 어려움과 같은 문제를 해결할 수 있다.
뿐만 아니라, 도면에 도시된 바와 같이 듀얼-쉬프트(V-shift) 방식에 의해 영상 데이터를 주사하는 경우, 보다 효율적으로 영상 데이터를 디스플레이할 수 있다. 디스플레이 장치의 동작 주파수, 주사율, 또는 디스플레이 패널이 커질수록 화소를 충전하는데 시간이 감소할 수 있기 때문이다.
도 11은 본 발명의 실시 예에 따른 디스플레이 장치의 데이터 출력 방법을 보여주는 흐름도이다.
S110 단계에서, 외부로부터 수신된 클럭으로부터 서로 기준 주기만큼 순차적으로 지연되는 복수의 클럭들을 생성하는 단계가 실행될 수 있다. 예를 들어, 소스 드라이버의 리시버는 PLL(phase locked loop)을 이용하여 하나의 클럭으로부터 복수의 클럭들을 생성할 수 있다.
S120 단계에서, S110 단계에서 생성된 복수의 클럭들로부터 디스플레이 패널로 전송되는 데이터 신호의 출력 타이밍을 제어하는 DMS 신호들을 생성하기 위한 인에이블 신호들을 생성하는 단계가 실행될 수 있다. 인에이블 신호들은 디스플레이 장치의 동작 모드(예를 들어, 레프트-쉬프트, 라이트-쉬프트, 또는 듀얼-쉬프트)에 따라 선택적으로 생성될 수 있다. 인에이블 신호들은 단지 S110 단계에서 생성된 클럭들로부터 생성되며, 캐리 신호를 필요로 하지 않는다.
S130 단계에서, 생성된 인에이블 신호들을 이용하여, S110 단계에서 생성된 복수의 클럭들로부터 DMS 신호들을 생성하는 단계가 실행될 수 있다. 마찬가지로, DMS 신호들은 디스플레이 장치의 동작 모드(예를 들어, 레프트-쉬프트, 라이트-쉬프트, 또는 듀얼-쉬프트)에 따라 선택적으로 생성될 수 있다.
S140 단계에서, DMS 신호들이 활성화되는 구간에 영상 데이터를 디스플레이 패널로 출력하는 단계가 실행될 수 있다.
이상 설명된 것과 같은 DMS 신호들을 생성하는 장치 및 방법에 의하여, 화소의 충전 시간 부족 문제를 해결할 수 있고, 영상 데이터가 출력되는 타이밍을 정확하게 제어할 수 있다. 따라서, 디스플레이 장치의 성능이 향상될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 타이밍 컨트롤러 200: 게이트 드라이버
300: 소스 드라이버 310: 제어 로직
312: DMS 로직 320: DMS 쉬프터
330: 제 1 래치 340: 제 2 래치
350: 디코더 360: 출력 버퍼
400: 디스플레이 패널 1000: 디스플레이 장치

Claims (10)

  1. 기준 주기만큼 서로 지연되는 복수의 클럭들로부터, 디스플레이 패널로 전송되는 데이터 신호의 출력 타이밍을 제어하는 DMS 신호들을 생성하는 복수의 DMS 블록들로써, 각각의 DMS 블록은 복수의 서브 블록들로 구성되는 것을 포함하되,
    각각의 서브 블록은:
    상기 복수의 클럭들 중 선택된 클럭들을 이용하여 상기 DMS 신호들 중 타깃 DMS 신호들을 출력하기 위한 인에이블 신호를 생성하는 인에이블 신호 생성부; 그리고
    상기 DMS 신호들이 상기 기준 주기만큼 서로 지연되어 순차적으로 출력될 수 있도록 상기 DMS 신호들을 지연시키는 지연부를 포함하고,
    상기 각각의 서브 블록은 상기 인에이블 신호에 응답하여 상기 타깃 DMS 신호를 출력하는 소스 드라이버 회로.
  2. 제 1 항에 있어서,
    상기 복수의 클럭들을 생성하여 상기 복수의 DMS 블록들로 전달하고, 외부로부터 수신된 영상 정보를 병렬화시키고, 그리고 상기 데이터 신호가 상기 디스플레이 패널로 출력되는데 사용되는 감마 기준 전압을 생성하는 제어 로직을 더 포함하는 소스 드라이버 회로.
  3. 제 2 항에 있어서,
    상기 제어 로직으로부터 상기 병렬화된 영상 정보를 제공받는 제 1 래치를 더 포함하는 소스 드라이버 회로.
  4. 제 3 항에 있어서,
    상기 제 1 래치로부터 상기 병렬화된 영상 정보를 제공받고, 상기 복수의 DMS 블록들로부터 상기 DMS 신호들을 제공받는 제 2 래치를 더 포함하는 소스 드라이버 회로.
  5. 제 2 항에 있어서,
    상기 제어 로직은 상기 DMS 블록들이, 레프트-쉬프트, 라이트-쉬프트, 또는 듀얼-쉬프트 중 어느 하나에 따라 상기 복수의 DMS 신호들을 생성하도록 제어하는 소스 드라이버 회로.
  6. 제 1 항에 있어서,
    상기 인에이블 신호는 상기 선택된 클럭들 중 가장 딜레이된 클럭을 사용하여 생성되는 소스 드라이버 회로.
  7. 제 6 항에 있어서,
    상기 기준 주기는 상기 복수의 클럭들의 한 주기를 상기 복수의 클럭들의 개수로 나눈 값인 소스 드라이버 회로.
  8. 외부로부터 수신된 클럭으로부터 기준 주기만큼 서로 지연되는 복수의 클럭들을 생성하는 단계;
    상기 복수의 클럭들 중 선택된 클럭들로부터, 디스플레이 패널로 전송되는 데이터 신호의 출력 타이밍을 제어하는 DMS 신호들 중, 타깃 DMS 신호들을 생성하기 위한 인에이블 신호를 생성하는 단계;
    상기 인에이블 신호를 이용하여, 상기 선택된 클럭들로부터 상기 타깃 DMS 신호들을 생성하는 단계; 그리고
    상기 타깃 DMS 신호들이 활성화되는 구간에 상기 데이터 신호를 상기 디스플레이 패널로 출력하는 단계를 포함하는 디스플레이 장치의 동작 방법.
  9. 제 8 항에 있어서,
    상기 DMS 신호들은 상기 기준 주기만큼 지연되는 디스플레이 장치의 동작 방법.
  10. 제 9 항에 있어서,
    상기 인에이블 신호는 상기 선택된 클럭들 중 가장 딜레이된 클럭을 사용하여 생성되는 디스플레이 장치의 동작 방법.
KR1020140130188A 2014-09-29 2014-09-29 소스 드라이버 및 그것의 동작 방법 KR102155015B1 (ko)

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