KR20160029829A - 분파장치 - Google Patents

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Abstract

방열성이 개선된 분파장치를 제공한다. 탄성파 필터는 제1 압전기판(20B)의 제1 주면(20s)에 마련된 송신회로와, 제2 압전기판(30B)의 제2 주면(30s)에 마련된 수신회로를 가지고 있다. 탄성파 필터가 실장되는 실장기판(40)은, 송신회로에 대향하는 제1 접지전극(57)과, 이면(40b)에 수직인 방향으로 봤을 때 송신회로에 겹치는 제1 이면 접지전극(54)과, 수신회로에 대향하는 제2 접지전극(67)과 이면(40b)에 수직인 방향으로 봤을 때 수신회로에 겹치는 제2 이면 접지전극(64)과, 제1 접지전극(57)과 제2 접지전극(67)을 접속하는 배선전극과, 기판(40)을 관통하는 제1 비어전극(50) 및 제2 비어전극(60)을 가지고 있다. 제1 비어전극(50)의 단위시간당의 전열량보다도 제2 비어전극(60)의 단위시간당의 전열량쪽이 더 크다.

Description

분파장치{DUPLEXER}
본 발명은 분파장치에 관한 것이고, 특히, 송신회로 및 수신회로를 가지는 탄성파 필터를 포함하고 있는 분파장치에 관한 것이다.
다른 주파수 대역을 가지는 송신 신호와 수신 신호를 각각의 주파수 대역에서 동시에 필터링하고, 송신회로로부터 수신회로에 대한 신호의 유입을 막는 듀플렉서 등의 분파기에 탄성표면파를 이용한 탄성표면파 분파기가 종래부터 알려져 있다. 예를 들면, 일본국 공개특허공보 2012-85112호(특허문헌 1) 등에 있어서, 휴대전화기 등의 고주파 회로에 탑재되는 탄성표면파 필터장치가 다양하게 제안되고 있다.
일본국 공개특허공보 2012-85112호
시장의 요구에 의한 분파장치의 소형화에 따라 분파장치가 가지는 방열전극의 면적이 저하하고 있다. 그 때문에 분파장치에서는 발열에 의한 장치의 특성의 변동을 억제하기 위해서, 보다 방열성이 높은 것이 기대되고 있다.
본 발명은 상기의 과제에 비추어 이루어진 것이며, 그 주된 목적은 방열성이 개선된 분파장치를 제공하는 것이다.
본 발명에 따른 분파장치는 탄성파 필터와, 탄성파 필터가 실장되는 다층구조의 실장기판을 포함하고 있다. 탄성파 필터는 제1 주면을 가지는 제1 압전기판과, 제1 주면에 마련되어, 직렬암(series-arm) 탄성파 공진자 및 병렬암(parallel-arm) 탄성파 공진자를 가지는 래더형의 송신회로와, 제2 주면을 가지는 제2 압전기판과, 제2 주면에 마련된 종결합 공진자형의 수신회로를 가지고 있다. 실장기판은 제3 주면과, 제3 주면과 반대측의 이면과, 제3 주면상의 제3 주면에 수직인 방향으로 봤을 때 송신회로에 겹치는 위치에 마련된 제1 접지전극과, 이면상의 이면에 수직인 방향으로 봤을 때 송신회로에 겹치는 위치에 마련된 제1 이면 접지전극과, 제3 주면상의 제3 주면에 수직인 방향으로 봤을 때 수신회로에 겹치는 위치에 마련된 제2 접지전극과, 이면상의 이면에 수직인 방향으로 봤을 때 수신회로에 겹치는 위치에 마련된 제2 이면 접지전극과, 제3 주면상에 마련되어, 제1 접지전극과 제2 접지전극을 접속하는 배선전극과, 실장기판의 내부에 마련되어, 제1 접지전극과 제1 이면 접지전극을 접속하는 제1 비어전극과, 실장기판의 내부에 마련되어, 제2 접지전극과 제2 이면 접지전극을 접속하는 제2 비어전극을 가지고 있다. 제1 비어전극의 단위시간당의 전열량보다도 제2 비어전극의 단위시간당의 전열량쪽이 크다.
상기 분파장치에 있어서 바람직하게는, 배선전극은 송신회로에 대향하는 위치에 마련되어 있다.
상기 분파장치에 있어서 바람직하게는, 제1 비어전극의 제3 주면에 대한 투영 면적보다도 제2 비어전극의 제3 주면에 대한 투영 면적쪽이 크다. 바람직하게는, 제1 비어전극의 수량보다도 제2 비어전극의 수량이 많다.
상기 분파장치에 있어서 바람직하게는, 제1 압전기판과 제2 압전기판이 동일한 압전기판이다.
상기 분파장치에 있어서 바람직하게는, 송신회로는 제1 통신규격에 대응하고 있고, 탄성파 필터는 제1 통신규격과 다른 제2 통신규격에 대응하는 제2 송신회로를 더 가지고 있고, 실장기판은 제3 주면상의 제2 송신회로에 대향하는 위치에 마련된 제3 접지전극과, 제3 주면상에 마련되어, 제3 접지전극과 제2 접지전극을 접속하는 제2 배선전극을 더 가지고 있다.
상기 분파장치에 있어서 바람직하게는, 제1 비어전극은 실장기판의 적어도 일부를 관통하는 복수의 제1 전극부를 가지고 있고, 제2 비어전극은 실장기판의 적어도 일부를 관통하는 복수의 제2 전극부를 가지고 있고, 제3 주면에 수직인 방향으로 봤을 때의 배선전극의 최소폭은, 제1 전극부의 제3 주면에 대한 투영의 내접원의 최대 지름보다도 크면서 제2 전극부의 제3 주면에 대한 투영의 내접원의 최대 직경보다도 크다.
상기 분파장치에 있어서 바람직하게는, 탄성파 필터를 덮도록 제3 주면상에 마련된 밀봉부재를 더 포함하고 있다.
상기 분파장치에 있어서 바람직하게는, 실장기판은 전극층과 복수의 유전체층이 교대로 적층되어서 형성되어 있는 적층기판이다. 제2 비어전극은 복수의 유전체층의 모든 층을 관통하는 복수의 제2 전극부를 가지고 있다.
본 발명에 의하면, 방열성이 개선된 분파장치를 실현할 수 있다.
도 1은 실시형태 1의 분파장치를 구성하고 있는 듀플렉서의 약도적 회로도이다.
도 2는 실시형태 1의 분파장치의 약도적 단면도이다.
도 3은 실시형태 1의 분파장치에서의 송신측 탄성표면파 필터 칩의 약도적 투시 평면도이다.
도 4는 실시형태 1의 분파장치에서의 실장기판의 제4 전극층과 제3 유전체층과의 모식적 투시 평면도이다.
도 5는 실시형태 1의 분파장치에서의 실장기판의 다이아 터치면의 모식적 평면도이다.
도 6은 실시형태 1의 분파장치에서의 실장기판의 제3 전극층과 제2 유전체층과의 모식적 투시 평면도이다.
도 7은 실시형태 1의 분파장치에서의 실장기판의 제2 전극층과 제1 유전체층과의 모식적 투시 평면도이다.
도 8은 실시형태 1의 분파장치에서의 실장기판의 제1 전극층의 모식적 투시 평면도이다.
도 9는 실시형태 2의 분파장치의 약도적 단면도이다.
도 10은 실시형태 3의 분파장치의 약도적 단면도이다.
도 11은 실시형태 4의 분파장치의 약도적 단면도이다.
도 12는 본 발명의 변형예인 WLP형의 탄성표면파 필터 칩이 실장된 분파장치의 약도 단면도이다.
도 13은 본 발명의 변형예인 다이아 터치면에 레지스트층이 형성된 분파장치의 제1 약도 단면도이다.
도 14는 본 발명의 변형예인 다이아 터치면에 레지스트층이 형성된 분파장치의 제2 약도 단면도이다.
이하, 본 발명을 실시한 바람직한 형태에 대해서, 탄성표면파 필터의 일종인 듀플렉서를 포함하고 있는 분파장치를 예를 들어 설명한다. 단, 듀플렉서는 단순한 예시이다. 본 발명에 따른 분파장치는 듀플렉서를 포함하는 장치에 하등 한정되지 않는다. 본 발명은 예를 들면, 트리플렉서 등의 듀플렉서 이외의 탄성표면파 필터를 포함하고 있는 분파장치에도 적용 가능하다.
한편, 이하에 설명하는 실시형태에 있어서, 동일 또는 상당하는 부분에 동일한 참조 부호를 부여하여, 그 설명을 반복하지 않는 경우가 있다. 또한, 개수, 양 등에 언급하는 경우, 특별히 기재가 있는 경우를 제외하고, 본 발명의 범위는 반드시 그 개수, 양 등에 한정되지 않는다. 또한, 이하의 실시형태에 있어서, 각각의 구성 요소는 특별히 기재가 있는 경우를 제외하고, 본 발명에 있어 반드시 필수인 것은 아니다.
(실시형태 1)
도 1은 실시형태 1의 분파장치를 구성하고 있는 듀플렉서(1)의 약도적 회로 도이다. 도 1에 나타내는 바와 같이, 탄성파 필터의 일례로서의 듀플렉서(1)는 안테나에 접속되는 안테나단자(11)와, 송신측 신호단자(12)와, 제1 및 제2 수신측 신호단자(13a, 13b)를 포함하고 있다. 안테나단자(11)와 송신측 신호단자(12)와의 사이에는 송신회로(20)가 접속되어 있다. 안테나단자(11)와 제1 및 제2 수신측 신호단자(13a, 13b)와의 사이에는 수신회로(30)가 접속되어 있다.
안테나단자(11)와 송신회로(20) 및 수신회로(30)와의 사이에, 인덕터(L1)로 이루어지는 정합 회로가 접속되어 있다. 인덕터(L1)의 한 단이 안테나단자(11)에 접속되어 있고, 다른 단이 그라운드 전위에 접속되어 있다.
송신회로(20)는 래더형 탄성표면파 필터에 의해 구성되어 있다. 송신회로(20)는 출력단자(21)와 입력단자(22)를 가지고 있다. 출력단자(21)는 안테나단자(11)와 접속되어 있고, 입력단자(22)는 송신측 신호단자(12)와 접속되어 있다.
송신회로(20)는 출력단자(21)와 입력단자(22)와의 사이를 접속하고 있는 직렬암(23)을 가지고 있다. 직렬암(23)에 있어서, 직렬암 탄성파 공진자(S1~S4)가 직렬로 접속되어 있다. 직렬암 탄성파 공진자(S2)에는 커패시터(C1, C2)가 병렬로 접속되어 있다.
송신회로(20)는 직렬암(23)과 그라운드 전위와의 사이에 접속되어 있는 병렬암(24~26)을 가지고 있다. 병렬암(24)에는 병렬암 탄성파 공진자(P1)와 인덕터(L2)가 직렬로 마련되어 있다. 병렬암 탄성파 공진자(P1)는 단자(27)에 전기적으로 접속되어 있다. 인덕터(L2)의 한 단이 단자(27)에 접속되어 있고, 다른 단이 그라운드 전위에 접속되어 있다.
병렬암(25)에는 병렬암 탄성파 공진자(P2, P3)와 인덕터(L3)가 마련되어 있다. 병렬암 탄성파 공진자(P2, P3)는 단자(28)에 전기적으로 접속되어 있다. 인덕터(L3)의 한 단이 단자(28)에 접속되어 있고, 다른 단이 그라운드 전위에 접속되어 있다. 병렬암(26)에는 병렬암 탄성파 공진자(P4)와 인덕터(L4)가 마련되어 있다. 병렬암 탄성파 공진자(P4)는 단자(29)에 전기적으로 접속되어 있다. 인덕터(L4)의 한 단이 단자(29)에 접속되어 있고, 다른 단이 그라운드 전위에 접속되어 있다.
직렬암 탄성파 공진자(S1~S4) 및 병렬암 탄성파 공진자(P1~P4)는, 각각 탄성표면파 공진자에 의해 구성되어 있다. 인덕터(L1~L4)의 각각은 배선 패턴에 의해 얻어지는 인덕턴스분이다.
수신회로(30)는 종결합 공진자형 탄성표면파 필터에 의해 구성되어 있다. 수신회로(30)는 불평형 입력단자(31)와, 제1 및 제2 평형 출력단자(32a, 32b)를 가지고 있다. 불평형 입력단자(31)는 안테나단자(11)와 접속되어 있고, 제1 평형 출력단자(32a)는 제1 수신측 신호단자(13a)와 접속되어 있고, 제2 평형 출력단자(32b)는 제2 수신측 신호단자(13b)와 접속되어 있다.
수신회로(30)는 탄성표면파 공진자(33)와 종결합 공진자형 탄성표면파 필터부(34)를 가지고 있다. 탄성표면파 공진자(33)와 종결합 공진자형 탄성표면파 필터부(34)는, 불평형 입력단자(31)와 제1 및 제2 평형 출력단자(32a, 32b)와의 사이에 접속되어 있다. 종결합 공진자형 탄성표면파 필터부(34)는 평형-불평형 변환 기능을 가지는 필터부이다. 한편, 수신회로는 불평형-불평형의 종결합 공진자형 탄성표면파 필터부이어도 된다.
도 2는 실시형태 1의 분파장치(100)의 약도적 단면도이다. 본 실시형태의 분파장치(100)는 듀플렉서(1)를 구성하고 있는 송신측 탄성표면파 필터 칩(20A) 및 수신측 탄성표면파 필터 칩(30A)과, 듀플렉서(1)가 실장되는 실장기판(40)을 포함하고 있다. 송신측 탄성표면파 필터 칩(20A)에는 송신회로(20)의 일부가 마련되어 있다. 수신측 탄성표면파 필터 칩(30A)에는 수신회로(30)의 일부가 마련되어 있다. 실장기판(40)은 한쪽의 주표면인 다이아 터치면(40a)과, 다이아 터치면(40a)과 반대측의 다른 쪽의 주표면인 이면(40b)을 가지고 있다.
송신측 탄성표면파 필터 칩(20A)과 수신측 탄성표면파 필터 칩(30A)은, 실장기판(40)의 다이아 터치면(40a)에 범프(bumps)(70)에 의해 플립 칩 실장되어 있다. 실장기판(40)의 다이아 터치면(40a)상에는 송신측 탄성표면파 필터 칩(20A)과 수신측 탄성표면파 필터 칩(30A)을 중공공간을 가지고 덮도록 수지제의 밀봉부재(80)가 마련되어 있다. 즉, 본 실시형태의 듀플렉서(1)는 CSP(Chip Size Package)형의 탄성표면파 필터장치이다.
도 2에 나타내는 바와 같이, 실장기판(40)은 제1~제3 유전체층(41~43)과, 제1~제4 전극층(54~57, 64~67)이 순서대로 적층된 다층구조를 가지고 있다. 실장기판(40)은 전극층과 유전체층이 교대로 적층되어서 형성되어 있는 적층기판이다. 본 실시형태에서는 실장기판이 3개의 유전체층과 4개의 전극층의 적층체에 의해 구성되어 있는 예에 대해서 설명한다. 단, 본 발명은 이 구성에 한정되지 않는다. 본 발명에 있어서는, 실장기판은 단층의 유전체라도, 2층 이상의 유전체층을 가지고 있어도 된다. 한편, 유전체층은 전극층을 절연하는 절연체층으로서 기능한다.
도 2 중, 제1 전극층(54, 64)은 제1 유전체층(41)의 아래쪽인 이면(40b)에 배치되어 있다. 제2 전극층(55, 65)은 제1 유전체층(41)과 제2 유전체층(42)의 사이에 배치되어 있다. 제3 전극층(56, 66)은 제2 유전체층(42)과 제3 유전체층(43)의 사이에 배치되어 있다. 제4 전극층(57, 67)은 제3 유전체층(43)의 위쪽에 배치되어 있다. 제3 유전체층(43)의 위쪽인 제3 주면으로 이루어지는 다이아 터치면(40a)에는 또한, 배선전극(48)이 형성되어 있다. 배선전극(48)은 제4 전극층(57, 67)을 서로 접속하고 있다.
제4 전극층(57)은 송신측 탄성표면파 필터 칩(20A)에 대향하는 위치의 실장기판상에 마련되어 있다. 제4 전극층(67)은 수신측 탄성표면파 필터 칩(30A)에 대향하는 위치의 실장기판상에 마련되어 있다. 제1~제4 전극층(54~57)은 다이아 터치면(40a) 또는 이면(40b)에 수직인 방향으로 봤을 때 송신측 탄성표면파 필터 칩(20A)에 겹치는 위치에 마련되어 있다. 제1~제4 전극층(64~67)은 다이아 터치면(40a) 또는 이면(40b)에 수직인 방향으로 봤을 때 수신측 탄성표면파 필터 칩(30A)에 겹치는 위치에 마련되어 있다.
제1~제4 전극층(54~57)은 제1~제3 유전체층(41~43)에 형성된 비어전극(50)에 의해 접속되어 있다. 비어전극(50)은 제1~제3 비어전극(51~53)을 포함하고 있다. 제1 비어전극(51)은 실장기판(40)의 일부를 구성하고 있는 제1 유전체층(41)을 관통하고, 제1 전극층(54)과 제2 전극층(55)을 전기적으로 접속하고 있다. 제2 비어전극(52)은 실장기판(40)의 일부를 구성하고 있는 제2 유전체층(42)을 관통하고, 제2 전극층(55)과 제3 전극층(56)을 전기적으로 접속하고 있다. 제3 비어전극(53)은 실장기판(40)의 일부를 구성하고 있는 제3 유전체층(43)을 관통하고, 제3 전극층(56)과 제4 전극층(57)을 전기적으로 접속하고 있다. 비어전극(50)은 실장기판(40)을 관통하고, 제1 전극층(54)과 제4 전극층(57)을 접속하고 있다.
제1~제4 전극층(64~67)은 제1~제3 유전체층(41~43)에 형성된 비어전극(60)에 의해 접속되어 있다. 비어전극(60)은 제1~제3 비어전극(61~63)을 포함하고 있다. 제1 비어전극(61)은 실장기판(40)의 일부를 구성하고 있는 제1 유전체층(41)을 관통하고, 제1 전극층(64)과 제2 전극층(65)을 전기적으로 접속하고 있다. 제2 비어전극(62)은 실장기판(40)의 일부를 구성하고 있는 제2 유전체층(42)을 관통하고, 제2 전극층(65)과 제3 전극층(66)을 전기적으로 접속하고 있다. 제3 비어전극(63)은 실장기판(40)의 일부를 구성하고 있는 제3 유전체층(43)을 관통하고, 제3 전극층(66)과 제4 전극층(67)을 전기적으로 접속하고 있다. 비어전극(60)은 실장기판(40)을 관통하고, 제1 전극층(64)과 제4 전극층(67)을 접속하고 있다.
한편, 제1~제3 유전체층(41~43)의 각각은, 예를 들면, 수지나, 알루미나 등의 세라믹스 등에 의해 구성할 수 있다. 즉, 실장기판(40)은 수지로 이루어지는 프린트 배선 다층기판이나, 세라믹 다층기판이어도 된다.
듀플렉서(1)는 압전기판(20B, 30B)을 가지고 있다. 압전기판(20B)은 주면(20s)을 가지고 있다. 듀플렉서(1)에서는 송신회로(20)의 인덕터(L2~L4)를 제외하는 부분(도 1 중의 위쪽의 파선 부분)이 압전기판(20B)의 주면(20s)에 형성되어 있다. 직렬암 탄성파 공진자(S1~S4) 및 병렬암 탄성파 공진자(P1~P4)는 압전기판(20B)의 주면(20s)에 마련되어 있다. 압전기판(20B)은 "제1 압전기판"을 구성하고 있다. 주면(20s)은 "제1 주면"을 구성하고 있다.
압전기판(30B)은 주면(30s)을 가지고 있다. 듀플렉서(1)에서는 수신회로(30)(도 1 중의 아래쪽의 파선 부분)가 압전기판(30B)의 주면(30s)에 형성되어 있다. 압전기판(30B)은 "제2 압전기판"을 구성하고 있다. 주면(30s)은 "제2 주면"을 구성하고 있다.
또한, 듀플렉서(1)에서는 안테나단자(11)와, 송신측 신호단자(12)와, 제1 및 제2 수신측 신호단자(13a, 13b)와, 인덕터(L1~L4)는 실장기판(40)에 형성되어 있다. 실장기판(40)의 이면(40b)상에 형성된 제1 전극층(54, 64)은 복수의 단자를 구성하고 있다. 이들 복수의 단자는 도 1에 나타내는 안테나단자(11), 송신측 신호단자(12) 및 제1 및 제2 수신측 신호단자(13a, 13b)를 포함하고 있다.
도 3은 실시형태 1의 분파장치(100)에서의 송신측 탄성표면파 필터 칩(20A)의 약도적 투시 평면도이다. 상세하게는, 도 3에는 도 2에 나타내는 분파장치(100)의 위쪽으로부터 송신측 탄성표면파 필터 칩(20A)을 투시한 상태에서의 송신측 탄성표면파 필터 칩(20A)의 전극구조가 도시되어 있다. 도 3 및 후술하는 도 4~8을 참조하여, 실시형태 1의 분파장치(100)의 특징적인 구성에 대해서 설명한다.
도 3에 나타내는 바와 같이, 송신측 탄성표면파 필터 칩(20A)은 직사각형 형상의 압전기판(20B)을 포함하고 있다. 압전기판(20B)의 주면(20s)상에는 출력단자(21)와, 입력단자(22)와, 직렬암 탄성파 공진자(S1~S4)와, 병렬암 탄성파 공진자(P1~P4)와, 커패시터(C1, C2)와, 그라운드 전위에 대한 접속용 단자(27~29)와, 더미 패드(D)가 형성되어 있다. 도 2에 나타내는 범프(70)는 출력단자(21), 입력단자(22), 단자(27~29) 및 더미 패드(D)에 대응하는 위치에 배치되어 있다. 범프(70)는 출력단자(21), 입력단자(22), 단자(27~29) 및 더미 패드(D)와, 제4 전극층(57)을 전기적으로 접속하고 있다.
직렬암 탄성파 공진자(S1~S4) 및 병렬암 탄성파 공진자(P1~P3)의 각각을 구성하고 있는 탄성표면파 공진자는, 압전기판(20B)상에 형성되어 있는 1개의 IDT(InterDigital Transducer)전극과, 해당 IDT전극의 탄성표면파 전파방향 양측에 배치되어 있는 한 쌍의 반사기에 의해 구성되어 있다. 즉, 직렬암 탄성파 공진자(S1~S4) 및 병렬암 탄성파 공진자(P1~P3)를 구성하고 있는 탄성표면파 공진자는 1포트형 탄성표면파 공진자이다. 커패시터(C1, C2)는 각각 두 쌍의 빗형전극에 의해 구성되어 있다. 더미 패드(D)는 전기적으로 독립하고 있다. 한편, 수지 제품의 밀봉부재(80)는 압전기판상에 형성된 IDT전극이 여진(勵振) 가능한 중공공간을 가지도록 실장기판(40)의 다이아 터치면(40a)상에 마련되어 있다.
도 4는 실시형태 1의 분파장치(100)에서의 실장기판(40)의 제4 전극층(57, 67)과 제3 유전체층(43)의 모식적 투시 평면도이다. 도 5는 실시형태 1의 분파장치(100)에서의 실장기판(40)의 다이아 터치면(40a)의 모식적 평면도이다. 도 6은 실시형태 1의 분파장치(100)에서의 실장기판(40)의 제3 전극층(56, 66)과 제2 유전체층(42)의 모식적 투시 평면도이다. 도 7은 실시형태 1의 분파장치(100)에서의 실장기판(40)의 제2 전극층(55, 65)과 제1 유전체층(41)의 모식적 투시 평면도이다. 도 8은 실시형태 1의 분파장치(100)에서의 실장기판(40)의 제1 전극층(54, 64)의 모식적 투시 평면도이다. 도 4~8은 송신측 탄성표면파 필터 칩(20A) 및 수신측 탄성표면파 필터 칩(30A)이 탑재되어 있는 측으로부터 실장기판(40)을 투시한 상태를 나타내고 있다.
도 4에 나타내는 바와 같이, 제4 전극층(57)은 랜드전극(57c, 57d, 57h, 57i, 57j, 57k)에 의해 구성되어 있다. 제4 전극층(67)은 랜드전극(67a, 67f, 67g, 67l)에 의해 구성되어 있다. 제4 전극층(57, 67)은 랜드전극층이다. 송신측 탄성표면파 필터 칩(20A)에 접속되어 있는 랜드전극(57c, 57d, 57h, 57i, 57j, 57k)은 실장기판(40)의 다이아 터치면(40a)에 형성되어 있다. 수신측 탄성표면파 필터 칩(30A)에 접속되어 있는 랜드전극(67a, 67f, 67g, 67l)은, 실장기판(40)의 다이아 터치면(40a)에 형성되어 있다. 송신회로(20)측의 랜드전극(57j)과 수신회로(30)측의 랜드전극(67f)은 배선전극(48)에 의해 접속되어 있다.
도 5에 나타내는 바와 같이, 도 3을 참조해서 설명한 송신측 탄성표면파 필터 칩(20A)과, 도 5 중에 2점 쇄선으로 나타내는 수신측 탄성표면파 필터 칩(30A)은 다이아 터치면(40a)에 플립 칩 실장되어 있다. 송신측 탄성표면파 필터 칩(20A)의 각 단자 및 더미 패드(D)는 랜드전극(57c, 57d, 57h, 57i, 57j, 57k)에 범프(70)를 통해서 접속되어 있다. 수신측 탄성표면파 필터 칩(30A)의 각 단자는 랜드전극(67a, 67f, 67g, 67l)에 범프(70)를 통해서 접속되어 있다.
도 6에 나타내는 바와 같이, 제3 전극층(56, 66)은 전극(56c, 56d, 56h, 56i, 56j, 66a, 66f, 66l)에 의해 구성되어 있다. 도 7에 나타내는 바와 같이, 제2 전극층(55, 65)은 전극(55c, 55d, 55i, 55k, 65a, 65f, 65l)에 의해 구성되어 있다. 도 8에 나타내는 바와 같이, 제1 전극층(54, 64)은 전극(54b, 54h, 54i, 64a, 64c, 64d, 64e, 64f, 64g)에 의해 구성되어 있다. 제1 전극층(54, 64)은 실장기판(40)의 이면(40b)상에 형성되어 있다. 제1 전극층(54, 64)은 이면 단자층이다. 실장기판(40)의 다이아 터치면(40a)에 형성되어 있는 랜드전극은, 실장기판(40)의 내부에 형성되어 있는 전극을 통해서 이면 단자층에 접속되어 있다.
제1 전극층(54, 64)의 전극(64a)은, 안테나단자(11)로서의 기능을 가지고 있다. 전극(64a)은 제1 유전체층(41)의 비어전극(51c)에 의해, 제2 전극층(55, 65)의 전극(55c)에 접속되어 있다. 전극(55c)은 제2 유전체층(42)의 비어전극(52c)에 의해, 제3 전극층(56, 66)의 전극(56c)에 접속되어 있다. 전극(56c)은 제3 유전체층(43)의 비어전극(53c)에 의해, 제4 전극층(57)의 랜드전극(57c)에 접속되어 있고, 제3 유전체층(43)의 비어전극(63g)에 의해, 제4 전극층(67)의 랜드전극(67g)에 접속되어 있다. 랜드전극(57c)은 송신측 탄성표면파 필터 칩(20A)의 출력단자(21)에 범프(70)를 통해서 접속되어 있다. 랜드전극(67g)은 수신측 탄성표면파 필터 칩(30A)의 불평형 입력단자(31)에 범프(70)를 통해서 접속되어 있다.
제1 전극층(54)의 전극(54b)은, 송신측 신호단자(12)로서의 기능을 가지고 있다. 전극(54b)은 제1 유전체층(41)의 비어전극(51d)에 의해, 제2 전극층(55)의 전극(55d)에 접속되어 있다. 전극(55d)은 제2 유전체층(42)의 비어전극(52d)에 의해, 제2 전극층(55)의 전극(56d)에 접속되어 있다. 전극(56d)은 제3 유전체층(43)의 비어전극(53d)에 의해, 제4 전극층(57)의 랜드전극(57d)에 접속되어 있다. 랜드전극(57d)은 송신측 탄성표면파 필터 칩(20A)의 입력단자(22)에 범프(70)를 통해서 접속되어 있다.
제1 전극층(64)의 전극(64c)은, 제1 수신측 신호단자(13a)로서의 기능을 가지고 있다. 전극(64c)은 제1 유전체층(41)의 비어전극(61l)에 의해, 제2 전극층(65)의 전극(65l)에 접속되어 있다. 전극(65l)은 제2 유전체층(42)의 비어전극(62l)에 의해, 제3 전극층(66)의 전극(66l)에 접속되어 있다. 전극(66l)은 제3 유전체층(43)의 비어전극(63l)에 의해, 제4 전극층(67)의 랜드전극(67l)에 접속되어 있다. 랜드전극(67l)은 수신측 탄성표면파 필터 칩(30A)의 제1 평형 출력단자(32a)에 범프(70)를 통해서 접속되어 있다.
제1 전극층(64)의 전극(64e)은, 제2 수신측 신호단자(13b)로서의 기능을 가지고 있다. 전극(64e)은 제1 유전체층(41)의 비어전극(61f)에 의해, 제2 전극층(65)의 전극(65f)에 접속되어 있다. 전극(65f)은 제2 유전체층(42)의 비어전극(62a)에 의해, 제3 전극층(66)의 전극(66a)에 접속되어 있다. 전극(66a)은 제3 유전체층(43)의 비어전극(63a)에 의해, 제4 전극층(67)의 랜드전극(67a)에 접속되어 있다. 랜드전극(67a)은 수신측 탄성표면파 필터 칩(30A)의 제2 평형 출력단자(32b)에 범프(70)를 통해서 접속되어 있다.
제1 전극층(54, 64)의 전극(64d, 64f, 64g)은, 접지전극으로서의 기능을 가지고 있다. 전극(64d, 64f, 64g)은 제1 유전체층(41)의 비어전극(61a)에 의해, 제2 전극층(65)의 전극(65a)에 접속되어 있다. 전극(65a)은 제2 유전체층(42)의 비어전극(62f)에 의해, 제3 전극층(66)의 전극(66f)에 접속되어 있고, 제2 유전체층(42)의 비어전극(52h)에 의해, 제3 전극층(56)의 전극(56h)에 접속되어 있고, 제2 유전체층(42)의 비어전극(52j)에 의해, 제3 전극층(56)의 전극(56j)에 접속되어 있다.
전극(66f)은 제3 유전체층(43)의 비어전극(63f)에 의해, 제4 전극층(67)의 랜드전극(67f)에 접속되어 있다. 전극(56h)은 제3 유전체층(43)의 비어전극(53h)에 의해, 제4 전극층(57)의 랜드전극(57h)에 접속되어 있다. 전극(56j)은 제3 유전체층(43)의 비어전극(53j)에 의해, 제4 전극층(57)의 랜드전극(57j)에 접속되어 있다. 랜드전극(67f)은 수신측 탄성표면파 필터 칩(30A)의 접지 단자에 범프(70)를 통해서 접속되어 있다. 랜드전극(57h)은 송신측 탄성표면파 필터 칩(20A)의 단자(29)에 범프(70)를 통해서 접속되어 있다. 랜드전극(57j)은 송신측 탄성표면파 필터 칩(20A)의 더미 패드(D)에 범프(70)를 통해서 접속되어 있다.
제1 전극층(54)의 전극(54h)은, 접지전극으로서의 기능을 가지고 있다. 전극(54h)은 제1 유전체층(41)의 비어전극(51i)에 의해, 제2 전극층(55)의 전극(55i)에 접속되어 있다. 전극(55i)은 제2 유전체층(42)의 비어전극(52i)에 의해, 제3 전극층(56)의 전극(56i)에 접속되어 있다. 전극(56i)은 제3 유전체층(43)의 비어전극(53i)에 의해, 제4 전극층(57)의 랜드전극(57i)에 접속되어 있고, 제3 유전체층(43)의 비어전극(53k)에 의해, 제4 전극층(57)의 랜드전극(57k)에 접속되어 있다. 랜드전극(57i)은 송신측 탄성표면파 필터 칩(20A)의 단자(27)에 범프(70)를 통해서 접속되어 있다. 랜드전극(57k)은 송신측 탄성표면파 필터 칩(20A)의 단자(28)에 범프(70)를 통해서 접속되어 있다.
제1 전극층의 전극(54i)은 제1 유전체층(41)의 비어전극(51k)에 의해, 제2 전극층(55)의 전극(55k)에 접속되어 있지만, 제3 전극층(56, 66) 및 제4 전극층(57, 67)의 어느 쪽의 전극에도 접속되어 있지 않다. 그 때문에 전극(54i)은 부동전극이다.
전극(55i, 56i), 랜드전극(57i) 및 비어전극(51i, 52i, 53i)은, 인덕터(L2)를 구성하고 있는 인덕터 전극이다. 전극(55i, 56i), 랜드전극(57k) 및 비어전극(51i, 52i, 53k)은, 인덕터(L3)를 구성하고 있는 인덕터 전극이다. 전극(65a, 56h), 랜드전극(57h) 및 비어전극(61a, 52h, 53h)은, 인덕터(L4)를 구성하고 있는 인덕터 전극이다.
실장기판(40)의 다이아 터치면(40a)은 "제3 주면"을 구성하고 있다. 제4 전극층(57)에 포함되어 있는 랜드전극 중, 비어전극(50, 60)을 통해서 접지전극인 전극(64d, 64f, 64g)에 접속되어 있는 랜드전극(57j)은 "제1 접지전극"을 구성하고 있다. 제4 전극층(67)에 포함되어 있는 랜드전극 중, 비어전극(60)을 통해서 접지전극인 전극(64d, 64f, 64g)에 접속되어 있는 랜드전극(67f)은 "제2 접지전극"을 구성하고 있다.
제1 전극층(54, 64)은 접지전극으로서의 기능을 가지고 있는 전극(64d, 64f, 64g)을 포함하고 있다. 전극(64d, 64f, 64g) 중, 실장기판(40)의 이면(40b)에 수직인 방향으로 봤을 때 송신회로(20)에 겹치는 위치에 마련되어 있는 전극은 "제1 이면 접지전극"을 구성하고 있다. 전극(64d, 64f, 64g) 중, 실장기판(40)의 이면(40b)에 수직인 방향으로 봤을 때 수신회로(30)에 겹치는 위치에 마련되어 있는 전극은 "제2 이면 접지전극"을 구성하고 있다.
제1 접지전극으로서의 랜드전극(57j)과 제1 이면 접지전극을 접속하고 있는 비어전극(50)(제1~제3 비어전극(51~53))은 "제1 비어전극"을 구성하고 있다. 제1~제3 비어전극(51~53)은 비어전극(50)에 포함되어 있는 "제1 전극부"를 구성하고 있다. 제2 접지전극으로서의 랜드전극(67f)과 제2 이면 접지전극을 접속하고 있는 비어전극(60)(제1~제3 비어전극(61~63))은 "제2 비어전극"을 구성하고 있다. 제1~제3 비어전극(61~63)은 비어전극(60)에 포함되어 있는 "제2 전극부"를 구성하고 있다.
본 실시형태의 분파장치(100)에 있어서는, 도 2에 나타내는 바와 같이, 다이아 터치면(40a)상에 배선전극(48)이 마련되어 있다. 도 4에 나타내는 바와 같이, 배선전극(48)은 제1 접지전극을 구성하고 있는 랜드전극(57j)과, 제2 접지전극에 포함되어 있는 랜드전극(67f)을 접속하고 있다. 한편, 도 4 중에 나타내는 2점 쇄선은, 랜드전극(57j, 67f)과 배선전극(48)의 경계선을 나타내고 있다. 도 4 및 도 5를 비교 참조하고, 배선전극(48)은 송신회로(20)에 대향하는 위치에 마련되어 있는 부분을 가지고 있다.
비어전극(50) 중, 제1 접지전극과 제1 이면 접지전극을 전기적으로 접속하기 위한 경로를 구성하고 있는 전극의 개수와, 비어전극(60) 중, 제2 접지전극과 제2 이면 접지전극을 전기적으로 접속하기 위한 경로를 구성하고 있는 전극의 개수를 비교한 경우, 후자의 개수쪽이 많다. 도 4에 나타내는 제3 유전체층(43)에 형성된 비어전극(53j)의 개수는 2개이고, 비어전극(63f)의 개수는 18개이며, 비어전극(63f)의 수량은 비어전극(53j)의 수량보다도 많다. 도 6에 나타내는 제2 유전체층(42)에 형성된 비어전극(52j)의 개수는 3개이고, 비어전극(62f)의 개수는 12개이며, 비어전극(62f)의 수량은 비어전극(52j)의 수량보다도 많다.
그 때문에 제1 접지전극(랜드전극(57j))과 제1 이면 접지전극을 접속하고 있는 복수의 비어전극을 다이아 터치면(40a)에 투영한 투영 면적보다도, 제2 접지전극(랜드전극(67f))과 제2 이면 접지전극을 접속하고 있는 복수의 비어전극을 다이아 터치면(40a)에 투영한 투영 면적쪽이 커지고 있다. 그 결과, 제1 접지전극과 제1 이면 접지전극을 접속하고 있는 비어전극의 단위시간당의 전열량보다도, 제2 접지전극과 제2 이면 접지전극을 접속하고 있는 비어전극의 단위시간당의 전열량쪽이 보다 커지고 있다.
도 4에 나타내는 폭(W)은 실장기판(40)의 다이아 터치면(40a)에 수직인 방향으로 봤을 때의 배선전극(48)의 최소폭을 나타내고 있다. 도 4에 나타내는 지름(R1)은, 제1 접지전극과 제1 이면 접지전극을 접속하고 있는 제1 비어전극에 포함되어 있는 비어전극(53j)의 다이아 터치면(40a)에 대한 투영의 내접원의 최대 직경을 나타내고 있다. 도 4에 나타내는 지름(R2)은, 제2 접지전극과 제2 이면 접지전극을 접속하고 있는 제2 비어전극에 포함되어 있는 비어전극(63f)의 다이아 터치면(40a)에 대한 투영의 내접원의 최대 직경을 나타내고 있다. 폭(W)과 지름(R1, R2)을 비교하면, 폭(W)은 지름(R1)보다도 크면서 지름(R2)보다도 커지고 있다.
이상의 구성을 포함하고 있는 분파장치(100)에 있어서, 송신회로(20)의 입력단자(22)로부터 입력 전력이 인가되면, 송신회로(20)가 발열한다. 송신회로(20)의 온도 상승을 방지하기 위해서는, 송신회로(20)로부터 방열할 필요가 있지만, 실장기판(40)의 송신회로(20)측에 인덕터 회로가 형성되는 제약 때문에, 송신회로(20)측에 있어서 방열 경로가 되는 비어전극(50)을 늘리는 것은 곤란하다.
그래서 실시형태 1의 분파장치(100)에서는, 전력부하가 상대적으로 높은 측의 송신회로(20)에 접속되어 있는 랜드전극(57j)과, 전력부하가 상대적으로 낮은 측의 수신회로(30)에 접속되어 있는 랜드전극(67f)을 배선전극(48)으로 접속하고 있다. 그 때문에 랜드전극(57j)으로부터 배선전극(48)을 경유해서 랜드전극(67f)에 대한 열 전달이 가능하게 되어 있다. 송신회로(20)에서 발생한 열은 전력부하가 낮은 수신회로(30)측의 랜드전극(67f)에 접속된 비어전극(63f, 62f, 61a)을 순서대로 경유하고, 이면 단자층을 구성하고 있는 전극(64d, 64f, 64g)에 전달되어 이면(40b)으로부터 방출된다. 이 경우, 배선전극(48)은 중공공간 안에 포함되어 있다.
송신회로(20)에서 발생한 열의 전달 경로를 수신회로(30)측에 형성함으로써 송신회로(20)로부터 범프(70) 및 실장기판(40)에 형성된 제1~제4 전극층(54~57, 64~67) 및 비어전극(50, 60)을 통해서 방열이 이루어진다. 이에 의해 송신회로(20)의 방열성을 높일 수 있고, 방열성이 개선된 분파장치(100)를 실현할 수 있다. 따라서 송신회로(20)의 온도 상승을 억제할 수 있고, 분파장치(100)의 내전력성을 높일 수 있다.
제2 비어전극의 다이아 터치면(40a)에 대한 투영 면적을 제1 비어전극의 다이아 터치면(40a)에 대한 투영 면적보다도 크게 한 결과, 제1 비어전극보다도 제2 비어전극의 단위시간당의 전열량이 커져 있기 때문에, 제2 비어전극을 경유해서 송신회로(20)의 열을 방출하는 구성으로 함으로써 송신회로(20)의 방열성을 보다 높일 수 있다. 배선전극(48)을 송신회로(20)에 대향하는 위치에 형성함으로써 송신회로(20)로부터 배선전극(48)에 대한 열전달을 촉진할 수 있으므로, 송신회로(20)의 방열성을 더 향상할 수 있다.
제1 접지전극(랜드전극(57j))과 제2 접지전극(랜드전극(67f))을, 제1 접지전극으로 제1 이면 접지전극에 이르는 경로에 포함되어 있는 비어전극(53c)보다도 굵은 배선전극(48)으로 접속함으로써 송신회로(20)로부터 수신회로(30)측의 전극에 대한 방열을 더 촉진할 수 있다.
배선전극(48)을 수신회로(30)측의 제2 접지전극에 직결하고, 제2 접지전극을 통해서 배선전극(48)을 복수의 제1~제3 비어전극(61~63)에 접속함으로써 외부에 대한 방열성을 높일 수 있다. 송신회로(20)로부터의 방열을 더 높이기 위해서, 송신회로(20)와 제1 접지전극을 복수의 범프(70)로 접속하는 것이 바람직하다.
실시형태 1의 분파장치(100) 및 비교예의 분파장치에 대해서, 송신회로(20)표면의 온도의 열 해석 시뮬레이션을 실시했다. 여기서 비교예의 분파장치는, 상술한 실시형태 1의 분파장치(100)로부터 배선전극(48)을 제외하고, 송신회로(20)측의 제1 접지전극과 수신회로(30)측의 제2 접지전극과는 접속되지 않고 있는 구성으로 했다. 해석의 결과, 비교예의 분파장치에서의 송신회로(20)의 표면온도는 153℃이며, 실시형태 1의 분파장치(100)에서의 송신회로(20)의 표면온도는 144℃이었다. 이 결과로부터 실시형태 1의 분파장치(100)쪽이 비교예의 분파장치보다도 방열성이 높고, 전력을 인가한 상태에서 송신회로(20)의 온도가 낮은 것을 알 수 있다. 따라서 실시형태 1의 분파장치(100)는 비교예의 분파장치보다도 내전력성이 뛰어난 것이 된다.
(실시형태 2)
도 9는 실시형태 2의 분파장치(100)의 약도적 단면도이다. 실시형태 2의 분파장치(100)는 송신회로(20)가 형성되어 있는 압전기판(20B)과, 수신회로(30)가 형성되어 있는 압전기판(30B)이 동일한 압전기판인 점에 있어서, 실시형태 1과 다르다. 도 9에 나타내는 바와 같이, 수신회로(30)측에 있는 제2 비어전극의 일부가 실장기판의 모든 유전체층을 관통하면서 실장기판의 제1 주면에 수직인 방향으로 봤을 때 이 제2 비어전극의 일부가 겹치도록 형성되어 있다. 이러한 구성에 의해, 제2 비어전극의 거리를 짧게 함으로써 방열성을 향상시킬 수 있다.
분파장치(100)를 압전기판(20B, 30B)을 1장의 기판으로 한 1칩 구성으로서도, 송신회로(20)에 접속되어 있는 제1 접지전극과 수신회로(30)에 접속되어 있는 제2 접지전극을 배선전극(48)을 이용해서 접속함으로써 송신회로(20)의 방열성을 향상시켜서 분파장치(100)의 내전력성을 향상할 수 있는 효과를 동일하게 얻을 수 있다.
(실시형태 3)
도 10은 실시형태 3의 분파장치(100)의 약도적 단면도이다. 실시형태 3의 분파장치(100)는, 실장기판(40)에 송신회로 및 수신회로를 복수 실장한 점에 있어서, 실시형태 2와 다르다.
구체적으로는 도 10에 나타내는 바와 같이, 실장기판(40)의 다이아 터치면(40a)에는, 실시형태 2를 참조해서 설명한 압전기판(20B, 30B)을 공통화한 압전기판과, 다른 압전기판이 정렬되어서 실장되어 있다. 다른 압전기판에서는 송신회로가 형성되어 있는 압전기판(120B)과, 수신회로가 형성되어 있는 압전기판(130B)이 동일한 압전기판으로 되어 있다. 다른 압전기판은 다이아 터치면(40a)에 범프(170)에 의해 플립 칩 실장되어 있다. 실장기판(40)에는 제1~제4 전극층(154~157, 164~167)과, 비어전극(150, 160)이 마련되어 있다. 비어전극(150)은 제1~제3 비어전극(151~153)을 포함하고 있다. 비어전극(160)은 제1~제3 비어전극(161~163)을 포함하고 있다.
압전기판(20B)에 형성되어 있는 송신회로(20)는, 제1 통신규격에 대응하고 있는 것으로 한다. 압전기판(120B)에 형성되어 있는 송신회로는, 제1 통신규격과 다른 제2 통신규격에 대응하고 있고, "제2 송신회로"를 구성하고 있는 것으로 한다. 실장기판(40)은 다이아 터치면(40a)상의 제2 송신회로에 대향하는 위치에 마련된 전극층(157)과, 압전기판(130B)에 형성되어 있는 수신회로에 대향하는 위치에 마련된 전극층(167)과, 다이아 터치면(40a)상에 마련되어, 전극층(157)과 전극층(167)을 접속하는 배선전극(148)을 더 가지고 있다. 전극층(157)에 포함되어 있는 접지전극은 "제3 접지전극"을 구성하고 있다.
이러한 구성을 포함하고 있는 실시형태 3의 분파장치(100)에서는, 송신회로(20)에 접속되어 있는 제1 접지전극과, 수신회로(30)에 접속되어 있는 제2 접지전극이, 배선전극(48)을 이용해서 접속되어 있다. 또한, 압전기판(120B)에 형성되어 있는 송신회로에 접속되어 있는 제3 접지전극과, 압전기판(130B)에 형성되어 있는 수신회로에 접속되어 있는 접지전극이, 배선전극(148)을 이용해서 접속되어 있다. 이에 따라 송신회로의 방열성을 향상시켜서 분파장치(100)의 내전력성을 향상할 수 있는 효과를 동일하게 얻을 수 있다.
(실시형태 4)
도 11은 실시형태 4의 분파장치(100)의 약도적 단면도이다. 실시형태 4의 분파장치(100)는, 다이아 터치면(40a)상에 마련된 배선전극(148)의 구성에 있어서, 실시형태 3과는 다르다.
구체적으로는, 배선전극(148)은 전극층(157)에 포함되어 있는 접지전극과, 전극층(67)에 포함되어 있는 접지전극을 접속하도록 형성되어 있다. 실시형태 4의 분파장치(100)는, 수신회로(30)에 접속되어 있는 제2 접지전극과, 압전기판(120B)에 형성되어 있는 송신회로에 접속되어 있는 제3 접지전극을 접속하는 배선전극(148)을 더 가지고 있다. 배선전극(148)은 "제2 배선전극"을 구성하고 있다.
이러한 구성을 포함하고 있는 실시형태 4의 분파장치(100)에서는, 압전기판(120B)에 형성되어 있는 송신회로에서 발생한 열을, 배선전극(148)을 경유해서 수신회로(30)측의 접지전극에 전달할 수 있다. 따라서 송신회로의 방열성을 향상시켜서 분파장치(100)의 내전력성을 향상할 수 있는 효과를 동일하게 얻을 수 있다.
한편, 지금까지의 설명에 있어서는, 실장기판(40)의 다이아 터치면(40a)상에 송신측 탄성표면파 필터 칩(20A)과 수신측 탄성표면파 필터 칩(30A)이 플립 칩 실장되어서 밀봉부재(80)에서 중공공간을 가지도록 덮인 CSP형의 듀플렉서(1)에 대해서 설명했다. 본 발명의 분파장치(100)는 이 구성에 한정되는 것이 아닌, 예를 들면, 웨이퍼(wafer) 상태의 압전기판에 탄성표면파 소자를 형성해서 개편화한 베어 칩형(bare chip type)의 탄성표면파 필터 칩을 얻는다. 그 후에 탄성표면파 소자가 형성된 압전기판의 면을 실장기판(40)에 대향하도록 송신회로와 수신회로를 포함하는 베어 칩형의 탄성표면파 필터 칩을 실장기판(40)에 탑재한다. 또한, 그 후, 탄성표면파 소자를 내부에 노출하는 중공공간을 가지도록 송신회로와 수신회로를 포함하는 베어 칩형의 탄성표면파 필터 칩을 덮도록 실장기판(40)상에 밀봉부재(80)를 형성한다. 이러한 베어 칩형의 탄성표면파 필터 칩을 포함하는 분파장치의 구성이어도 된다.
이것과는 다른 구성으로서, 웨이퍼 상태의 압전기판에 탄성표면파 소자를 형성한다. 이 탄성표면파 소자를 둘러싸는 개구를 가지는 지지부재와, 개구를 막는 뚜껑부재로 중공공간을 형성해서 개편화한 WLP형의 탄성표면파 필터 칩을 형성한다. 이 WLP형의 탄성표면파 필터 칩을 실장기판(40)에 탑재한 후에, WLP형의 탄성표면파 필터 칩을 덮도록 실장기판(40)상에 밀봉부재(80)를 마련한다. 이때 WLP형의 탄성표면파 필터 칩과 실장기판(40)과의 사이에는 중공공간을 반드시 마련할 필요는 없다. 도 12에 나타내는 바와 같이, 이러한 WLP형의 탄성표면파 필터 칩을 포함하는 분파장치의 구성이어도 된다. 또한, 탄성표면파 필터 칩 이외에 스위치 IC 또는 파워앰프를 다층구조의 실장기판(40)에 탑재한 모듈품이어도 된다.
한편, 실장기판의 다이아 터치면의 단락을 막을 목적으로 랜드전극의 적어도 일부분을 노출하고, 나머지 부분을 덮도록 도 13, 14에 나타내는 바와 같이, 절연성 재료로 이루어지는 레지스트층(200)이 다이아 터치면에 형성되어도 된다. 예를 들면, 레지스트층(200)의 재료로서, 수지, 세라믹 등을 사용할 수 있다. 이 경우, 도 13에 나타내는 바와 같이, 레지스트층(200)의 재료가 실장기판의 유전체층의 재료와 동일한 것을 방해하지 않는다.
이상과 같이 본 발명의 실시형태에 대해서 설명을 했지만, 이번 개시된 실시형태는 모든 점에서 예시로서, 제한적인 것이 아니라고 생각되어야 한다. 이 발명의 범위는 상기한 설명이 아닌 청구범위에 의해 표시되고, 청구범위와 균등한 의미, 및 범위내에서의 모든 변경이 포함되는 것이 의도된다.
1: 듀플렉서
11: 안테나단자
12: 송신측 신호단자
13a, 13b: 수신측 신호단자
20: 송신회로
20A: 송신측 탄성표면파 필터 칩
20B, 30B, 120B, 130B: 압전기판
20s, 30s: 주면
21: 출력단자
22: 입력단자
23: 직렬암
24~26: 병렬암
27~29: 단자
30: 수신회로
30A: 수신측 탄성표면파 필터 칩
31: 불평형 입력단자
32a, 32b: 평형 출력단자
33: 탄성표면파 공진자
34: 종결합 공진자형 탄성표면파 필터부
40: 실장기판
40a: 다이아 터치면
40b: 이면
41: 제1 유전체층
42: 제2 유전체층
43: 제3 유전체층
48, 148: 배선전극
50, 51c, 51d, 51i, 51k, 52c, 52d, 52h, 52i, 52j, 53c, 53d, 53h, 53i, 53j, 53k, 60, 61a, 61f, 61l, 62a, 62f, 62l, 63a, 63f, 63g, 63l, 150, 160: 비어전극
51, 61, 151, 161: 제1 비어전극
52, 62, 152, 162: 제2 비어전극
53, 63, 153, 163: 제3 비어전극
54, 64, 154, 164: 제1 전극층
54b, 54h, 54i, 55c, 55d, 55i, 55k, 56c, 56d, 56h, 56i, 56j, 64a, 64c, 64d, 64e, 64f, 64g, 65a, 65f, 65l, 66a, 66f, 66l: 전극
55, 65, 155, 165: 제2 전극층
56, 66, 156, 166: 제3 전극층
57, 67, 157, 167: 제4 전극층
57c, 57d, 57h, 57i, 57j, 57k, 67a, 67f, 67g, 67l: 랜드전극
70, 170: 범프
80: 밀봉부재
100: 분파장치
200: 레지스트층
C1, C2: 커패시터
D: 더미 패드
L1~L4: 인덕터
P1~P4: 병렬암 탄성파 공진자
S1~S4: 직렬암 탄성파 공진자.

Claims (9)

  1. 탄성파 필터와, 상기 탄성파 필터가 실장되는 다층구조의 실장기판을 포함하는 분파장치에 있어서,
    상기 탄성파 필터는,
    제1 주면을 가지는 제1 압전기판과,
    상기 제1 주면에 마련되어, 직렬암 탄성파 공진자 및 병렬암 탄성파 공진자를 가지는 래더형의 송신회로와,
    제2 주면을 가지는 제2 압전기판과,
    상기 제2 주면에 마련된 종결합 공진자형의 수신회로를 가지고,
    상기 실장기판은,
    제3 주면과,
    상기 제3 주면과 반대측의 이면과,
    상기 제3 주면상의, 상기 제3 주면에 수직인 방향으로 봤을 때 상기 송신회로에 겹치는 위치에 마련된 제1 접지전극과,
    상기 이면상의, 상기 이면에 수직인 방향으로 봤을 때 상기 송신회로에 겹치는 위치에 마련된 제1 이면 접지전극과,
    상기 제3 주면상의, 상기 제3 주면에 수직인 방향으로 봤을 때 상기 수신회로에 겹치는 위치에 마련된 제2 접지전극과,
    상기 이면상의, 상기 이면에 수직인 방향으로 봤을 때 상기 수신회로에 겹치는 위치에 마련된 제2 이면 접지전극과,
    상기 제3 주면상에 마련되어, 상기 제1 접지전극과 상기 제2 접지전극을 접속하는 배선전극과,
    상기 실장기판의 내부에 마련되어, 상기 제1 접지전극과 상기 제1 이면 접지전극을 접속하는 제1 비어전극과,
    상기 실장기판의 내부에 마련되어, 상기 제2 접지전극과 상기 제2 이면 접지전극을 접속하는 제2 비어전극을 가지고,
    상기 제1 비어전극의 단위시간당의 전열량보다도 상기 제2 비어전극의 단위시간당의 전열량쪽이 큰 분파장치.
  2. 제1항에 있어서,
    상기 배선전극은, 상기 송신회로에 대향하는 위치에 마련되어 있는 분파장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 비어전극의 상기 제3 주면에 대한 투영 면적보다도 상기 제2 비어전극의 상기 제3 주면에 대한 투영 면적쪽이 큰 분파장치.
  4. 제3항에 있어서,
    상기 제1 비어전극의 수량보다도 상기 제2 비어전극의 수량이 많은 분파장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 압전기판과 상기 제2 압전기판이 동일한 압전기판인 분파장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 송신회로는 제1 통신규격에 대응하고,
    상기 탄성파 필터는, 상기 제1 통신규격과 다른 제2 통신규격에 대응하는 제2 송신회로를 더 가지고,
    상기 실장기판은, 상기 제3 주면상의, 상기 제2 송신회로에 대향하는 위치에 마련된 제3 접지전극과, 상기 제3 주면상에 마련되어, 상기 제3 접지전극과 상기 제2 접지전극을 접속하는 제2 배선전극을 더 가지는 분파장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 제1 비어전극은, 상기 실장기판의 적어도 일부를 관통하는 복수의 제1 전극부를 가지고,
    상기 제2 비어전극은, 상기 실장기판의 적어도 일부를 관통하는 복수의 제2 전극부를 가지고,
    상기 제3 주면에 수직인 방향으로 봤을 때의 상기 배선전극의 최소폭은, 상기 제1 전극부의 상기 제3 주면에 대한 투영의 내접원의 최대 직경보다도 크면서 상기 제2 전극부의 상기 제3 주면에 대한 투영의 내접원의 최대 직경보다도 큰 분파장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 탄성파 필터를 덮도록 상기 제3 주면상에 마련된 밀봉부재를 더 포함하는 분파장치.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 실장기판은 전극층과 복수의 유전체층이 교대로 적층되어서 형성되어 있는 적층기판으로서,
    상기 제2 비어전극은, 상기 복수의 유전체층의 모든 층을 관통하는 복수의 제2 전극부를 가지는 분파장치.
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