KR20160019276A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에 형성되고 제1 방향으로 연장된 핀, 핀 상에 제1 방향으로 이격되어 형성된 제1 및 제2 트랜지스터, 제1 및 제2 트랜지스터 사이에 배치된 핀 내에, 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 제1 및 제2 트랜지스터를 분리시키는 제1 소자 분리막, 및 제1 소자 분리막 상에, 제2 방향으로 연장되어 형성된 제2 소자 분리막을 포함하되, 제2 소자 분리막은, 제1 영역과 제2 영역을 포함하고, 제1 영역의 제2 방향 폭은, 제2 영역의 제2 방향 폭과 다르다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는, 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 제품 신뢰성이 향상된 반도체 장치를 제조하는 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 형성되고 제1 방향으로 연장된 핀, 핀 상에 제1 방향으로 이격되어 형성된 제1 및 제2 트랜지스터, 제1 및 제2 트랜지스터 사이에 배치된 핀 내에, 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 제1 및 제2 트랜지스터를 분리시키는 제1 소자 분리막, 및 제1 소자 분리막 상에, 제2 방향으로 연장되어 형성된 제2 소자 분리막을 포함하되, 제2 소자 분리막은, 제1 영역과 제2 영역을 포함하고, 제1 영역의 폭은, 제2 영역의 폭과 다르다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은, 상기 제2 영역 상에 배치되고, 상기 제1 영역의 폭은, 상기 제2 영역의 폭보다 클 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막의 폭은, 상기 제2 소자 분리막의 폭과 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막의 상기 제1 방향 폭은, 상기 제2 소자 분리막의 상기 제1 방향 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 소자 분리막의 측면에 배치된 이너 스페이서와, 상기 이너 스페이서의 측면에 배치된 더미 스페이서를 더 포함하고, 상기 이너 스페이서와 상기 더미 스페이서는 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 스페이서는 제3 영역과 제4 영역을 포함하고, 상기 제3 영역의 폭은, 상기 제4 영역의 폭과 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 영역은, 상기 제4 영역 상에 배치되고, 상기 제3 영역의 폭은, 상기 제4 영역의 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 다른 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막은, 질화막을 포함하고, 상기 제2 소자 분리막은, 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막은, 질화막과, 상기 질화막의 측면을 따라 상부로 연장되는 제1 산화막을 포함하고, 상기 제2 소자 분리막은, 제2 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막은, 제1 산화막과, 상기 제1 산화막의 측면을 따라 상부로 연장되는 질화막을 포함하고, 상기 제2 소자 분리막은, 제2 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 소자 분리막은 제3 영역을 더 포함하고, 상기 제3 영역 폭은, 상기 제1 및 제2 영역의 폭과 다를 수 있다.
본 발명의 몇몇 실시예에서, 상기 제3 영역은, 상기 제2 영역 하부에 배치되고, 상기 제3 영역의 폭은, 상기 제2 영역의 폭보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 동일한 물질을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 소자 분리막 내에 형성된 에어 갭(air gap)을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제2 소자 분리막 상에 형성되고, 질화막을 포함하는 보호막을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 기판 상에 형성되고 제1 방향으로 연장된 핀; 상기 핀 상에 상기 제1 방향으로 이격되어 형성된 제1 및 제2 트랜지스터; 상기 제1 및 제2 트랜지스터 사이에 배치된 상기 핀 내에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 상기 제1 및 제2 트랜지스터를 분리시키는 소자 분리막; 및 상기 소자 분리막의 적어도 일 측에 배치된 스페이서를 포함하되, 상기 소자 분리막은, 상기 스페이서의 측면에 배치된 제1 영역과, 상기 스페이서 상부에 배치된 제2 영역을 포함하고, 상기 제1 영역의 폭은, 상기 제2 영역의 폭 보다 작다.
본 발명의 몇몇 실시예에서, 상기 스페이서는, 서로 다른 물질을 포함하는 이너 스페이서와 더미 스페이서를 포함하고, 상기 제1 영역은 상기 이너 스페이서의 측면 및 상기 더미 스페이서의 측면에 배치되고, 상기 제2 영역은 상기 이너 스페이서의 상부 및 상기 더미 스페이서의 측면에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 질화막을 포함하고, 상기 제2 영역은 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서는, 서로 다른 물질을 포함하는 이너 스페이서와 더미 스페이서를 포함하고, 상기 제1 영역은 상기 이너 스페이서의 상부 및 상기 더미 스페이서의 측면에 배치되고, 상기 제2 영역은 상기 이너 스페이서의 상부 및 상기 더미 스페이서의 상부에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 영역은 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서는, 서로 다른 물질을 포함하는 이너 스페이서와 더미 스페이서를 포함하고, 상기 소자 분리막은, 제3 영역을 더 포함하고, 상기 제3 영역의 폭은, 상기 제2 영역의 폭 보다 크고, 상기 제1 영역은 상기 이너 스페이서의 측면 및 상기 더미 스페이서의 측면에 배치되고, 상기 제2 영역은 상기 이너 스페이서의 상부 및 상기 더미 스페이서의 측면에 배치되고, 상기 제3 영역은 상기 이너 스페이서의 상부 및 상기 더미 스페이서의 상부에 배치될 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 질화막을 포함하고, 상기 제2 및 제3 영역은 산화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 스페이서는, 산화막을 포함하는 이너 스페이서와, 질화막을 포함하는 더미 스페이서를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 기판 상에 형성되고 제1 방향으로 연장된 핀; 상기 핀 상에 형성되고, 제1 노멀 스페이서를 포함하는 제1 트랜지스터; 상기 핀 상에 상기 제1 트랜지스터로부터 제1 방향으로 이격되어 형성되고, 제2 노멀 스페이서를 포함하는 제2 트랜지스터; 상기 제1 및 제2 트랜지스터 사이에 배치된 상기 핀 내에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 상기 제1 및 제2 트랜지스터를 분리시키는 소자 분리막; 및 상기 소자 분리막의 적어도 일 측에 배치된 더미 스페이서를 포함하되, 상기 더미 스페이서의 상면 높이는 상기 제1 및 제2 노멀 스페이서의 상면 높이보다 낮다.
본 발명의 몇몇 실시예에서, 상기 소자 분리막은, 상기 제1 영역의 일 측에 형성된 산화막과, 상기 제2 영역의 일 측에 형성된 질화막을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 산화막은 상기 제1 영역의 상면 상에 형성될 수 있다.
본 발명의 몇몇 실시예에서, 상기 더미 스페이서는, 제1 영역과 상기 제1 영역 하부에 배치된 제2 영역을 포함하고, 상기 제1 영역의 폭은, 상기 제2 영역의 폭보다 작고, 상기 제1 영역의 상면 높이는 상기 제1 및 제2 노멀 스페이서의 상면 높이보다 낮을 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 제1 및 제2 트랜지스터에 포함된 게이트 캡핑막을 더 포함하고, 상기 게이트 캡핑막의 상면과, 상기 제1 및 제2 노멀 스페이서의 상면과, 상기 소자 분리막의 상면은 동일 평면 상에 배치될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, 제1 영역과 제2 영역을 포함하는 기판; 상기 제1 영역에 형성되고 제1 방향으로 연장된 제1 핀; 상기 제1 핀 상에 상기 제1 방향으로 이격되어 형성된 제1 및 제2 트랜지스터; 상기 제1 및 제2 트랜지스터 사이에 배치된 상기 제1 핀 내에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 상기 제1 및 제2 트랜지스터를 분리시키는 제1 소자 분리막; 및 상기 제2 영역에 형성되고 상기 제1 방향으로 연장된 제2 핀; 상기 제2 핀 상에 상기 제1 방향으로 이격되어 형성된 제3 및 제4 트랜지스터; 및 상기 제3 및 제4 트랜지스터 사이에 배치된 상기 제2 핀 내에 상기 제2 방향으로 연장되어 형성되고, 상기 제3 및 제4 트랜지스터를 분리시키는 제2 소자 분리막을 포함하되, 상기 제1 소자 분리막은, 제1 영역과 제2 영역을 포함하고, 상기 제1 영역의 폭은, 상기 제2 영역의 폭과 다르고, 상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 다른 물질을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 영역은 PMOS 영역을 포함하고, 상기 제2 영역은 NMOS 영역을 포함하고, 상기 제1 소자 분리막은 인장 스트레스 물질을 포함하고, 상기 제2 소자 분리막은 압축 스트레스 물질을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장된 핀을 형성하고, 상기 핀 상에, 상기 제1 방향과 교차하는 제2 방향으로 연장되고, 적어도 일측에 제1 스페이서가 형성된 제1 더미 게이트 전극을 형성하고, 상기 핀 상에, 상기 제2 방향으로 연장되고, 상기 제1 더미 게이트 전극으로부터 상기 제1 방향으로 이격되고, 적어도 일측에 제2 스페이서가 형성된 제2 더미 게이트 전극을 형성하고, 상기 제2 더미 게이트 전극을 제거하여 상기 핀의 상면을 노출시키고, 상기 제2 스페이서의 상면 일부를 노출시키고, 상기 제2 스페이서의 측면을 덮는 산화막을 형성하고, 상기 노출된 핀의 상면, 상기 산화막 및 상기 제2 스페이서를 식각하여, 상기 핀 내에 트렌치를 형성하고, 상기 트렌치를 채우는 제1 소자 분리막을 형성하고, 상기 제1 소자 분리막 상에 상기 제1 스페이서의 상면과 동일한 높이를 갖는 제2 소자 분리막을 형성하고, 상기 제1 더미 게이트 전극을 노멀 게이트 구조체로 교환(replace)하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제2 더미 게이트 전극을 제거하여 상기 핀의 상면을 노출시키는 것은, 상기 제2 스페이서의 상부를 제거하여 상기 제2 스페이서의 상면 높이를 상기 제1 스페이서의 상면 높이보다 낮도록 형성하고, 상기 제2 더미 게이트 전극을 제거하여 상기 핀의 상면을 노출시키는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 제1 더미 게이트 전극 상에 제1 하드 마스크막을 형성하고, 상기 제2 더미 게이트 전극 상에 제2 하드 마스크막을 형성하는 것을 더 포함하고, 상기 제2 스페이서의 상부를 제거하는 것은, 상기 제2 하드 마스크막과 상기 제2 스페이서의 상부를 동시에 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 스페이서의 상면 일부를 노출시키고, 상기 제2 스페이서의 측면을 덮는 산화막을 형성하는 것은, 상기 제2 스페이서의 상면 및 측면과 상기 노출된 핀의 상면을 덮는 산화막을 형성하고, 상기 산화막을 이방성 식각하여, 상기 제2 스페이서의 상면에 형성된 산화막의 일부와, 상기 노출된 핀의 상면을 덮는 산화막을 제거하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 핀 내에 트렌치가 형성될 시, 상기 제2 스페이서의 상부 일부와 상기 산화막의 상부 일부가 같이 식각될 수 있다.
본 발명의 몇몇 실시예에서, 상기 반도체 장치의 제조 방법은, 상기 산화막 상에 보호막을 형성하는 것을 더 포함하되, 상기 보호막은 질화막을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 부분 사시도이다.
도 2는 도 1의 A-A선을 따라 절단한 단면도이다.
도 3은 도 2의 R 영역에 대한 확대도이다.
도 4는 도 1의 B-B선을 따라 절단한 단면도이다.
도 5는 도 1의 C-C선을 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 9은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 11a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 11b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다.
도 12b는 도 12a의 D-D, E-E, F-F 선을 따라 절단한 단면도들이다.
도 12c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다.
도 13a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다.
도 13b은 도 13a에 도시된 반도체 장치의 레이아웃도이다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 19 내지 도 30은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 부분 사시도이다. 도 2는 도 1의 A-A선을 따라 절단한 단면도이다. 도 3은 도 2의 R 영역에 대한 확대도이다. 도 4는 도 1의 B-B선을 따라 절단한 단면도이다. 도 5는 도 1의 C-C선을 따라 절단한 단면도이다. 도 1에서는, 도 2 내지 도 5의 제1 및 제2 층간 절연막(131, 132)이 생략되어 도시되었다.
도 1 내지 도 5를 참조하면, 반도체 장치(1)는, 기판(101), 제1 내지 제3 핀(F1, F2, F3), 필드 절연막(110), 노멀 게이트 전극(155), 노멀 스페이서(115), 제1 소자 분리막(142), 제2 소자 분리막(144), 더미 스페이서(117), 소오스/드레인 영역(123), 제1 및 제2 층간 절연막(131, 132), 실리사이드막(161), 컨택(163) 등을 포함할 수 있다.
기판(101)은 반도체 물질을 포함할 수 있다. 이러한 반도체 물질은 예를 들어, Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 물질로 이루어질 수 있다.
하지만, 본 발명이 이러한 예시에 제한되는 것은 아니며, 본 발명의 다른 몇몇 실시예에서, 기판(101)은 절연 기판일 수도 있다. 즉, 기판(101)은 예를 들어, SOI(silicon on insulator) 기판일 수 있다.
제1 내지 제3 핀(F1~F3)은 기판(101)으로부터 제3 방향(Z1)으로 돌출되어 형성될 수 있다. 제1 내지 제3 핀(F1~F3)은 각각 길이 방향, 즉 제1 방향(X1)을 따라서 길게 연장될 수 있다.
제1 내지 제3 핀(F1~F3)은 장변과 단변을 가질 수 있다. 제1 내지 제3 핀(F1~F3)은 서로 이격되어 기판(101) 상에 배치될 수 있다. 예를 들어, 제1 내지 제3 핀(F1~F3)은 제2 방향(Y1)으로 이격될 수 있다. 도 1에서는 장변 방향이 제1 방향(X1)으로, 단변 방향이 제2 방향(Y1)으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어 제1 내지 제3 핀(F1~F3)은 장변 방향이 제2 방향(Y1), 단변 방향이 제1 방향(X1)일 수도 있다.
제1 내지 제3 핀(F1~F3)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제1 내지 제3 핀(F1~F3)은 반도체 물질을 포함할 수 있다. 제1 내지 제3 핀(F1~F3)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다. 본 발명의 몇몇 실시예에서, 제1 내지 제3 핀(F1~F3)은 기판(101)과 동일한 물질을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다.
필드 절연막(110)은 기판(101) 상에 형성되어, 핀(F1)의 측벽 일부를 덮고 핀(F1)의 상부를 노출시킬 수 있다. 필드 절연막(110)은 예를 들어, 산화막일 수 있다.
노멀 게이트 구조체(151)는 도시된 것과 같이 제1 내지 제3 핀(F1~F3) 상에 제1 방향(X1)으로 서로 이격되어 배치될 수 있다. 이러한 노멀 게이트 구조체(151)는 제1 내지 제3 핀(F1~F3)과 교차할 수 있다. 즉, 노멀 게이트 구조체(151)는 제1 내지 제3 핀(F1~F3) 상에서 제2 방향(Y1)으로 연장되어 형성될 수 있다.
비록 도 1 에서는 노멀 게이트 구조체(151)가 제2 방향(Y1)으로 연장되는 것으로 도시되어 있으나 본 발명이 이에 제한되는 것은 아니며, 노멀 게이트 구조체(151)는 제1 내지 제3 핀(F1~F3)과 예각 또는 둔각을 이루면서 제1 내지 제3 핀(F1~F3)과 교차할 수도 있다.
노멀 게이트 구조체(151)는, 게이트 절연막(153)과 노멀 게이트 전극(155)을 포함할 수 있다.
게이트 절연막(153)은, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(153)은 HfO2, ZrO2, LaO, Al2O3 또는 Ta2O5 등을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이러한 게이트 절연막(153)은, 도 2에 도시된 것과 같이, 제1 내지 제3 핀(F1-F3)의 상면 및 노멀 게이트 전극(155)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다. 또한, 게이트 절연막(153)은 도 4에 도시된 것과 같이, 제1 내지 제3 핀(F1~F3)의 상면과 측면을 따라 제2 방향(Y1)으로 연장될 수 있다.
노멀 게이트 전극(155)은 제1 및 제2 금속층(MG1, MG2)을 포함할 수 있다. 도시된 것과 같이, 노멀 게이트 전극(155)은 2층 이상의 제1 및 제2 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 할 수 있다.
제1 금속층(MG1)은 도 2에 도시된 것과 같이, 게이트 절연막(153)의 상면 및 제2 금속층(MG2)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다. 또한, 제1 금송층(MG1)은 도 4에 도시된 것과 같이, 필드 절연막(110) 상면, 제1 내지 제3 핀(F1~F3)의 상면과 측벽의 상부를 따라 제2 방향(Y1)으로 컨포말하게 연장되어 형성될 수 있다.
제1 금속층(MG1)은 예를 들어, TiN, TaN, TiC, TiAlC 및 TaC 중 적어도 하나를 포함할 수 있다. 제2 금속층(MG2)은 예를 들어, W 또는 Al을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 노멀 게이트 전극(155)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 노멀 게이트 전극(155)은 예를 들어, 게이트 리플레이스먼트(gate replacement) 공정을 통해서 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
노멀 게이트 구조체(151) 상에는 게이트 캡핑막(157)이 형성될 수 있다.
노멀 스페이서(115)는 노멀 게이트 구조체(151)의 측면에 형성될 수 있다. 비록 도면에서는 바(bar) 형태의 스페이서를 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 노멀 스페이서(115)의 형태는 얼마든지 변형될 수 있다.
본 실시예에서, 노멀 스페이서(115)는 예를 들어, 질화막을 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 노멀 스페이서(115)를 구성하는 물질은 얼마든지 변형될 수 있다. 예를 들어, 본 발명의 몇몇 실시예에서, 노멀 스페이서(115)는 예를 들어, 산화막, 또는 산질화막 중 어느 하나를 포함할 수도 있다.
소오스/드레인 영역(123)은 노멀 게이트 구조체(151)의 양 측에 배치될 수 있다. 이러한 소오스/드레인 영역(123)은 제1 내지 제3 핀(F1~F3) 내에 배치될 수 있다. 즉, 소오스/드레인 영역(123)은 제1 내지 제3 핀(F1~F3)이 일부 식각된 영역에 형성될 수 있다.
도 1에서는 소오스/드레인 영역(123)이 제2 방향(Y1)으로 서로 접하는 것으로 도시되어 있으나, 본 발명이 이에 제한되는 것은 아니며, 소오스/드레인 영역(123)은 제2 방향(Y1)으로 서로 이격될 수 있다.
본 발명의 몇몇 실시예에서, 소오스/드레인 영역(123)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 이에 따라, 소오스/드레인 영역(123)의 상면은 제1 내지 제3 핀(F1∼F3)의 상면보다 높을 수 있다.
반도체 장치(1)가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 노멀 구조체(151) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
한편, 반도체 장치(1)가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 기판(101)과 동일 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si일 때, 소오스/드레인 영역(123)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)일 수 있다. 인장 스트레스 물질은 노멀 구조체(151) 하부의 제1 내지 제3 핀(F1~F3), 즉 채널 영역에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다.
본 발명의 몇몇 실시예에서, 이러한 소오스/드레인 영역(123)은 에피택셜 성장(epitaxial growth)을 통해 형성할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
소오스/드레인 영역(123) 상에는 실리사이드막(161)이 형성될 수 있다. 실리사이드막(161)은 소오스/드레인 영역(123)의 상면을 따라 형성될 수 있다. 실리사이드막(161)은 소오스/드레인 영역(123)이 컨택(163)과 접할 때의 면 저항, 접촉 저항 등을 감소시키는 역할을 할 수 있으며, 도전 물질, 예를 들어, Pt, Ni, Co 등을 포함할 수 있다.
실리사이드막(161) 상에는 컨택(163)이 형성될 수 있다. 컨택(163)은 도전 물질로 형성될 수 있으며, 예를 들어, W, Al Cu 등을 포함할 수 있으나, 이에 제한되는 것은 아니다
제1 층간 절연막(131)과 제2 층간 절연막(132)은 필드 절연막(110) 상에 순차적으로 형성될 수 있다. 제1 층간 절연막(131)은 실리사이드막(161)과 노멀 스페이서(115)의 측면을 덮고, 컨택(163)의 측면 일부를 덮을 수 있다. 제2 층간 절연막(131)은 컨택(163)의 나머지 측면을 덮을 수 있다.
도 2에 도시된 것처럼, 제1 층간 절연막(131)의 상면은, 노멀 게이트 구조체(151)의 상면과 동일 평면에 위치할 수 있다. 이렇게 제1 층간 절연막(131)의 상면이 노멀 게이트 구조체(151)의 상면과 동일 평면에 위치하는 것은, 평탄화 공정(예를 들어, CMP 공정)에 의해 제1 층간 절연막(131)의 상면과 노멀 게이트 구조체(151)의 상면이 같이 식각되었기 때문일 수 있다.
제2 층간 절연막(183)은 노멀 게이트 구조체(151)를 덮도록 형성될 수 있다.
본 실시예에서, 제1 층간 절연막(131) 및 제2 층간 절연막(132)은 산화막을 포함할 수 있다. 하지만 본 발명이 이에 제한되는 것은 아니며, 필요에 따라 제1 층간 절연막(131)과 제2 층간 절연막(132)은 질화막 또는 산질화막을 포함하도록 변형될 수도 있다.
전술한 노멀 게이트 구조체(151)와 소오스/드레인 영역(123)은 트랜지스터로 동작할 수 있다. 즉, 도 1 및 도 2에서, 제1 내지 제3 핀(F1~F3) 상에는 제1 방향(X1)으로 이격된 두 개의 트랜지스터가 정의될 수 있다.
이처럼 제1 방향(X1)으로 이격된 두 개의 트랜지스터 사이에는 제1 소자 분리막(142)이 형성될 수 있다. 구체적으로, 제1 소자 분리막(142)은 제1 방향(X1)으로 이격된 두 개의 트랜지스터 사이에 배치된 제1 내지 제3 핀(F1~F3) 내에, 제2 방향(Y1)으로 연장되어 형성될 수 있다.
이러한 제1 소자 분리막(142)의 하면은 소오스/드레인 영역(123)의 하면보다 깊게 형성될 수 있다. 이에 따라, 제1 소자 분리막(142)은 제1 방향(X1)으로 이격된 두 개의 트랜지스터를 서로 분리시킬 수 있다.
이러한 제1 소자 분리막(142)은 예를 들어, 질화막을 포함할 수 있다.
제1 소자 분리막(142)의 측면에는 이너(inner) 스페이서(119)가 형성될 수 있다. 이러한 이너 스페이서(119)는 제1 소자 분리막(142)이 형성되는 과정에서, 인접한 소오스/드레인 영역(123)의 손상을 막는 역할을 할 수 있다.
본 실시예에서, 이러한 이너 스페이서(119)는 예를 들어, 산화막을 포함할 수 있다.
이너 스페이서(119)의 측면에는 더미 스페이서(117)가 형성될 수 있다. 이러한 더미 스페이서(117)는 상대적으로 큰 폭(W12)을 갖는 하부 영역과, 상대적으로 작은 폭(W11)을 갖는 상부 영역을 포함할 수 있다. 즉, 본 실시예에서, 더미 스페이서(117)은 단차진 형상(stepped wise)으로 형성될 수 있다.
본 실시예에서, 더미 스페이서(117)의 상면 높이는 노멀 스페이서(115)의 상면 높이보다 낮을 수 있다. 구체적으로, 더미 스페이서(117)의 상부 영역의 상면 높이는 노멀 스페이서(115)의 상면 높이보다 낮을 수 있다. 그리고, 더미 스페이서(117)의 상면 높이는 게이트 캡핑막(157)의 상면 높이보다 낮을 수 있다.
또한, 본 실시예에서, 더미 스페이서(117)의 상면 높이는 이너 스페이서(119)의 상면 높이보다 높을 수 있다. 구체적으로, 더미 스페이서(117)의 상부 영역의 상면 높이는 이너 스페이서(119)의 상면 높이보다 높을 수 있다.
본 실시예에서, 이러한 더미 스페이서(117)는 예를 들어, 질화막을 포함할 수 있다.
제1 소자 분리막(142) 상에는 제2 소자 분리막(144)이 형성될 수 있다. 이러한 제2 소자 분리막(144) 역시 제2 방향(Y1)으로 연장되어 형성되어 제1 방향(X1)으로 이격된 두 개의 트랜지스터를 서로 분리시킬 수 있다.
제2 소자 분리막(144)은 상대적으로 작은 폭(W2)을 갖는 하부 영역과, 상대적으로 큰 폭(W1)을 갖는 상부 영역을 포함할 수 있다. 도시된 것과 같이, 제1 소자 분리막(144)의 상부 영역은 더미 스페이서(117)의 상면 상에 형성될 수 있고, 제1 소자 분리막(144)의 하부 영역은 더미 스페이서(117)의 측면 및 이너 스페이서(119)의 상면 상에 형성될 수 있다.
이러한 제2 소자 분리막(144)의 폭(W1, W2)은 제1 소자 분리막(142)의 폭(W3)보다 클 수 있다.
구체적으로, 더미 스페이서(117)의 측면과 이너 스페이서(119)의 상면 상에 형성된 제2 소자 분리막(144)의 하부 영역의 폭(W2)은, 이너 스페이서(119)의 측면에 배치된 제1 소자 분리막(142)의 폭(W3)보다 크고, 더미 스페이서(117)의 상면 상에 형성된 제2 소자 분리막(144)의 상부 영역의 폭(W1)은, 제2 소자 분리막(144)의 하부 영역의 폭(W2) 보다 클 수 있다.
이러한 제1 및 제2 소자 분리막(142, 144)의 형상으로 인해, 제1 및 제2 소자 분리막(142, 144) 형성 시, 갭 필(gap fill) 특성이 향상될 수 있다.
본 실시예에서, 이러한 제2 소자 분리막(144)은 예를 들어, 산화막을 포함할 수 있다.
제2 소자 분리막(144) 상에는 보호막(148)이 형성될 수 있다. 이러한 보호막(148)은 본 실시예에 따른 반도체 장치(1)의 제조 공정에서, 그 하부에 배치된 절연막을 보호하는 역할을 할 수 있다. 이에 관한 보다 구체적인 설명은 후술하도록 한다.
본 실시예에서, 이러한 보호막(148)은 예를 들어, 질화막을 포함할 수 있다.
이처럼, 본 실시예에 따른 반도체 장치(1)에서는, 제1 방향(X1)으로 서로 이격된 두 개의 트랜지스터를 분리시키기 위해, 그 사이에 배치된 제1 내지 제3 핀(F1~F3) 내에 제1 및 제2 소자 분리막(142, 144)을 형성하되, 제1 및 제2 소자 분리막(142, 144)의 폭(W1~W3)이 서로 다르다. 이에 따라, 제1 및 제2 소자 분리막(142, 144) 형성 시, 갭 필 특성이 향상될 수 있어, 장치의 신뢰성이 향상될 수 있다.
또한, 본 실시예에 따른 반도체 장치(1)에서는, 이너 스페이서(119)를 형성함으로써, 제1 및 제2 소자 분리막(142, 144) 형성 시, 인접한 소오스/드레인 영역(123)이 손상되지 않는다. 이에 따라 장치의 신뢰성이 향상될 수 있다.
또한, 실시예에 따른 반도체 장치(1)에서는, 제1 및 제2 소자 분리막(142, 144) 상에 보호막(148)을 형성함으로써, 제조 공정에서 그 하부에 배치된 절연막이 손상되지 않는다. 이에 따라 장치의 신뢰성이 향상될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명하도록 한다.
도 6을 참조하면, 반도체 장치(2)의 제1 소자 분리막(145a, 145b)은 산화막(145a)과 질화막(145b)을 포함할 수 있다.
산화막(145a)은 도시된 것과 같이 질화막(145b)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다. 질화막(145b)은 산화막(145a)에 의해 형성된 공간을 채울 수 있다. 이러한 제1 소자 분리막(145a, 145b)은 갭 필 특성을 향상시킬 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 7을 참조하면, 반도체 장치(3)의 제1 소자 분리막(146a, 146b)은 질화막(146a)과 산화막(146b)을 포함할 수 있다.
질화막(146a)은 도시된 것과 같이 산화막(146b)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다. 산화막(146b)은 질화막(146a)에 의해 형성된 공간을 채울 수 있다. 이러한 제1 소자 분리막(146a, 146b)은 갭 필 특성을 향상시킬 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 8을 참조하면, 반도체 장치(4)의 제1 소자 분리막(147a, 147b)은 산화막(147a)과 질화막(147b)을 포함할 수 있다.
산화막(147a)은 도시된 것과 같이 질화막(147b)의 측면을 따라 상부로 연장된 형상으로 형성될 수 있다. 질화막(147b)은 산화막(147a)에 의해 형성된 공간을 채울 수 있다.
제2 소자 분리막(144a)은 상부 영역과 중간 영역과 하부 영역을 포함할 수 있다. 상부 영역의 폭(W1)은 중간 영역의 폭(W2) 보다 크고, 중간 영역의 폭(W2)은 하부 영역의 폭(W4) 보다 클 수 있다. 도시된 것과 같이, 제2 소자 분리막(144a)의 하부 영역은 질화막(147b)의 측면에 형성될 수 있다. 이러한 제1 소자 분리막(147a, 147b) 및 제2 소자 분리막(144a)은 갭 필 특성을 향상시킬 수 있다.
도 9은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 9를 참조하면, 반도체 장치(5)의 제1 소자 분리막(149)은 앞서 설명한 실시예와 달리 산화막을 포함할 수 있다. 즉, 본 실시예에서, 제1 소자 분리막(149)과 제2 소자 분리막(144)은 서로 동일한 물질을 포함할 수 있다. 이 경우, 제1 소자 분리막(149)와 제2 소자 분리막(144)은 도시된 것과 같이 서로 분리되어 형성될 수도 있으나, 일체(one body)로 형성될 수도 있다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 10을 참조하면, 반도체 장치(6)의 제2 소자 분리막(144)은 에어갭(150a)을 포함할 수 있다. 이러한 에어갭(150a)은 스텝 커버리지(step coverage)가 불량한 방법을 이용하여 제2 소자 분리막(144)을 형성함으로써 형성될 수 있다.
이렇게 제2 소자 분리막(144)이 에어갭(150a)을 포함하게 되면, 소자 분리 특성이 향상될 수 있다.
한편, 도 10에서는, 제2 소자 분리막(144)이 에어갭(150a)을 포함하는 것만을 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 에어갭(150a)은 제1 소자 분리막(150) 내에 형성될 수도 있다.
또한, 본 발명의 또 다른 몇몇 실시예에서, 에어갭(150a)은 도시된 것과 달리, 제1 및 제2 소자 분리막(150, 144) 내에 형성될 수도 있다.
도 11a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 11a를 참조하면, 반도체 장치(7)는 제1 영역(I)과 제2 영역(II) 포함할 수 있다. 제1 영역(I)은 예를 들어, PMOS 영역일 수 있다. 다시 말해, 제1 영역(I)에는 제1 방향(X1)으로 이격된 PMOS 트랜지스터가 형성될 수 있다.
제1 영역(I)에 형성된 제1 소자 분리막(142a)은 예를 들어, 인장 스트레스 물질을 포함할 수 있다. 이렇게 제1 소자 분리막(142a)이 인장 스트레스 물질을 포함함에 따라, 제1 소자 분리막(142a)에 인접하여 형성된 PMOS 트랜지스터의 채널에는 압축 스트레스가 인가될 수 있다. 이에 따라, PMOS 트랜지스터의 특성이 향상될 수 있다.
제2 영역(II)은 예를 들어, NMOS 영역일 수 있다. 다시 말해, 제2 영역(II)에는 제1 방향(X1)으로 이격된 NMOS 트랜지스터가 형성될 수 있다.
제2 영역(II)에 형성된 제1 소자 분리막(142b)은 예를 들어, 압축 스트레스 물질을 포함할 수 있다. 이렇게 제1 소자 분리막(142b)이 압축 스트레스 물질을 포함함에 따라, 제1 소자 분리막(142b)에 인접하여 형성된 NMOS 트랜지스터의 채널에는 인장 스트레스가 인가될 수 있다. 이에 따라, NMOS 트랜지스터의 특성이 향상될 수 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)에 형성된 제1 소자 분리막(142a)은 예를 들어, 상대적으로 격자 구조가 큰 실리콘 질화막을 포함하고, 제2 영역(II)에 형성된 제2 소자 분리막(142b)은 예를 들어, 상대적으로 격자 구조가 작은 실리콘 질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
도 11b는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 11b를 참조하면, 반도체 장치(8)의 제1 영역(I)에 형성된 제2 소자 분리막(144) 내에는 에어 갭(150a)이 존재하지 않으나, 제2 영역(II)에 형성된 제2 소자 분리막(144) 내에는 에어 갭(150a)이 존재할 수 있다.
다시 말해, 본 실시예에서는 제1 영역(I)과 제2 영역(II) 중 어느 한 영역의 제2 소자 분리막(144) 내에 에어 갭(150a)이 형성되고, 제1 영역(I)과 제2 영역(II) 중 나머지 한 영역의 제2 소자 분리막(144) 내에 에어 갭(150a)이 미형성될 수 있다.
본 발명의 몇몇 실시예에서, 제1 영역(I)은 예를 들어, PMOS 영역일 수 있다. 다시 말해, 제1 영역(I)에는 제1 방향(X1)으로 이격된 PMOS 트랜지스터가 형성될 수 있다. 또한, 제2 영역(II)은 예를 들어, NMOS 영역일 수 있다. 다시 말해, 제2 영역(II)에는 제1 방향(X1)으로 이격된 NMOS 트랜지스터가 형성될 수 있다.
도 12a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 레이아웃도이다. 도 12b는 도 12a의 D-D, E-E, F-F 선을 따라 절단한 단면도들이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
설명의 편의를 위하여, 도 12a에서는, 도 1 내지 도 5를 통해 앞서 설명한 반도체 장치(1)의 제1 내지 제3 핀(F1~F3), 노멀 스페이서(115), 더미 스페이서(117), 및 이너 스페이서(119) 만을 도시하였다.
도 12a 및 도 12b를 참조하면, 기판(101)에는 제1 영역(Ⅰ)과 제2 영역(Ⅱ)이 정의될 수 있다.
본 실시예에서, 제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다. 제1 영역(I)과 제2 영역(II)이 연결된 영역일 경우, 제1 내지 제3 핀(F1~F3)이 연장되어 제11 내지 제31 핀(F11~F31)이 될 수 있다. 다시 말해, 제1 내지 제3 핀(F1~F3)과 제11 내지 제31 핀(F11~F31)은 일체(one body)로 형성될 수 있다.
제1 내지 제3 핀(F1~F3)은 기판(101)으로부터 돌출된 형상으로 제1 방향(X1)으로 연장될 수 있다. 제1 내지 제3 핀(F1~F3) 내에는 각각 제1 리세스(141b)가 형성될 수 있다. 제1 리세스(141b)는 제2 방향(Y1)으로 연장될 수 있다. 비록 도면에서 상세하게 도시하지는 않았으나, 제1 리세스(141b) 내에는 앞서 설명한 제1 절연막(도 2의 142)이 형성될 수 있다.
제1 리세스(141b) 상에는 제2 방향(Y1)으로 연장되는 더미 스페이서(117)와 이너 스페이서(119)가 배치될 수 있다.
노말 스페이서(115)는 더미 스페이서(117)와 이너 스페이서(119)의 양 측에 제2 방향(Y2)으로 연장되어 배치될 수 있다. 비록 도면에서 상세하게 도시하지는 않았으나, 노말 스페이서(115) 사이에는 노멀 게이트 구조체(도 2의 151)가 형성될 수 있다.
제2 영역(Ⅱ)에는, 제11 내지 제32 핀(F11, F12, F21, F22, F31, F32)이 기판(101)으로부터 돌출된 형상으로 형성될 수 있다. 제11 및 제12 핀(F11, F12)은 제1 방향(X1)으로 정렬되어 연장되고, 제11 및 제12 핀(F11, F12)은 제2 리세스(241b)에 의해 서로 이격될 수 있다.
제21 및 제22 핀(F21, F22)은 제1 방향(X1)으로 정렬되어 연장되고, 제21 및 제22 핀(F21, F22)은 제2 리세스(241b)에 의해 서로 이격될 수 있다.
제31 및 제32 핀(F31, F32)은 제1 방향(X1)으로 정렬되어 연장되고, 제31 및 제32 핀(F31, F32)은 제2 리세스(241b)에 의해 서로 이격될 수 있다.
제11, 제21 및 제31 핀(F11, F21, F31)은 제2 방향(Y1)으로 서로 이격되고, 제12, 제22 및 제32 핀(F12, F22, F32)은 제2 방향(Y1)으로 서로 이격될 수 있다.
제2 리세스(241b)는 제2 방향(Y1)으로 연장될 수 있으며, 비록 도면에 상세하게 도시하지는 않았으나, 제2 리세스(241b) 내에는 절연막이 형성될 수 있다. 이렇게 제2 리세스(241b) 내에 형성된 절연막은 예를 들어, DTI(Deep Trench Isolation)일 수 있다.
제1 리세스(141b)의 높이(L1)는 제2 리세스(241b)의 높이(L2)보다 작고, 제1 리세스(141b)의 폭(W11)은 제2 리세스(241b)의 폭(W12)보다 좁을 수 있다.
제1 핀(F1)과 제2 핀(F2) 사이 및 제2 핀(F2)과 제3 핀(F3) 사이에는 제3 리세스(242b)가 제1 방향(X1)으로 연장되어 형성될 수 있다. 또한, 제11 핀(F11)과 제21 핀(F21) 사이 및 제21 핀(F21)과 제31 핀(F31) 사이에도 제3 리세스(242b)가 제1 방향(X1)으로 연장되어 형성될 수 있다. 또한, 제12 핀(F12)과 제22 핀(F22) 사이 및 제22 핀(F22)과 제32 핀(F32) 사이에도 제3 리세스(242b)가 제1 방향(X1)으로 연장되어 형성될 수 있다.
비록 도면에 상세하게 도시하지는 않았으나, 제3 리세스(242b) 내에는 절연막이 형성될 수 있다. 이렇게 제3 리세스(242b) 내에 형성된 절연막은 예를 들어, STI(Shallow Trench Isolation)일 수 있다.
제3 리세스(242b)의 높이(L3)는 제1 리세스(141b)의 높이(L1)보다 크고, 제2 리세스(241b)의 높이(L2)보다 작을 수 있다. 제2 리세스(241b)는 기판(101)의 일부를 식각하여 형성될 수 있다. 제3 리세스(242b)의 폭(W13)은 제1 리세스(141b)의 폭(W11)보다 크고, 제2 리세스(241b)의 폭(W12)보다 작을 수 있다.
제1 리세스(141b)의 높이(L1), 재3 리세스(242b)의 높이(L3) 및 제2 리세스(241b)의 높이(L2) 중에서, 제1 리세스(141b)의 높이(L1)가 가장 작고, 제2 리세스(241b)의 높이(L2)가 가장 클 수 있다.
제1 영역(Ⅰ)과 제2 영역(Ⅱ)은 반도체 장치의 배열, 동작 등에 따라 구분될 수 있다. 예를 들어, 제1 영역(Ⅰ)은 메모리 영역이고 제2 영역(Ⅱ)은 코어/페리 영역일 수 있다.
또는 제1 영역(Ⅰ)은 SRAM 영역이고, 제2 영역(Ⅱ)은 로직 영역일 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니며, 제2 영역(Ⅱ)은 로직 영역이고, 제1 영역(Ⅰ)은 다른 메모리가 형성되는 영역(예를 들어, DRAM, MRAM, RRAM, PRAM 등)일 수 있다.
도 12c는 본 발명의 또 다른 실시예에 따른 반도체 장치의 단면도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.
도 12c를 참조하면, 본 실시예에 따른 반도체 장치(10)에서는 제2 소자 분리막(144) 상에 보호막(도 2의 148)이 미형성될 수 있다. 구체적으로, 보호막(도 2의 148)은 게이트 교환 공정을 통해, 노멀 게이트 구조체(151)가 형성되는 과정에서 제거될 수 있다.
본 실시예에서, 게이트 캡핑막(157)의 상면과, 제2 소자 분리막(144)의 상면과, 노멀 스페이서(115)의 상면은 동일 평면 상에 배치될 수 있다. 다시 말해, 게이트 캡핑막(157)의 상면 높이와, 제2 소자 분리막(144)의 상면 높이와, 노멀 스페이서(115)의 상면 높이는 실질적으로 동일할 수있다.
도 13a는 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 회로도이다. 도 13b은 도 13a에 도시된 반도체 장치의 레이아웃도이다.
이하에서도 앞서 설명한 실시예들과 중복된 설명은 생략하고 차이점을 위주로 설명하도록 한다.
먼저, 도 13a를 참조하면, 반도체 장치는, 전원 노드(VCC)와 접지 노드(VSS) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BLb)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함할 수 있다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PFET 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NFET 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결될 수 있다.
여기서, 도 13a 및 도 13b을 참조하면, 서로 이격된 제1 액티브 핀(210), 제2 액티브 핀(220), 제3 액티브 핀(230), 제4 액티브 핀(240)은 일 방향(예를 들어, 도 21의 상하방향)으로 길게 연장되도록 형성될 수 있다. 여기서, 제2 액티브 핀(220), 제3 액티브 핀(230)은 제1 액티브 핀(210), 제4 액티브 핀(240)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(251), 제2 게이트 전극(252), 제3 게이트 전극(253), 제4 게이트 전극(254)은 타 방향(예를 들어, 도 21의 좌우 방향)으로 길게 연장되고, 제1 게이트 전극(251) 내지 제4 게이트 전극(254)은 제1 액티브 핀(210) 내지 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
구체적으로, 제1 게이트 전극(251)은 제1 액티브 핀(210)과 제2 액티브 핀(220)을 완전히 교차하고, 제3 액티브 핀(230)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(253)은 제4 액티브 핀(240)과 제3 액티브 핀(230)을 완전히 교차하고, 제2 액티브 핀(220)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(252), 제4 게이트 전극(254)은 각각 제1 액티브 핀(210), 제4 액티브 핀(240)을 교차하도록 형성될 수 있다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(251)과 제2 액티브 핀(220)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(251)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(252)과 제1 액티브 핀(210)이 교차되는 영역 주변에 정의될 수 있다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(253)과 제3 액티브 핀(230)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(253)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(254)과 제4 액티브 핀(240)이 교차되는 영역 주변에 정의될 수 있다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(251~254)과, 제1 내지 제4 액티브 핀(210, 220, 230, 240)이 교차되는 영역의 양측에는 소오스 및 드레인이 형성될 수 있으며, 다수의 컨택(250)이 형성될 수 있다.
뿐만 아니라, 제1 공유 컨택(shared contact)(261)은 제2 액티브 핀(220), 제3 게이트 라인(253)과, 배선(271)을 동시에 연결할 수 있다. 제2 공유 컨택(262)은 제3 액티브 핀(230), 제1 게이트 라인(251)과, 배선(272)을 동시에 연결할 수 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 도시된 반도체 장치에 적용될 수 있다.
예를 들어, 제1 패스 트랜지스터(PS1)와 제1 풀다운 트랜지스터(PD1)를 소자 분리시키거나, 제2 패스 트랜지스터(PS2)와 제2 풀 다운 트랜지스터(PD2)를 소자 분리시키기 위한 구성으로, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나가 채용될 수 있다.
또한, 제1 및 제2 풀업 트랜지스터(PU1, PU2)와 제1 및 제2 풀다운 트랜지스터(PD1, PD2)를 형성하기 위한 구성으로, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치가 채용될 수 있다.
도 14는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 14를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 이 때 이러한 동작 메모리로서, 예를 들어, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치가 채용될 수 있다. 또한, 앞서 설명한 본 발명의 실시예에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 16 내지 도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 16은 태블릿 PC(1200)을 도시한 도면이고, 도 17은 노트북(1300)을 도시한 도면이며, 도 18은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
도 19 내지 도 28은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저 도 19를 참조하면, 기판(101) 상에 핀(F2)을 형성한다. 핀(F2)은 제1 방향(도 1의 X1)으로 연장되며, 기판(101)으로부터 돌출되도록 형성될 수 있다. 이러한 핀(F2)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 이러한 핀(F2)은 예를 들어, Si 또는 SiGe 등을 포함할 수 있다.
이어서, 핀(F2) 상에 제2 방향(도 1의 Y1)으로 연장되는 더미 게이트 전극(171)를 형성한다. 더미 게이트 전극(171)는 제1 방향(도 1의 X1)으로 서로 이격될 수 있다.
더미 게이트 전극(171)은 예를 들어, 실리콘을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 더미 게이트 전극(171) 상에 하드 마스크막(172)을 형성한다. 하드 마스크막(172)은 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 하드 마스크막(172)은 예를 들어, 실리콘 질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 더미 게이트 전극(171)의 양 측벽에 노멀 스페이서(115)를 형성한다. 노멀 스페이서(115)가 형성되는 과정에서, 하드 마스크막(172)의 상면이 노출될 수 있다. 노멀 스페이서(115)는 예를 들어, 질화막을 포함할 수 있다. 구체적으로, 노멀 스페이서(115)는 예를 들어, 실리콘 질화막을 포함할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이어서, 핀(F2)을 식각한다. 구체적으로, 노멀 스페이서(115)와 하드 마스크막(172)에 의해 노출된 핀(F2)의 상면을 식각한다.
이어서, 식각된 핀(F2)의 상면에 소오스/드레인 영역(123)을 형성한다. 소오스/드레인 영역(123)은 상승된(elevated) 소오스/드레인 영역일 수 있다. 따라서, 소오스/드레인 영역(123)의 상면은 핀(F2)의 상면보다 높을 수 있다.
반도체 장치가 PMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다.
이와 달리, 반도체 장치가 NMOS 트랜지스터인 경우, 소오스/드레인 영역(123)은 기판(101)과 동일한 물질 또는, 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 기판(101)이 Si일 때, 소오스/드레인 영역(123)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC, SiP)을 포함할 수 있다.
이러한 소오스/드레인 영역(123)은 예를 들어, 에피택셜 성장 공정을 통해 형성할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 소오스/드레인 영역(123)은 이온 주입 또는 불순물 확산 공정을 통해 형성될 수도 있다.
이어서, 소오스/드레인 영역(123)을 덮는 제3 층간 절연막(130)을 형성한다. 제3 층간 절연막(130)은 노멀 스페이서(115)의 측벽을 덮을 수 있으며, 하드 마스크막(172)의 상면은 노출시킬 수 있다. 제3 층간 절연막(130)은 예를 들어, 산화막을 포함할 수 있다.
이어서, 복수의 더미 게이트 전극(171) 중 일부를 노출시키는 마스크(181)를 형성한다. 이 때, 마스크(181)는 도시된 것과 같이, 복수의 노멀 스페이서(115)와 하드 마스크막(172) 중 일부 노멀 스페이서(115)의 상면과 일부 하드 마스크막(172)의 상면을 함께 노출시킬 수 있다. 마스크(181)는 예를 들어, 산화막을 포함할 수 있다.
다음 도 20을 참조하면, 그 상면이 노출된 하드 마스크막(172)을 예를 들어, 에치백(etch back) 공정을 통해 제거한다. 이 때, 하드 마스크막(172)과 노멀 스페이서(115)가 서로 동일한 질화막으로 이루어질 경우, 그 상면이 노출된 하드 마스크막(172)을 제거할 시, 그 상면이 노출된 노멀 스페이서(115)의 상부 일부가 동시에 제거될 수 있다. 또한, 도시된 것과 같이, 그 상면이 노출된 제3 층간 절연막(130)의 일부도 같이 제거될 수 있다.
다음 도 21을 참조하면, 그 상면이 노출된 더미 게이트 전극(171)을 제거한다. 이에 따라, 핀(F2)의 상면 일부가 노출될 수 있다.
이어서, 예를 들어, 원자층 증착(ALD; Atomic Layer Depostion) 등의 방법을 이용하여, 기판(101) 상에 산화막(173)을 형성한다. 이렇게 형성된 산화막(173)은 노출된 핀(F2)의 상면과, 상부 일부가 식각된 노멀 스페이서(115)의 상면 및 측면을 덮을 수 있다.
다음 도 22를 참조하면, 산화막(173)을 이방성 식각한다. 이에 따라, 핀(F2)의 상면과 상부 일부가 식각된 노멀 스페이서(115)의 상면 일부가 노출될 수 있다.
다음 도 23을 참조하면, 반도체 물질, 산화막, 및 질화막을 미리 정한 선택비로 식각할 수 있는 에천트(echant)를 사용하여, 핀(F2), 산화막(173), 상부 일부가 식각된 노멀 스페이서(115)를 식각한다.
이에 따라, 핀(F2)이 식각되어 트렌치(175)가 형성되고, 산화막(173)의 상부 일부가 식각되어 이너 스페이서(119)가 형성되고, 상부 일부가 식각된 노멀 스페이서(115)의 상부 일부가 식각되어 더미 스페이서(117)가 형성된다. 이 과정에서, 마스크(181)도 함께 제거될 수 있다.
본 실시예에서는, 이러한 이너 스페이서(119)의 존재로 인해, 핀(F2) 내에 형성되는 트렌치(175)가 인접한 소오스/드레인 영역(123)으로부터 이격되어 형성된다. 따라서, 트렌치(175) 형성 과정에서 인접한 소오스/드레인 영역(123)이 손상되지 않는다.
다음 도 24를 참조하면, 트렌치(도 23의 175)를 채우는 질화막(176)을 예를 들어, ALD 등의 방법을 이용하여 형성한다. 이어서, 도 25를 참조하면, 질화막(176)을 식각하여 제1 소자 분리막(142)을 형성한다. 그리고, 제1 소자 분리막(142) 상에 예를 들어, 산화막으로 이루어지고, 노멀 스페이서(115)와 동일한 높이를 갖는 제2 소자 분리막(144)을 형성한다.
본 실시예에서는, 이와 같이 서로 다른 폭을 갖는 제1 및 제2 소자 분리막(142, 144)이 순차적으로 형성되므로, 소자 분리막의 갭 필 특성이 향상될 수 있다.
다음 도 26을 참조하면, 노출된 하드 마스크막(172)을 제거한다. 그리고 이어서, 제3 층간 절연막(130)과 제2 소자 분리막(144)을 평탄화한다.
다음 도 27을 참조하면, 제3 층간 절연막(130)과 제2 소자 분리막(144)을 식각하여, 제3 층간 절연막(130)과 제2 소자 분리막(144)의 상면 높이를 노멀 스페이서(115) 및 더미 게이트 전극(171)의 상면 높이보다 낮도록 형성한다. 그리고, 제3 층간 절연막(130), 노멀 스페이서(115), 더미 게이트 전극(171), 및 제2 소자 분리막(144) 상에 보호막(148)을 형성한다.
본 발명의 몇몇 실시예에서, 보호막(148)은 예를 들어, 질화막을 포함할 수 있다.
다음 도 28을 참조하면, 보호막(148)을 평탄화한다. 이에 따라, 더미 게이트 전극(171)의 상면이 노출될 수 있다.
이후, 노출된 더미 게이트 전극(171)을 노멀 게이트 구조체(도 2의 151)로 교환(replace)하고, 노멀 게이트 구조체(도 2의 151) 상에 게이트 캡핑막(도 2의 157)을 형성한 후, 노멀 게이트 구조체(도 2의 151)의 양측에 실리사이드막(161) 및 컨택(163)을 형성하면 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치를 제조할 수 있다.
보호막(148)은 노출된 더미 게이트 전극(171)을 노멀 게이트 구조체(도 2의 151)로 교환하는 과정에서, 그 하부에 배치된 산화막(예를 들어, 제3 층간 절연막(130) 또는 제2 소자 분리막(144) 등)을 보호하는 역할을 할 수 있다.
한편, 앞서 도 25를 참조하여 설명한 제2 소자 분리막(144) 형성 공정에서, 스텝 커버리지가 불량한 방법을 통해, 제2 소자 분리막(144)을 형성할 경우, 도 29에 도시된 것과 같이, 제2 소자 분리막(144) 내에 에어 갭(150a)이 형성될 수 있다. 이렇게 제2 소자 분리막(144) 내에 형성된 에어 갭(150a)은 소자 분리 특성을 향상시킬 수 있다.
또한, 앞서 도 28을 참조하여 설명한 보호막(148) 평탄화 공정에서, 보호막(148)이 완전히 제거될 경우, 도 30에 도시된 것과 같이, 제2 소자 분리막(144)의 상면이 완전히 노출될 수 있다. 이에 따라 도 12c에 도시된 반도체 장치(10)를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
F1~F3: 핀
142, 144: 소자분리막
148: 보호막

Claims (20)

  1. 기판 상에 형성되고 제1 방향으로 연장된 핀;
    상기 핀 상에 상기 제1 방향으로 이격되어 형성된 제1 및 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터 사이에 배치된 상기 핀 내에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 상기 제1 및 제2 트랜지스터를 분리시키는 제1 소자 분리막; 및
    상기 제1 소자 분리막 상에, 상기 제2 방향으로 연장되어 형성된 제2 소자 분리막을 포함하되,
    상기 제2 소자 분리막은, 제1 영역과 제2 영역을 포함하고,
    상기 제1 영역의 폭은, 상기 제2 영역의 폭과 다른 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 영역은, 상기 제2 영역 상에 배치되고,
    상기 제1 영역의 폭은, 상기 제2 영역의 폭보다 큰 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 소자 분리막의 폭은, 상기 제2 소자 분리막의 폭과 다른 반도체 장치.
  4. 제 3항에 있어서,
    상기 제1 소자 분리막의 폭은, 상기 제2 소자 분리막의 폭보다 작은 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 소자 분리막의 측면에 배치된 이너 스페이서와, 상기 이너 스페이서의 측면에 배치된 더미 스페이서를 더 포함하고,
    상기 이너 스페이서와 상기 더미 스페이서는 서로 다른 물질을 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 더미 스페이서는 제3 영역과 제4 영역을 포함하고,
    상기 제3 영역의 폭은, 상기 제4 영역의 폭과 다른 반도체 장치.
  7. 제 6항에 있어서,
    상기 제3 영역은, 상기 제4 영역 상에 배치되고,
    상기 제3 영역의 폭은, 상기 제4 영역의 폭보다 작은 반도체 장치.
  8. 제 1항에 있어서,
    상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 다른 물질을 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1 소자 분리막은, 질화막을 포함하고,
    상기 제2 소자 분리막은, 산화막을 포함하는 반도체 장치.
  10. 제 8항에 있어서,
    상기 제1 소자 분리막은, 질화막과, 상기 질화막의 측면을 따라 상부로 연장되는 제1 산화막을 포함하고,
    상기 제2 소자 분리막은, 제2 산화막을 포함하는 반도체 장치.
  11. 제 8항에 있어서,
    상기 제1 소자 분리막은, 제1 산화막과, 상기 제1 산화막의 측면을 따라 상부로 연장되는 질화막을 포함하고,
    상기 제2 소자 분리막은, 제2 산화막을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제2 소자 분리막은 제3 영역을 더 포함하고,
    상기 제3 영역의 폭은, 상기 제1 및 제2 영역의 폭과 다른 반도체 장치.
  13. 제 12항에 있어서,
    상기 제3 영역은, 상기 제2 영역 하부에 배치되고,
    상기 제3 영역의 폭은, 상기 제2 영역의 폭보다 작은 반도체 장치.
  14. 제 1항에 있어서,
    상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 동일한 물질을 포함하는 반도체 장치.
  15. 제 1항에 있어서,
    상기 제2 소자 분리막 내에 형성된 에어 갭(air gap)을 더 포함하는 반도체 장치.
  16. 제 1항에 있어서,
    상기 제2 소자 분리막 상에 형성되고, 질화막을 포함하는 보호막을 더 포함하는 반도체 장치.
  17. 기판 상에 형성되고 제1 방향으로 연장된 핀;
    상기 핀 상에 상기 제1 방향으로 이격되어 형성된 제1 및 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터 사이에 배치된 상기 핀 내에, 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 상기 제1 및 제2 트랜지스터를 분리시키는 소자 분리막; 및
    상기 소자 분리막의 적어도 일 측에 배치된 스페이서를 포함하되,
    상기 소자 분리막은,
    상기 스페이서의 측면에 배치된 제1 영역과, 상기 스페이서 상부에 배치된 제2 영역을 포함하고,
    상기 제1 영역의 폭은, 상기 제2 영역의 폭 보다 작은 반도체 장치.
  18. 기판 상에 형성되고 제1 방향으로 연장된 핀;
    상기 핀 상에 형성되고, 제1 노멀 스페이서를 포함하는 제1 트랜지스터;
    상기 핀 상에 상기 제1 트랜지스터로부터 제1 방향으로 이격되어 형성되고, 제2 노멀 스페이서를 포함하는 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터 사이에 배치된 상기 핀 내에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 상기 제1 및 제2 트랜지스터를 분리시키는 소자 분리막; 및
    상기 소자 분리막의 적어도 일 측에 배치된 더미 스페이서를 포함하되,
    상기 더미 스페이서의 상면 높이는 상기 제1 및 제2 노멀 스페이서의 상면 높이보다 낮은 반도체 장치.
  19. 제 18항에 있어서,
    상기 더미 스페이서는, 제1 영역과 상기 제1 영역 하부에 배치된 제2 영역을 포함하고,
    상기 제1 영역의 폭은, 상기 제2 영역의 폭보다 작고,
    상기 제1 영역의 상면 높이는 상기 제1 및 제2 노멀 스페이서의 상면 높이보다 낮은 반도체 장치.
  20. 제1 영역과 제2 영역을 포함하는 기판;
    상기 제1 영역에 형성되고 제1 방향으로 연장된 제1 핀;
    상기 제1 핀 상에 상기 제1 방향으로 이격되어 형성된 제1 및 제2 트랜지스터;
    상기 제1 및 제2 트랜지스터 사이에 배치된 상기 제1 핀 내에 상기 제1 방향과 교차하는 제2 방향으로 연장되어 형성되고, 상기 제1 및 제2 트랜지스터를 분리시키는 제1 소자 분리막; 및
    상기 제2 영역에 형성되고 상기 제1 방향으로 연장된 제2 핀;
    상기 제2 핀 상에 상기 제1 방향으로 이격되어 형성된 제3 및 제4 트랜지스터; 및
    상기 제3 및 제4 트랜지스터 사이에 배치된 상기 제2 핀 내에 상기 제2 방향으로 연장되어 형성되고, 상기 제3 및 제4 트랜지스터를 분리시키는 제2 소자 분리막을 포함하되,
    상기 제1 소자 분리막은, 제1 영역과 제2 영역을 포함하고,
    상기 제1 영역의 폭은, 상기 제2 영역의 폭과 다르고,
    상기 제1 소자 분리막과 상기 제2 소자 분리막은 서로 다른 물질을 포함하는 반도체 장치.
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