KR20160018367A - 다층막을 에칭하는 방법 - Google Patents

다층막을 에칭하는 방법 Download PDF

Info

Publication number
KR20160018367A
KR20160018367A KR1020150106597A KR20150106597A KR20160018367A KR 20160018367 A KR20160018367 A KR 20160018367A KR 1020150106597 A KR1020150106597 A KR 1020150106597A KR 20150106597 A KR20150106597 A KR 20150106597A KR 20160018367 A KR20160018367 A KR 20160018367A
Authority
KR
South Korea
Prior art keywords
gas
film
etching
multilayer film
frequency power
Prior art date
Application number
KR1020150106597A
Other languages
English (en)
Other versions
KR101847866B1 (ko
Inventor
류우 이시타
유스케 사이토
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20160018367A publication Critical patent/KR20160018367A/ko
Application granted granted Critical
Publication of KR101847866B1 publication Critical patent/KR101847866B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32137Radio frequency generated discharge controlling of the discharge by modulation of energy
    • H01J37/32155Frequency modulation
    • H01J37/32165Plural frequencies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01JELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32Gas-filled discharge tubes
    • H01J37/32009Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082Radio frequency generated discharge
    • H01J37/32091Radio frequency generated discharge the radio frequency energy being capacitively coupled to the plasma
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065Plasma etching; Reactive-ion etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31144Etching the insulating layers by chemical or physical means using masks
    • H01L27/11556
    • H01L27/11582
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B43/00EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

다층막에 형성되는 스페이스의 수직성의, 피처리체의 일부 영역에 있어서의 열화를 억제하는 것이 요청되고 있다. 다층막을 에칭하는 방법은, 플라즈마 처리 장치의 처리 용기 내에서 플라즈마를 발생시켜 다층막을 에칭하는 공정을 포함한다. 이 공정에서는, 피처리체의 중앙 영역을 향해 가스를 공급하기 위한 제 1 공급부 및 당해 중앙 영역의 외측의 영역으로 가스를 공급하기 위한 제 2 공급부로부터, 수소 가스, 취화수소 가스, 불소 함유 가스, 탄화수소 가스, 플루오르 하이드로 카본 가스 및 플루오르 카본 가스를 포함하는 제 1 처리 가스를 공급하고, 제 1 공급부 및 제 2 공급부 중 일방으로부터, 탄화수소 가스 및 플루오르 카본 가스를 포함하는 제 2 처리 가스를 더 공급하고, 제 1 처리 가스 및 제 2 처리 가스를 여기시킨다.

Description

다층막을 에칭하는 방법{ETCHING METHOD OF MULTILAYERED FILM}
본 발명의 실시 형태는 다층막을 에칭하는 방법에 관한 것이다.
반도체 장치의 일종으로서 3 차원 구조를 가지는 NAND형 플래시 메모리 디바이스가 알려져 있다. 3 차원 구조를 가지는 NAND형 플래시 메모리 디바이스의 제조에 있어서는, 유전율이 상이한 두 개의 층이 교호로 마련됨으로써 구성되는 다층막의 에칭을 행하여, 당해 다층막에 깊은 홀을 형성하는 공정이 행해진다. 이러한 에칭에 대해서는 하기의 특허 문헌 1에 기재되어 있다.
구체적으로, 특허 문헌 1에는, 다층막 상에 질화 실리콘제의 마스크를 가지는 피처리체를, CH2F2 가스 및 NF3 가스를 포함하는 처리 가스의 플라즈마에 노출시킴으로써, 당해 다층막의 에칭을 행하는 방법이 기재되어 있다.
미국특허출원 공개명세서 제2013/0059450호
상술한 다층막의 에칭에 있어서는, 홀과 같은 스페이스가 다층막의 적층 방향으로 높은 직진성을 가지고, 즉 높은 수직성을 가지고 피처리체의 전체 영역에서 형성될 필요가 있다. 그러나, 특허 문헌 1에 기재된 방법에서는, 피처리체의 직경 방향의 일부 영역에서 스페이스의 수직성이 손상되는 경우가 있다.
따라서, 피처리체의 일부 영역에 있어서의 스페이스의 수직성의 열화를 억제하는 것이 요청되고 있다.
일태양에 있어서는, 다층막을 에칭하는 방법이 제공된다. 다층막은 서로 상이한 유전율을 가지고, 또한 교호로 적층된 제 1 막 및 제 2 막을 포함한다. 상기 방법은, (a) 플라즈마 처리 장치의 처리 용기 내에, 다층막 및 상기 다층막 상에 마련된 마스크를 가지는 피처리체를 준비하는 공정과, (b) 플라즈마 처리 장치의 처리 용기 내에서 플라즈마를 발생시켜 다층막을 에칭하는 공정(이하, '에칭 공정'이라고 함)을 포함한다. 에칭 공정에서는, 피처리체의 중앙 영역을 향해 가스를 공급하기 위한 제 1 공급부 및 상기 중앙 영역의 외측의 영역으로 가스를 공급하기 위한 제 2 공급부로부터, 수소 가스, 취화수소 가스, 불소 함유 가스, 탄화수소 가스, 플루오르 하이드로 카본 가스 및 플루오르 카본 가스를 포함하는 제 1 처리 가스를 공급하고, 제 1 공급부 및 제 2 공급부 중 일방으로부터, 탄화수소 가스 및 플루오르 카본 가스를 포함하는 제 2 처리 가스를 더 공급하고, 제 1 처리 가스 및 제 2 처리 가스를 여기시킨다.
상기 방법에서는, 플루오르 카본 가스에 유래하는 플루오르 카본을 포함하는 보호막이, 에칭에 의해 형성된 스페이스를 구획 형성하는 다층막의 측벽면에 형성된다. 또한, 탄화수소 가스에 유래하는 수소가 과잉인 두께의 보호막의 형성을 억제한다. 이에 의해, 마스크의 개구의 축소를 억제하고, 또한 다층막에 형성되는 스페이스의 수직성을 향상시키고 있다. 또한 상기 방법에서는, 제 1 공급부 및 제 2 공급부 중 일방으로부터 탄화수소 가스 및 플루오르 카본 가스를 포함하는 제 2 처리 가스를 공급한다. 따라서, 제 1 처리 가스의 공급만으로는 다층막에 형성되는 스페이스의 수직성이 열화될 수 있는 피처리체의 일부 영역에서도, 마스크의 개구의 축소를 억제하고, 또한 스페이스의 수직성을 향상시키는 것이 가능하다.
일형태에서는, 제 1 공급부는 제 2 처리 가스를 공급해도 된다. 일형태에서는, 제 2 공급부는 제 2 처리 가스를 공급해도 된다.
일형태에서는, 플루오르 카본 가스는, C3F8 가스, C4F6 가스 또는 C4F8 가스여도 된다. 일형태에서는, 플루오르 하이드로 카본 가스는, CH2F2 가스, CH3F 가스 또는 CHF3 가스여도 된다. 일형태에서는, 불소 함유 가스는 NF3 또는 SF6여도 된다. 일형태에서는, 탄화수소 가스는 CH4여도 된다.
일형태에서는, 제 1 막은 산화 실리콘막이며, 제 2 막은 질화 실리콘막이어도 된다. 일형태에서는, 제 1 막은 산화 실리콘막이며, 제 2 막은 폴리 실리콘막이어도 된다. 일형태에서는, 제 1 막과 제 2 막은 합계 24 층 이상 적층되어 있어도 된다.
또한 일형태에서는, 마스크는 아몰퍼스 카본제여도 된다.
이상 설명한 바와 같이, 피처리체의 일부 영역에 있어서의 스페이스의 수직성의 열화를 억제하는 것이 가능해진다.
도 1은 일실시 형태에 따른 다층막을 에칭하는 방법을 나타내는 순서도이다.
도 2는 공정(ST1)에 있어서 준비되는 웨이퍼의 일례를 나타내는 도이다.
도 3은 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도이다.
도 4는 공정(ST2)에 있어서 에칭되고 있는 상태의 웨이퍼를 나타내는 도이다.
도 5는 실험예 및 비교 실험예에서 구한 경사각을 설명하기 위한 도이다.
도 6은 실험예 및 비교 실험예에서 구한 중심선의 이탈량을 설명하기 위한 도이다.
도 7은 실험예 및 비교 실험예에서 구한 경사각 및 중심선의 이탈량을 나타내는 표이다.
이하, 도면을 참조하여 다양한 실시 형태에 대하여 상세하게 설명한다. 또한, 각 도면에 있어서 동일 또는 상당한 부분에 대해서는 동일한 부호를 부여하는 것으로 한다.
도 1은 일실시 형태에 따른 다층막을 에칭하는 방법을 나타내는 순서도이다. 도 1에 나타내는 방법(MT)은, 예를 들면 3 차원 구조를 가지는 NAND 플래시 메모리의 제조에 이용할 수 있는 것이며, 공정(ST1) 및 공정(ST2)을 포함하고 있다.
공정(ST1)은, 피처리체(이하, '웨이퍼(W)'라고 함)를 준비하는 공정이다. 도 2는 공정(ST1)에 있어서 준비되는 웨이퍼(W)의 일례를 나타내는 도이다. 도 2에 나타내는 웨이퍼(W)는, 하지층(UL), 다층막(IL) 및 마스크(MSK)를 가진다. 하지층(UL)은 기판 상에 마련된 다결정 실리콘제의 층일 수 있다. 이 하지층(UL) 상에는 다층막(IL)이 마련되어 있다. 다층막(IL)은, 유전율이 상이한 두 개의 유전체막(IL1 및 IL2)이 교호로 적층된 구조를 가지고 있다. 일실시 형태에서는, 유전체막(IL1)은 산화 실리콘막이며, 유전체막(IL2)은 질화 실리콘막일 수 있다. 다른 일실시 형태에서는, 유전체막(IL1)은 산화 실리콘막이며, 유전체막(IL2)은 폴리 실리콘막일 수 있다. 유전체막(IL1)의 두께는 예를 들면 5 nm ~ 50 nm이며, 유전체막(IL2)의 두께는 예를 들면 10 nm ~ 75 nm이다. 유전체막(IL1 및 IL2)은 합계 24 층 이상 적층되어 있어도 된다. 다층막(IL) 상에는 마스크(MSK)가 마련되어 있다. 마스크(MSK)는 다층막(IL)에 홀과 같은 스페이스를 형성하기 위한 패턴을 가지고 있다. 마스크(MSK)는 예를 들면 아몰퍼스 카본제일 수 있다. 혹은, 마스크(MSK)는 유기 폴리머로 구성되어 있어도 된다.
다시 도 1을 참조한다. 방법(MT)의 공정(ST1)에서는, 웨이퍼(W)가 플라즈마 처리 장치의 처리 용기 내에 준비된다. 일례에 있어서는, 플라즈마 처리 장치는 용량 결합형 플라즈마 처리 장치일 수 있다. 이하, 방법(MT)의 실시에 이용하는 것이 가능한 플라즈마 처리 장치의 일례에 대하여 설명한다. 도 3은 플라즈마 처리 장치의 일례를 개략적으로 나타내는 도이며, 당해 플라즈마 처리 장치의 종단면에 있어서의 구조를 나타내고 있다.
도 3에 나타내는 플라즈마 처리 장치(10)는 용량 결합형 플라즈마 에칭 장치이며, 대략 원통 형상의 처리 용기(12)를 구비하고 있다. 처리 용기(12)의 내벽면은 양극 산화 처리된 알루미늄으로 구성되어 있다. 이 처리 용기(12)는 보안 접지되어 있다.
처리 용기(12)의 저부 상에는, 절연 재료로 구성된 대략 원통 형상의 지지부(14)가 마련되어 있다. 지지부(14)는, 처리 용기(12) 내에 있어서, 처리 용기(12)의 저부로부터 연직 방향으로 연장되어 있다. 지지부(14)는, 처리 용기(12) 내에 마련된 배치대(PD)를 지지하고 있다. 구체적으로, 도 3에 나타내는 바와 같이, 지지부(14)는, 당해 지지부(14)의 내벽면에 있어서 배치대(PD)를 지지할 수 있다.
배치대(PD)는, 그 상면에 있어서 웨이퍼(W)를 유지한다. 배치대(PD)는 하부 전극(16) 및 지지부(18)를 포함할 수 있다. 하부 전극(16)은, 예를 들면 알루미늄과 같은 금속으로 구성되어 있고, 대략 원반 형상을 이루고 있다. 이 하부 전극(16)의 상면 상에는 지지부(18)가 마련되어 있다.
지지부(18)는 웨이퍼(W)를 지지하는 것이며, 베이스부(18a) 및 정전 척(18b)을 포함하고 있다. 베이스부(18a)는 예를 들면 알루미늄과 같은 금속제로 구성되어 있고, 대략 원반 형상을 이루고 있다. 베이스부(18a)는 하부 전극(16) 상에 마련되어 있고, 하부 전극(16)에 전기적으로 접속되어 있다. 정전 척(18b)은 베이스부(18a) 상에 마련되어 있다. 정전 척(18b)은, 도전막인 전극을 한 쌍의 절연층 또는 절연 시트 간에 배치한 구조를 가지고 있다. 정전 척(18b)의 전극에는 직류 전원(22)이 전기적으로 접속되어 있다. 이 정전 척(18b)은, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱력 등의 정전력에 의해 웨이퍼(W)를 흡착 유지할 수 있다.
지지부(18)의 베이스부(18a)의 주연부 상에는, 웨이퍼(W)의 주연 및 정전 척(18b)을 둘러싸도록 포커스 링(FR)이 배치되어 있다. 포커스 링(FR)은, 에칭의 균일성을 향상시키기 위하여 마련되어 있다. 포커스 링(FR)은, 에칭 대상의 막의 재료에 따라 적절히 선택되는 재료로 구성되어 있고, 예를 들면 석영으로 구성될 수 있다.
베이스부(18a)의 내부에는 냉매 유로(24)가 마련되어 있다. 냉매 유로(24)는 일실시 형태에 따른 온조 기구를 구성하고 있다. 냉매 유로(24)에는, 외부에 마련된 칠러 유닛으로부터 배관(26a, 26b)을 거쳐 소정 온도의 냉매가 순환 공급된다. 이와 같이 순환되는 냉매의 온도를 제어함으로써, 지지부(18) 상에 의해 지지된 웨이퍼(W)의 온도가 제어된다.
또한, 플라즈마 처리 장치(10)에는 가스 공급 라인(28)이 마련되어 있다. 가스 공급 라인(28)은 전열 가스 공급 기구로부터의 전열 가스, 예를 들면 He 가스를, 정전 척(18b)의 상면과 웨이퍼(W)의 이면과의 사이로 공급한다.
또한, 플라즈마 처리 장치(10)는 상부 전극(30)을 구비하고 있다. 상부 전극(30)은, 배치대(PD)의 상방에 있어서 당해 배치대(PD)와 대향 배치되어 있다. 하부 전극(16)과 상부 전극(30)은 서로 대략 평행하게 마련되어 있다. 이들 상부 전극(30)과 하부 전극(16)의 사이에는, 웨이퍼(W)에 플라즈마 처리를 행하기 위한 처리 공간(S)이 구획 형성되어 있다.
상부 전극(30)은, 절연성 차폐 부재(32)를 개재하여 처리 용기(12)의 상부에 지지되어 있다. 이 상부 전극(30)은 전극판(34) 및 전극 지지체(36)를 포함할 수 있다. 전극판(34)은 처리 공간(S)에 면하고 있고, 복수의 제 1 가스 토출홀(34a1) 및 복수의 제 2 가스 토출홀(34a2)을 구획 형성하고 있다. 이 전극판(34)은 줄열이 적은 저저항의 도전체 또는 반도체로 구성될 수 있다.
전극 지지체(36)는 전극판(34)을 착탈 가능하게 지지하는 것이며, 예를 들면 알루미늄과 같은 도전성 재료로 구성될 수 있다. 이 전극 지지체(36)는 수냉 구조를 가질 수 있다. 전극 지지체(36)의 내부에는 제 1 가스 확산실(36a1) 및 제 2 가스 확산실(36a2)이 형성되어 있다. 제 1 가스 확산실(36a1)은 웨이퍼(W)의 중앙 영역의 상방, 즉, 배치대(PD)의 중앙 영역의 상방에 있어서 연장되는 빈 공간이며, 연직 방향으로 봤을 때 대략 원형의 평면 형상을 가지는 빈 공간이다. 또한 제 2 가스 확산실(36a2)은, 제 1 가스 확산실(36a1)로부터 분리된 빈 공간이며, 제 1 가스 확산실(36a1)의 외측에 있어서 대략 환상(環狀)으로 연장되어 있다.
제 1 가스 확산실(36a1)로부터는, 복수의 제 1 가스 토출홀(34a1)에 연통하는 복수의 가스 통류홀(36b)이 하방으로 연장되어 있다. 제 2 가스 확산실(36a2)로부터는, 복수의 제 2 가스 토출홀(34a2)에 연통하는 복수의 가스 통류홀(36b)이 하방으로 연장되어 있다. 제 1 가스 토출홀(34a1)은 배치대(PD)의 대략 중앙 영역에 대향하여 배치되어 있다. 제 1 가스 토출홀(34a1)은 제 1 공급부를 구성하고 있다. 즉, 제 1 공급부는, 웨이퍼(W)의 중앙 영역을 향해 가스를 공급하도록 구성되어 있다. 또한 제 2 가스 토출홀(34a2)은, 제 1 가스 토출홀(34a1)의 외측에 배치되어 있다. 제 2 가스 토출홀(34a2)은 제 2 공급부를 구성하고 있다. 즉, 제 2 공급부는, 웨이퍼(W)의 중앙 영역보다 외측의 영역을 향해 가스를 공급하도록 구성되어 있다.
전극 지지체(36)에는, 제 1 가스 확산실(36a1)로 가스를 도입하는 가스 도입구(36c1)가 형성되어 있고, 가스 도입구(36c1)에는 가스 공급관(37)이 접속되어 있다. 또한 전극 지지체(36)에는, 제 2 가스 확산실(36a2)로 가스를 도입하는 가스 도입구(36c2)가 형성되어 있고, 가스 도입구(36c2)에는 가스 공급관(38)이 접속되어 있다. 가스 공급관(37) 및 가스 공급관(38)에는 플로우 스플리터(39)가 접속되어 있다. 이 플로우 스플리터(39)에는 밸브군(42) 및 유량 제어기군(44)을 개재하여 가스 소스군(40)이 접속되어 있다.
가스 소스군(40)은 복수의 가스 소스를 포함하고 있다. 복수의 가스 소스는 제 1 처리 가스에 포함되는 복수종의 가스의 소스이다. 구체적으로, 가스 소스군(40)의 복수의 가스 소스는 각각, 수소 가스(H2 가스), 취화수소 가스(HBr 가스), 불소 함유 가스, 탄화수소 가스, 플루오르 하이드로 카본 가스 및 플루오르 카본 가스의 소스이다. 불소 함유 가스로서는 NF3 가스 또는 SF6 가스가 예시된다. 탄화수소 가스로서는 CH4 가스가 예시된다. 플루오르 하이드로 카본 가스로서는 CH2F2 가스, CH3F 가스 또는 CHF3 가스가 예시된다. 플루오르 카본 가스로서는 C3F8 가스, C4F6 가스 또는 C4F8 가스가 예시된다. 또한, 복수의 가스 소스는 Ar 가스와 같은 희가스 등의 다른 가스의 소스를 포함하고 있어도 된다.
가스 소스군(40)의 복수의 가스 소스는 각각, 유량 제어기군(44)에 포함되는 대응의 유량 제어기 및 밸브군(42)에 포함되는 대응의 밸브를 개재하여 플로우 스플리터(39)에 접속되어 있다. 따라서, 가스 소스군(40)의 복수의 가스 소스로부터의 제 1 처리 가스는, 플로우 스플리터(39)에 의해 분기되어, 제 1 가스 토출홀(34a1) 및 제 2 가스 토출홀(34a2)로부터 처리 공간(S) 내에 토출되도록 되어 있다. 또한, 유량 제어기군(44)에 포함되는 유량 제어기는 매스 플로우 컨트롤러(MFC)여도 되고, FCS여도 된다.
또한 가스 공급관(38)에는, 밸브군(43) 및 유량 제어기군(45)을 개재하여 가스 소스군(41)이 접속되어 있다. 가스 소스군(41)은 두 개의 가스 소스, 즉, 탄화수소 가스의 소스 및 플루오르 카본 가스의 소스를 포함하고 있다. 탄화수소 가스로서는 CH4 가스가 예시된다. 플루오르 카본 가스로서는 C3F8 가스, C4F6 가스 또는 C4F8 가스가 예시된다.
가스 소스군(41)의 두 개의 가스 소스는 각각, 유량 제어기군(45)에 포함되는 대응의 유량 제어기 및 밸브군(43)에 포함되는 대응의 밸브를 개재하여 가스 공급관(38)에 접속되어 있다. 따라서, 가스 소스군(41)의 두 개의 가스 소스로부터의 제 2 처리 가스는, 제 2 가스 토출홀(34a2)로부터 처리 공간(S) 내로 토출되도록 되어 있다. 또한, 가스 소스군(41)은, 밸브군(43) 및 유량 제어기군(45)을 개재하여 가스 공급관(37)에 접속되어 있어도 된다. 이 경우에는, 제 2 처리 가스는 제 1 가스 토출홀(34a1)로부터 처리 공간(S) 내로 토출된다.
도 3으로 돌아와, 플라즈마 처리 장치(10)는 접지 도체(12a)를 더 구비할 수 있다. 접지 도체(12a)는 대략 원통 형상을 이루고 있고, 처리 용기(12)의 측벽으로부터 상부 전극(30)의 높이 위치보다 상방으로 연장되도록 마련되어 있다.
또한 플라즈마 처리 장치(10)에서는, 처리 용기(12)의 내벽을 따라 퇴적물 실드(46)가 착탈 가능하게 마련되어 있다. 퇴적물 실드(46)는 지지부(14)의 외주에도 마련되어 있다. 퇴적물 실드(46)는 처리 용기(12)에 에칭 부생물(퇴적물)이 부착되는 것을 방지하는 것이며, 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다.
처리 용기(12)의 저부측에 있어서는, 지지부(14)와 처리 용기(12)의 내벽과의 사이에 배기 플레이트(48)가 마련되어 있다. 배기 플레이트(48)는, 예를 들면 알루미늄재에 Y2O3 등의 세라믹스를 피복함으로써 구성될 수 있다. 이 배기 플레이트(48)의 하방에 있어서 처리 용기(12)에는, 배기구(12e)가 마련되어 있다. 배기구(12e)에는 배기관(52)을 개재하여 배기 장치(50)가 접속되어 있다. 배기 장치(50)는 터보 분자 펌프 등의 진공 펌프를 가지고 있어, 처리 용기(12) 내를 원하는 진공도까지 감압할 수 있다. 또한, 처리 용기(12)의 측벽에는 웨이퍼(W)의 반입반출구(12g)가 마련되어 있고, 이 반입반출구(12g)는 게이트 밸브(54)에 의해 개폐 가능하게 되어 있다.
처리 용기(12)의 내벽에는 도전성 부재(GND 블록)(56)가 마련되어 있다. 도전성 부재(56)는, 높이 방향에 있어서 웨이퍼(W)와 대략 동일한 높이에 위치하도록, 처리 용기(12)의 내벽에 장착되어 있다. 이 도전성 부재(56)는, 그라운드에 DC적으로 접속되어 있고, 이상 방전 방지 효과를 발휘한다. 또한, 도전성 부재(56)는 플라즈마 생성 영역에 마련되어 있으면 되며, 그 설치 위치는 도 3에 나타내는 위치에 한정되는 것은 아니다.
또한, 플라즈마 처리 장치(10)는 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)을 더 구비하고 있다. 제 1 고주파 전원(62)은 플라즈마 생성용의 제 1 고주파 전력을 발생하는 전원이며, 27 ~ 100 MHz의 주파수, 일례에 있어서는 40 MHz의 고주파 전력을 발생한다. 제 1 고주파 전원(62)은 정합기(66)를 개재하여 하부 전극(16)에 접속되어 있다. 정합기(66)는, 제 1 고주파 전원(62)의 출력 임피던스와 부하측(하부 전극(16)측)의 입력 임피던스를 정합시키기 위한 회로이다. 또한, 제 1 고주파 전원(62)은 정합기(66)를 개재하여 상부 전극(30)에 접속되어 있어도 된다.
제 2 고주파 전원(64)은, 웨이퍼(W)에 이온을 인입하기 위한 제 2 고주파 전력, 즉 고주파 바이어스 전력을 발생하는 전원이며, 400 kHz ~ 13.56 MHz의 범위 내의 주파수, 일례에 있어서는 3 MHz의 고주파 전력을 발생한다. 제 2 고주파 전원(64)은 정합기(68)를 개재하여 하부 전극(16)에 접속되어 있다. 정합기(68)는 제 2 고주파 전원(64)의 출력 임피던스와 부하측(하부 전극(16)측)의 입력 임피던스를 정합시키기 위한 회로이다.
또한, 플라즈마 처리 장치(10)는 직류 전원부(70)를 더 구비하고 있다. 직류 전원부(70)는 상부 전극(30)에 접속되어 있다. 직류 전원부(70)는 음의 직류 전압을 발생하고, 당해 직류 전압을 상부 전극(30)에 부여하는 것이 가능하다.
또한 일실시 형태에 있어서는, 플라즈마 처리 장치(10)는 제어부(Cnt)를 더 구비할 수 있다. 이 제어부(Cnt)는 프로세서, 기억부, 입력 장치, 표시 장치 등을 구비하는 컴퓨터이며, 플라즈마 처리 장치(10)의 각 부를 제어한다. 이 제어부(Cnt)에서는, 입력 장치를 이용하여, 오퍼레이터가 플라즈마 처리 장치(10)를 관리하기 위하여 커멘드의 입력 조작 등을 행할 수 있고, 또한 표시 장치에 의해, 플라즈마 처리 장치(10)의 가동 상황을 가시화하여 표시할 수 있다. 또한 제어부(Cnt)의 기억부에는, 플라즈마 처리 장치(10)에서 실행되는 각종 처리를 프로세서에 의해 제어하기 위한 제어 프로그램, 또는 처리 조건에 따라 플라즈마 처리 장치(10)의 각 부에 처리를 실행시키기 위한 프로그램, 즉 처리 레시피가 저장된다.
구체적으로, 제어부(Cnt)는 유량 제어기군(44) 및 유량 제어기군(45)에 포함되는 유량 제어기, 밸브군(42) 및 밸브군(43)에 포함되는 밸브, 플로우 스플리터(39), 배기 장치(50)에 제어 신호를 송출하고, 공정(ST2)의 에칭 시에 제 1 처리 가스 및 제 2 처리 가스가 처리 용기(12) 내로 공급되고, 또한 당해 처리 용기(12) 내의 압력이 설정된 압력이 되도록 제어를 실행한다.
또한 제어부(Cnt)는, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터의 고주파 전력이 하부 전극(16)에 공급되도록, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)에 제어 신호를 송출할 수 있다. 일실시 형태에서는, 제어부(Cnt)는, 고주파 전력의 ON과 OFF가 펄스 형상으로 전환되어 하부 전극(16)에 공급되도록, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)에 제어 신호를 송출할 수 있다. 또한 제어부(Cnt)는, 고주파 전력이 ON으로 되어 있는 기간보다 절대값의 큰 음의 직류 전압이, 고주파 전력이 OFF로 되어 있는 기간에 상부 전극(30)에 인가되도록, 직류 전원부(70)에 제어 신호를 송출할 수 있다. 또한, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON 및 OFF의 주파수는, 예를 들면 1 kHz ~ 40 kHz이다. 여기서, 고주파 전력의 ON 및 OFF의 주파수란, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력이 ON의 기간과 OFF의 기간으로 이루어지는 기간을 1 주기로 하는 주파수이다. 또한, 1 주기에서 고주파 전력이 ON인 기간이 차지하는 듀티비는, 예를 들면 50 % ~ 90 %이다. 또한, 직류 전원부의 직류 전압의 전환은, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON 및 OFF의 전환에 동기될 수 있다.
다시 도 1을 참조하여, 방법(MT)의 설명을 계속한다. 공정(ST1)에서는, 플라즈마 처리 장치의 처리 용기 내에 웨이퍼(W)가 준비된다. 플라즈마 처리 장치(10)를 이용하는 경우에는, 배치대(PD) 상에 배치된 웨이퍼(W)가 정전 척(18b)에 의해 흡착 유지된다. 이어서, 방법(MT)에서는 공정(ST2)이 행해진다.
공정(ST2)에서는 다층막의 에칭이 행해진다. 이 때문에, 공정(ST2)에서는, 제 1 처리 가스가 제 1 공급부 및 제 2 공급부의 쌍방으로부터 플라즈마 처리 장치의 처리 용기 내로 공급되고, 제 2 처리 가스가 제 1 공급부 및 제 2 공급부 중 일방으로부터 처리 용기 내로 공급된다. 또한, 처리 용기 내의 압력이 소정의 압력으로 설정된다. 플라즈마 처리 장치(10)를 이용하는 경우에는, 제 1 가스 토출홀(34a1) 및 제 2 가스 토출홀(34a2)로부터 제 1 처리 가스가 처리 용기(12) 내로 공급되고, 제 1 가스 토출홀(34a1) 및 제 2 가스 토출홀(34a2) 중 일방으로부터 제 2 처리 가스가 처리 용기(12) 내로 공급된다. 또한, 배기 장치(50)가 작동됨으로써, 처리 용기(12) 내의 공간의 압력이 소정의 압력으로 설정된다.
공정(ST2)에서 이용되는 제 1 처리 가스는 수소 가스(H2 가스), 취화수소 가스(HBr 가스), 불소 함유 가스, 탄화수소 가스, 플루오르 하이드로 카본 가스 및 플루오르 카본 가스를 포함한다. 불소 함유 가스로서는 NF3 가스 또는 SF6 가스가 예시된다. 탄화수소 가스로서는 CH4 가스가 예시된다. 플루오르 하이드로 카본 가스로서는 CH2F2 가스, CH3F 가스 또는 CHF3 가스가 예시된다. 플로우르 카본 가스로서는 C3F8 가스, C4F6 가스 또는 C4F8 가스가 예시된다. 또한, 제 1 처리 가스는 Ar 가스와 같은 희가스 등의 다른 가스를 더 포함하고 있어도 된다.
또한, 공정(ST2)에서 이용되는 제 2 처리 가스는 탄화수소 가스 및 플로우르 카본 가스를 포함한다. 탄화수소 가스로서는 CH4 가스가 예시된다. 플로우르 카본 가스로서는 C3F8 가스, C4F6 가스 또는 C4F8 가스가 예시된다.
또한 공정(ST2)에서는, 처리 용기 내로 공급된 처리 가스가 여기된다. 플라즈마 처리 장치(10)를 이용하는 경우에는, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)으로부터의 고주파 전력이 하부 전극(16)에 부여된다.
공정(ST2)에 있어서의 각종 조건은, 예를 들면 이하에 나타내지는 범위 내의 조건으로 설정된다.
· 제 1 처리 가스
H2 가스의 유량 : 50 ~ 300 sccm
HBr 가스의 유량 : 5 ~ 50 sccm
NF3 가스의 유량 : 50 ~ 100 sccm
CH4 가스의 유량 : 5 ~ 50 sccm
CH2F2 가스의 유량 : 40 ~ 80 sccm
C4F8 가스의 유량 : 5 ~ 20 sccm
· 제 2 처리 가스
CH4 가스의 유량 : 5 ~ 50 sccm
C4F8 가스의 유량 : 5 ~ 20 sccm
· 제 1 고주파 전원(62)의 고주파 전력의 주파수 : 27 ~ 100 MHz
· 제 1 고주파 전원(62)의 고주파 전력 : 500 ~ 2700 W
· 제 2 고주파 전원(64)의 고주파 전력의 주파수 : 0.4 ~ 13 MHz
· 제 2 고주파 전원(64)의 고주파 전력 : 1000 ~ 4000 W
· 처리 용기(12) 내의 압력 : 2.66 ~ 13.3 Pa(20 ~ 100 mT)
또한 일실시 형태에서는, 공정(ST2)에 있어서, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON과 OFF가 펄스 형상으로 전환되어도 된다. 또한, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON과 OFF의 전환에 동기시켜, 상술한 바와 같이, 상부 전극(30)에 인가되는 음의 직류 전압의 절대값의 대소가 전환되어도 된다. 이 실시 형태에서는, 고주파 전력이 ON일 때 플라즈마가 생성되고, 고주파 전력이 OFF일 때, 웨이퍼(W) 직상(直上)의 플라즈마가 소실된다. 또한, 고주파 전력이 OFF일 때 상부 전극(30)에 인가되는 음의 직류 전압에 의해, 양이온이 상부 전극(30)으로 인입되어 충돌한다. 이에 의해, 상부 전극(30)으로부터 2 차 전자가 방출된다. 방출된 2 차 전자는 마스크(MSK)를 개질하여, 마스크(MSK)의 에칭 내성을 향상시킨다. 또한, 2 차 전자는 웨이퍼(W)의 대전 상태를 중화하고, 그 결과, 다층막(IL)에 형성된 홀 내에의 이온의 직진성이 높아진다. 또한, 제 1 고주파 전원(62) 및 제 2 고주파 전원(64)의 고주파 전력의 ON과 OFF의 전환에 관한 조건, 및, 상부 전극(30)에 인가되는 음의 직류 전압의 조건은 예를 들면 다음과 같다.
· 고주파 전력의 ON과 OFF의 주파수 : 1 ~ 40 kHz
· 일주기에 있어서 고주파 전력이 ON인 기간이 차지하는 듀티비 : 50 ~ 90 %
· 고주파 전력이 ON인 기간의 음의 직류 전압의 절대값 : 150 ~ 500 V
· 고주파 전력이 OFF인 기간의 음의 직류 전압의 절대값 : 350 ~ 1000 V
이 공정(ST2)에서는, 제 1 처리 가스 및 제 2 처리 가스가 여기되어 플라즈마가 발생한다. 그리고, 제 1 처리 가스에 포함되는 분자 또는 원자의 활성종에 웨이퍼(W)가 노출됨으로써, 도 4에 나타내는 바와 같이, 웨이퍼(W)의 다층막(IL)이 에칭된다. 또한, 공정(ST2)의 에칭 중에는, 플루오르 카본 가스에 유래하는 플루오르 카본을 포함하는 보호막(PF)이, 에칭에 의해 형성된 스페이스(SP)를 구획 형성하는 다층막(IL)의 측벽면(SW)에 형성된다. 또한, 탄화수소 가스에 유래하는 수소가 과잉인 두께의 보호막(PF)의 형성을 억제한다. 이에 의해, 마스크(MSK)의 개구의 축소를 억제하고, 또한 다층막(IL)에 형성되는 스페이스의 수직성을 향상시키고 있다. 또한 공정(ST2)에서는, 제 1 공급부 및 제 2 공급부 중 일방으로부터 탄화수소 가스 및 플루오르 카본 가스를 포함하는 제 2 처리 가스를 공급한다. 따라서, 제 1 처리 가스의 공급만으로는 다층막(IL)에 형성되는 스페이스(SP)의 수직성이 열화될 수 있는 웨이퍼(W)의 일부 영역에 있어서도, 마스크(MSK)의 개구의 축소를 억제하고, 또한 스페이스(SP)의 수직성을 향상시키는 것이 가능하다.
또한, 공정(ST2)에서 이용되는 처리 가스에는 수소가 포함되어 있다. 이 수소에 의해 마스크(MSK)가 개질된다. 그 결과, 공정(ST2)의 에칭의 종료 시까지, 마스크의 형상을 유지하는 것이 가능해진다. 즉, 다층막(IL)의 에칭에 관한 마스크 선택비를 개선하는 것이 가능해진다.
(실험예 및 비교 실험예)
이하, 방법(MT)을 이용하여 행한 실험예, 및 비교를 위하여 행한 비교 실험예에 대하여 설명한다.
실험예에서는, 도 2에 나타낸 웨이퍼(W)에 대하여, 플라즈마 처리 장치(10)를 이용하여 방법(MT)을 적용했다. 또한, 제 2 처리 가스는 제 1 가스 토출홀(34a1)로부터 공급했다. 한편, 비교 실험예에서는, 제 2 처리 가스를 공급하지 않고, 제 1 처리 가스만을 복수의 제 1 가스 토출홀(34a1) 및 제 2 가스 토출홀(34a2)로부터 공급하여, 웨이퍼(W)의 다층막(IL)의 에칭을 행했다. 또한, 비교 실험예의 에칭에 있어서의 다른 조건은 실험예의 에칭의 조건과 동일하게 했다.
실험예의 에칭을 적용한 웨이퍼(W), 및 비교 실험예의 에칭을 적용한 웨이퍼(W)의 쌍방에 대하여, 에칭에 의해 형성된 스페이스를 포함하는 다층막(IL)의 단면 화상을 취득하고, 당해 단면 화상을 이용하여 스페이스의 형상을 관찰했다. 구체적으로, 당해 단면 화상으로부터, 스페이스(SP)의 경사각(θ) 및 중심선의 이탈량(D)을 구했다. 경사각(θ)은, 도 5에 나타내는 바와 같이, 단면 화상에 있어서 스페이스(SP)를 구획 형성하고 있는 한 쌍의 라인(Ls) 간의 중심선(Lp)과 당해 스페이스의 상단 개구의 중심을 수직 방향으로 통과하는 가상선(Li)이 이루는 각도를 구함으로써 얻었다. 또한, 한 쌍의 라인(Ls)은, 단면 화상에 있어서 스페이스(SP)를 양측으로부터 구획 형성하고 있는 다층막(IL)의 측벽면에 대응하고 있다. 또한, 중심선의 이탈량(D)은, 도 6에 나타내는 바와 같이, 중심선(Lp)과 가상선(Li) 간의 수평 방향의 거리(Ld)를 상이한 수 개의 위치에서 구하고, 구한 거리(Ld)의 3σ을 산출함으로써 얻었다. 또한, 경사각(θ) 및 중심선의 이탈량(D)을, 웨이퍼(W)의 직경 방향의 중심, 엣지, 및 중심과 엣지의 중간의 각각의 위치에서 구했다.
도 7에, 실험예 및 비교 실험예에서 구한 경사각(θ)과 중심선의 이탈량(D)을 나타낸다. 도 7에 나타내는 바와 같이, 비교 실험예의 에칭에 의해 형성된 스페이스의 경사각(θ) 및 중심선의 이탈량(D)은 웨이퍼 중의 직경 방향의 영역에 따라 상당히 상이해져 있었다. 이는, 제 1 처리 가스의 공급만으로는 웨이퍼의 일부 영역에 있어서 스페이스를 구획 형성하는 측벽면에 충분한 보호막이 형성되지 않고, 스페이스에 대하여 경사 방향으로 입사하는 이온에 의해 다층막에 형성된 측벽면이 수평 방향으로 깎인 것에 따른 것이라고 추측된다. 한편, 실험예의 에칭에 의해 형성된 스페이스의 경사각(θ) 및 중심선의 이탈량(D)은, 비교 실험예의 에칭에 의해 형성된 스페이스의 경사각(θ) 및 중심선의 이탈량(D)보다 상당히 작고, 또한 스페이스의 경사각(θ) 및 중심선의 이탈량(D)의 웨이퍼의 직경 방향의 영역에 따른 차이도 작아져 있었다. 이로부터, 제 2 처리 가스를 웨이퍼(W)의 적절한 영역을 향해 공급함으로써, 피처리체의 일부 영역에 있어서의 스페이스의 수직성의 열화를 억제하는 것이 가능한 것이 확인되었다.
이상, 실시 형태에 대하여 설명했지만, 상술한 실시 형태에 한정되지 않고 다양한 변형 태양을 구성 가능하다. 예를 들면, 플라즈마 처리 장치는, 용량 결합형 플라즈마 처리 장치에 한정되지 않고, 유도 결합형 플라즈마 처리 장치여도 되고, 혹은 마이크로파를 도파관 및 안테나를 거쳐 처리 용기 내에 도입하여 플라즈마를 형성하는 플라즈마 처리 장치여도 된다.
10 : 플라즈마 처리 장치
12 : 처리 용기
16 : 하부 전극
30 : 상부 전극
62 : 제 1 고주파 전원
64 : 제 2 고주파 전원
Cnt : 제어부
W : 웨이퍼
MSK : 마스크
IL : 다층막
IL1 : 유전체막
IL2 : 유전체막
SP : 스페이스
SW : 측벽면
PF : 보호막

Claims (11)

  1. 서로 상이한 유전율을 가지고, 또한 교호로 적층된 제 1 막 및 제 2 막을 포함하는 다층막을 에칭하는 방법으로서,
    플라즈마 처리 장치의 처리 용기 내에, 상기 다층막 및 상기 다층막 상에 마련된 마스크를 가지는 피처리체를 준비하는 공정과,
    상기 플라즈마 처리 장치의 상기 처리 용기 내에서 플라즈마를 발생시켜 상기 다층막을 에칭하는 공정을 포함하고,
    상기 다층막을 에칭하는 상기 공정에서는, 상기 피처리체의 중앙 영역을 향해 가스를 공급하기 위한 제 1 공급부 및 상기 중앙 영역의 외측의 영역으로 가스를 공급하기 위한 제 2 공급부로부터, 수소 가스, 취화수소 가스, 불소 함유 가스, 탄화수소 가스, 플루오르 하이드로 카본 가스 및 플루오르 카본 가스를 포함하는 제 1 처리 가스를 공급하고, 상기 제 1 공급부 및 상기 제 2 공급부 중 일방으로부터, 탄화수소 가스 및 플루오르 카본 가스를 포함하는 제 2 처리 가스를 더 공급하고, 상기 제 1 처리 가스 및 상기 제 2 처리 가스를 여기시키는 방법.
  2. 제 1 항에 있어서,
    상기 제 1 공급부가 상기 제 2 처리 가스를 공급하는 방법.
  3. 제 1 항에 있어서,
    상기 제 2 공급부가 상기 제 2 처리 가스를 공급하는 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 플루오르 카본 가스는 C3F8 가스, C4F6 가스 또는 C4F8 가스인 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 플루오르 하이드로 카본 가스는 CH2F2 가스, CH3F 가스 또는 CHF3 가스인 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 불소 함유 가스는 NF3 가스 또는 SF6 가스인 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 탄화수소 가스는 CH4인 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 막은 산화 실리콘막이며, 상기 제 2 막은 질화 실리콘막인 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 막은 산화 실리콘막이며, 상기 제 2 막은 폴리 실리콘막인 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 막과 상기 제 2 막은 합계 24 층 이상 적층되어 있는 방법.
  11. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 마스크는 아몰퍼스 카본제인 방법.
KR1020150106597A 2014-08-08 2015-07-28 다층막을 에칭하는 방법 KR101847866B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014162811A JP6423643B2 (ja) 2014-08-08 2014-08-08 多層膜をエッチングする方法
JPJP-P-2014-162811 2014-08-08

Publications (2)

Publication Number Publication Date
KR20160018367A true KR20160018367A (ko) 2016-02-17
KR101847866B1 KR101847866B1 (ko) 2018-04-11

Family

ID=55267937

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150106597A KR101847866B1 (ko) 2014-08-08 2015-07-28 다층막을 에칭하는 방법

Country Status (5)

Country Link
US (1) US9536707B2 (ko)
JP (1) JP6423643B2 (ko)
KR (1) KR101847866B1 (ko)
CN (1) CN105374674B (ko)
SG (1) SG10201506217SA (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180000692A (ko) * 2016-06-23 2018-01-03 도쿄엘렉트론가부시키가이샤 에칭 처리 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6498022B2 (ja) * 2015-04-22 2019-04-10 東京エレクトロン株式会社 エッチング処理方法
JP6945385B2 (ja) * 2017-08-14 2021-10-06 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
US10847374B2 (en) * 2017-10-31 2020-11-24 Lam Research Corporation Method for etching features in a stack
JP7229033B2 (ja) * 2019-02-01 2023-02-27 東京エレクトロン株式会社 基板処理方法及び基板処理装置
JP7228413B2 (ja) * 2019-03-11 2023-02-24 東京エレクトロン株式会社 プラズマ処理方法、及び、プラズマ処理装置
US11456180B2 (en) 2019-11-08 2022-09-27 Tokyo Electron Limited Etching method
KR102401025B1 (ko) 2019-11-08 2022-05-24 도쿄엘렉트론가부시키가이샤 에칭 방법
US11342194B2 (en) 2019-11-25 2022-05-24 Tokyo Electron Limited Substrate processing method and substrate processing apparatus
JP2021090039A (ja) 2019-11-25 2021-06-10 東京エレクトロン株式会社 基板処理方法及びプラズマ処理装置
JP7403314B2 (ja) 2019-12-26 2023-12-22 東京エレクトロン株式会社 エッチング方法及びエッチング装置
TW202209474A (zh) 2020-04-30 2022-03-01 日商東京威力科創股份有限公司 基板處理方法及電漿處理裝置
TW202213505A (zh) 2020-08-24 2022-04-01 日商東京威力科創股份有限公司 蝕刻方法及電漿處理裝置
WO2022215649A1 (ja) 2021-04-08 2022-10-13 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
WO2022230118A1 (ja) 2021-04-28 2022-11-03 東京エレクトロン株式会社 エッチング方法
KR20230133270A (ko) 2021-05-06 2023-09-19 도쿄엘렉트론가부시키가이샤 에칭 방법 및 플라즈마 처리 시스템
JPWO2022234648A1 (ko) 2021-05-07 2022-11-10
JPWO2022234643A1 (ko) 2021-05-07 2022-11-10
JP7308876B2 (ja) 2021-05-07 2023-07-14 東京エレクトロン株式会社 基板処理方法および基板処理装置
JP2023067406A (ja) 2021-11-01 2023-05-16 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
JP7348672B2 (ja) 2021-12-03 2023-09-21 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム
JP2023141869A (ja) 2022-03-24 2023-10-05 東京エレクトロン株式会社 エッチング方法及びプラズマ処理システム
JP7257088B1 (ja) 2022-03-24 2023-04-13 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理システム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130059450A (ko) 2010-09-30 2013-06-05 다이킨 고교 가부시키가이샤 냉동 회로

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4701776B2 (ja) * 2005-03-25 2011-06-15 東京エレクトロン株式会社 エッチング方法及びエッチング装置
US20090191711A1 (en) * 2008-01-30 2009-07-30 Ying Rui Hardmask open process with enhanced cd space shrink and reduction
JP2011171698A (ja) 2010-01-25 2011-09-01 Toshiba Corp 半導体装置の製造方法
JP5902896B2 (ja) * 2011-07-08 2016-04-13 東京エレクトロン株式会社 基板処理装置
US8598040B2 (en) * 2011-09-06 2013-12-03 Lam Research Corporation ETCH process for 3D flash structures
JP2013077594A (ja) * 2011-09-29 2013-04-25 Tokyo Electron Ltd プラズマエッチング方法及び半導体装置の製造方法
JPWO2013118660A1 (ja) * 2012-02-09 2015-05-11 東京エレクトロン株式会社 半導体製造装置の製造方法及び半導体製造装置
JP5968130B2 (ja) 2012-07-10 2016-08-10 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6154820B2 (ja) * 2012-11-01 2017-06-28 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置
JP6035117B2 (ja) * 2012-11-09 2016-11-30 東京エレクトロン株式会社 プラズマエッチング方法及びプラズマエッチング装置
JP6140575B2 (ja) * 2013-08-26 2017-05-31 東京エレクトロン株式会社 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130059450A (ko) 2010-09-30 2013-06-05 다이킨 고교 가부시키가이샤 냉동 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180000692A (ko) * 2016-06-23 2018-01-03 도쿄엘렉트론가부시키가이샤 에칭 처리 방법

Also Published As

Publication number Publication date
CN105374674B (zh) 2018-01-26
US9536707B2 (en) 2017-01-03
JP2016039310A (ja) 2016-03-22
US20160042919A1 (en) 2016-02-11
SG10201506217SA (en) 2016-03-30
CN105374674A (zh) 2016-03-02
JP6423643B2 (ja) 2018-11-14
KR101847866B1 (ko) 2018-04-11

Similar Documents

Publication Publication Date Title
KR101847866B1 (ko) 다층막을 에칭하는 방법
KR102320085B1 (ko) 반도체 장치의 제조 방법
KR101835683B1 (ko) 다층막을 에칭하는 방법
US9337056B2 (en) Semiconductor device manufacturing method
US9449838B2 (en) Semiconductor device manufacturing method
KR101937727B1 (ko) 에칭 방법
US9779961B2 (en) Etching method
US9082720B2 (en) Semiconductor device manufacturing method
US9418863B2 (en) Method for etching etching target layer
KR20150021475A (ko) 실리콘 산화막을 에칭하는 방법
KR20150016498A (ko) 플라즈마 에칭 방법
US9613824B2 (en) Etching method
KR20160140469A (ko) 에칭 방법
KR102170584B1 (ko) 플라즈마 처리 방법 및 플라즈마 처리 장치

Legal Events

Date Code Title Description
A201 Request for examination
A302 Request for accelerated examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant