KR20160004855A - Display device - Google Patents

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Abstract

The present invention relates to a display device. The display device includes data lines, gate lines, and a pixel array which includes R sub pixels, G sub pixels, B sub pixels, and thin film transistors connected to sub pixels. The pixel array includes first pixels which include a first R sub pixel and a first G sub pixel; second pixels which include a first B sub pixel and a second R sub pixel; and third pixels which include a second G sub pixel and a B sub pixel. The color configurations of adjacent pixels in the pixel array are different from each other.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 픽셀들 각각이 컬러가 다른 두 개의 서브 픽셀들로 나뉘어지는 표시장치에 관한 것이다.
The present invention relates to a display in which each of the pixels is divided into two sub-pixels of different colors.

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다. An organic light emitting diode (OLED) display, a plasma display panel (PDP), an electrophoretic display device (EPD), a liquid crystal display (LCD) Various flat panel display devices have been developed. A liquid crystal display device displays an image by controlling an electric field applied to liquid crystal molecules in accordance with a data voltage. A thin film transistor (hereinafter referred to as "TFT") is formed for each pixel in an active matrix driving liquid crystal display device.

액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.The liquid crystal display device includes a liquid crystal display panel, a backlight unit for applying light to the liquid crystal display panel, a source drive integrated circuit (IC) for supplying a data voltage to the data lines of the liquid crystal display panel, A gate drive IC for supplying gate pulses (or scan pulses) to the gate lines (or scan lines) of the display panel, a control circuit for controlling the ICs, a light source driving circuit for driving the light source of the backlight unit, Respectively.

소비 전력을 줄이기 위하여 픽셀들 각각에 R(Red) 서브 픽셀, G(Green) 서브 픽셀, 및 B(Blue) 서브 픽셀 이외에 W(White) 서브 픽셀을 추가한 RGBW 타입 표시장치가 개발되고 있다. 펜타일 타입 픽셀 어레이(Pentile pixel array) R 및 G 서브 픽셀로 이루어진 픽셀들과, B 및 W 서브 픽셀들로 이루어진 픽셀들을 픽셀 어레이에 교차되도록 배열하여 해상도를 높일 수 있다. 그런데, 기존의 RGBW 타입의 표시장치나 펜타일 타입 픽셀 어레이는 W 서브 픽셀의 추가로 인하여 색 표현력이 낮고 가독성(legibility)이 낮다.
An RGBW type display device has been developed in which W (White) subpixels are added to each of the pixels in addition to R (Red) subpixel, G (Green) subpixel, and B (Blue) subpixel in order to reduce power consumption. Pentile pixel array Pixels composed of R and G subpixels and pixels composed of B and W subpixels can be arranged to cross the pixel array to increase the resolution. However, conventional RGBW type display devices and penta-type pixel arrays have low color expressiveness and low legibility due to the addition of W subpixels.

본 발명은 픽셀들의 개구율 및 투과율을 높이고 색표현력과 가독성을 향상시킬 수 있는 표시장치를 제공한다.
The present invention provides a display device capable of enhancing aperture ratio and transmittance of pixels and improving color expressive power and readability.

본 발명의 표시장치는 다수의 데이터 라인들, 다수의 게이트라인들, 및 다수의 R 서브 픽셀, 다수의 G 서브 픽셀, 다수의 B 서브 픽셀, 및 상기 서브 픽셀들에 연결된 박막트랜지스터들이 형성된 픽셀 어레이를 포함한다. A display device of the present invention includes a pixel array in which thin film transistors connected to a plurality of data lines, a plurality of gate lines, and a plurality of R subpixels, a plurality of G subpixels, a plurality of B subpixels, .

상기 픽셀 어레이는 제1 R 서브 픽셀과 제1 G 서브 픽셀을 포함하는 다수의 제1 픽셀들; 제1 B 서브 픽셀과 제2 R 서브 픽셀을 포함하는 다수의 제2 픽셀들; 및 제2 G 서브 픽셀과 제 B 서브 픽셀을 포함하는 다수의 제3 픽셀들을 포함한다. The pixel array comprising: a plurality of first pixels including a first R subpixel and a first G subpixel; A plurality of second pixels including a first B subpixel and a second R subpixel; And a plurality of third pixels including a second G subpixel and a B subpixel.

상기 픽셀 어레이 내에서 이웃하는 픽셀들의 컬러 구성이 서로 다르다.
The color constructions of neighboring pixels in the pixel array are different from each other.

본 발명의 표시장치는 W 서브 픽셀 없이 RGB 서브 픽셀들로 구성된 픽셀 어레이에서 하나의 픽셀이 컬러가 다른 두 개의 서브 픽셀들로 나뉘어져 픽셀들 각각의 개구율 및 투과율을 높이고 색표현력과 가독성을 향상시킬 수 있다.
In the display device of the present invention, in a pixel array composed of RGB sub-pixels without W sub-pixels, one pixel is divided into two sub-pixels having different colors, thereby increasing the aperture ratio and transmittance of each of the pixels and improving the color expressiveness and readability have.

도 1은 본 발명의 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 종래 기술의 픽셀 구조와 본 발명의 펜타일 픽셀 구조를 비교한 평면도이다.
도 3은 본 발명의 제1 실시예에 따른 픽셀 어레이를 보여 주는 도면이다.
도 4는 본 발명의 제2 실시예에 따른 픽셀 어레이를 보여 주는 도면이다.
도 5는 본 발명의 제3 실시예에 따른 픽셀 어레이를 보여 주는 도면이다.
도 6은 본 발명의 제4 실시예에 따른 픽셀 어레이를 보여 주는 도면이다.
도 7 내지 도 9는 본 발명의 실시예에 따른 펜타일 렌더링 방법을 보여 주는 도면들이다.
도 10a 및 도 10b는 데이터 패턴에 따라 백색을 표현하기가 어려운 아일랜드 타입 픽셀 어레이의 컬러 배치를 보여 주는 도면들이다.
도 11a 및 도 11b는 데이터 패턴에 따라 백색을 표현할 수 있는 아일랜드 타입 픽셀 어레이의 컬러 배치를 보여 주는 도면들이다.
도 12는 아일랜드 타입 픽셀 어레이에서 TFT들이 2 수평 라인들 간격으로 지그재그 형태로 배치된 예를 보여 주는 도면이다.
도 13은 아일랜드 타입 픽셀 어레이에서 TFT들이 1 수평 라인 간격으로 지그재그 형태로 배치된 예를 보여 주는 도면이다.
도 14a 및 도 14b 아일랜드 타입 픽셀 어레이에서 TFT들이 2 수평 라인들 간격으로 지그재그 형태로 배치되고 컬러가 사선을 따라 배치된 예를 보여 주는 도면들이다.
도 15a 및 도 15b는 아일랜드 타입 픽셀 어레이에서 TFT들이 1 수평 라인 간격으로 지그재그 형태로 배치되고, 컬러가 사선 또는 지그재그 라인을 따라 배치된 예를 보여 주는 도면들이다.
도 16 및 도 17은 1 프레임 기간 동안 같은 극성의 데이터 전압이 데이터 라인들에 공급되는 예를 보여 주는 파형도들이다. 1 is a block diagram showing a display device according to an embodiment of the present invention.
2 is a top view comparing a pixel structure of the prior art and a penta-pixel structure of the present invention.
3 is a view showing a pixel array according to the first embodiment of the present invention.
4 is a view showing a pixel array according to a second embodiment of the present invention.
5 is a view showing a pixel array according to a third embodiment of the present invention.
6 is a view showing a pixel array according to a fourth embodiment of the present invention.
FIGS. 7 to 9 are views showing a penta-ray rendering method according to an embodiment of the present invention.
FIGS. 10A and 10B are diagrams showing the color arrangement of an island type pixel array which is difficult to express white color according to a data pattern. FIG.
11A and 11B are diagrams showing the color arrangement of an island-type pixel array capable of expressing white according to a data pattern.
12 is a diagram showing an example in which TFTs are arranged in a zigzag manner at intervals of two horizontal lines in an island type pixel array.
13 is a diagram showing an example in which TFTs are arranged in a zigzag manner at one horizontal line interval in an island type pixel array.
Figs. 14A and 14B are views showing examples in which TFTs are arranged in a zigzag manner at intervals of two horizontal lines in an island-type pixel array, and colors are arranged along diagonal lines.
Figs. 15A and 15B are views showing an example in which TFTs are arranged in a zigzag manner at one horizontal line interval in an island-type pixel array, and colors are arranged along a diagonal line or a zigzag line.
FIGS. 16 and 17 are waveform diagrams showing examples in which data voltages of the same polarity are supplied to data lines during one frame period. FIG.

본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다. 본 발명은 W 서브 픽셀이 없는 RGB 타입의 표시장치에서 픽셀들을 컬러가 다른 두 개의 서브 픽셀들로 픽셀들을 구성하는 펜타일 픽셀 구조로 표시장치의 픽셀 어레이를 구성한다. The display device of the present invention can be implemented as a flat panel display device capable of color display such as a liquid crystal display (LCD), an organic light emitting diode display (OLED) display, and a plasma display panel (PDP). The present invention constitutes a pixel array of a display device with a penta-pixel structure in which pixels constitute pixels with two different color sub-pixels in a display device of RGB type without W subpixel.

이하에서, 액정표시장치를 중심으로 본 발명의 실시예들을 설명하나 본 발며은 액정표시장치에 한정되지 않는다는 것에 주의하여야 한다. Hereinafter, embodiments of the present invention will be described with reference to a liquid crystal display device, but it should be noted that the present invention is not limited to a liquid crystal display device.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

도 1 및 도 2를 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널(100)의 아래에는 표시패널(100)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다. 1 and 2, the display device of the present invention includes a display panel 100 on which a pixel array is formed, and a display panel drive circuit for writing data of an input image on the display panel 100. [ A backlight unit for uniformly irradiating light to the display panel 100 may be disposed under the display panel 100.

표시패널(100)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(100)의 픽셀 어레이는 데이터라인들(S1~Sm)과 게이트라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다. The display panel 100 includes an upper substrate and a lower substrate facing each other with a liquid crystal layer interposed therebetween. The pixel array of the display panel 100 includes pixels arranged in a matrix form by an intersection structure of the data lines S1 to Sm and the gate lines G1 to Gn.

표시패널(100)의 픽셀 어레이는 W 서브 픽셀 없이 RGB 서브 픽셀들을 포함하고 컬러가 다른 2 개의 서브 픽셀들로 하나의 픽셀들을 구현한다. 본 발명의 표시장치는 펜타일 렌더링 알고리즘(Pentile reandering algorithm)을 RGB 서브 픽셀 구조에 맞게 적용하여 픽셀들 각각에서 부족한 컬러의 데이터 값을 주변에 위치하는 하나 이상의 픽셀들로 분산하여 컬러를 보상한다. 본 발명의 표시장치는 W 서브 픽셀 없이 RGB 서브 픽셀들만으로 픽셀 어레이가 구성되기 때문에 색 표현력과 가독성이 향상된다. 본 발명의 표시장치는 픽셀들 각각이 도 2 내지 도 4와 같이 2 개의 서브 픽셀들만을 포함함으로써 픽셀들 각각에서 개구율과 투과율이 높아지기 때문에 고해상도 디스플레이에서 입력 영상을 밝고 선명하게 재현할 수 있다. The pixel array of the display panel 100 includes RGB subpixels without W subpixels and implements one pixel with two subpixels of different colors. The display device of the present invention applies a Pentile rendering algorithm to the RGB subpixel structure to compensate colors by distributing the data values of the deficient colors in each of the pixels to one or more surrounding pixels. The display device of the present invention improves the color expressiveness and readability because the pixel array is constituted only of RGB sub-pixels without W sub-pixels. The display device of the present invention can brightly and clearly reproduce an input image in a high resolution display because each of the pixels includes only two subpixels as shown in FIG. 2 to FIG. 4, thereby increasing the aperture ratio and transmittance in each of the pixels.

픽셀 어레이의 수평 라인들(L1~L4) 각각은 다수의 제1 픽셀들(PIX1), 다수의 제2 픽셀들(PIX2), 및 다수의 제3 픽셀들(PIX3)을 포함한다. 픽셀 어레이의 수직 및 수평 라인에서, 이웃하는 픽셀들의 컬러 구성이 서로 다르도록 픽셀들이 배치된다. 제1 픽셀들(PIX1) 각각은 제1 R 서브 픽셀과 제1 G 서브 픽셀로 나뉘어진다. 제1 픽셀들(PIX1)의 B 데이터는 펜타일 픽셀 렌더링 알고리즘에서 정해진 소정 비율 만큼 제1 픽셀(PIX1)의 주변에 배치된 제2 및 제3 픽셀들(PIX2, PIX3) 내의 B 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산된다. 제2 픽셀들(PIX2) 각각은 제1 B 서브 픽셀과 제2 R 서브 픽셀로 나뉘어진다. 제2 픽셀들(PIX2)의 G 데이터는 펜타일 픽셀 렌더링 알고리즘에서 정해진 소정 비율 만큼 제2 픽셀(PIX2)의 주변에 배치된 제1 및 제3 픽셀들(PIX1, PIX3) 내의 G 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산된다. 제3 픽셀들(PIX3) 각각은 제2 G 서브 픽셀과 제2 B 서브 픽셀로 나뉘어진다. 제3 픽셀들(PIX3)의 R 데이터는 펜타일 픽셀 렌더링 알고리즘에서 정해진 소정 비율 만큼 제3 픽셀(PIX3)의 주변에 배치된 제1 및 제2 픽셀들(PIX1, PIX2) 내의 R 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산된다. 서브 픽셀들은 가독성이 우수한 구조 즉, Y축 길이(또는 세로 길이)가 X축 길이(또는 가로 길이) 보다 긴 구조로 제작된다. Each of the horizontal lines L1 to L4 of the pixel array includes a plurality of first pixels PIX1, a plurality of second pixels PIX2, and a plurality of third pixels PIX3. In the vertical and horizontal lines of the pixel array, the pixels are arranged such that the color configuration of the neighboring pixels is different from each other. Each of the first pixels PIX1 is divided into a first R subpixel and a first G subpixel. The B data of the first pixels PIX1 is selected among the B subpixels in the second and third pixels PIX2 and PIX3 arranged around the first pixel PIX1 by a predetermined ratio determined in the penta- And is dispersed into one or more subpixels. Each of the second pixels PIX2 is divided into a first B subpixel and a second R subpixel. The G data of the second pixels PIX2 is a G pixel of the G pixels in the first and third pixels PIX1 and PIX3 arranged around the second pixel PIX2 by a predetermined ratio determined by the penta- And is dispersed into one or more subpixels. Each of the third pixels PIX3 is divided into a second G subpixel and a second B subpixel. The R data of the third pixels PIX3 is an R pixel of the first and second pixels PIX1 and PIX2 disposed around the third pixel PIX3 at a predetermined ratio determined by the penta pixel rendering algorithm And is dispersed into one or more subpixels. The subpixels are constructed in a structure having excellent readability, that is, a structure in which the Y axis length (or vertical length) is longer than the X axis length (or the horizontal length).

픽셀 어레이는 아일랜드 타입(island type) 또는 스트라이프 타입(stripe type)으로 배치된다. 아일랜드 타입 픽셀 어레이의 일 예는 도 3과 같다. 아일랜드 타입 픽셀 어레이에서, 동일 컬러의 서브 픽셀들이 픽셀 어레이의 수직 라인(Y축)을 따라 분리되어, 그들 사이에 다른 컬러의 서브 픽셀이 배치된다. 스트라이프 타입 픽셀 어레이의 일 예는 도 4와 같다. 스트라이프 타입 픽셀 어레이에서, 동일 컬러의 서브 픽셀들은 수직 방향(Y)을 따라 직선으로 배열된다. The pixel array is arranged in an island type or a stripe type. An example of an island-type pixel array is shown in Fig. In an island-type pixel array, subpixels of the same color are separated along the vertical line (Y axis) of the pixel array, and subpixels of different colors are arranged therebetween. An example of a stripe-type pixel array is shown in Fig. In a stripe-type pixel array, subpixels of the same color are arranged in a straight line along the vertical direction (Y).

표시패널(100)의 하부 기판에는 데이터라인들(S1~Sm), 게이트라인들(G1~Gn), TFT들, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. RGB 서브 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정한다. The lower substrate of the display panel 100 is provided with data lines S1 to Sm, gate lines G1 to Gn, TFTs, pixel electrodes 1 connected to the TFTs, A capacitor (Storage Capacitor, Cst), and the like. Each of the RGB subpixels uses liquid crystal molecules driven by the voltage difference between the pixel electrode 1 for charging the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied, Adjust.

표시패널(100)의 하부 기판에 형성된 TFT들은 비정질 실리콘(amorphose Si, a-Si) TFT, LTPS(Low Temperature Poly Silicon) TFT, 산화물 TFT(Oxide TFT) 등으로 구현될 수 있다. TFT들은 서브 픽셀들의 화소 전극에 1:1로 연결된다. The TFTs formed on the lower substrate of the display panel 100 may be implemented with an amorphous silicon (a-Si) TFT, a low temperature polysilicon (LTPS) TFT, an oxide TFT (TFT) The TFTs are connected in a 1: 1 relationship to the pixel electrodes of the subpixels.

표시패널(100)의 상부 기판 상에는 블랙 매트릭스(Black matrix, BM)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직 전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평 전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성될 수 있다. 표시패널(100)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. On the upper substrate of the display panel 100, a color filter array including a black matrix (BM) and a color filter is formed. The common electrode 2 is formed on the upper substrate in the case of a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is composed of an IPS (In- Plane Switching) mode and an FFS (Fringe Field Switching) Mode can be formed on the lower substrate together with the pixel electrode in the case of the horizontal electric field driving method. On the upper substrate and the lower substrate of the display panel 100, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

본 발명의 표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

표시패널 구동회로는 픽셀들에 입력 영상의 데이터를 기입한다. 픽셀들에 기입되는 데이터는 R 데이터, G 데이터, 및 B 데이터를 포함한다. 표시패널 구동회로는 데이터 구동부(102), 게이트 구동부(104), 및 타이밍 콘트롤러(106)를 포함한다. The display panel drive circuit writes the data of the input image to the pixels. The data written to the pixels includes R data, G data, and B data. The display panel drive circuit includes a data driver 102, a gate driver 104, and a timing controller 106.

데이터 구동부(102)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들의 데이터 출력 채널들은 픽셀 어레이의 데이터라인들(S1~Sm)에 1:1로 연결된다. 소스 드라이브 IC들은 타이밍 콘트롤러(106)로부터 입력 영상의 데이터를 입력 받는다. 소스 드라이브 IC들로 전송되는 디지털 비디오 데이터는 R 데이터, G 데이터, 및 B 데이터를 포함한다. 소스 드라이브 IC들은 타이밍 콘트롤러(106)의 제어 하에 입력 영상의 RGB 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 소스 드라이브 IC들의 출력 전압은 데이터 라인들(S1~Sm)에 공급된다. The data driver 102 includes a plurality of source drive ICs. The data output channels of the source drive ICs are connected one to one to the data lines (S1 to Sm) of the pixel array. The source drive ICs receive the data of the input image from the timing controller 106. The digital video data transmitted to the source drive ICs includes R data, G data, and B data. The source drive ICs convert the RGB digital video data of the input image into the positive / negative gamma compensation voltages under the control of the timing controller 106 to output the positive / negative data voltages. The output voltages of the source drive ICs are supplied to the data lines S1 to Sm.

소스 드라이드 IC들 각각은 타이밍 콘트롤러(106)의 제어 하에 픽셀들에 공급될 데이터 전압의 극성을 반전시켜 데이터 라인들(S1~Sm)로 출력한다. 소스 드라이브 IC들은 도 16 및 도 17과 같이 기수 번째 출력 채널을 통해 기수 번째 데이터 라인들(S1, S3... Sm-1)에 제1 극성의 데이터 전압을 공급하고, 1 프레임 기간 동안 그 극성을 유지한다. 또한, 소스 드라이브 IC들은 도 16 및 도 17과 같이 우수 번째 출력 채널을 통해 우수 번째 데이터 라인들(S2, S4... Sm)에 제2 극성의 데이터 전압을 공급하고 1 프레임 기간 동안 그 극성을 유지한다. 따라서, 소스 드라이브 IC는 컬럼 인버젼(column inversion) 형태로 극성이 반전되는 데이터 전압을 출력한다. 본 발명의 표시장치는 데이터 라인들(S1 내지 Sm) 각각에서 1 프레임 기간 동안 데이터 전압의 극성이 변하지 않으므로 소스 드라이브 IC들의 소비 전력과 발열양을 줄일 수 있다. Each of the source driver ICs inverts the polarity of the data voltage to be supplied to the pixels under the control of the timing controller 106 and outputs them to the data lines S1 to Sm. The source drive ICs supply the data voltages of the first polarity to the odd-numbered data lines (S1, S3, ..., Sm-1) through the odd-numbered output channels as shown in Figs. 16 and 17, Lt; / RTI > In addition, the source drive ICs supply the data voltages of the second polarity to the odd-numbered data lines S2, S4, ... Sm via the odd-numbered output channels as shown in Figs. 16 and 17, . Thus, the source drive IC outputs a data voltage whose polarity is inverted in the form of a column inversion. The display device of the present invention can reduce the power consumption and heat generation of the source drive ICs because the polarity of the data voltage does not change during one frame period in each of the data lines Sl to Sm.

픽셀 어레이에서 TFT들은 수직 방향을 따라 지그재그(jigjag) 형태로 배치된다. 따라서, 소스 드라이브 IC의 출력 채널들을 통해 출력되는 데이터 전압이 1 프레임 기간 동안 동일 극성으로 유지되지만 픽셀 어레이의 극성은 도 3 및 도 4와 같이 도트 인버젼(dot inversion)으로 반전된다. 1 도트(dot)는 1 서브 픽셀과 같다. 도 3의 픽셀 어레이는 그 극성이 수직 2 도트 및 수평 1 도트 인버젼으로 반전된다. 도 4의 픽셀 어레이는 그 극성이 수직 1 도트 및 수평 1 도트 인버젼으로 반전된다. 도 3 및 도 4와 같이 픽셀 어레이의 극성이 도트 인버젼으로 반전되고 수직 및 수평 라인에서 정극성과 부극성이 균형(balance)을 이룰 때 공통 전압(Vcom)의 시프트(shift)가 없어 크로스토크(crosstalk)가 없으므로 화면 전체에서 균일한 화질을 얻을 수 있다. In the pixel array, the TFTs are arranged in a jigjag shape along the vertical direction. Thus, the data voltage output through the output channels of the source drive IC is maintained at the same polarity for one frame period, but the polarity of the pixel array is reversed to a dot inversion as shown in FIGS. One dot is equal to one subpixel. The pixel array of Fig. 3 is inverted to a version whose polarity is vertical 2 dots and horizontal 1 dots. The pixel array of FIG. 4 is inverted to a version whose polarity is vertical one dot and horizontal one dot. When the polarity of the pixel array is inverted to a dot-like version as shown in FIG. 3 and FIG. 4 and there is no shift of the common voltage Vcom when the polarity and the negative polarity balance in the vertical and horizontal lines, crosstalk), so that uniform image quality can be obtained over the entire screen.

게이트 구동부(104)는 타이밍 콘트롤러(106)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(104)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, 같은 제조 공정에서 픽셀 어레이와 함께 표시패널(100)의 하부 기판 상에 직접 형성될 수 있다. The gate driver 104 sequentially supplies gate pulses to the gate lines G1 to Gn under the control of the timing controller 106. [ The gate pulse output from the gate driver 104 is synchronized with the positive / negative polarity video data voltages to be charged to the pixels. The gate driver 104 may be formed directly on the lower substrate of the display panel 100 together with the pixel array in the same manufacturing process to reduce IC cost.

타이밍 콘트롤러(106)는 호스트 시스템(110)으로부터 수신된 입력 영상의 RGB 데이터를 데이터 구동부(102)의 소스 드라이브 IC들로 전송한다. 타이밍 콘트롤러(106)와 데이터 구동부(102)의 소스 드라이브 IC들 간의 데이터 전송을 위한 인터페이스는 mini LVDS(Low-voltage differential signaling) 인터페이스 또는 EPI(Embedded Panel Interface) 인터페이스를 적용할 수 있다. EPI 인터페이스는 본원 출원인에 의해 출원된 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 알려져 있다. The timing controller 106 transmits the RGB data of the input image received from the host system 110 to the source drive ICs of the data driver 102. An interface for data transmission between the timing controller 106 and the source driver ICs of the data driver 102 may be a mini-LVDS (low voltage differential signaling) interface or an EPI (Embedded Panel Interface) interface. The EPI interface is disclosed in Korean Patent Application No. 10-2008-0127458 (2008-12-15), US Application No. 12 / 543,996 (2009-08-19), Korean Patent Application No. 10-2008-0127456 (2008-12) filed by the present applicant -15), U.S. Application 12 / 461,652 (2009-08-19), Korean Patent Application 10-2008-0132466 (2008-12-23), U.S. Application 12 / 537,341 (2009-08-07), etc.

타이밍 콘트롤러(106)는 입력 영상 데이터와 동기되는 타이밍 신호들을 호스트 시스템(110)으로부터 수신한다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(106)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(106)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. Mini LVDS 인터페이스는 별도의 제어 배선을 통해 극성 제어 신호를 전송한다. EPI 인터페이스는 CDR(Clok and Data Recovery)을 위한 클럭 트레이닝 패턴(clock training pattern)과 RGBW 데이터 패킷 사이에 전송되는 콘트롤 데이터 패킷 내에 극성 제어 정보를 인코딩하여 소스 드라이브 IC들 각각에 전송하는 인터페이스 기술이다. The timing controller 106 receives timing signals from the host system 110 in synchronization with the input image data. The timing signals include a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a dot clock DCLK, and the like. The timing controller 106 controls the operation timings of the data driver 102 and the gate driver 104 based on the timing signals Vsync, Hsync, DE, and DCLK received together with the pixel data of the input image. The timing controller 106 may transmit a polarity control signal for controlling the polarity of the pixel array to each of the source drive ICs of the data driver 102. [ The Mini LVDS interface transmits the polarity control signal via separate control wiring. The EPI interface is an interface technology that encodes the polarity control information in the control data packet transmitted between the clock training pattern for CDO (Cloke and Data Recovery) and the RGBW data packet and transmits it to each of the source drive ICs.

호스트 시스템(110)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.The host system 110 may be any one of a TV system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system.

도 3은 본 발명의 제1 실시예에 따른 픽셀 어레이를 보여 주는 도면이다. 3 is a view showing a pixel array according to the first embodiment of the present invention.

도 3을 참조하면, 픽셀 어레이는 아일랜드 타입 픽셀 어레이로 구현된다. 소스 드라이브 IC로부터 출력되는 데이터 전압의 극성이 도 16 및 도 17과 같이 컬럼 인버젼 형태로 반전될 때 픽셀 어레이의 극성은 수직 2 도트 및 수평 1 도트 인버젼 형태로 반전된다. 이는 픽셀 어레이에서 TFT들이 수직 방향을 따라 2 수평 라인 간격으로 지그재그 형태로 배치되기 때문이다. Referring to Figure 3, the pixel array is implemented as an island type pixel array. When the polarity of the data voltage output from the source drive IC is inverted in the form of a column inversion as shown in Figs. 16 and 17, the polarity of the pixel array is inverted into a version with a vertical 2 dots and a horizontal 1 dot. This is because the TFTs in the pixel array are arranged in zigzag form at two horizontal line intervals along the vertical direction.

픽셀 어레이의 기수 번째 수평 라인(L1, L3)에서 서브 픽셀들의 컬러 배치는 좌측부터 우측으로 R G B 순서로 배치된다. 픽셀 어레이의 우수 번째 수평 라인(L2, L4)에서 서브 픽셀들의 컬러 배치는 좌측부터 우측으로 G B R 순서로 배치된다. The color arrangement of the subpixels in the odd-numbered horizontal lines (L1, L3) of the pixel array is arranged in the order of RGB from left to right. The color arrangement of the subpixels in the even horizontal lines (L2, L4) of the pixel array is arranged in the order of G B R from left to right.

제4i(i는 0과 양의 정수)+1 및 제4i+2 번째 수평 라인(L1, L2)에서, TFT들(T1, T2)은 데이터 라인들(S1~S8)의 우측에 연결된다. 제4i+3 및 제4i+4 번째 수평 라인(L3, L4)에서, TFT들(T3, T4)은 데이터 라인들(S1~S8)의 좌측에 연결된다.The TFTs T1 and T2 are connected to the right side of the data lines S1 to S8 in the 4i (i is a positive integer with 0) +1 and the (4i + 2) th horizontal lines L1 and L2. In the (4i + 3) th and (4i + 4) th horizontal lines L3 and L4, the TFTs T3 and T4 are connected to the left side of the data lines S1 to S8.

제1 TFT(T1)는 제4i(i는 0과 양의 정수)+1 게이트 라인(G1)으로부터의 제1 게이트 펄스에 응답하여 데이터 라인(S1~S8)으로부터의 데이터 전압을 제4i+1 수평 라인(L1)에 형성된 화소 전극(P1)에 공급한다. 제2 TFT(T2)는 제4i+2 게이트 라인(G2)으로부터의 제2 게이트 펄스에 응답하여 데이터 라인(S1~S8)으로부터의 데이터 전압을 제4i+2 수평 라인(L2)에 형성된 화소 전극(P2)에 공급한다. The first TFT T1 supplies the data voltage from the data lines S1 to S8 to the (4i + 1) -th gate line G1 in response to the first gate pulse from the 4i (i is 0 and positive integer) +1 gate line G1, To the pixel electrode P1 formed in the horizontal line L1. The second TFT T2 applies a data voltage from the data lines S1 to S8 to the pixel electrode (not shown) formed in the (4i + 2) th horizontal line L2 in response to the second gate pulse from the (P2).

제3 TFT(T3)는 제4i+3 게이트 라인(G3)으로부터의 제3 게이트 펄스에 응답하여 데이터 라인(S1~S8)으로부터의 데이터 전압을 제4i+3 수평 라인(L3)에 형성된 화소 전극(P3)에 공급한다. 제4 TFT(T4)는 제4i+4 게이트 라인(G4)으로부터의 제4 게이트 펄스에 응답하여 데이터 라인(S1~S8)으로부터의 데이터 전압을 제4i+4 수평 라인(L4)에 형성된 화소 전극(P4)에 공급한다. The third TFT T3 applies the data voltage from the data lines S1 to S8 to the pixel electrode (not shown) formed in the (4i + 3) th horizontal line L3 in response to the third gate pulse from the (P3). The fourth TFT T4 supplies the data voltage from the data lines S1 to S8 to the pixel electrode (not shown) formed in the (4i + 4) th horizontal line L4 in response to the fourth gate pulse from the (P4).

도 4는 본 발명의 제1 실시예에 따른 픽셀 어레이를 보여 주는 도면이다. 4 is a view showing a pixel array according to the first embodiment of the present invention.

도 4를 참조하면, 픽셀 어레이는 스트라이프 타입 픽셀 어레이로 구현된다. 소스 드라이브 IC로부터 출력되는 데이터 전압의 극성이 도 16 및 도 17과 같이 컬럼 인버젼 형태로 반전될 때 픽셀 어레이의 극성은 수직 1 도트 및 수평 1 도트 인버젼 형태로 반전된다. 이는 픽셀 어레이에서 TFT들이 수직 방향을 따라 1 수평 라인 간격으로 지그재그 형태로 배치되기 때문이다. Referring to Figure 4, the pixel array is implemented as a stripe-type pixel array. When the polarity of the data voltage output from the source drive IC is inverted in the form of a column inversion, as shown in Figs. 16 and 17, the polarity of the pixel array is inverted into a version with a vertical 1 dot and a horizontal 1 dot. This is because the TFTs in the pixel array are arranged in a zigzag manner at one horizontal line interval along the vertical direction.

픽셀 어레이의 기수 번째 수평 라인(L1, L3)에서 서브 픽셀들의 컬러 배치는 좌측부터 우측으로 R G B 순서로 배치된다. 픽셀 어레이의 우수 번째 수평 라인(L2, L4)에서 서브 픽셀들의 컬러 배치는 좌측부터 우측으로 G B R 순서로 배치된다. The color arrangement of the subpixels in the odd-numbered horizontal lines (L1, L3) of the pixel array is arranged in the order of RGB from left to right. The color arrangement of the subpixels in the even horizontal lines (L2, L4) of the pixel array is arranged in the order of G B R from left to right.

기수 번째 수평 라인(L1, L3)에서, TFT들(T11, T13)은 데이터 라인들(S1~S8)의 우측에 연결된다. 우수 번째 수평 라인(L2)에서, TFT들(T12)은 데이터 라인들(S1~S8)의 좌측에 연결된다.In the odd-numbered horizontal lines L1 and L3, the TFTs T11 and T13 are connected to the right side of the data lines S1 to S8. In the even horizontal line L2, the TFTs T12 are connected to the left side of the data lines S1 to S8.

제1 TFT(T1)는 제1 게이트 라인(G1)으로부터의 제1 게이트 펄스에 응답하여 데이터 라인(S1~S8)으로부터의 데이터 전압을 제1 수평 라인(L1)에 형성된 화소 전극(P1)에 공급한다. 제2 TFT(T2)는 제2 게이트 라인(G2)으로부터의 제2 게이트 펄스에 응답하여 데이터 라인(S1~S8)으로부터의 데이터 전압을 제2 수평 라인(L2)에 형성된 화소 전극(P2)에 공급한다. 제3 TFT(T3)는 제3 게이트 라인(G3)으로부터의 제3 게이트 펄스에 응답하여 데이터 라인(S1~S8)으로부터의 데이터 전압을 제3 수평 라인(L3)에 형성된 화소 전극(P3)에 공급한다. The first TFT T1 applies a data voltage from the data lines S1 to S8 to the pixel electrode P1 formed in the first horizontal line L1 in response to the first gate pulse from the first gate line G1 Supply. The second TFT T2 applies a data voltage from the data lines S1 to S8 to the pixel electrode P2 formed in the second horizontal line L2 in response to the second gate pulse from the second gate line G2 Supply. The third TFT T3 applies a data voltage from the data lines S1 to S8 to the pixel electrode P3 formed in the third horizontal line L3 in response to the third gate pulse from the third gate line G3 Supply.

본 발명의 표시장치는 소스 드라이브 IC들의 개수를 줄이기 위하여, 수평(x축 또는 로 라인 방향)으로 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인을 공유하는 DRD(Double rate driving)로 픽셀 어레이를 구동할 수 있다. DRD 구동 방법에서, 소스 드라이브 IC의 동작 주파수는 2 배 높아진다. DRD 구동 방법은 데이터 라인들의 개수와 소스 드라이브 IC들의 개수를 1/2로 줄일 수 있다. 도 5 및 도 6은 DRD 구동 방법으로 구동되는 픽셀 어레이를 보여 준다. In order to reduce the number of source drive ICs, the display device of the present invention drives a pixel array with double rate driving (DRD) in which two subpixels neighboring in a horizontal direction (x axis or row line direction) share one data line can do. In the DRD driving method, the operating frequency of the source drive IC is doubled. The DRD driving method can reduce the number of data lines and the number of source drive ICs by half. 5 and 6 show a pixel array driven by the DRD driving method.

도 5는 본 발명의 제3 실시예에 따른 픽셀 어레이를 보여 주는 도면이다. 5 is a view showing a pixel array according to a third embodiment of the present invention.

도 5를 참조하면, 픽셀 어레이는 아일랜드 타입 픽셀 어레이로 구현된다. 소스 드라이브 IC로부터 출력되는 데이터 전압의 극성이 도 16 및 도 17과 같이 컬럼 인버젼 형태로 반전될 때 픽셀 어레이의 극성은 수직 1 도트 및 수평 2 도트 인버젼 형태로 반전된다. 서브 픽셀들은 DRD 구동 방법으로 구동된다. 따라서, 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인에 연결된다. 이 서브 픽셀들은 하나의 데이터 라인을 통해 연속으로 공급되는 데이터 전압들을 순차적으로 충전하여 시분할 구동된다. Referring to Figure 5, the pixel array is implemented as an island type pixel array. When the polarity of the data voltage output from the source drive IC is inverted in the form of a column inversion, as shown in Figs. 16 and 17, the polarity of the pixel array is inverted into a version with a vertical 1 dot and a horizontal 2 dot. The subpixels are driven by the DRD driving method. Thus, two neighboring subpixels are connected to one data line. The subpixels are time-divisionally driven by sequentially charging data voltages continuously supplied through one data line.

도 6은 본 발명의 제4 실시예에 따른 픽셀 어레이를 보여 주는 도면이다. 6 is a view showing a pixel array according to a fourth embodiment of the present invention.

도 6을 참조하면, 픽셀 어레이는 스트라이프 타입 픽셀 어레이로 구현된다. 소스 드라이브 IC로부터 출력되는 데이터 전압의 극성이 도 16 및 도 17과 같이 컬럼 인버젼 형태로 반전될 때 픽셀 어레이의 극성은 수직 1 도트 및 수평 1 도트 인버젼 형태로 반전된다. 서브 픽셀들은 DRD 구동 방법으로 구동된다. 따라서, 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인에 연결된다. 이 서브 픽셀들은 하나의 데이터 라인을 통해 연속으로 공급되는 데이터 전압들을 순차적으로 충전하여 시분할 구동된다. Referring to FIG. 6, the pixel array is implemented as a stripe-type pixel array. When the polarity of the data voltage output from the source drive IC is inverted in the form of a column inversion, as shown in Figs. 16 and 17, the polarity of the pixel array is inverted into a version with a vertical 1 dot and a horizontal 1 dot. The subpixels are driven by the DRD driving method. Thus, two neighboring subpixels are connected to one data line. The subpixels are time-divisionally driven by sequentially charging data voltages continuously supplied through one data line.

도 7 내지 도 9는 본 발명의 실시예에 따른 펜타일 렌더링 방법을 보여 주는 도면들이다. FIGS. 7 to 9 are views showing a penta-ray rendering method according to an embodiment of the present invention.

도 7 내지 도 9를 참조하면, 제1 픽셀들(PIX1) 각각은 B 서브 픽셀 없이 R 서브 픽셀과 G 서브 픽셀을 포함한다. 제1 픽셀들(PIX1)의 B 데이터는 펜타일 픽셀 렌더링 알고리즘에서 정해진 소정 비율 만큼 제1 픽셀(PIX1)의 주변에 배치된 제2 및 제3 픽셀들(PIX2, PIX3) 내의 B 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산된다. 제1 픽셀(PIX1)의 주변 픽셀들에 포함된 4 개의 B 서브 픽셀들에 제1 픽셀(PIX1)의 B 데이터가 분산되는 경우에, 제1 픽셀(PIX1)의 B 데이터 값의 1/4씩 주변 픽셀들의 B 데이터에 더해진다. Referring to FIGS. 7 to 9, each of the first pixels PIX1 includes R sub-pixels and G sub-pixels without B sub-pixels. The B data of the first pixels PIX1 is selected among the B subpixels in the second and third pixels PIX2 and PIX3 arranged around the first pixel PIX1 by a predetermined ratio determined in the penta- And is dispersed into one or more subpixels. When the B data of the first pixel PIX1 is distributed to the four B subpixels included in the surrounding pixels of the first pixel PIX1, Is added to the B data of surrounding pixels.

제2 픽셀들(PIX2) 각각은 G 서브 픽셀 없이 B 서브 픽셀과 R 서브 픽셀을 포함한다. 제2 픽셀들(PIX2)의 G 데이터는 펜타일 픽셀 렌더링 알고리즘에서 정해진 소정 비율 만큼 제2 픽셀(PIX2)의 주변에 배치된 제1 및 제3 픽셀들(PIX1, PIX3) 내의 G 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산된다. 제2 픽셀(PIX2)의 주변 픽셀들에 포함된 4 개의 G 서브 픽셀들에 제2 픽셀(PIX2)의 G 데이터가 분산되는 경우에, 제2 픽셀(PIX2)의 G 데이터 값의 1/4씩 주변 픽셀들의 G 데이터에 더해진다. Each of the second pixels PIX2 includes B subpixel and R subpixel without G subpixel. The G data of the second pixels PIX2 is a G pixel of the G pixels in the first and third pixels PIX1 and PIX3 arranged around the second pixel PIX2 by a predetermined ratio determined by the penta- And is dispersed into one or more subpixels. When the G data of the second pixel PIX2 is distributed to the four G subpixels included in the surrounding pixels of the second pixel PIX2, Is added to the G data of surrounding pixels.

제3 픽셀들(PIX3) 각각은 R 서브 픽셀 없이 G 서브 픽셀과 B 서브 픽셀을 포함한다. 제3 픽셀들(PIX3)의 R 데이터는 펜타일 픽셀 렌더링 알고리즘에서 정해진 소정 비율 만큼 제3 픽셀(PIX3)의 주변에 배치된 제1 및 제2 픽셀들(PIX1, PIX2) 내의 R 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산된다. 제3 픽셀(PIX3)의 주변 픽셀들에 포함된 4 개의 R 서브 픽셀들에 제3 픽셀(PIX3)의 R 데이터가 분산되는 경우에, 제3 픽셀(PIX3)의 R 데이터 값의 1/4씩 주변 픽셀들의 R 데이터에 더해진다. Each of the third pixels PIX3 includes a G subpixel and a B subpixel without an R subpixel. The R data of the third pixels PIX3 is an R pixel of the first and second pixels PIX1 and PIX2 disposed around the third pixel PIX3 at a predetermined ratio determined by the penta pixel rendering algorithm And is dispersed into one or more subpixels. When the R data of the third pixel PIX3 is distributed to the four R subpixels included in the surrounding pixels of the third pixel PIX3, Is added to the R data of surrounding pixels.

도 3 및 도 4와 같은 픽셀 어레이에 특정 데이터 패턴을 표시하면 색표현력이 저하될 수 있다. 이러한 데이터 패턴의 일 예로, 도 10a 및 도 10b와 같은 데이터 패턴이 있다. 도 10a 및 도 10b에 도시된 데이터 패턴은 기수 번째 수직 라인들에 화이트 계조의 데이터를 포함하고, 우수 번째 수직 라인들에 블랙 계조 데이터를 포함한다. 이러한 데이터 패턴이 도 3 및 도 4와 같은 픽셀 어레이에 표시되면, 백색이 표시되어야 하는 기수 번째 수직 라인의 픽셀들에 백색이 아닌 다른 컬러가 표시된다. When the specific data pattern is displayed in the pixel array as shown in Figs. 3 and 4, the color expressive power may be degraded. As an example of such a data pattern, there is a data pattern as shown in FIGS. 10A and 10B. The data patterns shown in FIGS. 10A and 10B include white gradation data on the odd-numbered vertical lines and black gradation data on the even-numbered vertical lines. When such a data pattern is displayed on the pixel array as shown in FIGS. 3 and 4, colors other than white are displayed on the pixels of the odd-numbered vertical lines to which white is to be displayed.

도 10a의 예에서, 제1 수직 라인의 픽셀들은 G 서브 픽셀들이 다른 컬러에 비하여 많기 때문에 제1 수직 라인은 백색이 아니라 녹색에 가까운 색이 표시된다. 제3 수직 라인의 픽셀들은 B 서브 픽셀들이 다른 컬러에 비하여 많기 때문에 제3 수직 라인은 청색에 가까운 색이 표시된다. In the example of FIG. 10A, since the pixels of the first vertical line are larger than the G colors of the other colors, the first vertical line is not white but a color close to green. The pixels of the third vertical line are colored closer to blue because the number of the B subpixels is larger than that of the other colors.

도 10b의 예에서, 제1 수직 라인의 픽셀들은 B 서브 픽셀 없이 R 및 G 서브 픽셀들을 포함하기 때문에 제1 수직 라인은 황색(Yellow)이 표시된다. 제3 수직 라인의 픽셀들은 R 서브 픽셀 없이 G 및 B 서브 픽셀들을 포함하기 때문에 제3 수직 라인은 청록색(Cyan)이 표시된다.In the example of FIG. 10B, since the pixels of the first vertical line include R and G subpixels without the B subpixel, the first vertical line is yellow. Since the pixels of the third vertical line include G and B subpixels without the R subpixel, the third vertical line is indicated by cyan.

도 10a 및 도 10b와 같은 컬러 왜곡 문제를 해결하기 위하여, 픽셀 어레이의 컬러 배치를 도 11a 및 도 11b와 같이 변경하는 것이 바람직하다. In order to solve the color distortion problem as shown in Figs. 10A and 10B, it is preferable to change the color arrangement of the pixel array as shown in Figs. 11A and 11B.

도 11a 및 도 11b를 참조하면, 수평 라인들과 수직 라인들 각각에서 같은 컬러의 픽셀들이 이웃하지 않도록 동일 픽셀들이 사선을 따라 또는 지그재그 라인을 따라 배치된다. 11A and 11B, the same pixels are arranged along the oblique line or along the zigzag line such that the pixels of the same color are not adjacent to each other on the horizontal lines and the vertical lines.

도 11a의 예에서, 제1 수평 라인(L1)의 컬러 배치는 좌측으로부터 우측으로 R G B 순서로 배치된다. 제2 수평 라인(L2)의 컬러 배치는 좌측으로부터 우측으로 G B R 순서로 배치된다. 제3 수평 라인(L3)의 컬러 배치는 좌측으로부터 우측으로 B R G 순서로 배치된다. 제4 수평 라인(L4)의 컬러 배치는 제1 수평 라인(L1)과 같다. 그 결과, 아일랜드 타입의 픽셀 어레이에서 동일 픽셀들과 동일 컬러의 서브 픽셀들은 사선을 따라 배치된다. 도 11a와 같은 사선은 X축이 0°이고 Y축이 90°라 할 때 30°~ 60° 사이의 각도로 경사신 사선이다. In the example of Fig. 11A, the color arrangement of the first horizontal line L1 is arranged in the order of RGB from left to right. The color arrangement of the second horizontal line L2 is arranged in the order of G B R from left to right. The color arrangement of the third horizontal line L3 is arranged in the order of B R G from left to right. The color arrangement of the fourth horizontal line L4 is the same as that of the first horizontal line L1. As a result, in the island type pixel array, the same pixels and the same color subpixels are arranged along the oblique line. 11A is an inclined diagonal line at an angle of 30 DEG to 60 DEG when the X-axis is 0 DEG and the Y-axis is 90 DEG.

도 11b의 예에서, 제1 수평 라인(L1)의 컬러 배치는 좌측으로부터 우측으로 R G B 순서로 배치된다. 제2 수평 라인(L2)의 컬러 배치는 좌측으로부터 우측으로 G B R 순서로 배치된다. 제3 수평 라인(L3)의 컬러 배치는 좌측으로부터 우측으로 B R G 순서로 배치된다. 제4 수평 라인(L4)의 컬러 배치는 제2 수평 라인(L2)과 같다. 그 결과, 아일랜드 타입의 픽셀 어레이에서 동일 픽셀들과 동일 컬러의 서브 픽셀들이 지그재그 라인을 따라 배치된다. 도 11b와 같은 지그재그 라인은 X축이 0°이고 Y축이 90°라 할 때 30°~ 60° 사이의 제1 사선과, 제1 사선의 끝단에 연결된 110°~ 150° 사이의 제2 사선을 포함한다. In the example of Fig. 11B, the color arrangement of the first horizontal line L1 is arranged in the order of RGB from left to right. The color arrangement of the second horizontal line L2 is arranged in the order of G B R from left to right. The color arrangement of the third horizontal line L3 is arranged in the order of B R G from left to right. The color arrangement of the fourth horizontal line L4 is the same as that of the second horizontal line L2. As a result, the same pixels and the same color subpixels are arranged along the zigzag line in the island-type pixel array. The zigzag line as shown in FIG. 11B has a first diagonal line between 30 ° and 60 ° where the X axis is 0 ° and a Y axis is 90 °, and a second diagonal line between 110 ° and 150 ° connected to the end of the first diagonal line. .

따라서, 아일랜드 타입의 픽셀 어레이에서 동일 픽셀과 동일 컬러의 서브 픽셀들이 사선 또는 지그재그 라인을 따라 배치되면 색 표현력을 개선할 수 있다. Therefore, in the island-type pixel array, when the same pixel and the same color subpixels are arranged along a diagonal line or a zigzag line, the color expressing power can be improved.

도 12는 아일랜드 타입 픽셀 어레이에서 TFT들이 2 수평 라인들 간격으로 지그재그 형태로 배치된 예이다. 이 경우에, 동일 컬러의 서브 픽셀들에서 정극성과 부극성이 수직 라인, 수평 라인, 및 사선에서 균형을 맞추어 어느 한 쪽의 극성으로 편중되지 않는다. 극성 균형은 표시영상의 얼룩을 방지할 수 있다. 12 is an example in which TFTs are arranged in a zigzag manner at intervals of two horizontal lines in an island type pixel array. In this case, in the subpixels of the same color, the positive polarity and the negative polarity are not balanced with either one of the polarities in the vertical line, the horizontal line, and the diagonal line. The polarity balance can prevent smearing of the display image.

도 13은 아일랜드 타입 픽셀 어레이에서 TFT들이 1 수평 라인 간격으로 지그재그 형태로 배치된 예이다. 이 경우에, 1 수직 라인에 배치된 동일 컬러의 서브 픽셀들의 극성이 어느 한쪽으로 편중된다. 이러한 극성 불균형은 표시영상의 얼룩을 초래할 수 있다. 13 is an example in which TFTs are arranged in a zigzag manner at one horizontal line interval in an island type pixel array. In this case, the polarities of subpixels of the same color arranged on one vertical line are biased to either side. Such a polarity imbalance may cause the display image to be stained.

도 14a 및 도 14b 아일랜드 타입 픽셀 어레이에서 TFT들이 2 수평 라인들 간격으로 지그재그 형태로 배치되고 컬러가 사선을 따라 배치된 예를 보여 주는 도면들이다. 이 경우에, 동일 컬러의 서브 픽셀들에서 정극성과 부극성이 수직 라인, 수평 라인, 및 사선에서 균형을 맞추어 어느 한 쪽의 극성으로 편중되지 않는다. 극성 균형은 표시영상의 얼룩을 방지할 수 있다. Figs. 14A and 14B are views showing examples in which TFTs are arranged in a zigzag manner at intervals of two horizontal lines in an island-type pixel array, and colors are arranged along diagonal lines. In this case, in the subpixels of the same color, the positive polarity and the negative polarity are not balanced with either one of the polarities in the vertical line, the horizontal line, and the diagonal line. The polarity balance can prevent smearing of the display image.

도 15a 및 도 15b는 아일랜드 타입 픽셀 어레이에서 TFT들이 1 수평 라인 간격으로 지그재그 형태로 배치되고, 컬러가 사선 또는 지그재그 라인을 따라 배치된 예를 보여 주는 도면들이다. 도 15a의 경우에, 사선을 따라 배치된 동일 컬러의 서브 픽셀들의 극성이 어느 한쪽으로 편중된다. 도 15b의 경우에, 수직 라인을 따라 배치된 동일 컬러의 서브 픽셀들의 극성이 어느 한쪽으로 편중된다. 이러한 극성 불균형은 표시영상의 얼룩을 초래할 수 있다. Figs. 15A and 15B are views showing an example in which TFTs are arranged in a zigzag manner at one horizontal line interval in an island-type pixel array, and colors are arranged along a diagonal line or a zigzag line. In the case of Fig. 15A, the polarities of sub-pixels of the same color arranged along the oblique lines are biased to either side. In the case of Fig. 15B, the polarities of sub-pixels of the same color arranged along the vertical line are biased to either side. Such a polarity imbalance may cause the display image to be stained.

따라서, 아일랜드 타입 픽셀 어레이에서 픽셀 어레이의 극성 균형을 실현하기 위해서는 2 수평 라인들 간격으로 TFT들이 지그재그 형태로 배치되는 것이 바람직하다. Therefore, in order to realize the polarity balance of the pixel array in the island type pixel array, it is preferable that the TFTs are arranged in a zigzag manner at intervals of two horizontal lines.

도 16은 1 프레임 기간 동안 같은 극성의 데이터 전압이 데이터 라인들에 공급될 때 소스 드라이브 IC에서 차지 세어링(charge sharing) 없이 데이터 전압을 출력하는 예이다. 도 17은 1 프레임 기간 동안 같은 극성의 데이터 전압이 데이터 라인들에 공급될 때 소스 드라이브 IC에서 매 수평 기간 마다 차지 세어링을 실시한 후에 데이터 전압을 출력하는 예이다. 도 16 및 도 17에서, "VB"는 데이터 전압이 없는 버티컬 블랭크(Vertical blank) 기간이다. 16 is an example of outputting the data voltage without charge sharing in the source drive IC when data voltages of the same polarity are supplied to the data lines during one frame period. FIG. 17 is an example of outputting a data voltage after performing charge-holding every horizontal period in the source drive IC when data voltages of the same polarity are supplied to the data lines during one frame period. 16 and 17, "VB" is a vertical blank period in which there is no data voltage.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 표시패널 102 : 데이터 구동부
104 : 게이트 구동부 106 : 타이밍 콘트롤러
110 : 호스트 시스템100: display panel 102: data driver
104: Gate driver 106: Timing controller
110: host system

Claims (4)

다수의 데이터 라인들, 다수의 게이트라인들, 및 다수의 R 서브 픽셀, 다수의 G 서브 픽셀, 다수의 B 서브 픽셀, 및 상기 서브 픽셀들에 연결된 박막트랜지스터들이 형성된 픽셀 어레이를 포함하고,
상기 픽셀 어레이는,
제1 R 서브 픽셀과 제1 G 서브 픽셀을 포함하는 다수의 제1 픽셀들;
제1 B 서브 픽셀과 제2 R 서브 픽셀을 포함하는 다수의 제2 픽셀들; 및
제2 G 서브 픽셀과 제 B 서브 픽셀을 포함하는 다수의 제3 픽셀들을 포함하고,
상기 픽셀 어레이 내에서 이웃하는 픽셀들의 컬러 구성이 서로 다른 표시장치. A pixel array in which a plurality of data lines, a plurality of gate lines, and a plurality of R subpixels, a plurality of G subpixels, a plurality of B subpixels, and thin film transistors connected to the subpixels are formed,
The pixel array includes:
A plurality of first pixels including a first R subpixel and a first G subpixel;
A plurality of second pixels including a first B subpixel and a second R subpixel; And
A plurality of third pixels including a second G subpixel and a B subpixel,
Wherein the color configuration of neighboring pixels in the pixel array is different. 제 1 항에 있어서,
제1 픽셀의 B 데이터는 상기 제1 픽셀의 주변에 배치된 제2 및 제3 픽셀들 내의 B 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산되고,
제2 픽셀의 G 데이터는 상기 제2 픽셀의 주변에 배치된 제1 및 제3 픽셀들 내의 G 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산되고,
제3 픽셀의 R 데이터는 상기 제3 픽셀의 주변에 배치된 제1 및 제2 픽셀들 내의 R 서브 픽셀들 중 하나 이상의 서브 픽셀로 분산되는 표시장치.The method according to claim 1,
The B data of the first pixel is dispersed into one or more of the B subpixels in the second and third pixels disposed around the first pixel,
The G data of the second pixel is dispersed into one or more of the G subpixels in the first and third pixels disposed around the second pixel,
And the R data of the third pixel is distributed to one or more subpixels of the R subpixels in the first and second pixels disposed around the third pixel. 제 2 항에 있어서,
상기 픽셀 어레이의 수평 라인을 따라 상기 제1 픽셀, 상기 제2 픽셀 및 상기 제3 픽셀의 순서로 상기 픽셀들이 배치되고,
상기 픽셀 어레이의 수직 라인을 따라 이웃하게 배치되는 동일 컬러의 서브 픽셀들 사이에 다른 컬러의 서브 픽셀이 배치되고,
동일 컬러의 서브 픽셀들이 사선 또는 지그재그 라인을 따라 상기 픽셀 어레이에 배치되는 표시장치.3. The method of claim 2,
The pixels are arranged in the order of the first pixel, the second pixel and the third pixel along a horizontal line of the pixel array,
Subpixels of different colors are arranged between subpixels of the same color arranged adjacently along the vertical line of the pixel array,
Wherein subpixels of the same color are arranged in the pixel array along a diagonal or zigzag line. 제 3 항에 있어서,
제4i(i는 0과 양의 정수)+1 및 제4i+2 번째 수평 라인(L1, L2)에 배치된 박막트랜지스터들은 상기 데이터 라인들의 우측에 연결되고,
제4i+3 및 제4i+4 번째 수평 라인(L3, L4)에 배치된 박막트랜지스터들은 상기 데이터 라인들의 좌측에 연결되는 표시장치.The method of claim 3,
Thin film transistors arranged in the 4i (i is a positive integer equal to 0) +1 and the (4i + 2) th horizontal lines L1 and L2 are connected to the right side of the data lines,
And the thin film transistors arranged in the (4i + 3) th and (4i + 4) th horizontal lines (L3, L4) are connected to the left side of the data lines.
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