KR20160042376A - Display device - Google Patents

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Abstract

Disclosed is a display device according to an embodiment of the present invention. The present invention discloses a display device in which storage capacitors are disposed adjacent to each other and share a common line, thereby improving a pixel aperture ratio. In the display device of the present invention, a first storage capacitor and a second storage capacitor are disposed between a first pixel electrode and a second pixel electrode, the first storage capacitor is located opposite the first pixel electrode with respect to a vertical common line, and the second storage capacitor is located opposite the second pixel electrode with respect to the vertical common line. Furthermore, a first bridge pixel electrode connecting from the first storage capacitor to the first pixel electrode and a second bridge pixel electrode connecting from the second storage capacitor to the second pixel electrode are disposed.

Description

표시장치{DISPLAY DEVICE}Display device {DISPLAY DEVICE}

본 발명은 개구율을 향상시킬 수 있는 표시장치에 관한 것이다.The present invention relates to a display device capable of improving an aperture ratio.

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다. 액정표시장치의 픽셀들은 컬러 구현을 구현하고 휘도를 높이기 위하여 R 서브 픽셀, G 서브 픽셀, B 서브 픽셀, 및 W 서브 픽셀들로 나뉘어질 수 있다. 이하에서, 픽셀들이 RGBW 서브 픽셀들로 나뉘어진 표시장치를 "RGBW 타입 표시장치"라 한다.An organic light emitting diode (OLED) display, a plasma display panel (PDP), an electrophoretic display device (EPD), a liquid crystal display (LCD) Various flat panel display devices have been developed. A liquid crystal display device displays an image by controlling an electric field applied to liquid crystal molecules in accordance with a data voltage. A thin film transistor (hereinafter referred to as "TFT") is formed for each pixel in an active matrix driving liquid crystal display device. The pixels of the liquid crystal display may be divided into R subpixels, G subpixels, B subpixels, and W subpixels to implement a color implementation and increase brightness. Hereinafter, a display device in which pixels are divided into RGBW subpixels will be referred to as "RGBW type display device ".

액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터 라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, IC), 액정표시패널의 게이트 라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.The liquid crystal display device includes a liquid crystal display panel, a backlight unit for irradiating light to the liquid crystal display panel, a source drive integrated circuit (IC) for supplying a data voltage to the data lines of the liquid crystal display panel, A gate drive IC for supplying a gate pulse (or a scan pulse) to scan lines (or scan lines), a control circuit for controlling the ICs, a light source driving circuit for driving a light source of the backlight unit, and the like.

액정표시장치는 직류 잔상을 줄이고 액정의 열화를 방지하기 위하여 이웃하는 서브 픽셀들(sub-pixel)에 충전되는 데이터전압의 극성을 서로 상반되게 하고 데이터전압의 극성을 주기적으로 반전시키는 인버젼 방식으로 구동되고 있다. 대부분의 액정표시장치에는 수평 및 수직 1 도트 인버젼 방식이나 수평 1 도트 및 수직 2 도트 인버젼 방식이 적용되고 있다. 1 도트(dot)는 1 서브 픽셀을 의미한다.The liquid crystal display device is an inversion type in which polarities of data voltages charged in neighboring sub-pixels are reversed and the polarities of data voltages are periodically inverted in order to reduce direct current residual images and prevent deterioration of liquid crystal Is being driven. Most liquid crystal display devices are applied with a version system with horizontal and vertical 1-dot, and a version system with horizontal 1-dot and vertical 2-dot. One dot means one sub-pixel.

서브 픽셀들에는 각각 스토리지 커패시터가 구비되어 액정 구동을 유지시키고 있다. 상하로 인접한 서브 픽셀에 각각 구비된 스토리지 커패시터가 서로 마주보는 구조의 경우, 스토리지 커패시터 영역을 확보할 필요가 있다. 이 경우, 상하로 인접한 서브 픽셀 사이의 영역이 넓어지게 되어 개구율이 저하되는 문제가 있다. 또한, 고품질의 액정표시장치를 원하는 사용자들의 요구가 늘어남에 따라 서브 픽셀의 설계를 변경하여 고개구율을 달성할 필요가 있다. Each of the subpixels is provided with a storage capacitor to maintain liquid crystal driving. In the case where the storage capacitors provided in the upper and lower adjacent subpixels face each other, it is necessary to secure the storage capacitor region. In this case, there is a problem that the area between the vertically adjacent subpixels is widened and the aperture ratio is lowered. In addition, as the demand of users who desire a high-quality liquid crystal display device increases, it is necessary to change the design of the subpixel to achieve a high aperture ratio.

따라서, 본 발명은 스토리지 커패시터를 서로 이웃하게 배치하여 개구율을 향상시킬 수 있는 표시장치를 제공한다. 또한, 본 발명은 공통 라인을 공유하여 개구율을 향상시킬 수 있는 표시장치를 제공한다. Therefore, the present invention provides a display device capable of improving the aperture ratio by arranging storage capacitors adjacent to each other. Further, the present invention provides a display device capable of improving the aperture ratio by sharing a common line.

상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 제1 화소와 제2 화소를 포함한다. 제1 화소는 제1 화소 전극, 상기 제1 화소 전극과 전계를 형성하는 제1 공통 전극, 및 제1 스토리지 커패시터를 포함하고, 제2 화소는 제2 화소 전극, 상기 제2 화소 전극과 전계를 형성하는 제2 공통 전극, 및 제2 스토리지 커패시터를 포함한다. 그리고 이웃하는 제1 및 제2 데이터 라인들 사이에 제1 화소 전극과 상기 제2 화소 전극이 배치되며, 제1 화소 전극과 제2 화소 전극 사이에 데이터 라인들과 나란한 수직 공통 라인이 배치되고, 제1 화소 전극과 제2 화소 전극 사이에 데이터 라인들과 교차한 제1 및 제2 게이트 라인들이 배치된다. 제1 스토리지 커패시터와 제2 스토리지 커패시터는 제1 화소 전극과 제2 화소 전극 사이에 배치되며, 제1 스토리지 커패시터는 수직 공통 라인을 기준으로 제1 화소 전극과 서로 반대편에 위치하고, 제2 스토리지 커패시터는 수직 공통 라인을 기준으로 제2 화소 전극과 서로 반대편에 위치한다. 제1 스토리지 커패시터로부터 제1 화소 전극 사이를 연결하는 제1 브릿지 화소 전극과, 제2 스토리지 커패시터로부터 제2 화소 전극 사이를 연결하는 제2 브릿지 화소 전극이 배치되며, 제1 브릿지 화소 전극과 제2 브릿지 화소 전극은 수직 공통 라인과 교차한다.According to an aspect of the present invention, there is provided a display device including a first pixel and a second pixel. The first pixel includes a first pixel electrode, a first common electrode that forms an electric field with the first pixel electrode, and a first storage capacitor, the second pixel includes a second pixel electrode, And a second storage capacitor. A first pixel electrode and a second pixel electrode are disposed between neighboring first and second data lines, a vertical common line parallel to the data lines is disposed between the first pixel electrode and the second pixel electrode, First and second gate lines crossing the data lines are disposed between the first pixel electrode and the second pixel electrode. The first storage capacitor and the second storage capacitor are disposed between the first pixel electrode and the second pixel electrode and the first storage capacitor is located opposite to the first pixel electrode with respect to the vertical common line, And are located on opposite sides of the second pixel electrode with respect to the vertical common line. A first bridge pixel electrode for connecting between the first storage capacitor and the first pixel electrode and a second bridge pixel electrode for connecting the second storage capacitor to the second pixel electrode are arranged, The bridge pixel electrode intersects the vertical common line.

일예로, 제1 화소는 제1 데이터 라인과 제1 게이트 라인의 교차부에 위치하는 제1 TFT를 포함하고, 제2 화소는 제2 데이터 라인과 제2 게이트 라인의 교차부에 위치하는 제2 TFT를 포함한다. For example, the first pixel includes a first TFT located at the intersection of the first data line and the first gate line, and the second pixel includes a second TFT located at the intersection of the second data line and the second gate line. TFT.

일예로, 제1 화소 전극을 사이에 두고 제1 게이트 라인의 맞은편에 제1 게이트 라인과 나란한 제1 공통 라인이 배치되고, 제2 화소 전극을 사이에 두고 제2 게이트 라인의 맞은편에 제2 게이트 라인과 나란한 제2 공통 라인이 배치된다. 제1 공통 라인은 제1 공통 전극에 연결되고, 제2 공통 라인은 제2 공통 전극에 연결된다.For example, a first common line arranged in parallel with the first gate line is disposed on the opposite side of the first gate line with the first pixel electrode therebetween, and a second common line is provided on the opposite side of the second gate line, And a second common line arranged in parallel with the two gate lines. The first common line is connected to the first common electrode, and the second common line is connected to the second common electrode.

일예로, 제1 브릿지 화소 전극과 제1 화소 전극은 일체로 이루어지고, 제2 브릿지 화소 전극과 제2 화소 전극은 일체로 이루어진다.For example, the first bridge pixel electrode and the first pixel electrode are integrally formed, and the second bridge pixel electrode and the second pixel electrode are integrally formed.

일예로, 제1 게이트 라인과 상기 제2 게이트 라인은 제1 스토리지 커패시터와 제2 스토리지 커패시터 사이에 위치한다. For example, the first gate line and the second gate line are located between the first storage capacitor and the second storage capacitor.

또한, 상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 제1 화소와 제2 화소 전극을 포함한다. 제1 화소는 제1 화소 전극, 제1 화소 전극과 전계를 형성하는 제1 공통 전극, 및 제1 스토리지 커패시터를 포함한다. 제2 화소는 제2 화소 전극, 상기 제2 화소 전극과 전계를 형성하는 제2 공통 전극, 및 제2 스토리지 커패시터를 포함한다. 제1 화소 전극과 제2 화소 전극 사이에 데이터 라인이 배치되고, 제1 화소 전극과 제2 화소 전극 사이에 데이터 라인과 교차한 제1 및 제2 게이트 라인들이 배치되며, 제1 화소 전극과 제2 화소 전극 사이에 데이터 라인과 교차한 제1 및 제2 공통 라인들이 배치된다. 제1 스토리지 커패시터는 제1 게이트 라인과 제1 화소 전극 사이에 배치되고, 제2 스토리지 커패시터는 제2 게이트 라인과 제2 화소 전극 사이에 배치되며, 제1 스토리지 커패시터와 제2 스토리지 커패시터는 데이터 라인을 기준으로 서로 반대편에 위치한다. According to another aspect of the present invention, there is provided a display device including a first pixel and a second pixel electrode. The first pixel includes a first pixel electrode, a first common electrode that forms an electric field with the first pixel electrode, and a first storage capacitor. The second pixel includes a second pixel electrode, a second common electrode that forms an electric field with the second pixel electrode, and a second storage capacitor. A data line is disposed between the first pixel electrode and the second pixel electrode, first and second gate lines intersecting the data line are disposed between the first pixel electrode and the second pixel electrode, And first and second common lines crossing the data lines are disposed between the two pixel electrodes. The first storage capacitor is disposed between the first gate line and the first pixel electrode, the second storage capacitor is disposed between the second gate line and the second pixel electrode, and the first storage capacitor and the second storage capacitor are connected to the data line As shown in FIG.

일예로, 제1 화소는 데이터 라인과 제1 게이트 라인의 교차부에 위치하는 제1 TFT를 포함하고, 제2 화소는 데이터 라인과 제2 게이트 라인의 교차부에 위치하는 제2 TFT를 포함하며, 제1 TFT와 제2 TFT는 데이터 라인을 공유한다. For example, the first pixel includes a first TFT located at the intersection of the data line and the first gate line, and the second pixel includes a second TFT located at the intersection of the data line and the second gate line , The first TFT and the second TFT share a data line.

일예로, 제1 공통 라인과 제2 공통 라인 사이에 제1 게이트 라인과 제2 게이트 라인이 위치한다. For example, the first gate line and the second gate line are located between the first common line and the second common line.

또한, 상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 표시장치는 제1 화소와 제2 화소를 포함한다. 제1 화소는 제1 화소 전극, 상기 제1 화소 전극과 전계를 형성하는 제1 공통 전극, 및 제1 스토리지 커패시터를 포함한다. 제2 화소는 제2 화소 전극, 상기 제2 화소 전극과 전계를 형성하는 제2 공통 전극, 및 제2 스토리지 커패시터를 포함한다. 제1 화소 전극과 제2 화소 전극 사이에 데이터 라인이 배치되며, 제1 화소 전극과 제2 화소 전극 사이에 데이터 라인과 교차한 제1 및 제2 게이트 라인들이 배치된다. 제1 게이트 라인과 제2 게이트 라인 사이에 공통 라인이 배치되며, 공통 라인은 제1 스토리지 커패시터 및 제2 스토리지 커패시터에 포함된다. 제1 스토리지 커패시터는 제1 게이트 라인과 제1 화소 전극 사이에 배치되고, 제2 스토리지 커패시터는 제2 게이트 라인과 제2 화소 전극 사이에 배치되며, 제1 스토리지 커패시터와 제2 스토리지 커패시터는 데이터 라인을 기준으로 서로 반대편에 위치한다. According to another aspect of the present invention, there is provided a display device including a first pixel and a second pixel. The first pixel includes a first pixel electrode, a first common electrode that forms an electric field with the first pixel electrode, and a first storage capacitor. The second pixel includes a second pixel electrode, a second common electrode that forms an electric field with the second pixel electrode, and a second storage capacitor. A data line is disposed between the first pixel electrode and the second pixel electrode, and first and second gate lines crossing the data line are disposed between the first pixel electrode and the second pixel electrode. A common line is disposed between the first gate line and the second gate line, and a common line is included in the first storage capacitor and the second storage capacitor. The first storage capacitor is disposed between the first gate line and the first pixel electrode, the second storage capacitor is disposed between the second gate line and the second pixel electrode, and the first storage capacitor and the second storage capacitor are connected to the data line As shown in FIG.

일예로, 제1 화소는 데이터 라인과 제1 게이트 라인의 교차부에 위치하는 제1 TFT를 포함하고, 제2 화소는 데이터 라인과 제2 게이트 라인의 교차부에 위치하는 제2 TFT를 포함하며, 제1 TFT와 제2 TFT는 데이터 라인을 공유한다. For example, the first pixel includes a first TFT located at the intersection of the data line and the first gate line, and the second pixel includes a second TFT located at the intersection of the data line and the second gate line , The first TFT and the second TFT share a data line.

일예로, 제1 스토리지 커패시터는 제1 TFT의 드레인 전극과 공통 라인을 포함하고, 제2 스토리지 커패시터는 제2 TFT의 드레인 전극과 공통 라인을 포함한다. For example, the first storage capacitor includes a common electrode and a drain electrode of the first TFT, and the second storage capacitor includes a common electrode and a drain electrode of the second TFT.

일예로, 데이터 라인과 나란하며, 제1 화소 및 제2 화소를 각각 사이에 두고 데이터 라인에 이웃하는 보조 공통 라인을 포함하며, 보조 공통 라인은 콘택홀을 통해 공통 라인과 접속된다.For example, the data line includes a sub common line adjacent to the data line, with the first pixel and the second pixel interposed therebetween, and the auxiliary common line is connected to the common line through the contact hole.

일예로, 제1 화소 전극과 제2 화소 전극을 둘러싸는 수직 공통 라인을 포함하며, 수직 공통 라인은 제2 게이트 라인과 중첩되는 연장부를 포함한다. For example, the display device includes a vertical common line surrounding the first pixel electrode and the second pixel electrode, and the vertical common line includes an extension overlapping the second gate line.

본 발명의 일 실시예에 따른 표시장치는 TFT와 스토리지 커패시터가 수직 공통 라인을 기준으로 서로 이웃하게 배치하고, 브릿지 화소 전극을 이용하여 TFT와 스토리지 커패시터를 수직 공통 라인을 기준으로 서로 이웃하게 배치된 화소의 화소 전극에 연결한다. 따라서, 화소 간의 간격을 줄일 수 있어 개구율을 향상시킬 수 있는 이점이 있다.A display device according to an embodiment of the present invention includes a TFT and a storage capacitor arranged adjacent to each other with reference to a vertical common line and a TFT and a storage capacitor arranged adjacent to each other with respect to a vertical common line using a bridge pixel electrode To the pixel electrode of the pixel. Therefore, the interval between the pixels can be reduced, and the aperture ratio can be improved.

또한, 본 발명의 일 실시예에 따른 표시장치는 상하 관계에 있는 화소들 사이의 간격을 줄이기 위해, 2개의 화소가 공통 라인을 공유하도록 게이트 라인들 사이에 1개의 공통 라인을 배치한다. 따라서, 화소 간의 간격을 줄일 수 있어 화소들의 개구율을 향상시킬 수 있는 이점이 있다.Further, the display device according to an embodiment of the present invention places one common line between the gate lines so that two pixels share a common line in order to reduce the space between the pixels in the vertical relationship. Accordingly, the interval between the pixels can be reduced, and the aperture ratio of the pixels can be improved.

도 1은 본 발명의 실시예에 따른 표시장치를 나타낸 도면.
도 2는 본 발명의 실시예에 따른 픽셀 어레이의 일부를 보여 주는 회로도.
도 3은 본 발명의 제1 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도.
도 4는 도 3의 I-I'에 따라 절취한 단면도.
도 5는 도 3의 Ⅱ-Ⅱ'에 따라 절취한 단면도.
도 6은 본 발명의 제2 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도.
도 7은 도 6의 Ⅲ-Ⅲ'에 따라 절취한 단면도.
도 8은 본 발명의 제3 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도.
도 9는 도 8의 Ⅳ-Ⅳ'에 따라 절취한 단면도.
도 10은 본 발명의 제4 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도.
도 11은 도 10의 Ⅴ-Ⅴ'에 따라 절취한 단면도.
도 12는 종래 표시장치의 픽셀 어레이와 본 발명의 제1 실시예에 따른 표시장치의 픽셀 어레이를 비교한 도면.
도 13은 본 발명의 제2 내지 제4 실시예에 따른 표시장치의 화소들의 개구율을 나타낸 도면.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 shows a display device according to an embodiment of the present invention. Fig.
2 is a circuit diagram showing a portion of a pixel array according to an embodiment of the present invention;
3 is a plan view showing a pixel array structure of a display device according to the first embodiment of the present invention.
4 is a cross-sectional view taken along line I-I 'of FIG. 3;
5 is a cross-sectional view taken along line II-II 'of FIG. 3;
6 is a plan view showing a pixel array structure of a display device according to a second embodiment of the present invention;
7 is a cross-sectional view taken along line III-III 'of FIG. 6;
8 is a plan view showing a pixel array structure of a display device according to a third embodiment of the present invention.
9 is a cross-sectional view taken along line IV-IV 'of FIG.
10 is a plan view showing a pixel array structure of a display device according to a fourth embodiment of the present invention;
11 is a cross-sectional view taken along line V-V 'in FIG.
12 is a comparison of a pixel array of a conventional display device and a pixel array of a display device according to the first embodiment of the present invention.
13 is a diagram showing the aperture ratio of the pixels of the display device according to the second to fourth embodiments of the present invention.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

본 발명의 표시장치는 액정표시장치(LCD), 유기 발광 다이오드 표시장치(OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP) 등 컬러 구현이 가능한 평판 표시장치로 구현될 수 있다. 이하에서, 액정표시장치를 중심으로 본 발명의 실시예들을 설명하나 액정표시장치에 한정되지 않는다는 것에 주의하여야 한다. 예를 들어, 본 발명의 RGBW 서브 픽셀 배치는 유기 발광 다이오드 표시장치에도 적용 가능하다. The display device of the present invention can be implemented as a flat panel display device capable of color display such as a liquid crystal display (LCD), an organic light emitting diode display (OLED) display, and a plasma display panel (PDP). Hereinafter, embodiments of the present invention will be described with reference to a liquid crystal display, but it should be noted that the present invention is not limited to a liquid crystal display. For example, the RGBW subpixel arrangement of the present invention is also applicable to organic light emitting diode display devices.

도 1은 본 발명의 일 실시예에 따른 표시장치를 나타낸 도면이다.1 is a view illustrating a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(10)과, 표시패널(10)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널(10)의 아래에는 표시패널(10)에 빛을 균일하게 조사하기 위한 백라이트 유닛이 배치될 수 있다.1, the display device of the present invention includes a display panel 10 on which a pixel array is formed, and a display panel drive circuit for writing data of an input image on the display panel 10. [ Below the display panel 10, a backlight unit for uniformly irradiating light to the display panel 10 can be disposed.

표시패널(10)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(10)의 픽셀 어레이는 데이터 라인들(D1~Dm)과 게이트 라인들(G1~Gn)의 교차 구조에 의해 매트릭스 형태로 배열되는 픽셀들을 포함한다.The display panel 10 includes an upper substrate and a lower substrate facing each other with a liquid crystal layer interposed therebetween. The pixel array of the display panel 10 includes pixels arranged in a matrix form by the intersection structure of the data lines D1 to Dm and the gate lines G1 to Gn.

표시패널(10)의 하부 기판에는 데이터 라인들(D1~Dm+1), 게이트 라인들(G1~G2n), TFT들, TFT에 접속된 픽셀 전극(1), 및 픽셀 전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀 전극(1)과 공통전압(Vcom)이 인가되는 공통 전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. 픽셀들 각각은 RGBW 서브 픽셀들로 나뉘어진다. RGBW 서브 픽셀들은 도 2와 같은 형태로 배치될 수 있다.The data lines D1 to Dm + 1, the gate lines G1 to G2n, the TFTs, the pixel electrodes 1 connected to the TFTs, and the pixel electrodes 1 are connected to the lower substrate of the display panel 10 A storage capacitor (Cst), and the like. Each of the pixels adjusts the amount of light transmitted by using liquid crystal molecules driven by the voltage difference between the pixel electrode 1 for charging the data voltage through the TFT and the common electrode 2 to which the common voltage Vcom is applied And displays an image of the video data. Each of the pixels is divided into RGBW subpixels. The RGBW subpixels may be arranged in the form as shown in FIG.

표시패널(10)의 상부 기판 상에는 블랙 매트릭스(Black matrix)와 컬러 필터(Color filter)를 포함한 컬러 필터 어레이가 형성된다. 공통 전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식의 경우에 상부 기판 상에 형성되며, IPS(In-Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식의 경우에 픽셀 전극과 함께 하부 기판 상에 형성된다. 표시패널(10)의 상부 기판과 하부 기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다.On the upper substrate of the display panel 10, a color filter array including a black matrix and a color filter is formed. The common electrode 2 is formed on the upper substrate in the case of a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is composed of an IPS (In- Plane Switching) mode and an FFS (Fringe Field Switching) Mode is formed on the lower substrate together with the pixel electrode in the case of the horizontal electric field driving method. On the upper substrate and the lower substrate of the display panel 10, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다.The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

표시패널 구동회로는 픽셀들에 데이터를 기입한다. 이 표시패널 구동회로는 데이터 구동부(12), 게이트 구동부(14), 및 타이밍 콘트롤러(20)를 포함한다. The display panel driving circuit writes data to the pixels. The display panel drive circuit includes a data driver 12, a gate driver 14, and a timing controller 20. [

데이터 구동부(12)는 다수의 소스 드라이브 IC를 포함한다. 소스 드라이브 IC들의 데이터 출력 채널들은 픽셀 어레이의 데이터 라인들(D1~Dm)에 연결된다. 소스 드라이브 IC들의 데이터 출력 채널들의 총 개수는 도 2와 같은 픽셀 어레이 구조로 인하여 데이터 라인들의 총 개수 대비 1/2 수준으로 감소된다. 따라서, 본 발명은 표시장치의 비용을 낮출 수 있다. The data driver 12 includes a plurality of source drive ICs. The data output channels of the source drive ICs are connected to the data lines D1 to Dm of the pixel array. The total number of data output channels of the source drive ICs is reduced to 1/2 of the total number of data lines due to the pixel array structure shown in FIG. Therefore, the present invention can lower the cost of the display device.

데이터 구동부(12)는 타이밍 콘트롤러(20)로부터 입력 영상의 데이터를 입력 받는다. 데이터 구동부(12)로 전송되는 디지털 비디오 데이터는 R 데이터, G 데이터, B 데이터, 및 W 데이터를 포함한다. 데이터 구동부(12)는 타이밍 콘트롤러(20)의 제어 하에 입력 영상의 RGBW 디지털 비디오 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다. 데이터 구동부(12)의 출력 전압은 데이터 라인들(D1~Dm)에 공급된다. The data driver 12 receives the data of the input image from the timing controller 20. [ The digital video data transmitted to the data driver 12 includes R data, G data, B data, and W data. The data driver 12 converts the RGBW digital video data of the input image to the positive / negative gamma compensation voltage under the control of the timing controller 20 to output the positive / negative data voltages. The output voltage of the data driver 12 is supplied to the data lines D1 to Dm.

게이트 구동부(14)는 타이밍 콘트롤러(20)의 제어 하에 게이트 라인들(G1~Gn)에 게이트 펄스를 순차적으로 공급한다. 게이트 구동부(14)로부터 출력된 게이트 펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다.The gate driver 14 sequentially supplies gate pulses to the gate lines G1 to Gn under the control of the timing controller 20. [ The gate pulse output from the gate driver 14 is synchronized with the positive / negative polarity video data voltages to be charged to the pixels.

타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 수신된 입력 영상의 RGB 데이터를 RGBW 데이터로 변환하여 데이터 구동부(12)로 전송한다. 타이밍 콘트롤러(20)와 데이터 구동부(12)의 소스 드라이브 IC들 간의 데이터 전송을 위한 인터페이스는 mini LVDS(Low-voltage differential signaling) 인터페이스 또는 EPI(Embedded Panel Interface) 인터페이스를 적용할 수 있다. EPI 인터페이스는 본원 출원인에 의해 출원된 대한민국 특허출원 10-2008-0127458(2008-12-15), 미국 출원 12/543,996(2009-08-19), 대한민국 특허출원 10-2008-0127456(2008-12-15), 미국 출원 12/461,652(2009-08-19), 대한민국 특허출원 10-2008-0132466(2008-12-23), 미국 출원 12/537,341(2009-08-07) 등에서 제안된 인터페이스 기술로 적용될 수 있다.The timing controller 20 converts the RGB data of the input image received from the host system 30 into RGBW data and transmits the RGBW data to the data driver 12. An interface for data transmission between the timing controller 20 and the source driver ICs of the data driver 12 may be a mini-LVDS (low voltage differential signaling) interface or an EPI (Embedded Panel Interface) interface. The EPI interface is disclosed in Korean Patent Application No. 10-2008-0127458 (2008-12-15), US Application No. 12 / 543,996 (2009-08-19), Korean Patent Application No. 10-2008-0127456 (2008-12) filed by the present applicant -15), US Application No. 12 / 461,652 (2009-08-19), Korean Patent Application No. 10-2008-0132466 (2008-12-23), US Application No. 12 / 537,341 (2009-08-07) . ≪ / RTI >

타이밍 콘트롤러(20)는 호스트 시스템(30)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(20)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(12)와 게이트 구동부(14)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 데이터의 극성 정보를 데이터 구동부(12)의 소스 드라이브 IC들 각각에 전송할 수 있다. Mini LVDS 인터페이스는 별도의 제어 배선을 통해 극성 제어 신호를 전송한다. EPI 인터페이스는 CDR(Clok and Data Recovery)을 위한 클럭 트레이닝 패턴(clock training pattern)과 RGBW 데이터 패킷 사이에 전송되는 콘트롤 데이터 패킷 내에 극성 제어 정보를 인코딩하여 소스 드라이브 IC들 각각에 전송하는 인터페이스 기술이다. The timing controller 20 receives timing signals from the host system 30, which are synchronized with input image data. The timing signals include a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE, a dot clock DCLK, and the like. The timing controller 20 controls the operation timings of the data driver 12 and the gate driver 14 based on the timing signals Vsync, Hsync, DE and DCLK received together with the pixel data of the input image. The timing controller 20 can transmit the polarity information of the data for controlling the polarity of the pixel array to each of the source drive ICs of the data driver 12. [ The Mini LVDS interface transmits the polarity control signal via separate control wiring. The EPI interface is an interface technology that encodes the polarity control information in the control data packet transmitted between the clock training pattern for CDO (Cloke and Data Recovery) and the RGBW data packet and transmits it to each of the source drive ICs.

타이밍 콘트롤러(20)는 화이트 게인 산출 알고리즘을 이용하여 입력 영상의 RGB 데이터를 RGBW 데이터로 변환할 수 있다. 화이트 게인 산출 알고리즘은 공지의 어떠한 것도 가능하다. 예컨대, 본원 출원인에 의해 기출원된 대한민국 특허 출원 제10-2005-0039728(2005. 05. 12), 대한민국 특허 출원 제10-2005-0052906(2005. 06. 20), 대한민국 특허 출원 제10-2005-0066429(2007. 07. 21), 대한민국 특허 출원 제10-2006-0011292(2006. 02. 06) 등에서 제안된 화이트 게인 산출 알고리즘들이 적용 가능하다.The timing controller 20 can convert the RGB data of the input image into the RGBW data using the white gain calculation algorithm. The white gain calculation algorithm can be any known one. For example, Korean Patent Application No. 10-2005-0039728 (2005.05.12), Korean Patent Application No. 10-2005-0052906 (2005.06.20), Korean Patent Application No. 10-2005 -0066429 (2007.07.21), Korean patent application No. 10-2006-0011292 (2006.02.06), etc. are applicable.

호스트 시스템(30)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.The host system 30 may be any one of a TV system, a set top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system.

본 발명은 소스 드라이브 IC들의 개수를 줄이기 위하여, 픽셀 어레이의 구조를 도 2와 같이 이웃한 두 개의 서브 픽셀들이 하나의 데이터 라인을 공유하는 DRD(Double rate driving) 타입의 픽셀들로 구현한다. DRD 타입의 픽셀 어레이를 구동하는 소스 드라이브 IC는 데이터 전압의 주파수를 2 배 높인다. DRD 타입의 픽셀 어레이는 소스 드라이브 IC들의 개수를 1/2로 줄일 수 있다.In order to reduce the number of source driver ICs, the present invention implements the structure of a pixel array with pixels of DRD type (double rate driving) in which two neighboring subpixels share one data line as shown in FIG. The source drive IC driving a DRD type pixel array doubles the frequency of the data voltage. The DRD type pixel array can reduce the number of source drive ICs to 1/2.

본 발명은 스토리지 커패시터가 인접하여 개구율이 저하되는 것을 방지하기 위하여 픽셀 어레이의 배치를 도 2와 같이 제안한다. 이하에서, 제1 컬러, 제2 컬러, 제3 컬러 및 제4 컬러를 R, G, B, W로 각각 예시하였으나 이에 한정되지 않는다.The present invention proposes the arrangement of the pixel array as shown in FIG. 2 in order to prevent the storage capacitor from being adjacent and the aperture ratio from being degraded. Hereinafter, the first color, the second color, the third color, and the fourth color are illustrated as R, G, B, and W, respectively, but are not limited thereto.

본 발명은 수직 및 수평 방향을 따라 이웃한 서브 픽셀들 간의 극성을 반전시키는 도트 인버젼 형태로 픽셀 어레이의 극성 패턴을 제어한다. 이러한 픽셀 어레이의 극성 패턴은 데이터 구동부(12)의 소스 드라이브 IC들 각각으로부터 출력되는 데이터 전압의 극성과 픽셀 어레이의 구조에 따라 결정된다.The present invention controls the polarity pattern of the pixel array in a dot-inversion form that inverts the polarity between neighboring sub-pixels along the vertical and horizontal directions. The polarity pattern of the pixel array is determined according to the polarity of the data voltage output from each of the source drive ICs of the data driver 12 and the structure of the pixel array.

픽셀 어레이의 수평 극성 패턴은 소스 드라이브 IC의 출력 채널들을 통해 동시에 출력되는 데이터 전압들의 극성에 따라 결정된다. 예를 들어, '+'를 정극성이라 하고 '-'를 부극성이라 할 때 소스 드라이브 IC의 출력 채널들을 통해 동시에 출력되는 데이터 전압들의 극성이 좌에서 우로 + - + - 또는 - + - + 이면 수평 1 도트 인버젼(H1 dot inversion)이고, + + - - 또는 - - + + 이면 수평 2 도트 인버젼(H2 dot inversion)이다.The horizontal polarity pattern of the pixel array is determined according to the polarity of the data voltages that are output simultaneously through the output channels of the source drive IC. For example, if the polarity of the data voltages simultaneously output through the output channels of the source drive IC is + - + - or - + - + from left to right when '+' is positive and '-' is negative, (H1 dot inversion) is a horizontal one dot, and H2 dot inversion is a horizontal two dot if it is + + - - or - - + +.

픽셀 어레이의 수직 극성 패턴은 소스 드라이브 IC에서 출력 채널들을 통해 데이터 전압들이 출력될 때, 시간적으로 변하는 데이터 전압 극성에 따라 결정된다. 예를 들어, 소스 드라이브 IC에서 출력 채널들을 통해 출력되는 데이터 전압 극성의 시간적 변화가 + - + - 또는 - + - + 이면 수직 1 도트 인버젼(V1 dot inversion)이고, + + - - 또는 - - + + 이면 수직 2 도트 인버젼(V2 dot inversion)이다.The vertical polarity pattern of the pixel array is determined by the time-varying data voltage polarity when the data voltages are output through the output channels in the source drive IC. For example, if the temporal variation of the data voltage polarity output through the output channels in the source drive IC is + - + - or - + - +, then the V1 dot inversion is the vertical one dot, + + Is the vertical two dot inversion (V2 dot inversion).

도 2는 본 발명의 일 실시예에 따른 픽셀 어레이의 일부를 보여 주는 회로도이다. 2 is a circuit diagram showing a portion of a pixel array according to an embodiment of the present invention.

도 2를 참조하면, 픽셀 어레이는 데이터 라인들(D1~Dm+1), 데이터 라인들(D1~Dm+1)과 교차되는 게이트 라인들(G1~G2n), 게이트 라인들(G1~G2n)과 나란한 공통 라인들(V1~V2n), 및 게이트펄스에 응답하여 화소들의 화소 전극들(PX11~PX14, PX21~PX24)과 데이터 라인들(D1~Dm+1) 사이의 전류패스를 스위칭하기 위한 TFT들(T11~T12, T21~T24, T31~T34)을 구비한다. 컬럼 인버젼 방식으로 극성이 반전되는 데이터 전압과, 도 2의 픽셀 어레이 구조로 인하여 화소들에 충전되는 데이터전압들은 그 극성이 수평 1 도트 및 수직 1 도트 인버젼으로 반전된다.2, the pixel array includes gate lines G1 to G2n, gate lines G1 to G2n, and data lines D1 to Dm + 1, For switching the current paths between the pixel electrodes PX11 to PX14, PX21 to PX24 of the pixels and the data lines D1 to Dm + 1 in response to the gate pulse, and the common lines V1 to V2n, TFTs T11 to T12, T21 to T24, and T31 to T34. The data voltages whose polarity is inverted in the column-inversion manner and the data voltages which are charged into the pixels due to the pixel array structure of Fig. 2 are inverted into the version whose polarity is horizontal 1 dot and vertical 1 dot.

소스 드라이브 IC(12)들은 컬럼 인버젼 형태로 극성이 반전되는 데이터전압들을 데이터 라인들(D1~Dm+1)로 출력한다. 게이트 구동회로(13)는 제1 내지 2n 게이트 라인들(G1~G2n)에 게이트펄스를 순차적으로 공급한다. 제1 게이트 라인(G1)에 제1 게이트펄스가 공급된 후에 제2 내지 제2n 게이트 라인들(G1~G2n)에 순차적으로 제2 내지 제2n 게이트펄스(G1~G2n)가 공급된다.The source drive ICs 12 output data voltages whose polarity is inverted in the form of a column, as a column, to the data lines D1 to Dm + 1. The gate driving circuit 13 sequentially supplies gate pulses to the first to 2n gate lines G1 to G2n. After the first gate pulse is supplied to the first gate line G1, second to second n gate pulses G1 to G2n are sequentially supplied to the second to second n gate lines G1 to G2n.

제N 프레임 기간 동안, 소스 드라이브 IC들(12)은 기수 데이터 라인들(D1..Dm+1)에 정극성 데이터전압만을 공급하고, 우수 데이터 라인들(D2m)에 부극성 데이터전압만을 공급한다. 제N+1 프레임 기간 동안, 소스 드라이브 IC들(12)은 기수 데이터 라인들(D1..Dm+1)에 부극성 데이터전압만을 공급하고, 우수 데이터 라인들(Dm)에 정극성 데이터전압만을 공급한다.During the Nth frame period, the source drive ICs 12 supply only the positive data voltage to the odd data lines (D1 ... Dm + 1) and only the negative data voltage to the even data lines D2m . During the (N + 1) -th frame period, the source drive ICs 12 supply only the negative data voltages to the odd data lines D1 to Dm + 1, and only the positive data voltages Dm to the odd data lines Dm Supply.

기수 수평 표시라인들(LINE#1... LINE#n) 각각에서 제i 데이터 라인과 제i+1 데이터 라인 사이에는 기수 수평 표시라인의 제1 및 제2 화소들이 존재한다. 기수 수평 표시라인의 제1 화소는 제N 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한다. 기수 수평 표시라인의 제2 화소는 제N 프레임 기간 동안 제i 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한다. 도 2에서 도면 부호 'PX11'은 기수 수평 표시라인의 제1 화소에 형성된 제1 화소 전극이며, 'PX12'는 기수 수평 표시라인의 제2 화소에 형성된 제2 화소 전극이다.In each of the odd-numbered horizontal display lines LINE # 1 ... LINE # n, there are first and second pixels of the odd-numbered horizontal display line between the i-th data line and the (i + 1) -th data line. The first pixel of the odd-numbered horizontal display line is charged with the negative polarity data voltage supplied from the (i + 1) -th data line during the (N + 1) -th frame period, Charge the data voltage. The second pixel of the odd-numbered horizontal display line is charged with the positive data voltage supplied from the i-th data line during the N-th frame period, and then the negative data voltage supplied from the ith data line during the do. In FIG. 2, 'PX11' is the first pixel electrode formed on the first pixel of the odd horizontal display line, and 'PX12' is the second pixel electrode formed on the second pixel of the odd horizontal display line.

기수 수평 표시라인들(LINE#1.. LINE#n) 각각에서 제i+1 데이터 라인과 제i+2 데이터 라인 사이에는 기수 수평 표시라인의 제3 및 제4 화소들이 존재한다. 기수 수평 표시라인의 제3 화소는 제N 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한다. 기수 수평 표시라인의 제4 화소는 제N 프레임 기간 동안 제i+2 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+2 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한다. 도 2에서 도면 부호 'PX13'은 기수 수평 표시라인의 제3 화소에 형성된 제3 화소 전극이며, 'PX14'는 기수 수평 표시라인의 제4 화소에 형성된 제4 화소 전극이다.The third and fourth pixels of the odd-numbered horizontal display line are present between the (i + 1) -th data line and the (i + 2) -th data line in each of the odd-numbered horizontal display lines LINE # 1 .. LINE # n. The third pixel of the odd-numbered horizontal display line is supplied with the positive polarity data supplied from the (i + 1) th data line during the (N + 1) Charge the data voltage. The fourth pixel of the odd-numbered horizontal display line is charged with the positive polarity data voltage supplied from the (i + 2) -th data line during the (N + 1) -th frame period, Charge the data voltage. In FIG. 2, reference numeral PX13 is a third pixel electrode formed on a third pixel of the odd-numbered horizontal display line, and PX14 is a fourth pixel electrode formed on a fourth pixel of the odd-numbered horizontal display line.

우수 수평 표시라인(LINE#n-1)에서 제i 데이터 라인과 제i+1 데이터 라인 사이에는 우수 수평라인의 제1 및 제2 화소들이 존재한다. 우수 수평라인의 제1 화소는 제N 프레임 기간 동안 제i 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한다. 우수 수평라인의 제2 화소는 제N 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한다. 도 2에서 도면 부호 'PX21'은 우수 수평 표시라인의 제1 화소에 형성된 제1 화소 전극이며, 'PX22'는 우수 수평 표시라인의 제2 화소에 형성된 제2 화소 전극이다.In the excellent horizontal display line LINE # n-1, first and second pixels of the excellent horizontal line exist between the i-th data line and the (i + 1) -th data line. The first pixel of the excellent horizontal line charges the positive polarity data voltage supplied from the i th data line during the Nth frame period and then charges the negative polarity data voltage supplied from the ith data line during the (N + 1) th frame period . The second pixel of the excellent horizontal line is supplied with positive polarity data supplied from the (i + 1) -th data line during the (N + 1) -th frame period after the negative polarity data voltage supplied from the (i + Charge the voltage. In FIG. 2, reference numeral PX21 is a first pixel electrode formed on a first pixel of the even horizontal display line, and PX22 is a second pixel electrode formed on a second pixel of the even horizontal display line.

우수 수평 표시라인(LINE#n-1)에서 제i+1 데이터 라인과 제i+2 데이터 라인 사이에는 우수 수평라인의 제3 및 제4 화소들이 존재한다. 우수 수평라인의 제3 화소는 제N 프레임 기간 동안 제i+2 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+2 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한다. 우수 수평라인의 제4 화소는 제N 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 부극성 데이터전압을 충전한 후에, 제N+1 프레임 기간 동안 제i+1 데이터 라인으로부터 공급되는 정극성 데이터전압을 충전한다. 도 2에서 도면 부호 'PX23'은 우수 수평 표시라인의 제3 화소에 형성된 제3 화소 전극이며, 'PX24'는 우수 수평 표시라인의 제4 화소에 형성된 제4 화소 전극이다.The third and fourth pixels of the excellent horizontal line exist between the (i + 1) -th data line and the (i + 2) -th data line in the excellent horizontal display line LINE # n-1. The third pixel of the excellent horizontal line charges the positive polarity data voltage supplied from the (i + 2) -th data line during the (N + 1) -th frame period and supplies the negative polarity data supplied from the (i + Charge the voltage. The fourth pixel of the excellent horizontal line is supplied with positive polarity data supplied from the (i + 1) -th data line during the (N + 1) -th frame period after the negative polarity data voltage supplied from the (i + Charge the voltage. In FIG. 2, reference numeral PX23 is a third pixel electrode formed on a third pixel of the even horizontal display line, and PX24 is a fourth pixel electrode formed on a fourth pixel of the even horizontal display line.

도 2에서 알 수 있는 바와 같이, 상하로 이웃하는 화소들과 좌우로 이웃하는 화소들은 서로 상반된 극성의 데이터전압들을 충전한다. 따라서, 도 2의 픽셀 어레이의 화소들은 수평 1 도트 및 수직 1 도트 인버젼 형태로 반전되는 데이터전압들을 충전한다. As can be seen in FIG. 2, vertically neighboring pixels and right and left neighboring pixels charge data voltages of opposite polarities. Thus, the pixels of the pixel array of FIG. 2 charge the data voltages that are inverted in version form with horizontal 1 dot and vertical 1 dot.

도 2에 도시된 픽셀 어레이(10)에서 TFT, 화소 전극 및 데이터 라인의 연결 관계를 제1 수평 표시라인(LINE#1)의 제1 내지 제4 화소들과, 제2 수평 표시라인(LINE#2)의 제1 내지 제4 화소들을 예로 들어 설명하기로 한다.The connection relationship between the TFT, the pixel electrode, and the data line in the pixel array 10 shown in FIG. 2 is determined by connecting the first to fourth pixels of the first horizontal display line LINE # 1 and the second horizontal display line LINE # The first to fourth pixels of the first to fourth pixels will be described as an example.

제1 수평 표시라인(LINE#1)의 제1 화소는 제2 데이터 라인(D2)으로부터 공급되는 데이터전압을 충전한다. 이어서, 제1 수평 표시라인(LINE#1)의 제2 화소는 제1 데이터 라인(D1)으로부터 공급되는 데이터전압을 충전한다. 제1 수평 표시라인의 제1 TFT(T11)는 제1 게이트 라인(G1)으로부터의 제1 게이트펄스에 응답하여 제2 데이터 라인(D2)으로부터의 데이터전압을 제1 화소 전극(PX11)에 공급한다. 제1 공통 라인(V1)에 공통전압이 충전된다. 제1 화소 전극(PX11)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제1 TFT(T11)의 게이트 전극은 제1 게이트 라인(G1)에 접속된다. 제1 TFT(T11)의 소스 전극은 제2 데이터 라인(D2)에 접속되고, 그 드레인 전극은 제1 화소 전극(PX11)에 접속되고 제1 공통 라인(V1)과 제1 스토리지 커패시터(C11)가 형성된다.The first pixel of the first horizontal display line LINE # 1 charges the data voltage supplied from the second data line D2. Then, the second pixel of the first horizontal display line LINE # 1 charges the data voltage supplied from the first data line D1. The first TFT T11 of the first horizontal display line supplies the data voltage from the second data line D2 to the first pixel electrode PX11 in response to the first gate pulse from the first gate line G1 do. A common voltage is charged in the first common line (V1). The first pixel electrode PX11 charges the data voltage for about a half horizontal period. The gate electrode of the first TFT T11 is connected to the first gate line G1. The source electrode of the first TFT T11 is connected to the second data line D2 and the drain electrode thereof is connected to the first pixel electrode PX11 and connected to the first common line V1 and the first storage capacitor C11, .

제1 수평 표시라인의 제2 TFT(T12)는 제2 게이트 라인(G2)으로부터의 제2 게이트펄스에 응답하여 제1 데이터 라인(D1)으로부터의 데이터전압을 제2 화소 전극(PX12)에 공급한다. 제2 공통 라인(V2)에 공통전압이 충전된다. 제2 화소 전극(PX12)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제2 TFT(T12)의 게이트 전극은 제2 게이트 라인(G2)에 접속된다. 제2 TFT(T12)의 소스 전극은 제1 데이터 라인(D1)에 접속되고, 그 드레인 전극은 제2 화소 전극(PX12)에 접속되고 제2 공통 라인(V2)과 제2 스토리지 커패시터(C12)가 형성된다.The second TFT T12 of the first horizontal display line supplies the data voltage from the first data line D1 to the second pixel electrode PX12 in response to the second gate pulse from the second gate line G2 do. And a common voltage is charged in the second common line V2. And the second pixel electrode PX12 charges the data voltage for about a half horizontal period. And the gate electrode of the second TFT T12 is connected to the second gate line G2. The source electrode of the second TFT T12 is connected to the first data line D1 and the drain electrode thereof is connected to the second pixel electrode PX12 and the second common line V2 and the second storage capacitor C12, .

이어서, 제1 수평 표시라인(LINE#1)의 제3 화소는 제3 데이터 라인(D3)으로부터 공급되는 데이터전압을 충전한다. 제1 수평 표시라인의 제3 TFT(T13)는 제2 게이트 라인(G2)으로부터의 제2 게이트펄스에 응답하여 제3 데이터 라인(D3)으로부터의 데이터전압을 제3 화소 전극(PX13)에 공급한다. 제2 공통 라인(V2)에 공통전압이 충전된다. 제3 화소 전극(PX13)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제 TFT(T13)의 게이트 전극은 제2 게이트 라인(G2)에 접속된다. 제3 TFT(T13)의 소스 전극은 제3 데이터 라인(D3)에 접속되고, 그 드레인 전극은 제3 화소 전극(PIX13)에 접속되고, 제2 공통 라인(V2)과 제3 스토리지 커패시터(C13)가 형성된다. 제1 수평 표시라인의 제4 TFT(T14)는 제1 게이트 라인(G1)으로부터의 제1 게이트펄스에 응답하여 제2 데이터 라인(D2)으로부터의 데이터전압을 제4 화소 전극(PX14)에 공급한다. 제1 공통 라인(V1)에 공통전압이 충전된다. 제4 화소 전극(PX14)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제4 TFT(T14)의 게이트 전극은 제1 게이트 라인(G1)에 접속된다. 제4 TFT(T14)의 소스 전극은 제2 데이터 라인(D2)에 접속되고, 그 드레인 전극은 제4 화소 전극(PIX14)에 접속되고 제1 공통 라인(V1)과 제4 스토리지 커패시터(C14)가 형성된다.Then, the third pixel of the first horizontal display line LINE # 1 charges the data voltage supplied from the third data line D3. The third TFT T13 of the first horizontal display line supplies the data voltage from the third data line D3 to the third pixel electrode PX13 in response to the second gate pulse from the second gate line G2 do. And a common voltage is charged in the second common line V2. The third pixel electrode PX13 charges the data voltage for about a half horizontal period. And the gate electrode of the TFT T13 is connected to the second gate line G2. The source electrode of the third TFT T13 is connected to the third data line D3 and the drain electrode thereof is connected to the third pixel electrode PIX13 and the second common line V2 and the third storage capacitor C13 Is formed. The fourth TFT T14 of the first horizontal display line supplies the data voltage from the second data line D2 to the fourth pixel electrode PX14 in response to the first gate pulse from the first gate line G1 do. A common voltage is charged in the first common line (V1). The fourth pixel electrode PX14 charges the data voltage for about a half horizontal period. The gate electrode of the fourth TFT T14 is connected to the first gate line G1. The source electrode of the fourth TFT T14 is connected to the second data line D2 and the drain electrode thereof is connected to the fourth pixel electrode PIX14 and connected to the first common line V1 and the fourth storage capacitor C14. .

제2 수평 표시라인(LINE#2)의 제1 화소는 제2 데이터 라인(D2)으로부터 공급되는 데이터전압을 충전한다. 이어서, 제2 수평 표시라인(LINE#2)의 제2 화소는 제1 데이터 라인(D1)으로부터 공급되는 데이터전압을 충전한다. 제2 수평 표시라인의 제1 TFT(T21)는 제3 게이트 라인(G3)으로부터의 제3 게이트펄스에 응답하여 제2 데이터 라인(D2)으로부터의 데이터전압을 제1 화소 전극(PX21)에 공급한다. 제3 공통 라인(V3)에 공통전압이 충전된다. 제1 화소 전극(PX21)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제1 TFT(T21)의 게이트 전극은 제3 게이트 라인(G3)에 접속된다. 제1 TFT(T21)의 소스 전극은 제2 데이터 라인(D2)에 접속되고, 그 드레인 전극은 제1 화소 전극(PX21)에 접속되고 제3 공통 라인(V3)과 제1 스토리지 커패시터(C21)가 형성된다. 제2 수평 표시라인의 제2 TFT(T22)는 제4 게이트 라인(G4)으로부터의 제4 게이트펄스에 응답하여 제1 데이터 라인(D1)으로부터의 데이터전압을 제2 화소 전극(PX22)에 공급한다. 제4 공통 라인(V4)에 공통전압이 충전된다. 제2 화소 전극(PX22)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제2 TFT(T22)의 게이트 전극은 제4 게이트 라인(G4)에 접속된다. 제2 TFT(T22)의 소스 전극은 제1 데이터 라인(D1)에 접속되고, 그 드레인 전극은 제2 화소 전극(PIX22)에 접속되고 제4 공통 라인(V4)과 제2 스토리지 커패시터(C22)가 형성된다.The first pixel of the second horizontal display line LINE # 2 charges the data voltage supplied from the second data line D2. Then, the second pixel of the second horizontal display line LINE # 2 charges the data voltage supplied from the first data line D1. The first TFT T21 of the second horizontal display line supplies the data voltage from the second data line D2 to the first pixel electrode PX21 in response to the third gate pulse from the third gate line G3 do. And the common voltage is charged in the third common line V3. The first pixel electrode PX21 charges the data voltage for about a half horizontal period. The gate electrode of the first TFT (T21) is connected to the third gate line (G3). The source electrode of the first TFT T21 is connected to the second data line D2 and the drain electrode thereof is connected to the first pixel electrode PX21 and the third common line V3 and the first storage capacitor C21, . The second TFT T22 of the second horizontal display line supplies the data voltage from the first data line D1 to the second pixel electrode PX22 in response to the fourth gate pulse from the fourth gate line G4 do. And a common voltage is charged in the fourth common line V4. The second pixel electrode PX22 charges the data voltage for about a half horizontal period. And the gate electrode of the second TFT T22 is connected to the fourth gate line G4. The source electrode of the second TFT T22 is connected to the first data line D1 and the drain electrode thereof is connected to the second pixel electrode PIX22 and the fourth common line V4 and the second storage capacitor C22 are connected. .

제2 수평 표시라인(LINE#2)의 제3 화소는 제3 데이터 라인(D3)으로부터 공급되는 데이터전압을 충전한다. 이어서, 제2 수평 표시라인(LINE#2)의 제4 화소는 제2 데이터 라인(D2)으로부터 공급되는 데이터전압을 충전한다. 제2 수평 표시라인의 제3 TFT(T23)는 제4 게이트 라인(G4)으로부터의 제4 게이트펄스에 응답하여 제3 데이터 라인(D3)으로부터의 데이터전압을 제3 화소 전극(PX23)에 공급한다. 제4 공통 라인(V4)에 공통전압이 충전된다. 제3 화소 전극(PX23)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제3 TFT(T23)의 게이트 전극은 제4 게이트 라인(G4)에 접속된다. 제3 TFT(T23)의 소스 전극은 제3 데이터 라인(D3)에 접속되고, 그 드레인 전극은 제3 화소 전극(PX23)에 접속되고 제4 공통 라인(V4)과 제3 스토리지 커패시터(C23)가 형성된다. 제2 수평 표시라인의 제4 TFT(T24)는 제3 게이트 라인(G3)으로부터의 제3 게이트펄스에 응답하여 제2 데이터 라인(D2)으로부터의 데이터전압을 제4 화소 전극(PX24)에 공급한다. 제3 공통 라인(V3)에 공통전압이 충전된다. 제4 화소 전극(PX24)은 대략 1/2 수평기간 동안 데이터전압을 충전한다. 제4 TFT(T24)의 게이트 전극은 제3 게이트 라인(G3)에 접속된다. 제4 TFT(T24)의 소스 전극은 제2 데이터 라인(D2)에 접속되고, 그 드레인 전극은 제4 화소 전극(PX24)에 접속되고 제3 공통 라인(V3)과 제4 스토리지 커패시터(C24)가 형성된다.And the third pixel of the second horizontal display line LINE # 2 charges the data voltage supplied from the third data line D3. Then, the fourth pixel of the second horizontal display line LINE # 2 charges the data voltage supplied from the second data line D2. The third TFT T23 of the second horizontal display line supplies the data voltage from the third data line D3 to the third pixel electrode PX23 in response to the fourth gate pulse from the fourth gate line G4 do. And a common voltage is charged in the fourth common line V4. The third pixel electrode PX23 charges the data voltage for about a half horizontal period. And the gate electrode of the third TFT T23 is connected to the fourth gate line G4. The source electrode of the third TFT T23 is connected to the third data line D3 and the drain electrode thereof is connected to the third pixel electrode PX23 and the fourth common line V4 and the third storage capacitor C23, . The fourth TFT T24 of the second horizontal display line supplies the data voltage from the second data line D2 to the fourth pixel electrode PX24 in response to the third gate pulse from the third gate line G3 do. And the common voltage is charged in the third common line V3. The fourth pixel electrode PX24 charges the data voltage for about a half horizontal period. And the gate electrode of the fourth TFT T24 is connected to the third gate line G3. The source electrode of the fourth TFT T24 is connected to the second data line D2 and the drain electrode thereof is connected to the fourth pixel electrode PX24 and the third common line V3 and the fourth storage capacitor C24, .

전술한 도 1 및 도 2의 설명은 본 발명의 표시장치의 컬럼 인버젼 방식의 개략적인 구조와 구동을 나타내기 위함이다. 하기에서는 컬럼 인버젼 방식의 표시장치의 다양한 구조들에 대해 설명하도록 한다. 또한, 하기 실시예들에서 제1, 제2, 제3 및 제4 등의 순번은 설명의 편의를 위해 임의로 부여한 명칭이므로, 보는 관점에 따라 이들의 순번이 달라질 수도 있으므로 유연하게 봐야 할 것이다.The above description of FIGS. 1 and 2 is for illustrating the schematic structure and driving of the version in which the display device of the present invention is a column. Hereinafter, various structures of a display device of a column-version system will be described. In the following embodiments, the order numbers of the first, second, third, fourth, etc. are given arbitrarily for the sake of convenience of explanation.

<제1 실시예>&Lt; Embodiment 1 >

도 3은 본 발명의 제1 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도이다. 하기에서는 전술한 제1 수평 표시라인(LINE#1)의 제1 화소 및 제2 화소와, 제2 수평 표시라인(LINE#2)의 제1 화소 및 제2 화소의 픽셀 어레이 구조에 대해 설명한다. 제2 수평 표시라인(LINE#2)의 제1 화소 및 제2 화소를 제3 화소와 제4 화소로 기재하여 제1 수평 표시라인의 화소들과 혼란을 주는 것을 방지한다.3 is a plan view showing a pixel array structure of a display device according to the first embodiment of the present invention. The pixel array structure of the first pixel and the second pixel of the first horizontal display line LINE # 1 and the first pixel and the second pixel of the second horizontal display line LINE # 2 will be described below . The first pixel and the second pixel of the second horizontal display line LINE # 2 are written as the third pixel and the fourth pixel to prevent confusion with the pixels of the first horizontal display line.

도 3을 참조하면, 본 발명의 제1 실시예에 의한 수평 전계 액정표시장치는 기판 상에 수평으로 배치된 게이트 라인들(G2, G3)과, 이들과 교차하도록 형성된 데이터 라인들(D1, D2)과, 그 교차부마다 형성된 TFT들(T11, 21)과, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극들(PX12, PX21) 및 공통 전극들(Vcom12, Vcom21)과, 그리고 공통 전극들(Vcom12, Vcom21)과 접속되며 게이트 라인(G2, G3)과 나란하게 배치되는 공통 라인들(V1, V2, V3, V4)과, 데이터 라인들(D1, D2) 사이에 나란하게 배치되며 공통 전극들(Vcom12, Vcom21)과 접속되는 수직 공통 라인(VV)을 포함한다.3, the horizontal electric field liquid crystal display according to the first embodiment of the present invention includes gate lines G2 and G3 horizontally arranged on a substrate and data lines D1 and D2 Pixel electrodes PX12 and PX21 and common electrodes Vcom12 and Vcom21 which are formed so as to form a horizontal electric field in a pixel region provided in the crossing structure and TFTs T11 and T21 formed at intersections thereof, The common lines V1, V2, V3 and V4 connected to the common electrodes Vcom12 and Vcom21 and arranged in parallel with the gate lines G2 and G3 and the data lines D1 and D2 And a vertical common line (VV) connected to the common electrodes (Vcom12, Vcom21).

보다 자세하게, 이웃하는 제1 데이터 라인(D1)과 제2 데이터 라인(D2) 사이에 제2 화소 전극(PX12)과 제3 화소 전극(PX21)이 배치된다. 제2 화소 전극(PX12)과 제3 화소 전극(PX21) 사이에 데이터 라인들(D1, D2)과 나란한 수직 공통 라인(VV)이 배치되고, 제2 화소 전극(PX12)과 제3 화소 전극(PX21) 사이에 데이터 라인들(D1, D2)과 교차한 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)들이 배치된다. 제2 스토리지 커패시터(C12)와 제3 스토리지 커패시터(C21)는 제2 화소 전극(PX12)과 제3 화소 전극(PX21) 사이에 배치되며, 제2 스토리지 커패시터(C12)는 수직 공통 라인(VV)을 기준으로 제2 화소 전극(PX12)과 서로 반대편에 위치하고, 제3 스토리지 커패시터(C21)는 수직 공통 라인(VV)을 기준으로 제3 화소 전극(PX21)과 서로 반대편에 위치한다. 제2 스토리지 커패시터(C12)로부터 제2 화소 전극(PX12) 사이를 연결하는 제1 브릿지 화소 전극(BPX1)과, 제3 스토리지 커패시터(C21)로부터 제3 화소 전극(PX21) 사이를 연결하는 제2 브릿지 화소 전극(BPX2)이 배치되며, 제1 브릿지 화소 전극(BPX1)과 제2 브릿지 화소 전극(BPX2)은 수직 공통 라인(VV)과 교차한다.In more detail, the second pixel electrode PX12 and the third pixel electrode PX21 are disposed between the neighboring first data line D1 and the second data line D2. A vertical common line VV is arranged between the second pixel electrode PX12 and the third pixel electrode PX21 in parallel with the data lines D1 and D2 and the second pixel electrode PX12 and the third pixel electrode PX21, The second gate line G2 and the third gate line G3 intersecting the data lines D1 and D2 are arranged between the data lines D1 and D2. The second storage capacitor C12 and the third storage capacitor C21 are arranged between the second pixel electrode PX12 and the third pixel electrode PX21 and the second storage capacitor C12 is arranged between the vertical common line VV, The third storage capacitor C21 is located on the opposite side of the third pixel electrode PX21 with respect to the vertical common line VV. A first bridge pixel electrode BPX1 connecting between the second storage capacitor C12 and the second pixel electrode PX12 and a second bridge pixel electrode BPX2 connecting between the third storage capacitor C21 and the third pixel electrode PX21. The bridge pixel electrode BPX2 is arranged and the first bridge pixel electrode BPX1 and the second bridge pixel electrode BPX2 cross the vertical common line VV.

제2 스토리지 커패시터(C12)에 인접한 제1 데이터 라인(D1)과, 제2 게이트 라인(G2)의 교차부에 제2 TFT(T12)를 포함하고, 제3 스토리지 커패시터(C21)에 인접한 제2 데이터 라인(D2)과 제3 게이트 라인(G3)의 교차부에 제3 TFT(T21)를 포함한다. 제2 화소 전극(PX12)을 사이에 두고 제2 게이트 라인(G2)의 맞은편에 제2 게이트 라인(G2)과 나란한 제1 공통 라인(V1)이 배치되고, 제3 화소 전극(PX21)을 사이에 두고 제3 게이트 라인(G3)의 맞은편에 제3 게이트 라인(G3)과 나란한 제4 공통 라인(V4)이 배치된다. 제1 공통 라인(V1)은 제2 공통 전극(Vcom12)에 연결되고, 제4 공통 라인(V4)은 제3 공통 전극(Vcom21)에 연결된다. 제1 브릿지 화소 전극(BPX1)과 제2 화소 전극(PX12)은 일체로 이루어지고, 제2 브릿지 화소 전극(BPX2)과 제3 화소 전극(PX21)은 일체로 이루어진다. 또한, 제2 게이트 라인(G2)과 제3 게이트 라인(G3)은 제2 스토리지 커패시터(C12)와 제3 스토리지 커패시터(C21) 사이에 위치한다.The first data line D1 adjacent to the second storage capacitor C12 and the second TFT T12 at the intersection of the second gate line G2 and the second TFT T12 adjacent to the third storage capacitor C21, And a third TFT T21 at the intersection of the data line D2 and the third gate line G3. A first common line V1 arranged in parallel with the second gate line G2 is disposed on the opposite side of the second gate line G2 with the second pixel electrode PX12 therebetween and the third pixel electrode PX21 And a fourth common line V4 arranged in parallel with the third gate line G3 is disposed on the opposite side of the third gate line G3. The first common line V1 is connected to the second common electrode Vcom12 and the fourth common line V4 is connected to the third common electrode Vcom21. The first bridge pixel electrode BPX1 and the second pixel electrode PX12 are integrally formed and the second bridge pixel electrode BPX2 and the third pixel electrode PX21 are integrally formed. The second gate line G2 and the third gate line G3 are located between the second storage capacitor C12 and the third storage capacitor C21.

보다 구체적으로 설명하면, 제2 게이트 라인(G2)과 제3 게이트 라인(G3)을 기준으로 상부에 제1 화소(P1)와 제2 화소(P2)가 배치되고, 하부에 제3 화소(P3)와 제4 화소(P4)가 배치된다. 그리고 수직 공통 라인(VV)을 기준으로 좌측에 제1 화소(P1)와 제3 화소(P3)가 배치되고, 우측에 제2 화소(P2)와 제4 화소(P4)가 배치된다. 제1 화소(P1)와 제3 화소(P3)의 좌측에 제1 데이터 라인(D1)이 배치되고, 제2 화소(P2)와 제4 화소(P4)의 우측에 제2 데이터 라인(D2)이 배치된다. 그리고 제2 게이트 라인(G2)에 인접하여 나란하게 제2 공통 라인(V2)이 배치되고, 제3 게이트 라인(G3)에 인접하여 나란하게 제3 공통 라인(V2)이 배치된다.More specifically, the first pixel P1 and the second pixel P2 are arranged on the basis of the second gate line G2 and the third gate line G3, and the third pixel P3 And a fourth pixel P4 are arranged. The first pixel P1 and the third pixel P3 are arranged on the left side of the vertical common line VV and the second pixel P2 and the fourth pixel P4 are arranged on the right side. The first data line D1 is arranged on the left side of the first pixel P1 and the third pixel P3 and the second data line D2 is arranged on the right side of the second pixel P2 and the fourth pixel P4. . A second common line V2 is disposed adjacent to the second gate line G2 and a third common line V2 is disposed adjacent to and adjacent to the third gate line G3.

제2 게이트 라인(G2)과 제1 데이터 라인(D1)의 교차부에 제2 TFT(T12)가 배치된다. 제2 TFT(T12)는 제1 데이터 라인(D1)으로부터 분기된 소스 전극(150)과 제2 TFT(T12)로부터 연장된 드레인 전극(155)을 포함한다. 드레인 전극(155)은 제2 공통 라인(V2)과 중첩되어 제2 스토리지 커패시터(C12)를 형성한다. 제2 스토리지 커패시터(C12)와 중첩된 영역에 제1 콘택홀(CH1)을 통해 제1 브릿지 화소 전극(BPX1)이 드레인 전극(155)과 연결된다. 제1 브릿지 화소 전극(BPX1)은 제1 화소(P1)에 위치한 제2 TFT(T12)로부터 연장되어 제2 화소(P2)의 제2 화소 전극(PX12)에 데이터전압을 공급한다. 제1 브릿지 화소 전극(BPX1)은 제2 화소 전극(PX12)과 일체로 이루어지고, 제1 화소(P1)와 제2 화소(P2) 사이에 위치한 수직 공통 라인(VV)과 교차한다. 그리고 제1 공통 라인(V1)은 제2 화소(P2)의 제2 공통 전극(Vcom12)에 연결되어 공통전압을 공급한다. 따라서, 제2 화소(P2)는 제2 TFT(T12), 제1 브릿지 화소 전극(BPX1)에 의해 연장된 제2 화소 전극(PX12), 제2 공통 전극(Vcom12)을 포함하여 구성된다.A second TFT T12 is disposed at an intersection of the second gate line G2 and the first data line D1. The second TFT T12 includes a source electrode 150 branched from the first data line D1 and a drain electrode 155 extending from the second TFT T12. The drain electrode 155 overlaps the second common line V2 to form a second storage capacitor C12. The first bridge pixel electrode BPX1 is connected to the drain electrode 155 through the first contact hole CH1 in the region overlapping the second storage capacitor C12. The first bridge pixel electrode BPX1 extends from the second TFT T12 located in the first pixel P1 and supplies the data voltage to the second pixel electrode PX12 of the second pixel P2. The first bridge pixel electrode BPX1 is integrated with the second pixel electrode PX12 and intersects the vertical common line VV located between the first pixel P1 and the second pixel P2. The first common line V1 is connected to the second common electrode Vcom12 of the second pixel P2 to supply a common voltage. Therefore, the second pixel P2 includes the second TFT T12, the second pixel electrode PX12 extended by the first bridge pixel electrode BPX1, and the second common electrode Vcom12.

한편, 제3 게이트 라인(G3)과 제2 데이터 라인(D2)의 교차부에 제3 TFT(T21)가 배치된다. 제3 TFT(T21)는 제2 데이터 라인(D2)으로부터 분기된 소스 전극(160)과 제3 TFT(T21)로부터 연장된 드레인 전극(165)을 포함한다. 드레인 전극(165)은 제3 공통 라인(V3)과 중첩되어 제3 스토리지 커패시터(C21)를 형성한다. 제3 스토리지 커패시터(C21)와 중첩된 영역에 제3 콘택홀(CH3)을 통해 제2 브릿지 화소 전극(BPX2)이 드레인 전극(165)과 연결된다. 제2 브릿지 화소 전극(BPX2)은 제4 화소(P4)에 위치한 제3 TFT(T21)로부터 연장되어 제3 화소(P3)의 제3 화소 전극(PX21)에 데이터전압을 공급한다. 제2 브릿지 화소 전극(BPX2)은 제3 화소 전극(PX21)과 일체로 이루어지고, 제3 화소(P3)와 제4 화소(P4) 사이에 위치한 수직 공통 라인(VV)과 교차한다. 그리고 제4 공통 라인(V4)은 제3 화소(P3)의 제3 공통 전극(Vcom21)에 연결되어 공통전압을 공급한다. 따라서, 제3 화소(P3)는 제3 TFT(T21), 제2 브릿지 화소 전극(BPX2)에 의해 연장된 제3 화소 전극(PX21), 제3 공통 전극(Vcom21)을 포함하여 구성된다.On the other hand, the third TFT T21 is disposed at the intersection of the third gate line G3 and the second data line D2. The third TFT T21 includes a source electrode 160 branched from the second data line D2 and a drain electrode 165 extending from the third TFT T21. The drain electrode 165 overlaps the third common line V3 to form a third storage capacitor C21. The second bridge pixel electrode BPX2 is connected to the drain electrode 165 through the third contact hole CH3 in the region overlapping the third storage capacitor C21. The second bridge pixel electrode BPX2 extends from the third TFT T21 located in the fourth pixel P4 and supplies the data voltage to the third pixel electrode PX21 of the third pixel P3. The second bridge pixel electrode BPX2 is integrated with the third pixel electrode PX21 and intersects the vertical common line VV located between the third pixel P3 and the fourth pixel P4. The fourth common line V4 is connected to the third common electrode Vcom21 of the third pixel P3 to supply a common voltage. Therefore, the third pixel P3 includes the third TFT T21, the third pixel electrode PX21 extended by the second bridge pixel electrode BPX2, and the third common electrode Vcom21.

한편, 제2 공통 라인(V2)은 제1 화소(P1)의 제1 공통 전극(Vcom11)에 연결되어 공통전압을 공급하고, 수직 공통 라인(VV)도 제2 콘택홀(CH2)을 통해 제1 공통 전극(Vcom11)에 연결되어 공통전압을 공급한다. 또한, 제3 공통 라인(V3)은 제4 화소(P4)의 제4 공통 전극(Vcom22)에 연결되어 공통전압을 공급하고, 수직 공통 라인(VV)도 제4 콘택홀(CH4)을 통해 제4 공통 전극(Vcom22)에 연결되어 공통전압을 공급한다.On the other hand, the second common line V2 is connected to the first common electrode Vcom11 of the first pixel P1 to supply the common voltage, and the vertical common line VV is also supplied through the second contact hole CH2 1 common electrode Vcom11 to supply a common voltage. The third common line V3 is connected to the fourth common electrode Vcom22 of the fourth pixel P4 to supply a common voltage and the vertical common line VV is also connected to the fourth common electrode V4 through the fourth contact hole CH4 4 common electrode Vcom22 to supply a common voltage.

본 발명은 상하 관계에 있는 화소들 사이의 간격을 줄이기 위해, TFT와 스토리지 커패시터가 수직 공통 라인을 기준으로 서로 이웃하게 배치된다. 도 3에 도시된 바와 같이, 제2 스토리지 커패시터(C12)는 제1 화소(P1)와 제3 화소(P3) 사이에 배치되고, 제3 스토리지 커패시터(C21)는 제2 화소(P2)와 제4 화소(P4) 사이에 배치된다. 따라서, 종래 스토리지 커패시터가 서로 마주보게 배치되어 화소들 간의 간격이 매우 넓어져 개구율이 저하되는 것을 방지한다.The TFT and the storage capacitor are disposed adjacent to each other with reference to the vertical common line in order to reduce the interval between the pixels in the vertical relationship. 3, the second storage capacitor C12 is disposed between the first pixel P1 and the third pixel P3, the third storage capacitor C21 is disposed between the second pixel P2 and the third pixel P3, And four pixels P4. Therefore, the conventional storage capacitors are arranged to face each other to prevent the aperture ratio from being lowered because the interval between the pixels becomes very wide.

또한, 본 발명은 상하 관계에 있는 화소들 사이의 간격을 줄이기 위해, 브릿지 화소 전극을 이용하여 TFT와 스토리지 커패시터로부터 수직 공통 라인을 기준으로 서로 이웃하게 배치된 화소의 화소 전극에 데이터전압을 공급한다. 도 3에 도시된 바와 같이, 제2 TFT(T12)의 드레인 전극(150)에 제1 브릿지 화소 전극(BPX1)이 연결되어 수직 공통 라인(VV)과 교차되어 이웃하는 제2 화소(P2)의 제2 화소 전극(PX12)과 일체로 연결된다. 또한, 제3 TFT(T21)의 드레인 전극(165)에 제2 브릿지 화소 전극(BPX2)이 연결되어 수직 공통 라인(VV)과 교차되어 이웃하는 제3 화소(P3)의 제3 화소 전극(PX21)과 일체로 연결된다. 따라서, 종래 TFT의 소스 전극이 연장된 구조로 인해 화소들 간의 간격이 매우 넓어 개구율이 저하되는 것을 방지한다.Further, in order to reduce the interval between the pixels in the vertical direction, the present invention supplies the data voltage to the pixel electrodes of the pixels adjacent to each other with reference to the vertical common line from the TFT and the storage capacitor using the bridge pixel electrode . The first bridge pixel electrode BPX1 is connected to the drain electrode 150 of the second TFT T12 to intersect the vertical common line VV And is integrally connected to the second pixel electrode PX12. The second bridge pixel electrode BPX2 is connected to the drain electrode 165 of the third TFT T21 to cross the vertical common line VV to form the third pixel electrode PX21 of the neighboring third pixel P3 ). Therefore, due to the structure in which the source electrode of the conventional TFT is extended, the interval between the pixels is so wide that the aperture ratio is prevented from being lowered.

이하, 도 4 및 도 5를 참조하여, 본 발명의 제1 실시예에 따른 표시장치의 픽셀 어레이의 단면 구조를 좀 더 상세히 설명한다. 도 4는 도 3의 I-I'에 따라 절취한 단면도이고, 도 5는 도 3의 Ⅱ-Ⅱ'에 따라 절취한 단면도이다.4 and 5, the cross-sectional structure of the pixel array of the display device according to the first embodiment of the present invention will be described in more detail. 4 is a cross-sectional view taken along line I-I 'of FIG. 3, and FIG. 5 is a cross-sectional view taken along line II-II' of FIG.

도 4 및 도 5를 참조하면, 기판(110) 상에 제2 게이트 라인(G2)과 제2 공통 라인(V2)이 나란하게 배치된다. 제2 게이트 라인(G2)은 게이트 전극으로 작용한다. 제2 게이트 라인(G2)과 제2 공통 라인(V2) 상에 게이트 절연막(140)이 기판(110) 전체 면에 걸쳐 위치한다. 게이트 절연막(140) 상에 제2 게이트 라인(G2)과 중첩되도록 반도체층(145)이 위치한다. 또한, 게이트 절연막(140) 상에는 반도체층(145)의 일측과 접속되는 소스 전극(150), 그리고 소스 전극(150)과 일정 거리 이격되어 반도체층(145)의 타측과 접속되는 드레인 전극(155)이 위치한다. 따라서, 제2 게이트 라인(G2), 반도체층(145), 소스 전극(150), 드레인 전극(155)을 포함하는 제2 TFT(T12)가 구성된다.Referring to FIGS. 4 and 5, a second gate line G2 and a second common line V2 are arranged on the substrate 110 in parallel. The second gate line G2 serves as a gate electrode. A gate insulating layer 140 is formed on the entire surface of the substrate 110 on the second gate line G2 and the second common line V2. A semiconductor layer 145 is disposed on the gate insulating layer 140 so as to overlap the second gate line G2. A source electrode 150 connected to one side of the semiconductor layer 145 and a drain electrode 155 spaced apart from the source electrode 150 and connected to the other side of the semiconductor layer 145 are formed on the gate insulating layer 140, . Therefore, the second TFT T12 including the second gate line G2, the semiconductor layer 145, the source electrode 150, and the drain electrode 155 is formed.

그리고 드레인 전극(155)과 제2 공통 라인(V2)이 중첩되어 제2 스토리지 커패시터(C12)를 구성한다. 드레인 전극(155)과 일정 거리 이격되어 수직 공통 라인(VV)이 위치한다. 제2 데이터 라인(D2)이 위치한다. 제2 TFT(T12), 수직 공통 라인(VV), 제2 데이터 라인(D2)을 덮는 평탄화막(170)이 기판(110) 전체 면에 위치한다. 평탄화막(170)에는 드레인 전극(155)의 일부를 노출하는 제1 콘택홀(CH1)과, 수직 공통 라인(VV)과 제2 공통 라인(V2)의 일부를 노출하는 제2 콘택홀(CH2)이 구비된다. 평탄화막(170) 상에 제1 브릿지 화소 전극(BPX1), 제2 화소 전극(PX12), 제1 공통 전극(Vcom11) 및 제2 공통 전극(Vcom12)이 위치한다. 제1 브릿지 화소 전극(BPX1)은 평탄화막(170)의 제1 콘택홀(CH1)을 통해 드레인 전극(155)과 연결된다. 제1 공통 전극(Vcom11)은 평탄화막(170)의 제2 콘택홀(CH2)을 통해 제2 공통 라인(V2) 및 수직 공통 라인(VV)에 연결된다. 제1 브릿지 화소 전극(BPX1)은 수직 공통 라인(VV)과 교차하여 제2 화소 전극(PX12)으로 연장된다. 따라서 본 발명의 제1 실시예에 따른 표시장치가 구성된다. The drain electrode 155 and the second common line V2 overlap to constitute a second storage capacitor C12. The vertical common line VV is spaced apart from the drain electrode 155 by a predetermined distance. And the second data line D2 is located. The planarization film 170 covering the second TFT T12, the vertical common line VV and the second data line D2 is located on the entire surface of the substrate 110. [ The planarization layer 170 includes a first contact hole CH1 exposing a portion of the drain electrode 155 and a second contact hole CH2 exposing a part of the vertical common line VV and the second common line V2. . The first bridge pixel electrode BPX1, the second pixel electrode PX12, the first common electrode Vcom11, and the second common electrode Vcom12 are located on the planarizing film 170. [ The first bridge pixel electrode BPX1 is connected to the drain electrode 155 through the first contact hole CH1 of the planarization layer 170. [ The first common electrode Vcom11 is connected to the second common line V2 and the vertical common line VV through the second contact hole CH2 of the planarization layer 170. [ The first bridge pixel electrode BPX1 crosses the vertical common line VV and extends to the second pixel electrode PX12. Therefore, the display device according to the first embodiment of the present invention is constituted.

<제2 실시예>&Lt; Embodiment 2 >

도 6은 본 발명의 제2 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도이다. 하기에서는 전술한 제1 실시예와 동일한 구성에 대해서 동일한 도면부호를 붙여 이해가 용이하도록 한다. 6 is a plan view showing a pixel array structure of a display device according to a second embodiment of the present invention. In the following, the same reference numerals are assigned to the same components as those of the first embodiment described above to facilitate understanding.

도 6을 참조하면, 본 발명의 제2 실시예에 의한 수평 전계 액정표시장치는 기판 상에 수평으로 배치된 게이트 라인들(G2, G3)과, 이들과 교차하도록 형성된 데이터 라인(D1)과, 그 교차부마다 형성된 TFT들(T11, 22)과, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극들(PX11, PX12, PX21, PX22) 및 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과, 그리고 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 접속되며 게이트 라인(G2, G3)과 나란하게 배치되는 공통 라인들(V1, V2, V3)과, 데이터 라인(D1)과 나란하거나 중첩되어 화소 전극들(PX11, PX12, PX21, PX22) 사이에 배치되며 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 접속되는 수직 공통 라인(VV)을 포함한다.Referring to FIG. 6, the horizontal electric field type liquid crystal display device according to the second embodiment of the present invention includes gate lines G2 and G3 horizontally arranged on a substrate, a data line D1 formed to cross the gate lines G2 and G3, The pixel electrodes PX11, PX12, PX21, PX22 and the common electrodes Vcom11, Vcom12, Vcom21, and Vcom21, which are formed so as to form a horizontal electric field in the pixel region provided with the crossing structure, Common lines V1, V2 and V3 connected to the common electrodes Vcom11, Vcom12, Vcom21 and Vcom22 and arranged in parallel with the gate lines G2 and G3, And a vertical common line VV arranged between the pixel electrodes PX11, PX12, PX21 and PX22 in parallel or overlapping and connected to the common electrodes Vcom11, Vcom12, Vcom21 and Vcom22.

본 발명의 제2 실시예는 전술한 제1 실시예와 동일하게 1개의 데이터 라인을 2개의 화소가 공유하는 DRD 구조를 개시하나, 화소 전극의 위치 등 일부가 다른 구조를 개시한다. The second embodiment of the present invention discloses a DRD structure in which two pixels share one data line in the same manner as the first embodiment described above, but discloses a structure in which some parts, such as the positions of the pixel electrodes, are different.

보다 자세하게, 데이터 라인(D1)을 사이에 두고 제1 화소 전극(PX11)과 제2 화소 전극(PX12)이 인접하게 배치되고, 제3 화소 전극(PX21)과 제4 화소 전극(PX22)이 인접하게 배치된다. 제1 화소 전극(PX11)과 제3 화소 전극(PX21) 사이에 데이터 라인(D1)과 교차하는 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)이 배치된다. 따라서, 제1 화소 전극(PX11)은 제2 및 제3 게이트 라인들(G2, G3)을 사이에 두고 제3 화소 전극(PX21)과 마주보게 배치되고, 제2 화소 전극(PX12)은 제2 및 제3 게이트 라인들(G2, G3)을 사이에 두고 제4 화소 전극(PX22)과 마주보게 배치된다. More specifically, the first pixel electrode PX11 and the second pixel electrode PX12 are disposed adjacent to each other with the data line D1 therebetween, and the third pixel electrode PX21 and the fourth pixel electrode PX22 are adjacent to each other Respectively. A second gate line G2 and a third gate line G3 intersecting the data line D1 are disposed between the first pixel electrode PX11 and the third pixel electrode PX21. Accordingly, the first pixel electrode PX11 is disposed to face the third pixel electrode PX21 with the second and third gate lines G2 and G3 therebetween, and the second pixel electrode PX12 is disposed to face the second pixel electrode PX21. And the fourth pixel electrode PX22 with the third gate lines G2 and G3 interposed therebetween.

제1 화소 전극(PX11)과 제2 화소 전극(PX12) 사이, 및 제3 화소 전극(PX21)과 제4 화소 전극(PX22) 사이에 데이터 라인(D1)과 나란한 수직 공통 라인(VV)이 배치된다. 또한, 수직 공통 라인(VV)은 제1 화소 전극(PX11)과 제3 화소 전극(PX21)을 사이에 두고 데이터 라인(D1)과 이웃한 곳에 배치되고, 제2 화소 전극(PX12)과 제4 화소 전극(22)을 사이에 두고 데이터 라인(D1)과 이웃한 곳에 배치된다. 수직 공통 라인(VV)은 제1 내지 제4 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 일체화되어 메쉬 형상으로 이루어진다. A vertical common line VV parallel to the data line D1 is arranged between the first pixel electrode PX11 and the second pixel electrode PX12 and between the third pixel electrode PX21 and the fourth pixel electrode PX22 do. The vertical common line VV is disposed adjacent to the data line D1 with the first pixel electrode PX11 and the third pixel electrode PX21 interposed therebetween and the second pixel electrode PX12 and fourth And is disposed adjacent to the data line D1 with the pixel electrode 22 therebetween. The vertical common line VV is integrated with the first to fourth common electrodes Vcom11, Vcom12, Vcom21, and Vcom22 to form a mesh shape.

제1 스토리지 커패시터(C11)는 제1 화소 전극(PX11)과 제3 화소 전극(PX21) 사이에 배치되며, 제1 화소 전극(PX11)과 제2 게이트 라인(G2) 사이에 배치된다. 제4 스토리지 커패시터(C22)는 제2 화소 전극(PX12)과 제4 화소 전극(PX22) 사이에 배치되며, 제4 화소 전극(PX22)과 제3 게이트 라인(G3) 사이에 배치된다. 제1 스토리지 커패시터(C11)에 인접한 데이터 라인(D1)과 제2 게이트 라인(G2)의 교차부에 제1 TFT(T11)를 포함하고, 제2 스토리지 커패시터(C22)에 인접한 데이터 라인(D1)과 제3 게이트 라인(G3)의 교차부에 제4 TFT(T22)를 포함한다. 즉, 제1 TFT(T11)와 제4 TFT(T22)는 데이터 라인(D1)을 공유한다. The first storage capacitor C11 is disposed between the first pixel electrode PX11 and the third pixel electrode PX21 and is disposed between the first pixel electrode PX11 and the second gate line G2. The fourth storage capacitor C22 is disposed between the second pixel electrode PX12 and the fourth pixel electrode PX22 and is disposed between the fourth pixel electrode PX22 and the third gate line G3. The data line D1 adjacent to the first storage capacitor C11 includes the first TFT T11 at the intersection of the data line D1 and the second gate line G2 and the data line D1 adjacent to the second storage capacitor C22. And a fourth TFT (T22) at the intersection of the third gate line (G3) and the third gate line (G3). That is, the first TFT T11 and the fourth TFT T22 share the data line D1.

제2 공통 라인(V2)은 제2 게이트 라인(G2)에 인접하게 배치되고 제1 공통 라인(V1)은 제1 화소 전극(PX11)과 제2 화소 전극(PX12)을 사이에 두고 제2 공통 라인(V2)의 맞은 편에 배치된다. 제3 공통 라인(V3)은 제3 게이트 라인(G3)에 인접하게 배치되고 제4 공통 라인(V4)은 제3 화소 전극(PX21)과 제4 화소 전극(PX22)을 사이에 두고 제3 공통 라인(V3)의 맞은 편에 배치된다. 또한, 제2 게이트 라인(G2)과 제3 게이트 라인(G3)은 제1 스토리지 커패시터(C11)와 제4 스토리지 커패시터(C22) 사이에 위치한다.The second common line V2 is disposed adjacent to the second gate line G2 and the first common line V1 is connected to the second common electrode V1 via the first pixel electrode PX11 and the second pixel electrode PX12, Line V2. The third common line V3 is disposed adjacent to the third gate line G3 and the fourth common line V4 is disposed between the third pixel electrode PX21 and the fourth pixel electrode PX22, Line V3. The second gate line G2 and the third gate line G3 are located between the first storage capacitor C11 and the fourth storage capacitor C22.

보다 구체적으로 설명하면, 제2 게이트 라인(G2)과 제3 게이트 라인(G3)을 기준으로 상부에 제1 화소(P1)와 제2 화소(P2)가 배치되고, 하부에 제3 화소(P3)와 제4 화소(P4)가 배치된다. 그리고 데이터 라인(D1)을 기준으로 좌측에 제1 화소(P1)와 제3 화소(P3)가 배치되고, 우측에 제2 화소(P2)와 제4 화소(P4)가 배치된다. 그리고 제2 게이트 라인(G2)에 인접하여 나란하게 제2 공통 라인(V2)이 배치되고, 제3 게이트 라인(G3)에 인접하여 나란하게 제3 공통 라인(V2)이 배치된다.More specifically, the first pixel P1 and the second pixel P2 are arranged on the basis of the second gate line G2 and the third gate line G3, and the third pixel P3 And a fourth pixel P4 are arranged. The first pixel P1 and the third pixel P3 are arranged on the left side of the data line D1 and the second pixel P2 and the fourth pixel P4 are arranged on the right side. A second common line V2 is disposed adjacent to the second gate line G2 and a third common line V2 is disposed adjacent to and adjacent to the third gate line G3.

제2 게이트 라인(G2)과 데이터 라인(D1)의 교차부에 제1 TFT(T11)가 배치된다. 제1 TFT(T11)는 데이터 라인(D1)으로부터 분기된 소스 전극(150)과 제1 TFT(T11)로부터 연장된 드레인 전극(155)을 포함한다. 드레인 전극(155)은 제2 공통 라인(V2)과 중첩되어 제1 스토리지 커패시터(C11)를 형성한다. 드레인 전극(155)과 제1 스토리지 커패시터(C11)와 중첩된 영역으로부터 연장된 제1 화소 전극(PX11)이 위치한다. 제1 화소 전극(PX11)은 제1 화소(P1)에 위치한다. 제1 화소 전극(PX11)은 제1 콘택홀(CH1)을 통해 드레인 전극(155)과 연결되어 제1 TFT(T11)로부터 데이터 전압을 공급받는다. 그리고 제1 공통 전극(Vcom11)은 수직 공통 라인(VV)으로부터 공통 전압을 공급받아 제1 화소 전극(PX11)과 수평 전계를 이룬다. 따라서, 제1 화소(P1)는 제1 TFT(T11), 제1 화소 전극(PX11), 제1 공통 전극(Vcom11)을 포함하여 구성된다.The first TFT T11 is disposed at the intersection of the second gate line G2 and the data line D1. The first TFT T11 includes a source electrode 150 branched from the data line D1 and a drain electrode 155 extended from the first TFT T11. The drain electrode 155 overlaps the second common line V2 to form a first storage capacitor C11. The first pixel electrode PX11 extending from the region overlapping the drain electrode 155 and the first storage capacitor C11 is located. The first pixel electrode PX11 is located in the first pixel P1. The first pixel electrode PX11 is connected to the drain electrode 155 through the first contact hole CH1 and receives a data voltage from the first TFT T11. The first common electrode Vcom11 receives a common voltage from the vertical common line VV and forms a horizontal electric field with the first pixel electrode PX11. Accordingly, the first pixel P1 includes the first TFT T11, the first pixel electrode PX11, and the first common electrode Vcom11.

한편, 제3 게이트 라인(G3)과 데이터 라인(D1)의 교차부에 제4 TFT(T22)가 배치된다. 제4 TFT(T22)는 데이터 라인(D1)으로부터 분기된 소스 전극(160)과 제4 TFT(T22)로부터 연장된 드레인 전극(165)을 포함한다. 드레인 전극(165)은 제3 공통 라인(V3)과 중첩되어 제4 스토리지 커패시터(C22)를 형성한다. 드레인 전극(165)과 제4 스토리지 커패시터(C22)가 중첩된 영역으로부터 연장된 제4 화소 전극(PX22)이 위치한다. 제4 화소 전극(PX22)은 제4 화소(P4)에 위치한다. 제4 화소 전극(PX22)은 제2 콘택홀(CH2)을 통해 드레인 전극(165)과 연결되어 제4 TFT(T22)로부터 데이터 전압을 공급받는다. 그리고 제4 공통 전극(Vcom22)은 수직 공통 라인(VV)으로부터 공통 전압을 공급받아 제4 화소 전극(PX22)과 수평 전계를 이룬다. 따라서, 제4 화소(P4)는 제4 TFT(T22), 제4 화소 전극(PX22), 제4 공통 전극(Vcom22)을 포함하여 구성된다. 제3 공통 라인(V3)은 제3 화소(P3)의 인접한 영역에서 수직 공통 라인(VV)에 제3 콘택홀(CH3)을 통해 공통 전압을 공급한다. 나머지 제2 화소(P2) 및 제3 화소(P3)도 제1 화소(P1)와 제4 화소(P4)와 동일한 방식으로 구성된다. On the other hand, the fourth TFT T22 is disposed at the intersection of the third gate line G3 and the data line D1. The fourth TFT T22 includes a source electrode 160 branched from the data line D1 and a drain electrode 165 extending from the fourth TFT T22. The drain electrode 165 overlaps the third common line V3 to form a fourth storage capacitor C22. The fourth pixel electrode PX22 extending from the region where the drain electrode 165 and the fourth storage capacitor C22 overlap is located. And the fourth pixel electrode PX22 is located in the fourth pixel P4. The fourth pixel electrode PX22 is connected to the drain electrode 165 through the second contact hole CH2 to receive the data voltage from the fourth TFT T22. The fourth common electrode Vcom22 receives a common voltage from the vertical common line VV and forms a horizontal electric field with the fourth pixel electrode PX22. Accordingly, the fourth pixel P4 includes the fourth TFT T22, the fourth pixel electrode PX22, and the fourth common electrode Vcom22. The third common line V3 supplies a common voltage to the vertical common line VV through the third contact hole CH3 in the adjacent region of the third pixel P3. The remaining second pixels P2 and third pixels P3 are configured in the same manner as the first pixels P1 and the fourth pixels P4.

본 발명은 상하 관계에 있는 화소들 사이의 간격을 줄이기 위해, TFT와 스토리지 커패시터가 데이터 라인을 기준으로 서로 이웃하게 배치된다. 도 6에 도시된 바와 같이, 제1 스토리지 커패시터(C11)는 제1 화소(P1)와 제3 화소(P3) 사이에 배치되고, 제4 스토리지 커패시터(C22)는 제2 화소(P2)와 제4 화소(P4) 사이에 배치된다. 따라서, 종래 스토리지 커패시터가 서로 마주보게 배치되어 화소들 간의 간격이 매우 넓어져 개구율이 저하되는 것을 방지한다.The TFT and the storage capacitor are disposed adjacent to each other with respect to the data line in order to reduce the interval between the pixels in the vertical relationship. 6, the first storage capacitor C11 is disposed between the first pixel P1 and the third pixel P3, the fourth storage capacitor C22 is disposed between the second pixel P2 and the third pixel P3, And four pixels P4. Therefore, the conventional storage capacitors are arranged to face each other to prevent the aperture ratio from being lowered because the interval between the pixels becomes very wide.

이하, 도 7을 참조하여, 본 발명의 제2 실시예에 따른 표시장치의 픽셀 어레이의 단면 구조를 좀 더 상세히 설명한다. 도 7은 도 6의 Ⅲ-Ⅲ'에 따라 절취한 단면도이다.Hereinafter, with reference to FIG. 7, the sectional structure of the pixel array of the display device according to the second embodiment of the present invention will be described in more detail. 7 is a cross-sectional view taken along line III-III 'of FIG.

도 7을 참조하면, 기판(110) 상에 제2 게이트 라인(G2), 제3 게이트 라인(G3), 제2 공통 라인(V2) 및 제3 공통 라인(V3)이 배치된다. 제2 게이트 라인(G2)은 게이트 전극으로 작용한다. 제2 게이트 라인(G2), 제3 게이트 라인(G3), 제2 공통 라인(V2) 및 제3 공통 라인(V3) 상에 게이트 절연막(140)이 기판(110) 전체 면에 걸쳐 위치한다. 게이트 절연막(140) 상에 제2 게이트 라인(G2)과 중첩되도록 반도체층(145)이 위치한다. 또한, 게이트 절연막(140) 상에는 반도체층(145)의 일측과 접속되는 소스 전극(150), 그리고 소스 전극(150)과 일정 거리 이격되어 반도체층(145)의 타측과 접속되는 드레인 전극(155)이 위치한다. 따라서, 제2 게이트 라인(G2), 반도체층(145), 소스 전극(150), 드레인 전극(155)을 포함하는 제1 TFT(T11)가 구성된다.Referring to FIG. 7, a second gate line G2, a third gate line G3, a second common line V2, and a third common line V3 are disposed on a substrate 110. The second gate line G2 serves as a gate electrode. A gate insulating layer 140 is formed on the entire surface of the substrate 110 on the second, third and fourth common lines G2, G3, V2 and V3. A semiconductor layer 145 is disposed on the gate insulating layer 140 so as to overlap the second gate line G2. A source electrode 150 connected to one side of the semiconductor layer 145 and a drain electrode 155 spaced apart from the source electrode 150 and connected to the other side of the semiconductor layer 145 are formed on the gate insulating layer 140, . Therefore, the first TFT T11 including the second gate line G2, the semiconductor layer 145, the source electrode 150, and the drain electrode 155 is formed.

그리고 드레인 전극(155)과 제2 공통 라인(V2)이 중첩되어 제1 스토리지 커패시터(C11)를 구성한다. 제1 TFT(T11)를 덮는 평탄화막(170)이 기판(110) 전체 면에 위치한다. 평탄화막(170)에는 드레인 전극(155)의 일부를 노출하는 제1 콘택홀(CH1)과, 제3 공통 라인(V3)의 일부를 노출하는 제3 콘택홀(CH3)이 구비된다. 평탄화막(170) 상에 제1 화소 전극(PX11), 제1 공통 전극(Vcom11) 및 수직 공통 라인(VV)이 위치한다. 수직 공통 라인(VV)은 평탄화막(170)과 게이트 절연막(140)에 형성된 제3 콘택홀(CH3)을 통해 제3 공통 라인(V3)에 연결된다. 따라서 본 발명의 제2 실시예에 따른 표시장치가 구성된다. The drain electrode 155 and the second common line V2 are overlapped to form a first storage capacitor C11. The planarizing film 170 covering the first TFT T11 is located on the entire surface of the substrate 110. [ The planarization layer 170 is provided with a first contact hole CH1 for exposing a part of the drain electrode 155 and a third contact hole CH3 for exposing a part of the third common line V3. The first pixel electrode PX11, the first common electrode Vcom11, and the vertical common line VV are located on the planarizing film 170. [ The vertical common line VV is connected to the third common line V3 through the third contact hole CH3 formed in the planarization film 170 and the gate insulating film 140. [ Therefore, the display device according to the second embodiment of the present invention is constituted.

<제3 실시예>&Lt; Third Embodiment >

도 8은 본 발명의 제3 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도이다. 하기에서는 전술한 제2 실시예와 동일한 구성에 대해서 동일한 도면부호를 붙여 이해가 용이하도록 한다. 8 is a plan view showing a pixel array structure of a display device according to a third embodiment of the present invention. In the following, the same components as those of the second embodiment described above are denoted by the same reference numerals to facilitate understanding.

도 8을 참조하면, 본 발명의 제3 실시예에 의한 수평 전계 액정표시장치는 기판 상에 수평으로 배치된 게이트 라인들(G2, G3)과, 이들과 교차하도록 형성된 데이터 라인(D1)과, 그 교차부마다 형성된 TFT들(T21, 12)과, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극들(PX11, PX12, PX21, PX22) 및 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과, 그리고 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 접속되며 게이트 라인(G2, G3)과 나란하게 배치되는 공통 라인(V1)과, 데이터 라인(D1)과 나란하거나 중첩되어 화소 전극들(PX11, PX12, PX21, PX22) 사이에 배치되며 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 접속되는 수직 공통 라인(VV)과, 데이터 라인(D1)과 나란하게 배치되나 중첩되지 않는 보조 공통 라인(SV)을 포함한다. 8, the horizontal electric field type liquid crystal display according to the third embodiment of the present invention includes gate lines G2 and G3 horizontally arranged on a substrate, a data line D1 formed to cross the gate lines G2 and G3, The pixel electrodes PX11, PX12, PX21 and PX22 and the common electrodes Vcom11, Vcom12, Vcom21, and Vcom21, which are formed so as to form a horizontal electric field in the pixel region provided in the intersection structure, A common line V1 connected to the common electrodes Vcom11, Vcom12, Vcom21 and Vcom22 and arranged in parallel with the gate lines G2 and G3 and a common line V1 arranged in parallel or overlapping with the data line D1, A vertical common line VV disposed between the electrodes PX11, PX12, PX21 and PX22 and connected to the common electrodes Vcom11, Vcom12, Vcom21 and Vcom22 and a vertical common line VV disposed between the data lines D1, And an auxiliary common line (SV).

본 발명의 제3 실시예에서는 전술한 제2 실시예의 구조와는 달리, 2개의 게이트 라인 사이에 1개의 공통 라인이 배치되어, 2개의 화소가 1개의 공통 라인을 공유하는 구조를 개시한다.In the third embodiment of the present invention, unlike the structure of the second embodiment described above, one common line is arranged between two gate lines, and two pixels share one common line.

보다 자세하게, 데이터 라인(D1)을 사이에 두고 제1 화소 전극(PX11)과 제2 화소 전극(PX12)이 인접하게 배치되고, 제3 화소 전극(PX21)과 제4 화소 전극(PX22)이 인접하게 배치된다. 제1 화소 전극(PX11)과 제3 화소 전극(PX21) 사이에 데이터 라인(D1)과 교차하는 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)이 배치된다. 따라서, 제1 화소 전극(PX11)은 제2 및 제3 게이트 라인들(G2, G3)을 사이에 두고 제3 화소 전극(PX21)과 마주보게 배치되고, 제2 화소 전극(PX12)은 제2 및 제3 게이트 라인들(G2, G3)을 사이에 두고 제4 화소 전극(PX22)과 마주보게 배치된다. More specifically, the first pixel electrode PX11 and the second pixel electrode PX12 are disposed adjacent to each other with the data line D1 therebetween, and the third pixel electrode PX21 and the fourth pixel electrode PX22 are adjacent to each other Respectively. A second gate line G2 and a third gate line G3 intersecting the data line D1 are disposed between the first pixel electrode PX11 and the third pixel electrode PX21. Accordingly, the first pixel electrode PX11 is disposed to face the third pixel electrode PX21 with the second and third gate lines G2 and G3 therebetween, and the second pixel electrode PX12 is disposed to face the second pixel electrode PX21. And the fourth pixel electrode PX22 with the third gate lines G2 and G3 interposed therebetween.

제1 화소 전극(PX11)과 제2 화소 전극(PX12) 사이, 및 제3 화소 전극(PX21)과 제4 화소 전극(PX22) 사이에 데이터 라인(D1)과 나란한 수직 공통 라인(VV)이 배치된다. 또한, 수직 공통 라인(VV)은 제1 화소 전극(PX11)과 제3 화소 전극(PX21)을 사이에 두고 데이터 라인(D1)과 이웃한 곳에 배치되고, 제2 화소 전극(PX12)과 제4 화소 전극(22)을 사이에 두고 데이터 라인(D1)과 이웃한 곳에 배치된다. 수직 공통 라인(VV)은 제1 내지 제4 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 일체화되어 메쉬 형상으로 이루어진다. A vertical common line VV parallel to the data line D1 is arranged between the first pixel electrode PX11 and the second pixel electrode PX12 and between the third pixel electrode PX21 and the fourth pixel electrode PX22 do. The vertical common line VV is disposed adjacent to the data line D1 with the first pixel electrode PX11 and the third pixel electrode PX21 interposed therebetween and the second pixel electrode PX12 and fourth And is disposed adjacent to the data line D1 with the pixel electrode 22 therebetween. The vertical common line VV is integrated with the first to fourth common electrodes Vcom11, Vcom12, Vcom21, and Vcom22 to form a mesh shape.

제2 스토리지 커패시터(C12)는 제2 화소 전극(PX12)과 제4 화소 전극(PX22) 사이에 배치되며, 제2 화소 전극(PX12)과 제3 게이트 라인(G3) 사이에 배치된다. 제3 스토리지 커패시터(C21)는 제1 화소 전극(PX11)과 제3 화소 전극(PX21) 사이에 배치되며, 제3 화소 전극(PX21)과 제2 게이트 라인(G2) 사이에 배치된다. 제2 스토리지 커패시터(C12)에 인접한 데이터 라인(D1)과 제3 게이트 라인(G3)의 교차부에 제2 TFT(T12)를 포함하고, 제3 스토리지 커패시터(C21)에 인접한 데이터 라인(D1)과 제2 게이트 라인(G2)의 교차부에 제3 TFT(T21)를 포함한다. The second storage capacitor C12 is disposed between the second pixel electrode PX12 and the fourth pixel electrode PX22 and is disposed between the second pixel electrode PX12 and the third gate line G3. The third storage capacitor C21 is disposed between the first pixel electrode PX11 and the third pixel electrode PX21 and between the third pixel electrode PX21 and the second gate line G2. The data line D1 adjacent to the second storage capacitor C12 includes the second TFT T12 at the intersection of the third gate line G3 and the data line D1 adjacent to the third storage capacitor C21, And a third TFT (T21) at the intersection of the second gate line (G2).

보다 구체적으로 설명하면, 제2 게이트 라인(G2)과 제3 게이트 라인(G3)을 기준으로 상부에 제1 화소(P1)와 제2 화소(P2)가 배치되고, 하부에 제3 화소(P3)와 제4 화소(P4)가 배치된다. 그리고 데이터 라인(D1)을 기준으로 좌측에 제1 화소(P1)와 제3 화소(P3)가 배치되고, 우측에 제2 화소(P2)와 제4 화소(P4)가 배치된다. More specifically, the first pixel P1 and the second pixel P2 are arranged on the basis of the second gate line G2 and the third gate line G3, and the third pixel P3 And a fourth pixel P4 are arranged. The first pixel P1 and the third pixel P3 are arranged on the left side of the data line D1 and the second pixel P2 and the fourth pixel P4 are arranged on the right side.

제2 게이트 라인(G2)과 데이터 라인(D1)의 교차부에 제3 TFT(T21)가 배치된다. 제3 TFT(T21)는 데이터 라인(D1)으로부터 분기된 소스 전극(150)과 제3 TFT(T21)로부터 연장된 드레인 전극(155)을 포함한다. 드레인 전극(155)은 공통 라인(V1)과 중첩되어 제3 스토리지 커패시터(C21)를 형성한다. 드레인 전극(155)과 제1 스토리지 커패시터(C11)와 중첩된 영역으로부터 연장된 제3 화소 전극(PX21)이 위치한다. 제3 화소 전극(PX21)은 제3 화소(P3)에 위치한다. 제3 화소 전극(PX21)은 제1 콘택홀(CH1)을 통해 드레인 전극(155)과 연결되어 제3 TFT(T21)로부터 데이터 전압을 공급받는다. 그리고 제3 공통 전극(Vcom21)은 수직 공통 라인(VV)으로부터 공통 전압을 공급받아 제3 화소 전극(PX21)과 수평 전계를 이룬다. 따라서, 제3 화소(P3)는 제3 TFT(T21), 제3 화소 전극(PX21), 제3 공통 전극(Vcom21)을 포함하여 구성된다.A third TFT (T21) is disposed at the intersection of the second gate line (G2) and the data line (D1). The third TFT T21 includes a source electrode 150 branched from the data line D1 and a drain electrode 155 extended from the third TFT T21. The drain electrode 155 overlaps the common line V1 to form a third storage capacitor C21. The third pixel electrode PX21 extending from the overlapping region of the drain electrode 155 and the first storage capacitor C11 is located. And the third pixel electrode PX21 is located in the third pixel P3. The third pixel electrode PX21 is connected to the drain electrode 155 through the first contact hole CH1 and receives the data voltage from the third TFT T21. The third common electrode Vcom21 receives a common voltage from the vertical common line VV and forms a horizontal electric field with the third pixel electrode PX21. Accordingly, the third pixel P3 includes the third TFT T21, the third pixel electrode PX21, and the third common electrode Vcom21.

한편, 제3 게이트 라인(G3)과 데이터 라인(D1)의 교차부에 제2 TFT(T12)가 배치된다. 제2 TFT(T12)는 데이터 라인(D1)으로부터 분기된 소스 전극(160)과 제2 TFT(T12)로부터 연장된 드레인 전극(165)을 포함한다. 드레인 전극(165)은 공통 라인(V1)과 중첩되어 제2 스토리지 커패시터(C12)를 형성한다. 드레인 전극(165)과 제2 스토리지 커패시터(C12)가 중첩된 영역으로부터 연장된 제2 화소 전극(PX12)이 위치한다. 제2 화소 전극(PX12)은 제2 화소(P2)에 위치한다. 제2 화소 전극(PX12)은 제2 콘택홀(CH2)을 통해 드레인 전극(165)과 연결되어 제2 TFT(T12)로부터 데이터 전압을 공급받는다. 그리고 제2 공통 전극(Vcom12)은 수직 공통 라인(VV)으로부터 공통 전압을 공급받아 제2 화소 전극(PX12)과 수평 전계를 이룬다. 따라서, 제2 화소(P2)는 제2 TFT(T12), 제2 화소 전극(PX12), 제2 공통 전극(Vcom12)을 포함하여 구성된다. 공통 라인(V1)은 제3 화소(P3)의 인접한 영역에서 수직 공통 라인(VV)에 제3 콘택홀(CH3)을 통해 공통 전압을 공급한다. 나머지 제1 화소(P1) 및 제4 화소(P4)도 제2 화소(P2)와 제3 화소(P3)와 동일한 방식으로 구성된다. On the other hand, the second TFT T12 is disposed at the intersection of the third gate line G3 and the data line D1. The second TFT T12 includes a source electrode 160 branched from the data line D1 and a drain electrode 165 extended from the second TFT T12. The drain electrode 165 overlaps the common line V1 to form a second storage capacitor C12. The second pixel electrode PX12 extending from the region where the drain electrode 165 and the second storage capacitor C12 overlap is located. And the second pixel electrode PX12 is located in the second pixel P2. The second pixel electrode PX12 is connected to the drain electrode 165 through the second contact hole CH2 and receives the data voltage from the second TFT T12. The second common electrode Vcom12 receives a common voltage from the vertical common line VV and forms a horizontal electric field with the second pixel electrode PX12. Accordingly, the second pixel P2 includes the second TFT T12, the second pixel electrode PX12, and the second common electrode Vcom12. The common line V1 supplies a common voltage to the vertical common line VV through the third contact hole CH3 in the adjacent region of the third pixel P3. The remaining first and fourth pixels P1 and P4 are configured in the same manner as the second pixel P2 and the third pixel P3.

전술한 제2 화소(P2)와 제3 화소(P3)는 1개의 공통 라인(V1)을 공유하는 구조로 이루어진다. 구체적으로, 공통 라인(V1)은 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)과 나란하게 배치되며, 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)의 사이에 배치된다. 따라서, 공통 라인(V1)은 제3 화소(P3)의 드레인 전극(155)과 제3 커패시터(C21)를 이루고, 제2 화소(P2)의 드레인 전극(165)과 제2 커패시터(C12)를 이룬다. 그리고 수직 공통 라인(VV)에서 일부 연장된 공통 라인 연장부(VVE)가 제3 게이트 라인(G3)과 중첩되는 구조로 이루어진다. 공통 라인 연장부(VVE)가 제3 게이트 라인(G3)과 제3 화소 전극(PX21) 사이에 위치함으로써, 제3 게이트 라인(G3)과 제3 화소 전극(PX21) 사이의 기생 캐패시터를 방지한다. The second pixel P2 and the third pixel P3 described above share one common line V1. Specifically, the common line V1 is disposed in parallel with the second gate line G2 and the third gate line G3, and is disposed between the second gate line G2 and the third gate line G3 . Accordingly, the common line V1 forms the drain electrode 155 and the third capacitor C21 of the third pixel P3 and the drain electrode 165 and the second capacitor C12 of the second pixel P2 It accomplishes. And a common line extending portion VVE partially extended from the vertical common line VV is overlapped with the third gate line G3. The common line extension portion VVE is located between the third gate line G3 and the third pixel electrode PX21 to prevent the parasitic capacitor between the third gate line G3 and the third pixel electrode PX21 .

전술한 본 발명의 제3 실시예에 따른 표시장치는 상하 관계에 있는 화소들 사이의 간격을 줄이기 위해, 2개의 화소가 공통 라인을 공유하도록 게이트 라인들 사이에 1개의 공통 라인을 배치한다. 도 8에 도시된 바와 같이, 공통 라인(V1)이 제2 게이트 라인(G2)과 제3 게이트 라인(G3) 사이에 배치되되 1개로 이루어진다. 따라서, 제1 화소(P1)와 제3 화소(P2) 사이 또는 제2 화소(P2)와 제4 화소(P4) 사이의 간격을 줄이게 되어, 화소들의 개구율을 향상시킨다.The above-described display device according to the third embodiment of the present invention places one common line between the gate lines so that two pixels share a common line in order to reduce the interval between the pixels in the vertical relationship. As shown in FIG. 8, the common line V1 is disposed between the second gate line G2 and the third gate line G3, but has a single common line V1. Accordingly, the interval between the first pixel P1 and the third pixel P2 or between the second pixel P2 and the fourth pixel P4 is reduced, thereby improving the aperture ratio of the pixels.

이하, 도 9를 참조하여, 본 발명의 제3 실시예에 따른 표시장치의 픽셀 어레이의 단면 구조를 좀 더 상세히 설명한다. 도 9는 도 8의 Ⅳ-Ⅳ'에 따라 절취한 단면도이다.Hereinafter, with reference to FIG. 9, a cross-sectional structure of a pixel array of a display device according to a third embodiment of the present invention will be described in more detail. 9 is a cross-sectional view taken along line IV-IV 'of FIG.

도 9를 참조하면, 기판(110) 상에 제2 게이트 라인(G2), 제3 게이트 라인(G3) 및 공통 라인(V1)이 나란하게 배치된다. 제2 게이트 라인(G2)은 게이트 전극으로 작용한다. 제2 게이트 라인(G2), 제3 게이트 라인(G3) 및 공통 라인(V1) 게이트 절연막(140)이 기판(110) 전체 면에 걸쳐 위치한다. 게이트 절연막(140) 상에 제2 게이트 라인(G2)과 중첩되도록 반도체층(145)이 위치한다. 또한, 게이트 절연막(140) 상에는 반도체층(145)의 일측과 접속되는 소스 전극(150), 그리고 소스 전극(150)과 일정 거리 이격되어 반도체층(145)의 타측과 접속되는 드레인 전극(155)이 위치한다. 따라서, 제2 게이트 라인(G2), 반도체층(145), 소스 전극(150), 드레인 전극(155)을 포함하는 제3 TFT(T21)가 구성된다.Referring to FIG. 9, a second gate line G2, a third gate line G3, and a common line V1 are arranged on a substrate 110 in parallel. The second gate line G2 serves as a gate electrode. The second gate line G2, the third gate line G3 and the common line V1 gate insulating film 140 are positioned over the entire surface of the substrate 110. [ A semiconductor layer 145 is disposed on the gate insulating layer 140 so as to overlap the second gate line G2. A source electrode 150 connected to one side of the semiconductor layer 145 and a drain electrode 155 spaced apart from the source electrode 150 and connected to the other side of the semiconductor layer 145 are formed on the gate insulating layer 140, . Therefore, the third TFT T21 including the second gate line G2, the semiconductor layer 145, the source electrode 150, and the drain electrode 155 is formed.

그리고 드레인 전극(155)과 공통 라인(V1)이 중첩되어 제3 스토리지 커패시터(C21)를 구성한다. 공통 라인(V1)의 일측에는 게이트 절연막(140)을 관통하여 보조 공통 라인(SV)이 공통 라인(V1)에 접속한다. 보조 공통 라인(SV)은 소스 전극(150) 또는 드레인 전극(155)과 동시에 형성된다. 그리고 제3 게이트 라인(G3) 상에 수직 공통 라인(VV)의 연장부(VVE)가 중첩되게 배치되어, 제3 게이트 라인(G3)과 제3 화소 전극(PX21) 사이의 기생 캐패시터를 방지한다. The drain line 155 and the common line V1 are overlapped with each other to form a third storage capacitor C21. One side of the common line V1 passes through the gate insulating film 140 and the auxiliary common line SV is connected to the common line V1. The auxiliary common line SV is formed at the same time as the source electrode 150 or the drain electrode 155. An extension VVE of the vertical common line VV is disposed on the third gate line G3 in a superposed manner to prevent a parasitic capacitor between the third gate line G3 and the third pixel electrode PX21 .

제3 TFT(T21)를 덮는 평탄화막(170)이 기판(110) 전체 면에 위치한다. 평탄화막(170)에는 드레인 전극(155)의 일부를 노출하는 제1 콘택홀(CH1)과, 보조 공통 라인(SV)의 일부를 노출하는 제3 콘택홀(CH3)이 구비된다. 평탄화막(170) 상에 제3 화소 전극(PX21), 제3 공통 전극(Vcom21) 및 수직 공통 라인(VV)이 위치한다. 수직 공통 라인(VV)은 평탄화막(170)과 게이트 절연막(140)에 형성된 제3 콘택홀(CH3)을 통해 보조 공통 라인(SV)과 연결되고 또한 공통 라인(V1)에 연결된다. 따라서 본 발명의 제3 실시예에 따른 표시장치가 구성된다. The planarization film 170 covering the third TFT T21 is located on the entire surface of the substrate 110. [ The planarization layer 170 is provided with a first contact hole CH1 for exposing a part of the drain electrode 155 and a third contact hole CH3 for exposing a part of the auxiliary common line SV. The third pixel electrode PX21, the third common electrode Vcom21, and the vertical common line VV are located on the planarizing film 170. [ The vertical common line VV is connected to the auxiliary common line SV through the third contact hole CH3 formed in the planarization film 170 and the gate insulating film 140 and is connected to the common line V1. Therefore, the display device according to the third embodiment of the present invention is constituted.

<제4 실시예><Fourth Embodiment>

도 10은 본 발명의 제4 실시예에 따른 표시장치의 픽셀 어레이 구조를 나타낸 평면도이다. 하기에서는 전술한 제3 실시예와 동일한 구성에 대해서 동일한 도면부호를 붙여 이해가 용이하도록 한다. 10 is a plan view showing a pixel array structure of a display device according to a fourth embodiment of the present invention. In the following, the same components as those of the third embodiment described above are denoted by the same reference numerals to facilitate understanding.

도 10을 참조하면, 본 발명의 제4 실시예에 의한 수평 전계 액정표시장치는 기판 상에 수평으로 배치된 게이트 라인들(G2, G3)과, 이들과 교차하도록 형성된 데이터 라인(D1)과, 그 교차부마다 형성된 TFT들(T21, 12)과, 그 교차 구조로 마련된 화소 영역에 수평 전계를 이루도록 형성된 화소 전극들(PX11, PX12, PX21, PX22) 및 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과, 그리고 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 접속되며 게이트 라인(G2, G3)과 나란하게 배치되는 공통 라인(V1)과, 데이터 라인(D1)과 나란하거나 중첩되어 화소 전극들(PX11, PX12, PX21, PX22) 사이에 배치되며 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 접속되는 수직 공통 라인(VV)과, 데이터 라인(D1)과 나란하게 배치되나 중첩되지 않는 보조 공통 라인(SV)을 포함한다. 10, a horizontal electric field type liquid crystal display device according to a fourth embodiment of the present invention includes gate lines G2 and G3 horizontally arranged on a substrate, a data line D1 formed to cross the gate lines G2 and G3, The pixel electrodes PX11, PX12, PX21 and PX22 and the common electrodes Vcom11, Vcom12, Vcom21, and Vcom21, which are formed so as to form a horizontal electric field in the pixel region provided in the intersection structure, A common line V1 connected to the common electrodes Vcom11, Vcom12, Vcom21 and Vcom22 and arranged in parallel with the gate lines G2 and G3 and a common line V1 arranged in parallel or overlapping with the data line D1, A vertical common line VV disposed between the electrodes PX11, PX12, PX21 and PX22 and connected to the common electrodes Vcom11, Vcom12, Vcom21 and Vcom22 and a vertical common line VV disposed between the data lines D1, And an auxiliary common line (SV).

본 발명의 제4 실시예에서는 전술한 제3 실시예의 구조와는 달리, 제3 게이트 라인(G3) 위에 중첩된 수직 공통 라인의 연장부가 생략된 구조이다. 따라서, 수직 공통 라인의 연장부가 생략됨으로써, 연장부가 차지하던 공간만큼 개구율이 확보될 수 있다. 하기 설명은 전술한 제3 실시예와 나머지 구조가 모두 동일하므로 간략히 하기로 한다.In the fourth embodiment of the present invention, unlike the structure of the third embodiment described above, the extending portion of the vertical common line superimposed on the third gate line G3 is omitted. Therefore, by omitting the extending portion of the vertical common line, the aperture ratio can be secured by the space occupied by the extension portion. The following description will be briefly described because the remaining structures are the same as those of the third embodiment described above.

보다 자세하게, 데이터 라인(D1)을 사이에 두고 제1 화소 전극(PX11)과 제2 화소 전극(PX12)이 인접하게 배치되고, 제3 화소 전극(PX21)과 제4 화소 전극(PX22)이 인접하게 배치된다. 제1 화소 전극(PX11)과 제3 화소 전극(PX21) 사이에 데이터 라인(D1)과 교차하는 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)이 배치된다. 따라서, 제1 화소 전극(PX11)은 제2 및 제3 게이트 라인들(G2, G3)을 사이에 두고 제3 화소 전극(PX21)과 마주보게 배치되고, 제2 화소 전극(PX12)은 제2 및 제3 게이트 라인들(G2, G3)을 사이에 두고 제4 화소 전극(PX22)과 마주보게 배치된다. More specifically, the first pixel electrode PX11 and the second pixel electrode PX12 are disposed adjacent to each other with the data line D1 therebetween, and the third pixel electrode PX21 and the fourth pixel electrode PX22 are adjacent to each other Respectively. A second gate line G2 and a third gate line G3 intersecting the data line D1 are disposed between the first pixel electrode PX11 and the third pixel electrode PX21. Accordingly, the first pixel electrode PX11 is disposed to face the third pixel electrode PX21 with the second and third gate lines G2 and G3 therebetween, and the second pixel electrode PX12 is disposed to face the second pixel electrode PX21. And the fourth pixel electrode PX22 with the third gate lines G2 and G3 interposed therebetween.

제1 화소 전극(PX11)과 제2 화소 전극(PX12) 사이, 및 제3 화소 전극(PX21)과 제4 화소 전극(PX22) 사이에 데이터 라인(D1)과 나란한 수직 공통 라인(VV)이 배치된다. 또한, 수직 공통 라인(VV)은 제1 화소 전극(PX11)과 제3 화소 전극(PX21)을 사이에 두고 데이터 라인(D1)과 이웃한 곳에 배치되고, 제2 화소 전극(PX12)과 제4 화소 전극(22)을 사이에 두고 데이터 라인(D1)과 이웃한 곳에 배치된다. 수직 공통 라인(VV)은 제1 내지 제4 공통 전극들(Vcom11, Vcom12, Vcom21, Vcom22)과 일체화되어 메쉬 형상으로 이루어진다. A vertical common line VV parallel to the data line D1 is arranged between the first pixel electrode PX11 and the second pixel electrode PX12 and between the third pixel electrode PX21 and the fourth pixel electrode PX22 do. The vertical common line VV is disposed adjacent to the data line D1 with the first pixel electrode PX11 and the third pixel electrode PX21 interposed therebetween and the second pixel electrode PX12 and fourth And is disposed adjacent to the data line D1 with the pixel electrode 22 therebetween. The vertical common line VV is integrated with the first to fourth common electrodes Vcom11, Vcom12, Vcom21, and Vcom22 to form a mesh shape.

제2 스토리지 커패시터(C12)는 제2 화소 전극(PX12)과 제4 화소 전극(PX22) 사이에 배치되며, 제2 화소 전극(PX12)과 제3 게이트 라인(G3) 사이에 배치된다. 제3 스토리지 커패시터(C21)는 제1 화소 전극(PX11)과 제3 화소 전극(PX21) 사이에 배치되며, 제3 화소 전극(PX21)과 제2 게이트 라인(G2) 사이에 배치된다. 제2 스토리지 커패시터(C12)에 인접한 데이터 라인(D1)과 제3 게이트 라인(G3)의 교차부에 제2 TFT(T12)를 포함하고, 제3 스토리지 커패시터(C21)에 인접한 데이터 라인(D1)과 제2 게이트 라인(G2)의 교차부에 제3 TFT(T21)를 포함한다. The second storage capacitor C12 is disposed between the second pixel electrode PX12 and the fourth pixel electrode PX22 and is disposed between the second pixel electrode PX12 and the third gate line G3. The third storage capacitor C21 is disposed between the first pixel electrode PX11 and the third pixel electrode PX21 and between the third pixel electrode PX21 and the second gate line G2. The data line D1 adjacent to the second storage capacitor C12 includes the second TFT T12 at the intersection of the third gate line G3 and the data line D1 adjacent to the third storage capacitor C21, And a third TFT (T21) at the intersection of the second gate line (G2).

제2 게이트 라인(G2)과 데이터 라인(D1)의 교차부에 제3 TFT(T21)가 배치된다. 제3 TFT(T21)는 데이터 라인(D1)으로부터 분기된 소스 전극(150)과 제3 TFT(T21)로부터 연장된 드레인 전극(155)을 포함한다. 드레인 전극(155)은 공통 라인(V1)과 중첩되어 제3 스토리지 커패시터(C21)를 형성한다. 드레인 전극(155)과 제1 스토리지 커패시터(C11)와 중첩된 영역으로부터 연장된 제3 화소 전극(PX21)이 위치한다. 제3 화소 전극(PX21)은 제3 화소(P3)에 위치한다. 제3 화소 전극(PX21)은 제1 콘택홀(CH1)을 통해 드레인 전극(155)과 연결되어 제3 TFT(T21)로부터 데이터 전압을 공급받는다. 그리고 제3 공통 전극(Vcom21)은 수직 공통 라인(VV)으로부터 공통 전압을 공급받아 제3 화소 전극(PX21)과 수평 전계를 이룬다. 따라서, 제3 화소(P3)는 제3 TFT(T21), 제3 화소 전극(PX21), 제3 공통 전극(Vcom21)을 포함하여 구성된다.A third TFT (T21) is disposed at the intersection of the second gate line (G2) and the data line (D1). The third TFT T21 includes a source electrode 150 branched from the data line D1 and a drain electrode 155 extended from the third TFT T21. The drain electrode 155 overlaps the common line V1 to form a third storage capacitor C21. The third pixel electrode PX21 extending from the overlapping region of the drain electrode 155 and the first storage capacitor C11 is located. And the third pixel electrode PX21 is located in the third pixel P3. The third pixel electrode PX21 is connected to the drain electrode 155 through the first contact hole CH1 and receives the data voltage from the third TFT T21. The third common electrode Vcom21 receives a common voltage from the vertical common line VV and forms a horizontal electric field with the third pixel electrode PX21. Accordingly, the third pixel P3 includes the third TFT T21, the third pixel electrode PX21, and the third common electrode Vcom21.

한편, 제3 게이트 라인(G3)과 데이터 라인(D1)의 교차부에 제2 TFT(T12)가 배치된다. 제2 TFT(T12)는 데이터 라인(D1)으로부터 분기된 소스 전극(160)과 제2 TFT(T12)로부터 연장된 드레인 전극(165)을 포함한다. 드레인 전극(165)은 공통 라인(V1)과 중첩되어 제2 스토리지 커패시터(C12)를 형성한다. 드레인 전극(165)과 제2 스토리지 커패시터(C12)가 중첩된 영역으로부터 연장된 제2 화소 전극(PX12)이 위치한다. 제2 화소 전극(PX12)은 제2 화소(P2)에 위치한다. 제2 화소 전극(PX12)은 제2 콘택홀(CH2)을 통해 드레인 전극(165)과 연결되어 제2 TFT(T12)로부터 데이터 전압을 공급받는다. 그리고 제2 공통 전극(Vcom12)은 수직 공통 라인(VV)으로부터 공통 전압을 공급받아 제2 화소 전극(PX12)과 수평 전계를 이룬다. 따라서, 제2 화소(P2)는 제2 TFT(T12), 제2 화소 전극(PX12), 제2 공통 전극(Vcom12)을 포함하여 구성된다. 나머지 제1 화소(P1) 및 제4 화소(P4)도 제2 화소(P2)와 제3 화소(P3)와 동일한 방식으로 구성된다. 공통 라인(V1)은 제3 화소(P3)의 인접한 영역에서 수직 공통 라인(VV)에 제3 콘택홀(CH3)을 통해 공통 전압을 공급한다. On the other hand, the second TFT T12 is disposed at the intersection of the third gate line G3 and the data line D1. The second TFT T12 includes a source electrode 160 branched from the data line D1 and a drain electrode 165 extended from the second TFT T12. The drain electrode 165 overlaps the common line V1 to form a second storage capacitor C12. The second pixel electrode PX12 extending from the region where the drain electrode 165 and the second storage capacitor C12 overlap is located. And the second pixel electrode PX12 is located in the second pixel P2. The second pixel electrode PX12 is connected to the drain electrode 165 through the second contact hole CH2 and receives the data voltage from the second TFT T12. The second common electrode Vcom12 receives a common voltage from the vertical common line VV and forms a horizontal electric field with the second pixel electrode PX12. Accordingly, the second pixel P2 includes the second TFT T12, the second pixel electrode PX12, and the second common electrode Vcom12. The remaining first and fourth pixels P1 and P4 are configured in the same manner as the second pixel P2 and the third pixel P3. The common line V1 supplies a common voltage to the vertical common line VV through the third contact hole CH3 in the adjacent region of the third pixel P3.

전술한 제2 화소(P2)와 제3 화소(P3)는 1개의 공통 라인(V1)을 공유하는 구조로 이루어진다. 구체적으로, 공통 라인(V1)은 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)과 나란하게 배치되며, 제2 게이트 라인(G2) 및 제3 게이트 라인(G3)의 사이에 배치된다. 따라서, 공통 라인(V1)은 제3 화소(P3)의 드레인 전극(155)과 제3 커패시터(C21)를 이루고, 제2 화소(P2)의 드레인 전극(165)과 제2 커패시터(C12)를 이룬다. The second pixel P2 and the third pixel P3 described above share one common line V1. Specifically, the common line V1 is disposed in parallel with the second gate line G2 and the third gate line G3, and is disposed between the second gate line G2 and the third gate line G3 . Accordingly, the common line V1 forms the drain electrode 155 and the third capacitor C21 of the third pixel P3 and the drain electrode 165 and the second capacitor C12 of the second pixel P2 It accomplishes.

전술한 본 발명의 제4 실시예에 따른 표시장치는 상하 관계에 있는 화소들 사이의 간격을 줄이기 위해, 2개의 화소가 공통 라인을 공유하도록 게이트 라인들 사이에 1개의 공통 라인을 배치한다. 도 10에 도시된 바와 같이, 공통 라인(V1)이 제2 게이트 라인(G2)과 제3 게이트 라인(G3) 사이에 배치되되 1개로 이루어진다. 따라서, 제1 화소(P1)와 제3 화소(P2) 사이 또는 제2 화소(P2)와 제4 화소(P4) 사이의 간격을 줄이게 되어, 화소들의 개구율을 향상시킨다.The above-described display device according to the fourth embodiment of the present invention places one common line between the gate lines so that two pixels share a common line in order to reduce the distance between the pixels in the vertical relationship. As shown in FIG. 10, the common line V1 is disposed between the second gate line G2 and the third gate line G3, but has one. Accordingly, the interval between the first pixel P1 and the third pixel P2 or between the second pixel P2 and the fourth pixel P4 is reduced, thereby improving the aperture ratio of the pixels.

이하, 도 11을 참조하여, 본 발명의 제4 실시예에 따른 표시장치의 픽셀 어레이의 단면 구조를 좀 더 상세히 설명한다. 도 11은 도 10의 Ⅴ-Ⅴ'에 따라 절취한 단면도이다.Hereinafter, with reference to FIG. 11, a cross-sectional structure of a pixel array of a display device according to a fourth embodiment of the present invention will be described in more detail. 11 is a cross-sectional view taken along line V-V 'in FIG.

도 11을 참조하면, 기판(110) 상에 제2 게이트 라인(G2), 제3 게이트 라인(G3) 및 공통 라인(V1)이 나란하게 배치된다. 제2 게이트 라인(G2)은 게이트 전극으로 작용한다. 제2 게이트 라인(G2), 제3 게이트 라인(G3) 및 공통 라인(V1) 게이트 절연막(140)이 기판(110) 전체 면에 걸쳐 위치한다. 게이트 절연막(140) 상에 제2 게이트 라인(G2)과 중첩되도록 반도체층(145)이 위치한다. 또한, 게이트 절연막(140) 상에는 반도체층(145)의 일측과 접속되는 소스 전극(150), 그리고 소스 전극(150)과 일정 거리 이격되어 반도체층(145)의 타측과 접속되는 드레인 전극(155)이 위치한다. 따라서, 제2 게이트 라인(G2), 반도체층(145), 소스 전극(150), 드레인 전극(155)을 포함하는 제3 TFT(T21)가 구성된다.Referring to FIG. 11, a second gate line G2, a third gate line G3, and a common line V1 are arranged on a substrate 110 in parallel. The second gate line G2 serves as a gate electrode. The second gate line G2, the third gate line G3 and the common line V1 gate insulating film 140 are positioned over the entire surface of the substrate 110. [ A semiconductor layer 145 is disposed on the gate insulating layer 140 so as to overlap the second gate line G2. A source electrode 150 connected to one side of the semiconductor layer 145 and a drain electrode 155 spaced apart from the source electrode 150 and connected to the other side of the semiconductor layer 145 are formed on the gate insulating layer 140, . Therefore, the third TFT T21 including the second gate line G2, the semiconductor layer 145, the source electrode 150, and the drain electrode 155 is formed.

그리고 드레인 전극(155)과 공통 라인(V1)이 중첩되어 제3 스토리지 커패시터(C21)를 구성한다. 공통 라인(V1)의 일측에는 게이트 절연막(140)을 관통하여 보조 공통 라인(SV)이 공통 라인(V1)에 접속한다. 보조 공통 라인(SV)은 소스 전극(150) 또는 드레인 전극(155)과 동시에 형성된다. 제3 TFT(T21)를 덮는 평탄화막(170)이 기판(110) 전체 면에 위치한다. 평탄화막(170)에는 드레인 전극(155)의 일부를 노출하는 제1 콘택홀(CH1)과, 보조 공통 라인(SV)의 일부를 노출하는 제3 콘택홀(CH3)이 구비된다. 평탄화막(170) 상에 제3 화소 전극(PX21), 제3 공통 전극(Vcom21) 및 수직 공통 라인(VV)이 위치한다. 수직 공통 라인(VV)은 평탄화막(170)과 게이트 절연막(140)에 형성된 제3 콘택홀(CH3)을 통해 보조 공통 라인(SV)과 연결되고 또한 공통 라인(V1)에 연결된다. 따라서 본 발명의 제4 실시예에 따른 표시장치가 구성된다. The drain line 155 and the common line V1 are overlapped with each other to form a third storage capacitor C21. One side of the common line V1 passes through the gate insulating film 140 and the auxiliary common line SV is connected to the common line V1. The auxiliary common line SV is formed at the same time as the source electrode 150 or the drain electrode 155. The planarization film 170 covering the third TFT T21 is located on the entire surface of the substrate 110. [ The planarization layer 170 is provided with a first contact hole CH1 for exposing a part of the drain electrode 155 and a third contact hole CH3 for exposing a part of the auxiliary common line SV. The third pixel electrode PX21, the third common electrode Vcom21, and the vertical common line VV are located on the planarizing film 170. [ The vertical common line VV is connected to the auxiliary common line SV through the third contact hole CH3 formed in the planarization film 170 and the gate insulating film 140 and is connected to the common line V1. Therefore, the display device according to the fourth embodiment of the present invention is constituted.

도 12는 종래 표시장치의 픽셀 어레이와 본 발명의 제1 실시예에 따른 표시장치의 픽셀 어레이를 비교한 도면이다.FIG. 12 is a diagram showing a comparison between a pixel array of a conventional display device and a pixel array of a display device according to the first embodiment of the present invention.

도 12를 참조하면, 종래 표시장치의 픽셀 어레이는 화소 간의 간격이 약 125㎛로 나타났다. 반면, 본 발명의 제1 실시예에 따른 표시장치의 픽셀 어레이는 화소 간의 간격이 90.5㎛로 약 30% 정도 축소된 것을 확인할 수 있다. Referring to FIG. 12, a pixel array of a conventional display device has an interval of about 125 mu m between pixels. On the other hand, the pixel array of the display device according to the first embodiment of the present invention shows that the interval between pixels is reduced by about 30% by 90.5 占 퐉.

전술한 본 발명의 제1 실시예에 따른 표시장치는 TFT와 스토리지 커패시터가 수직 공통 라인을 기준으로 서로 이웃하게 배치하고, 브릿지 화소 전극을 이용하여 TFT와 스토리지 커패시터를 수직 공통 라인을 기준으로 서로 이웃하게 배치된 화소의 화소 전극에 연결한다. 따라서, 종래 스토리지 커패시터가 마주보고 있고 소스 전극이 연장된 구조로 인해 화소 간의 간격이 넓었던 것을 줄일 수 있어 개구율을 향상시킬 수 있는 이점이 있다.In the display device according to the first embodiment of the present invention, the TFT and the storage capacitor are disposed adjacent to each other with reference to the vertical common line, and the TFT and the storage capacitor are connected to each other And connected to the pixel electrodes of the pixels. Accordingly, it is possible to reduce the spacing between the pixels due to the structure in which the storage capacitor is facing and the source electrode is extended, which is an advantage that the aperture ratio can be improved.

도 13은 본 발명의 제2 실시예 내지 제4 실시예에 따른 표시장치의 화소의 개구율을 나타낸 도면이다. 13 is a diagram showing the aperture ratio of the pixels of the display device according to the second to fourth embodiments of the present invention.

본 발명의 제2 실시예, 제3 실시예 및 제4 실시예에 따른 표시장치의 화소들을 제작하고 각 화소의 개구율을 측정하였다. 여기서, 각 화소들은 55인치 기준의 화소 사이즈로 모두 동일한 사이즈로 형성되었다.The pixels of the display device according to the second, third, and fourth embodiments of the present invention were manufactured and the aperture ratios of the respective pixels were measured. Here, each pixel was formed with the same size as the pixel size of the 55-inch standard.

도 13을 참조하면, 본 발명의 제2 실시예에 따른 표시장치는 1개의 데이터 라인을 공유하면서 2개의 게이트 라인과 2개의 공통 라인이 구비된 구조로, 화소의 개구율이 64.%로 나타났다. 본 발명의 제3 실시예에 따른 표시장치는 1개의 데이터 라인과 1개의 공통 라인을 공유하면서 2개의 게이트 라인이 구비된 구조로, 화소의 개구율이 67.1%로 나타났다. 본 발명의 제4 실시예에 따른 표시장치는 제3 실시예와 동일한 구조이되 게이트 라인과 화소 전극 사이의 공통 라인 연장부가 생략된 구조로, 화소의 개구율이 70.2%로 나타났다.Referring to FIG. 13, the display device according to the second embodiment of the present invention has two gate lines and two common lines, sharing one data line, and has an aperture ratio of 64.%. The display device according to the third embodiment of the present invention has a structure in which two gate lines are provided while sharing one data line and one common line, and the aperture ratio of the pixels is 67.1%. The display device according to the fourth embodiment of the present invention has the same structure as the third embodiment and has a structure in which a common line extension part between the gate line and the pixel electrode is omitted, and the aperture ratio of the pixel is 70.2%.

전술한 본 발명의 제2 내지 제4 실시예에 따른 표시장치는 2개의 화소가 공통 라인을 공유하도록 게이트 라인들 사이에 1개의 공통 라인을 배치함으로써, 화소들의 상하 간격을 줄여 화소의 개구율을 향상시킬 수 있는 이점이 있다.In the display device according to the second to fourth embodiments of the present invention, by arranging one common line between the gate lines so that two pixels share a common line, the vertical interval between the pixels is reduced to improve the aperture ratio of the pixel There is an advantage that can be made.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.

100 : 표시장치 110 : 기판
140 : 게이트 절연막 145 : 반도체층
150 : 소스 전극 155 : 드레인 전극
170 : 평탄화막 G1 : 제1 게이트 라인
V1 : 제1 공통 라인 VV : 수직 공통 라인
D1 : 제1 데이터 라인 D2 : 제2 데이터 라인
PX11 : 제1 화소 전극 Vcom11 : 제1 공통 전극100: display device 110: substrate
140: gate insulating film 145: semiconductor layer
150: source electrode 155: drain electrode
170: planarization film G1: first gate line
V1: first common line VV: vertical common line
D1: first data line D2: second data line
PX11: first pixel electrode Vcom11: first common electrode

Claims (13)

제1 화소 전극, 상기 제1 화소 전극과 전계를 형성하는 제1 공통 전극, 및 제1 스토리지 커패시터를 포함한 제1 화소;
제2 화소 전극, 상기 제2 화소 전극과 전계를 형성하는 제2 공통 전극, 및 제2 스토리지 커패시터를 포함하는 제2 화소; 및
이웃하는 제1 및 제2 데이터 라인들 사이에 상기 제1 화소 전극과 상기 제2 화소 전극이 배치되며, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 상기 데이터 라인들과 나란한 수직 공통 라인이 배치되고, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 상기 데이터 라인들과 교차한 제1 및 제2 게이트 라인들이 배치되고,
상기 제1 스토리지 커패시터와 상기 제2 스토리지 커패시터는 상기 제1 화소전극과 상기 제2 화소 전극 사이에 배치되며, 상기 제1 스토리지 커패시터는 상기 수직 공통 라인을 기준으로 상기 제1 화소 전극과 서로 반대편에 위치하고, 상기 제2 스토리지 커패시터는 수직 공통 라인을 기준으로 상기 제2 화소 전극과 서로 반대편에 위치하고,
상기 제1 스토리지 커패시터로부터 상기 제1 화소 전극 사이를 연결하는 제1 브릿지 화소 전극과, 상기 제2 스토리지 커패시터로부터 상기 제2 화소 전극 사이를 연결하는 제2 브릿지 화소 전극이 배치되며, 상기 제1 브릿지 화소 전극과 상기 제2 브릿지 화소 전극은 상기 수직 공통 라인과 교차하는 표시장치.A first pixel including a first pixel electrode, a first common electrode forming an electric field with the first pixel electrode, and a first storage capacitor;
A second pixel including a second pixel electrode, a second common electrode forming an electric field with the second pixel electrode, and a second storage capacitor; And
The first pixel electrode and the second pixel electrode are disposed between neighboring first and second data lines and a vertical common line parallel to the data lines is provided between the first pixel electrode and the second pixel electrode And first and second gate lines crossing the data lines are disposed between the first pixel electrode and the second pixel electrode,
Wherein the first storage capacitor and the second storage capacitor are disposed between the first pixel electrode and the second pixel electrode and the first storage capacitor is formed on the opposite side of the first pixel electrode with respect to the vertical common line Wherein the second storage capacitor is located opposite to the second pixel electrode with respect to a vertical common line,
A first bridge pixel electrode for connecting the first storage capacitor to the first pixel electrode and a second bridge pixel electrode for connecting the second storage capacitor to the second pixel electrode are arranged, Wherein the pixel electrode and the second bridge pixel electrode cross the vertical common line. 제1 항에 있어서,
상기 제1 화소는 상기 제1 데이터 라인과 상기 제1 게이트 라인의 교차부에 위치하는 제1 TFT를 포함하고, 상기 제2 화소는 상기 제2 데이터 라인과 상기 제2 게이트 라인의 교차부에 위치하는 제2 TFT를 포함하는 표시장치.The method according to claim 1,
Wherein the first pixel includes a first TFT located at an intersection of the first data line and the first gate line and the second pixel is located at an intersection of the second data line and the second gate line And a second TFT connected to the first electrode. 제2 항에 있어서,
상기 제1 화소 전극을 사이에 두고 상기 제1 게이트 라인의 맞은편에 상기 제1 게이트 라인과 나란한 제1 공통 라인이 배치되고, 상기 제2 화소 전극을 사이에 두고 상기 제2 게이트 라인의 맞은편에 상기 제2 게이트 라인과 나란한 제2 공통 라인이 배치되며, 상기 제1 공통 라인은 상기 제1 공통 전극에 연결되고, 상기 제2 공통 라인은 상기 제2 공통 전극에 연결된 표시장치.3. The method of claim 2,
A first common line arranged in parallel with the first gate line is disposed on the opposite side of the first gate line with the first pixel electrode interposed therebetween, Wherein the first common line is connected to the first common electrode, and the second common line is connected to the second common electrode. 제1 항에 있어서,
상기 제1 브릿지 화소 전극과 상기 제1 화소 전극은 일체로 이루어지고, 상기 제2 브릿지 화소 전극과 상기 제2 화소 전극은 일체로 이루어진 표시장치.The method according to claim 1,
Wherein the first bridge pixel electrode and the first pixel electrode are integrally formed, and the second bridge pixel electrode and the second pixel electrode are integrally formed. 제1 항에 있어서,
상기 제1 게이트 라인과 상기 제2 게이트 라인은 상기 제1 스토리지 커패시터와 상기 제2 스토리지 커패시터 사이에 위치하는 표시장치.The method according to claim 1,
Wherein the first gate line and the second gate line are located between the first storage capacitor and the second storage capacitor. 제1 화소 전극, 상기 제1 화소 전극과 전계를 형성하는 제1 공통 전극, 및 제1 스토리지 커패시터를 포함한 제1 화소;
제2 화소 전극, 상기 제2 화소 전극과 전계를 형성하는 제2 공통 전극, 및 제2 스토리지 커패시터를 포함하는 제2 화소; 및
상기 제1 화소 전극과 상기 제2 화소 전극 사이에 데이터 라인이 배치되고, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 상기 데이터 라인과 교차한 제1 및 제2 게이트 라인들이 배치되며, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 상기 데이터 라인과 교차한 제1 및 제2 공통 라인들이 배치되고,
상기 제1 스토리지 커패시터는 상기 제1 게이트 라인과 상기 제1 화소 전극 사이에 배치되고, 상기 제2 스토리지 커패시터는 상기 제2 게이트 라인과 상기 제2 화소 전극 사이에 배치되며, 상기 제1 스토리지 커패시터와 상기 제2 스토리지 커패시터는 상기 데이터 라인을 기준으로 서로 반대편에 위치하는 표시장치.A first pixel including a first pixel electrode, a first common electrode forming an electric field with the first pixel electrode, and a first storage capacitor;
A second pixel including a second pixel electrode, a second common electrode forming an electric field with the second pixel electrode, and a second storage capacitor; And
Wherein a data line is disposed between the first pixel electrode and the second pixel electrode, and first and second gate lines crossing the data line are disposed between the first pixel electrode and the second pixel electrode, First and second common lines intersecting the data line are disposed between the first pixel electrode and the second pixel electrode,
Wherein the first storage capacitor is disposed between the first gate line and the first pixel electrode and the second storage capacitor is disposed between the second gate line and the second pixel electrode, And the second storage capacitor is located opposite to the data line. 제6 항에 있어서,
상기 제1 화소는 상기 데이터 라인과 상기 제1 게이트 라인의 교차부에 위치하는 제1 TFT를 포함하고, 상기 제2 화소는 상기 데이터 라인과 상기 제2 게이트 라인의 교차부에 위치하는 제2 TFT를 포함하며, 상기 제1 TFT와 상기 제2 TFT는 상기 데이터 라인을 공유하는 표시장치.The method according to claim 6,
Wherein the first pixel includes a first TFT located at an intersection of the data line and the first gate line and the second pixel comprises a second TFT located at an intersection of the data line and the second gate line, Wherein the first TFT and the second TFT share the data line. 제1 항에 있어서,
상기 제1 공통 라인과 상기 제2 공통 라인 사이에 상기 제1 게이트 라인과 상기 제2 게이트 라인이 위치하는 표시장치.The method according to claim 1,
And the first gate line and the second gate line are positioned between the first common line and the second common line. 제1 화소 전극, 상기 제1 화소 전극과 전계를 형성하는 제1 공통 전극, 및 제1 스토리지 커패시터를 포함한 제1 화소;
제2 화소 전극, 상기 제2 화소 전극과 전계를 형성하는 제2 공통 전극, 및 제2 스토리지 커패시터를 포함하는 제2 화소; 및
상기 제1 화소 전극과 상기 제2 화소 전극 사이에 데이터 라인이 배치되며, 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 상기 데이터 라인과 교차한 제1 및 제2 게이트 라인들이 배치되고,
상기 제1 게이트 라인과 상기 제2 게이트 라인 사이에 공통 라인이 배치되며, 상기 공통 라인은 상기 제1 스토리지 커패시터 및 상기 제2 스토리지 커패시터에 포함되고,
상기 제1 스토리지 커패시터는 상기 제1 게이트 라인과 상기 제1 화소 전극 사이에 배치되고, 상기 제2 스토리지 커패시터는 상기 제2 게이트 라인과 상기 제2 화소 전극 사이에 배치되며, 상기 제1 스토리지 커패시터와 상기 제2 스토리지 커패시터는 상기 데이터 라인을 기준으로 서로 반대편에 위치하는 표시장치.A first pixel including a first pixel electrode, a first common electrode forming an electric field with the first pixel electrode, and a first storage capacitor;
A second pixel including a second pixel electrode, a second common electrode forming an electric field with the second pixel electrode, and a second storage capacitor; And
A data line is disposed between the first pixel electrode and the second pixel electrode, first and second gate lines crossing the data line are disposed between the first pixel electrode and the second pixel electrode,
A common line is disposed between the first gate line and the second gate line, the common line is included in the first storage capacitor and the second storage capacitor,
Wherein the first storage capacitor is disposed between the first gate line and the first pixel electrode and the second storage capacitor is disposed between the second gate line and the second pixel electrode, And the second storage capacitor is located opposite to the data line. 제9 항에 있어서,
상기 제1 화소는 상기 데이터 라인과 상기 제1 게이트 라인의 교차부에 위치하는 제1 TFT를 포함하고, 상기 제2 화소는 상기 데이터 라인과 상기 제2 게이트 라인의 교차부에 위치하는 제2 TFT를 포함하며, 상기 제1 TFT와 상기 제2 TFT는 상기 데이터 라인을 공유하는 표시장치.10. The method of claim 9,
Wherein the first pixel includes a first TFT located at an intersection of the data line and the first gate line and the second pixel comprises a second TFT located at an intersection of the data line and the second gate line, Wherein the first TFT and the second TFT share the data line. 제10 항에 있어서,
상기 제1 스토리지 커패시터는 상기 제1 TFT의 드레인 전극과 상기 공통 라인을 포함하고, 상기 제2 스토리지 커패시터는 상기 제2 TFT의 드레인 전극과 상기 공통 라인을 포함하는 표시장치.11. The method of claim 10,
Wherein the first storage capacitor includes the drain electrode of the first TFT and the common line, and the second storage capacitor includes the drain electrode of the second TFT and the common line. 제9 항에 있어서,
상기 데이터 라인과 나란하며, 상기 제1 화소 및 상기 제2 화소를 각각 사이에 두고 상기 데이터 라인에 이웃하는 보조 공통 라인을 포함하며, 상기 보조 공통 라인은 콘택홀을 통해 상기 공통 라인과 접속되는 표시장치.10. The method of claim 9,
And a second common line adjacent to the data line with the first pixel and the second pixel interposed therebetween, the auxiliary common line being connected to the common line through the contact hole, Device. 제9 항에 있어서,
상기 제1 화소 전극과 상기 제2 화소 전극을 둘러싸는 수직 공통 라인을 포함하며, 상기 수직 공통 라인은 상기 제2 게이트 라인과 중첩되는 연장부를 포함하는 표시장치.10. The method of claim 9,
And a vertical common line surrounding the first pixel electrode and the second pixel electrode, wherein the vertical common line includes an extension overlapping the second gate line.
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