KR20150140921A - 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법 - Google Patents

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법 Download PDF

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KR20150140921A
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Abstract

본 발명의 일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이 및 다수의 프로그램 동작과 확인 동작을 반복함으로써 메모리 셀 어레이에 대한 쓰기 동작을 수행하는 PNV 회로부를 포함하되, PNV 회로부는 제 1 프로그램 조건에 따라 제 1 프로그램 동작을 수행한 후 쓰기 동작을 중지하는 경우 쓰기 동작을 재개한 이후 제 1 목표값에 따라 제 1 프로그램 동작에 대응하는 제 1 확인 동작을 수행한다.

Description

반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법{SEMICONDUCTOR MEMORY DEVICE, MEMORY SYSTEM INCLUDING THE SAME AND OPERATING METHOD THEREOF}
본 발명은 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법에 관한 것으로서 구체적으로는 프로그램 및 확인 동작에 의한 쓰기 동작 성능이 향상된 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법에 관한 것이다.
메모리 셀에 대한 쓰기 동작 시 프로그램 및 확인 동작(Program and Verify)을 여러 번 수행하여 메모리 셀에 정확한 데이터가 기록되도록 한다.
특히 멀티레벨 셀과 같이 하나의 셀에 둘 이상의 비트를 저장하는 경우 셀 자체의 특성 변화 또는 셀 사이의 특성 차이로 인하여 메모리 셀에 적합한 최적의 프로그램 조건을 형성하는 것이 더욱 용이하지 않다.
도 1은 종래의 프로그램 및 확인 동작 방법을 나타내는 순서도이다.
먼저 셀에 기록할 데이터의 논리 레벨에 대응하는 프로그램 조건을 로드한다(S10).
다음으로 프로그램 조건을 이용하여 셀을 프로그램한다(S20). 다음으로 해당 셀의 저항값을 읽는다(S30).
다음으로 해당 셀의 저항값이 목표값에 포함되는지 확인한다(S40). 목표값은 최소값과 최대값에 의한 일정한 범위의 형태로 주어질 수 있다.
저항값이 목표값에 포함되는 경우 동작을 종료하고 그렇지 않은 경우 프로그램 조건을 조절하고(S50) 프로그램 동작(S20)을 다시 수행한다.
다수의 프로그램 및 확인 동작을 통해 쓰기 동작을 수행하는 경우에는 쓰기 동작에 상대적으로 긴 시간이 걸리게 된다.
도 2, 도 3은 쓰기 동작 도중 읽기 요청이 발생하는 경우의 문제점을 설명하는 도면이다.
도 2와 같이 다수의 프로그램 및 확인을 통해 쓰기 동작을 수행하는 도중에 읽기 요청이 발생하는 경우 쓰기 동작이 종료된 이후에 읽기 동작을 수행할 수 있다. 이 경우 쓰기 동작이 완료하기까지 읽기 요청의 처리를 기다려야 하므로 대기 시간으로 인하여 성능 저하가 발생한다.
도 3과 같이 쓰기 동작을 위하여 이미 진행된 프로그램 및 확인 동작을 무시하고 읽기 요청을 처리한 이후에 쓰기 동작을 처음부터 다시 시작할 수도 있다. 이 경우에는 무시된 프로그램 및 확인 동작 시간으로 인하여 성능 저하가 발생한다.
본 발명은 다수의 프로그램 및 확인 동작을 통해 쓰기 동작을 수행하는 도중에 읽기 요청을 처리하는 경우에 있어서 동작 성능을 향상시킨 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법을 제공한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치는 메모리 셀 어레이 및 다수의 프로그램 동작과 확인 동작을 반복함으로써 메모리 셀 어레이에 대한 쓰기 동작을 수행하는 PNV 회로부를 포함하되, PNV 회로부는 제 1 프로그램 조건에 따라 제 1 프로그램 동작을 수행한 후 쓰기 동작을 중지하는 경우 쓰기 동작을 재개한 이후 제 1 목표값에 따라 제 1 프로그램 동작에 대응하는 제 1 확인 동작을 수행한다.
본 발명의 일 실시예에 의한 메모리 시스템은 메모리 셀 어레이 및 다수의 프로그램 및 확인 동작에 따라 상기 메모리 셀 어레이에 대하여 쓰기 동작을 수행하는 PNV 회로부를 포함하는 반도체 메모리 장치 및 다수의 읽기 및 쓰기 요청들의 처리 순서를 정하는 스케줄러와 상기 스케줄러에서 제공된 쓰기 요청에 대하여 쓰기 명령을 생성하여 상기 반도체 메모리 장치에 제공하는 명령 생성부를 포함하는 메모리 컨트롤러를 포함한다.
본 발명의 일 실시예에 의한 메모리 시스템에서 반도체 메모리 장치는 제 1 프로그램 조건에 따라 제 1 프로그램 동작을 수행한 후 쓰기 동작을 중지하는 경우 상기 쓰기 동작을 재개한 이후 제 1 목표값에 따라 상기 제 1 프로그램 동작에 대응하는 제 1 확인 동작을 수행하는 PNV 회로부를 포함한다.
본 발명의 일 실시예에 의한 반도체 메모리 장치의 동작 방법은 쓰기 동작의 수행을 위하여 메모리 셀 어레이에 제 1 프로그램 조건에 따라 데이터를 프로그램하는 단계, 쓰기 동작의 수행을 중지하고 상기 메모리 셀 어레이에 읽기 동작을 수행하는 단계; 및 읽기 동작의 수행의 완료 이후 제 1 프로그램 조건에 따라 프로그램된 데이터를 읽어 제 1 목표값과 비교하여 확인하는 단계를 포함한다.
본 기술에 의한 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법을 통해 다수의 프로그램 및 확인 동작을 통해 쓰기 동작을 수행하는 도중에 읽기 요청을 처리할 필요가 있는 경우 대기 시간을 낭비하지 않고 성능을 향상시킬 수 있다. 또한 프로그램 및 확인 동작을 반복하여 쓰기 동작을 수행하는 도중에 일시 중지하는 경우에도 일시 중지 시간 동안의 메모리 셀의 특성 변화로 인한 영향을 제거하여 더욱 정확한 쓰기 동작을 수행할 수 있다.
도 1은 종래의 반도체 장치에서의 쓰기 동작을 나타내는 순서도.
도 2 및 3은 종래 기술의 문제점을 나타내는 설명도.
도 4는 본 발명의 일 실시예에 의한 반도체 장치에서의 쓰기 동작을 나타내는 순서도.
도 5는 PCRAM 메모리 셀에서의 드리프트 현상을 나타내는 그래프.
도 6은 본 발명의 일 실시예에 의한 쓰기 동작을 나타내는 순서도.
도 7은 본 발명의 일 실시예에 의한 메모리 시스템의 블록도.
도 8은 도 7의 룩업 테이블의 데이터 구조도.
도 9는 도 5의 PNV 회로부의 블록도.
이하에서는 첨부한 도면을 참조하여 본 발명에 의한 실시예들을 구체적으로 개시한다. 이하에서 동일한 참조번호는 실질적으로 동일한 구성요소를 지시한다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치에서의 쓰기 동작을 나타내는 설명도이다.
본 발명에서는 다수의 프로그램 및 확인 동작을 반복하여 쓰기 동작을 수행하는 도중에 읽기 요청이 입력되는 경우 읽기 요청을 먼저 처리하고 프로그램 및 확인 동작을 재개한다.
프로그램 및 확인 동작을 재개하는 경우에는 다음 사이클의 프로그램 및 확인 동작을 수행하기 이전에 이전 프로그램 동작에 대응하는 확인 동작을 먼저 수행한다.
도 4에서 (a)의 경우는 2번째 사이클의 프로그램 동작(P2)이 종료된 이후에 읽기 요청을 수행하는 경우를 나타내고, (b)의 경우는 2 번째 사이클의 프로그램 및 확인 동작(P2, V2)이 종료된 이후에 읽기 요청을 수행하는 경우를 나타낸다.
어느 경우든 읽기 요청의 처리가 종료된 이후에는 확인 동작(V2)을 수행하고 다음 사이클의 프로그램 및 확인 동작(P3, V3)을 계속한다. 재개 이후 확인 동작(V2)에서 정해진 요건이 충족되면 다음 사이클의 프로그램 및 확인 동작은 수행하지 않는다.
읽기 요청의 처리에 걸리는 시간(T)동안 메모리 셀의 특성이 변하는 현상이 발생할 수 있다. 특히 PCRAM(Phase Change Random Access Memory)의 경우에는 각 논리 레벨에 따른 셀의 저항값이 시간에 따라 변하는 드리프트 현상이 발생한다.
이하에서는 반도체 메모리 장치의 예로서 PCRAM을 사용하여 본 발명을 개시한다. PCRAM은 시간에 따라 셀의 특성이 변하는 반도체 메모리 장치의 일 예로서 본 발명이 반드시 이에 한정되는 것은 아니다.
도 5의 그래프는 멀티레벨 셀을 포함하는 PCRAM에서의 드리프트 현상을 나타낸다.
도시된 바와 같이 레벨 0(00), 레벨 1(01), 레벨 2(10), 레벨 3(11)에 대응하는 저항 분포는 시간이 경과함에 따라 변하는데 이에 따라 데이터 프로그램 시 사용한 문턱 저항값을 데이터 확인을 위해 그대로 사용하는 경우 오류가 발생한다.
본 발명에 있어서 쓰기 동작을 중지하였다가 이를 재개하는 경우에 중지된 시간 동안 드리프트 현상이 발생할 수 있다.
따라서 쓰기 동작의 재개 시 수행되는 확인 동작에서는 시간 경과에 따른 드리프트 현상이 반영된 목표값을 사용하는 것이 바람직하다. 이때 목표값은 해당 시점에서 기록할 논리 레벨의 저항 분포의 범위에 따라 결정될 수 있다. 목표값은 최소값, 최대값에 의한 일정한 범위의 형태로 주어질 수 있다.
일반적인 PCRAM 읽기 동작에서는 메모리 셀에 데이터가 기록된 시간을 알 수 없어 드리프트 현상이 발생한 정도를 알 수 없으나 본 발명에서는 읽기 요청의 처리를 위하여 쓰기 동작을 중지한 시간을 측정함으로써 드리프트 현상의 발생 정도를 알 수 있다.
PCRAM 제조 회사에서는 드리프트 현상으로 인하여 셀의 특성이 시간에 따라 변하는 정도를 사전 실험 등을 통해 이미 확보하게 된다. 이를 이용하면 시간에 따라 각 논리 레벨에 대응하는 저항값의 범위를 미리 알 수 있다.
이러한 드리프트 현상의 진행 정도에 관한 정보는 예를 들어 룩업 테이블의 형태로 저장될 수 있다. 룩업 테이블은 1 us 또는 1ms 등을 단위로 하는 경과 시간마다 논리 레벨에 대응하는 저항값의 범위를 저장할 수 있다. 룩업 테이블에 대해서는 이하에서 도 8을 참조하여 구체적으로 개시한다.
도 6은 본 발명에 의한 반도체 메모리 장치의 동작을 나타내는 순서도이다.
먼저 프로그램할 논리 레벨에 대응하는 프로그램 조건을 로드한다(S110).
다음으로 메모리 셀 어레이에 논리 레벨에 대응하는 데이터를 프로그램한다(S120).
이후 우선하여 처리할 읽기 요청으로 인한 쓰기 동작의 중지 명령이 입력되는지 확인한다(S130).
읽기 요청이 존재하면 읽기 요청을 처리하고(S140), 읽기 요청에 걸린 시간에 따라 수정된 목표값을 사용하여 쓰기 동작을 재개한다(S150).
읽기 요청이 존재하지 않는 경우에는 기본으로 정해진 목표값을 그대로 사용한다.
이후 셀의 저항값을 읽고(S160), 저항값이 목표값에 포함되는지 확인한다(S170).
저항값이 목표값에 포함되는 경우 곧바로 동작을 종료하고, 그렇지 않은 경우 프로그램 조건을 수정한 후(S180) 프로그램 동작(S120)을 진행하여 새로운 프로그램 및 확인 동작 사이클을 개시한다.
도 7은 본 발명의 일 실시예에 의한 메모리 시스템을 나타내는 블록도이다.
본 발명의 일 실시예에 의한 메모리 시스템은 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)를 포함한다.
메모리 컨트롤러(100)는 외부에서 제공되는 읽기 또는 쓰기 요청들을 수신하여 처리 순서를 결정하는 스케줄러(110)와 스케줄러(110)에서 선택된 요청에 대응하여 명령을 생성하여 반도체 메모리 장치(200)에 제공하는 명령 생성부(120)를 포함한다.
명령 생성부(120)는 읽기 및 쓰기 명령을 생성하여 메모리 장치(200)에 제공하는데 쓰기 명령은 다수의 프로그램 및 확인(Program aNd Verify) 동작을 반복하여 수행된다.
이를 위하여 명령 생성부(120)는 PNV 제어부(121), 룩업 테이블(122), 타이머 회로부(122)를 포함한다.
PNV 제어부(121)는 쓰기 시작(Start), 쓰기 중지(Stop), 쓰기 재개(Resume) 명령을 반도체 메모리 장치(200)에 제공한다.
룩업 테이블(122)은 쓰기 중지 이후 쓰기 재개 사이에 걸리는 시간과 데이터의 논리 레벨에 대응하는 목표값을 저장한다.
도 8은 2비트 논리 레벨을 저장하는 PCRAM 셀을 위한 룩업 테이블(122)의 데이터 구조를 예시한 도면이다. 경과 시간은 단위 시간(T)의 정수 배로 설정될 수 있다. 이때 단위 시간은 예를 들어 마이크로 초, 밀리 초 등의 단위로 설정될 수 있다.
도 8에서 룩업 테이블(122)은 각각의 논리 레벨과 경과 시간에 최소 저항과 최대 저항값이 대응하도록 형성된다. 이때 각각의 최소 저항값과 최대 저항값은 메모리 셀의 특성에 대한 실험 결과에 따라 미리 결정된 값일 수 있다.
룩업 테이블(122)은 최대 저항값, 최소 저항값 대신에 최대 저항값과 최소 저항값을 수학적인 함수 관계에 있는 대체값을 저장할 수도 있다.
타이머 회로부(122)는 쓰기 중지 이후 쓰기 재개 사이에 걸리는 시간을 측정한다.
PNV 제어부(121)는 스케줄러(110)로부터 쓰기 요청이 입력되면 쓰기 시작(Start) 명령을 생성한다. 그러나 쓰기 요청과 동일한 뱅크에 대해서 현재 쓰기 명령이 수행 중이면 동작 중(busy) 신호를 스케줄러에 제공한다.
쓰기 시작 명령(Start)은 반도체 메모리 장치(200)의 PNV 회로부(210)에 제공된다.
PNV 회로부(210)는 메모리 셀 어레이(230)에 데이터를 프로그램하고, 메모리 셀 어레이(230)로부터 프로그램된 데이터를 다시 읽고, 다시 읽은 데이터가 목표값에 포함되는지 확인한다. 이후 목표값에 포함되지 않는 경우 프로그램 조건을 조정하여 위의 프로그램 및 확인 동작을 반복한다.
도 9는 PNV 회로부(210)의 구성을 나타내는 블록도이다. PNV 회로부(210)는 프로그램 조건에 따라 데이터를 메모리 셀 어레이(230)에 프로그램하는 프로그램 회로부(211)와 메모리 셀 어레이(230)에 프로그램된 데이터를 목표값과 비교하여 프로그램 결과를 확인하는 확인 회로부(212)를 포함한다.
PNV 회로부(210)는 데이터의 논리 레벨에 따른 목표값을 미리 저장할 수 있다. 또 다른 실시예에서 PNV 회로부(210)는 데이터의 논리 레벨에 따른 목표값을 PNV 제어부(121)로부터 제공받을 수도 있다. 이 경우 룩업 테이블(122)은 경과 시간이 0인 경우에 대응하는 정보를 추가로 저장할 수 있다.
PNV 제어부(121)는 스케줄러(110)로부터 읽기 요청이 입력되는 경우 현재 쓰기 명령이 동일 뱅크에 대해서 수행 중일 경우 쓰기 중지(Stop) 명령을 반도체 메모리 장치(200)에 제공한다.
PNV 회로부(210)는 쓰기 중지(Stop) 명령이 제공되면 PNV 회로부(210)에서 수행되던 현재 사이클의 프로그램 및 확인 동작을 중지한다. 이때 현재 사이클의 프로그램 및 확인 동작은 적어도 프로그램 동작까지는 완료된 상태가 된다. PNV 회로부(210)는 프로그램 및 확인 동작을 중지하고 PNV 제어부(121)에 목표값의 재설정을 요청하는 신호(Target Reset)를 제공할 수 있다.
이후 명령 생성부(120)는 읽기 명령을 반도체 메모리 장치(210)에 제공하고, 반도체 메모리 장치(200)의 읽기 회로부(220)는 반도체 메모리 장치(230)에서 데이터를 읽어 메모리 컨트롤러(100)에 출력한다.
PNV 제어부(121)는 읽기 명령의 수행이 종료되면 쓰기 재개(Resume) 명령을 PNV 회로부(210)에 제공한다. 이때 PNV 제어부(121)는 쓰기 중지 이후 쓰기 재개까지의 경과 시간을 타이머 회로부(122)를 이용하여 측정한다.
또한 PNV 제어부(121)는 룩업 테이블(122)을 참조하여 현재 프로그램되는 데이터의 논리 레벨과 경과 시간을 참조하여 대응하는 목표값을 확인한다. PNV 제어부(121)는 쓰기 재개(Resume) 명령과 함께 확인된 목표값을 PNV 회로부(210)에 제공한다.
이후 PNV 회로부(210)는 현재 사이클의 확인 동작을 반복한다. 이는 현재 사이클의 프로그램 및 확인 동작이 중지되기 이전에 이미 확인 동작을 수행하였더라도 마찬가지이다.
확인 동작 시에는 PNV 제어부(121)에서 제공된 새로운 목표값을 기준으로 한다. 즉 확인 동작시 메모리 셀 어레이(230)로부터 읽은 데이터가 새로운 목표값에 포함되는 경우 확인 동작이 성공으로 판정되어 쓰기 동작이 종료된다.
새로운 사이클의 프로그램 및 확인 동작을 추가로 진행하는 경우 추가 사이클의 확인 동작에서 사용하는 목표값은 PNV 회로부(210)에 기본적으로 설정되어 있는 목표값을 기준으로 한다.
이상의 설명은 본 발명의 개시를 위한 것으로 본 발명의 권리범위를 한정하고자 한 것은 아니다. 본 발명의 권리범위는 특허청구범위에 기재된 범위와 그 균등범위에 의해 정해진다.
100: 메모리 컨트롤러
110: 스케줄러
120: 명령 생성부
121: PNV 제어부
122: 룩업 테이블
123: 타이머 회로부
200: 반도체 메모리 장치
210: PNV 회로부
220: 읽기 회로부
230: 메모리 셀 어레이

Claims (17)

  1. 메모리 셀 어레이 및
    다수의 프로그램 동작과 확인 동작을 반복함으로써 상기 메모리 셀 어레이에 대한 쓰기 동작을 수행하는 PNV 회로부
    를 포함하되, 상기 PNV 회로부는 제 1 프로그램 조건에 따라 제 1 프로그램 동작을 수행한 후 상기 쓰기 동작을 중지하는 경우 상기 쓰기 동작을 재개한 이후 제 1 목표값에 따라 상기 제 1 프로그램 동작에 대응하는 제 1 확인 동작을 수행하는 반도체 메모리 장치.
  2. 청구항 1에 있어서, 상기 제 1 목표값은 상기 쓰기 동작이 중지된 시간에 따라 가변하는 값인 반도체 메모리 장치.
  3. 청구항 1에 있어서, 상기 PNV 회로부는 상기 제 1 프로그램 조건에 따라 상기 제 1 프로그램 동작을 수행하는 프로그램 회로부 및
    상기 제 1 프로그램 동작에 따라 기록된 데이터를 상기 메모리 셀 어레이에서 읽어 이를 상기 제 1 목표값과 비교하여 프로그램 결과를 확인하는 확인 회로부
    를 포함하는 반도체 메모리 장치.
  4. 청구항 3에 있어서, 상기 프로그램 회로부는 상기 확인 결과 조건을 충족하지 못하는 경우 제 2 프로그램 조건에 따라 제 2 프로그램 동작을 더 수행하는 반도체 메모리 장치.
  5. 청구항 4에 있어서, 상기 확인 회로부는 제 2 프로그램 동작에 따라 기록된 데이터를 상기 메모리 셀 어레이에서 읽어 이를 제 2 목표값과 비교하여 프로그램 결과를 확인하는 반도체 메모리 장치.
  6. 청구항 5에 있어서, 상기 메모리 셀 어레이는 상변이 메모리 셀을 포함하고, 상기 제 1 목표값은 상기 중지된 시간 동안 드리프트 현상의 발생 정도를 반영하여 변경되는 값이고, 상기 제 2 목표값은 드리프트 현상의 발생 정도에 무관한 값인 반도체 메모리 장치.
  7. 메모리 셀 어레이 및 다수의 프로그램 및 확인 동작에 따라 상기 메모리 셀 어레이에 대하여 쓰기 동작을 수행하는 PNV 회로부를 포함하는 반도체 메모리 장치 및
    다수의 읽기 및 쓰기 요청들의 처리 순서를 정하는 스케줄러와 상기 스케줄러에서 제공된 쓰기 요청에 대하여 쓰기 명령을 생성하여 상기 반도체 메모리 장치에 제공하는 명령 생성부를 포함하는 메모리 컨트롤러
    를 포함하는 메모리 시스템.
  8. 청구항 7에 있어서, 상기 반도체 메모리 장치는 제 1 프로그램 조건에 따라 제 1 프로그램 동작을 수행한 후 상기 쓰기 동작을 중지하는 경우 상기 쓰기 동작을 재개한 이후 제 1 목표값에 따라 상기 제 1 프로그램 동작에 대응하는 제 1 확인 동작을 수행하는 PNV 회로부를 포함하는 메모리 시스템.
  9. 청구항 8에 있어서, 상기 제 1 목표값은 상기 쓰기 동작이 중지된 시간에 따라 가변하는 값인 메모리 시스템.
  10. 청구항 9에 있어서, 상기 PNV 회로부는 상기 제 1 프로그램 조건에 따라 상기 제 1 프로그램 동작을 수행하는 프로그램 회로부 및
    상기 제 1 프로그램 동작에 따라 기록된 데이터를 상기 메모리 셀 어레이에서 읽어 이를 상기 제 1 목표값과 비교하여 프로그램 결과를 확인하는 확인 회로부
    를 포함하는 메모리 시스템.
  11. 청구항 8에 있어서, 상기 명령 생성부는 상기 쓰기 동작의 시작, 중지 및 재개를 제어하는 PNV 제어부;
    상기 쓰기 동작의 중지 시간을 측정하는 타이머 회로부; 및
    상기 중지 시간에 따라 가변되는 상기 제 1 목표값을 저장하는 룩업테이블
    을 포함하는 메모리 시스템.
  12. 청구항 11에 있어서, 상기 PNV 제어부는 상기 쓰기 동작의 진행 중 상기 스케줄러로부터 읽기 요청이 제공되는 경우 상기 쓰기 동작을 중지하도록 상기 PNV 회로부를 제어하는 메모리 시스템.
  13. 청구항 12에 있어서, 상기 PNV 제어부는 상기 읽기 요청의 처리가 종료된 이후 상기 중지된 쓰기 동작을 재개하도록 상기 PNV 회로부를 제어하는 메모리 시스템.
  14. 청구항 13에 있어서, 상기 PNV 제어부는 상기 중지된 쓰기 동작의 재개를 지시하는 경우 상기 중지된 시간에 대응하는 제 1 목표값을 상기 PNV 회로부에 제공하는 메모리 시스템.
  15. 쓰기 동작의 수행을 위하여 메모리 셀 어레이에 제 1 프로그램 조건에 따라 데이터를 프로그램하는 단계;
    상기 쓰기 동작의 수행을 중지하고 상기 메모리 셀 어레이에 읽기 동작을 수행하는 단계; 및
    상기 읽기 동작의 수행의 완료 이후 상기 제 1 프로그램 조건에 따라 프로그램된 데이터를 읽어 제 1 목표값과 비교하여 확인하는 단계
    를 포함하는 반도체 메모리 장치의 동작 방법.
  16. 청구항 15에 있어서, 상기 제 1 목표값은 상기 쓰기 동작의 중지 시간에 따라 상이한 값을 가지는 반도체 메모리 장치의 동작 방법.
  17. 청구항 16에 있어서, 상기 확인 결과 조건을 충족하지 않는 경우 제 2 프로그램 조건에 따라 상기 데이터를 프로그램하는 단계; 및
    상기 제 2 프로그램 조건에 따라 프로그램된 데이터를 읽어 제 2 목표값과 비교하는 단계
    를 더 포함하는 반도체 메모리 장치의 동작 방법





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