KR20150135133A - 비대칭 칩 장착 영역 및 리드 폭을 갖는 반도체 디바이스 패키지 - Google Patents

비대칭 칩 장착 영역 및 리드 폭을 갖는 반도체 디바이스 패키지 Download PDF

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알렉산더 컴포슈
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Abstract

반도체 디바이스 패키지는 상부 표면을 갖는 고체 금속 베이스, 및 상기 상부 표면상의 전기적 전도성 칩 장착 영역을 포함한다. 제 1 전도성 리드 쌍 및 제 2 전도성 리드 쌍은 상기 베이스에 부착되고, 대향 방향에서 서로로부터 떨어져서 연장된다. 제 1 증폭기 및 제 2 증폭기는 상기 상부 표면에 부착되고, 상기 제 1 전도성 리드 쌍 및 상기 제 2 전도성 리드 쌍에 전기적으로 접속된다. 제 1 전도성 리드 쌍은 리드들의 내부 에지 측 사이의 수평 갭에 의해 제 2 전도성 리드 쌍으로부터 분리된다. 상기 베이스의 에지들에 수직으로 연장되는 수평 갭 내의 기준 라인은, 상기 칩 장착 영역을 제 1 칩 장착 부분과 제 2 칩 장착 영역으로 분할한다. 제 1 칩 장착 부분의 면적은 상기 제 2 칩 장착 부분의 면적보다 작다. 제 1 리드 및 제 2 리드는 제 3 리드 및 제 4 리드보다 작은 폭을 갖는다.

Description

비대칭 칩 장착 영역 및 리드 폭을 갖는 반도체 디바이스 패키지{SEMICONDUCTOR DEVICE PACKAGE HAVING ASYMMETRIC CHIP MOUNTING AREA AND LEAD WIDTHS}
우선권 주장
본 출원은 2014년 5월 23일자로 출원된 미국 가출원 번호 제62/002,343호의 우선권을 주장한다. 상기 미국 가출원의 전체 내용은 본원에 원용된다.
기술분야
본 발명은 일반적으로 반도체 디바이스 패키징에 관한 것이고, 보다 구체적으로 디바이스 패키지의 칩 장착 영역 및 리드(lead) 폭을 다중 경로 증폭기의 상이한 다이 사이즈에 맞게 조정하는 것에 관한 것이다.
반도체 패키지는 주로 집적 회로 애플리케이션에서 이용된다. 하나의 일반적인 반도체 디바이스 패키지 장치는, 히트 싱크(heat sink)로서 동작하는 기판, 및 기판 위에 내부 캐비티를 형성하기 위해 기판 위에 배치될 수 있는 마개(lid)를 포함한다. 다른 전기적 구성요소들 뿐만 아니라, 반도체 칩과 같은 집적 회로는, 캐비티 내에 배치될 수 있고, 베이스로부터 연장되는 전도성 리드(lead)에 전기적으로 접속된다. 전도성 리드는 인쇄 회로 보드와 같은 용기(receptacle)와 상기 패키지 사이에 전기적 접속을 가능하게 한다. 따라서, 패키징된 장치는 회로와 외부 디바이스 사이에 용이한 전기적 접속을 허용함과 동시에, 수분, 입자 등과 같은 유해한 환경 조건으로부터 반도체 칩 및 전기적 접속을 보호할 수 있다.
패키지 설계자는 패키징 설계를 개선시기기 위해 계속 노력하고 있다. 한가지 중요한 설계상의 고려사항은 패키지의 총 풋프린트(total footprint)이다. 패키지의 총 풋프린트를 감소시키면 패키징된 디바이스를 포함하는 아이템의 크기 및/또는 가격을 유리하게 감소시킬 수 있다. 패키지의 총 풋프린트에 실질적으로 영향을 주는 두 개의 파라미터는 기판의 사이즈 및 리드의 사이즈이다. 즉, 이들 특징부(features)의 사이즈를 감소시킴으로써 패키지의 총 풋프린트를 감소시킬 수 있다. 그러나, 이들 특징부의 사이즈를 감소시키면 추가적인 설계상의 문제점이 도입된다. 기판은 반도체 디바이스들의 다이 면적을 수용할 수 있을 정도로 충분한 사이즈를 유지해야 한다. 또한, 리드는 패키징된 전기적 디바이스들과 연관된 전류를 수용할 수 있을 정도로 충분한 단면적을 유지해야 한다. 따라서, 패키징된 디바이스들의 물리적 및 전기적 요구사항은 패키지의 풋프린트를 감소시키는 능력을 억제한다.
일 실시형태에 따르면, 반도체 디바이스 패키지가 개시된다. 이 반도체 디바이스 패키지는 상부 표면을 갖는 고체 금속 베이스와, 상부 표면상의 전기적 전도성 칩 장착 영역을 포함한다. 제 1 전도성 리드 쌍(a first pair of conductive leads)은 베이스에 부착되고 베이스로부터 절연된다. 제 1 전도성 리드 쌍은, 제 1 리드가 베이스의 제 1 에지를 지나 측면으로(laterally) 연장되고 제 2 리드가 제 1 에지에 대향하는 베이스의 제 2 에지를 지나 측면으로 연장되는 식으로 서로로부터 떨어져서 연장되는 제 1 리드 및 제 2 리드를 포함한다. 제 2 전도성 리드 쌍은 베이스에 부착되고 베이스로부터 절연된다. 제 2 전도성 리드 쌍은, 제 3 리드가 제 1 에지를 지나 측면으로 연장되고 제 4 리드가 제 2 에지를 지나 측면으로 연장되는 식으로 서로로부터 떨어져서 연장되는 제 3 리드 및 제 4 리드를 포함한다. 제 1 증폭기는 상부 표면에 부착되고, 제 1 리드에 전기적으로 접속된 제 1 단자 및 제 2 리드에 전기적으로 접속된 제 2 단자를 포함한다. 제 2 증폭기는 상부 표면에 부착되고, 제 3 리드에 전기적으로 접속된 제 1 단자 및 제 4 리드에 전기적으로 접속된 제 2 단자를 포함한다. 제 1 전도성 리드 쌍은, 제 1 리드의 내부 에지 측과 제 3 리드의 내부 에지 측 사이 및 제 2 리드의 내부 에지 측과 제 4 리드의 내부 에지 측 사이의 수평 갭(a horizontal gap)에 의해 제 2 전도성 리드 쌍으로부터 분리된다. 베이스의 제 1 에지 및 제 2 에지에 수직으로 연장되는 수평 갭 내의 기준 라인은, 칩 장착 영역을 제 1 칩 장착 부분과 제 2 칩 장착 부분으로 분할한다. 제 1 칩 장착 부분의 면적은 제 2 칩 장착 부분의 면적보다 작다. 제 1 리드 및 제 2 리드는 제 3 리드 및 제 4 리드보다 작은 폭을 갖는다.
다른 실시형태에 따르면, 패키징된 도허티(Doherty) 증폭기가 제공된다. 이 증폭기는 상부 표면을 갖는 고체 금속 베이스와, 상부 표면상의 전기적 전도성 칩 장착 영역을 포함한다. 칩 장착 영역은 제 1 칩 장착 부분과 제 2 칩 장착 부분으로 분할된다. 메인 증폭기는 제 1 영역 내에서 상부 표면에 부착된다. 피킹 증폭기는 제 2 영역 내에서 상부 표면에 부착된다. 제 1 전도성 리드 및 제 2 전도성 리드는 메인 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된다. 제 1 전도성 리드 및 제 2 전도성 리드는 베이스로부터 대향 방향(opposite direction)의 측면으로(laterally) 연장된다. 제 3 전도성 리드 및 제 4 전도성 리드는 피킹 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된다. 제 3 전도성 리드 및 제 4 전도성 리드는 베이스로부터 대향 방향의 측면으로 연장된다. 메인 증폭기의 다이 면적은 피킹 증폭기의 다이 면적보다 작다. 메인 증폭기의 다이 폭은 피킹 증폭기의 다이 폭보다 작다. 제 1 칩 장착 부분의 면적은 메인 증폭기의 다이 면적에 대응하고, 제 2 칩 장착 부분의 면적은 피킹 증폭기의 다이 면적에 대응한다. 제 1 리드 및 제 2 리드의 폭은 메인 증폭기의 다이 폭에 대응하고, 제 3 리드 및 제 4 리드의 폭은 피킹 증폭기의 다이 폭에 대응한다.
다른 실시형태에 따르면, 패키징된 RF 전력 증폭기가 제공된다. 이 증폭기는 상부 표면을 갖는 고체 금속 베이스와, 상부 표면상의 전기적 전도성 칩 장착 영역을 포함한다. 칩 장착 영역은 제 1 칩 장착 부분과 제 2 칩 장착 부분으로 분할된다. 제 1 증폭기는 제 1 영역 내에서 상부 표면에 부착된다. 제 2 증폭기는 제 2 영역 내에서 상부 표면에 부착된다. 제 1 전도성 리드 및 제 2 전도성 리드는 제 1 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된다. 제 1 전도성 리드 및 제 2 전도성 리드는 베이스로부터 대향 방향의 측면으로 연장된다. 제 3 전도성 리드 및 제 4 전도성 리드는 제 2 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된다. 제 3 전도성 리드 및 제 4 전도성 리드는 베이스로부터 대향 방향의 측면으로 연장된다. 제 1 증폭기의 다이 면적은 제 2 증폭기의 다이 면적보다 작다. 제 1 증폭기의 다이 폭은 제 2 증폭기의 다이 폭보다 작다. 제 1 칩 장착 부분의 면적은 제 1 증폭기의 다이 면적에 대응하고, 제 2 칩 장착 부분의 면적은 제 2 증폭기의 다이 면적에 대응한다. 제 1 리드 및 제 2 리드의 폭은 제 1 증폭기의 다이 폭에 대응하고, 제 3 리드 및 제 4 리드의 폭은 제 2 증폭기의 다이 폭에 대응한다.
당업자라면 이하의 상세한 설명을 읽고 첨부된 도면을 검토할 경우 추가적인 특징들 및 이점들을 인식할 것이다.
도면의 소자들은 서로에 대해 반드시 일정한 비율일 필요가 없다. 동일한 도면 번호는 대응하는 유사한 부분을 나타낸다. 다양한 예시적 실시형태의 특징들은 서로를 배제하지 않는다면 결합될 수 있다. 실시형태들은 도면에 도시되며 이하의 설명에서 상술된다.
도 1은 실시형태에 따른, 다중 경로 증폭기에 전기적으로 접속된 반도체 디바이스 패키지의 탑-다운(top-down) 투시도이다.
도 2는 도 2a 및 도 2b를 포함하며, 실시형태에 따른, 다중 경로 증폭기 위에 내부 캐비티를 제공하기 위해 표면에 부착된 마개를 갖는 반도체 디바이스 패키지의 탑-다운 투시도 및 측면 투시도이다.
본원에 설명된 실시형태는 면적 소비 및/또는 전류 운반 요구사항에 있어서 상당한 차이를 갖는 두 개 이상의 집적 회로를 효과적으로 수용하기 위해 사용될 수 있는 반도체 패키지를 제공한다. 그런 장치의 일 예는 도허티(Dorherty) 증폭기인데, 이것은 다중 경로(multipath) 증폭기이다. 도허티 증폭기 구성은 피킹 증폭기 및 메인 증폭기를 포함한다. 낮은 전력 동작 범위에서, 메인 증폭기는 동작 가능하지만 피킹 증폭기는 오프된다. 특정 전력 임계치 위에서, 피킹 증폭기는 동작 가능하게 된다. 이 두 개의 증폭기는 상이한 전력 범위에서 동작하기 때문에, 보통, 메인 증폭기와 피킹 증폭기 사이에 칩 면적의 차이가 존재한다. 예컨대, 피킹 증폭기의 칩 면적은 메인 증폭기의 칩 면적의 두 배가 될 수 있다. 또한, 전력 범위의 차이는 두 개의 증폭기 사이에 상이한 전류 요구사항을 초래할 수 있다. 따라서, 증폭기들 중 하나에 대한 최적 리드 사이즈는 나머지 한 증폭기에 대한 최적 리드 사이즈보다 작을 수 있다.
유리하게, 본원에 설명된 실시형태는 두 개의 상이한 집적 회로의 면적 소비 및 전류 운반 요구사항에 비례하여 다이 장착 영역 및 리드의 사이즈를 비대칭적으로 할당하는 반도체 패키지를 제공한다. 즉, 두 개의 집적 회로에 대한 다이 장착 영역 및 리드의 사이즈는 동일하지 않다. 예컨대, 메인 증폭기보다 더 큰 피킹 증폭기를 갖는 도허티 증폭기에서, 다이 장착 영역 및 리드의 사이즈는 상이하며, 피킹 증폭기 및 메인 증폭기의 각각의 요구사항에 대응한다. 따라서, 패키징된 도허티 증폭기의 전체 풋프린트는, 상이한 사이즈의 증폭기의 치수에 상관없이 다이 장착 영역 및 리드의 사이즈를 대칭적으로 할당하는 패키지 설계에 비해 감소될 수 있다.
도 1을 참조하면, 반도체 디바이스 패키지(100)의 실시형태가 도시된다. 패키지(100)는 상부 표면(104)을 갖는 고체 금속 베이스(a solid metal base)(102)를 포함한다. 고체 금속 베이스(102)는, 구리, 알루미늄, 및 열전도를 제공하는 유사한 재료들에 의해 형성될 수 있다. 실시형태에 따르면, 고체 금속 베이스(102)는 상부 표면(104) 상에 배열된 디바이스들로부터 열을 방출시키기 위해 히트 싱크로서 구성된다. 대안적으로, 고체 금속 베이스(102)는 열적 절연 재료에 의해 형성될 수 있다. 전기적 전도성 칩 장착 영역(106)은 상부 표면(104) 상에 형성된다. 전기적 전도성 칩 장착 영역(106)은, 구리, 알루미늄 등의 전기적 전도성 재료들에 의해 형성될 수 있다.
제 1 및 제 2 리드 쌍(108, 110)은 패키지(100)로부터 측면으로(laterally) 연장된다. 측면 방향(lateral direction)은 상부 표면(104)에 평행한 방향을 나타낸다. 패키지(100)는 인쇄 회로 보드와 같은 용기(receptacle) 상에 위치되어 상부 표면(104)이 측면 방향에 수직인 종 방향에서 용기로부터 분리되게 할 수 있다. 리드는 용기와의 전기적 접속을 허용하기 위해 베이스(102)로부터 측면으로 연장된다.
제 1 리드 쌍(108)은, 제 1 리드(112)가 베이스(102)의 제 1 에지(116)를 지나 측면으로 연장되고 제 2 리드(114)가 제 1 에지(116)에 대향하는 베이스의 제 2 에지(118)를 지나 측면으로 연장되는 식으로 서로로부터 떨어져서 연장되는 제 1 및 제 2 리드(112, 114)를 포함한다. 마찬가지로, 제 2 리드 쌍(110)은, 제 3 리드(120)가 제 1 에지(116)를 지나 측면으로 연장되고 제 4 리드(122)가 제 2 에지(118)를 지나 측면으로 연장되는 식으로 서로로부터 떨어져서 연장되는 제 3 및 제 4 리드(120, 122)를 포함한다. 제 1 및 제 2 리드 쌍(108, 110)은 서로 인접해 있다. 즉, 반도체 디바이스 패키지(100)는 적어도 4 개의 리드를 갖도록 구성되며, 제 1 및 제 3 리드(112, 120)는 제 2 및 제 4 리드(114, 122)와 대향하는 방향에서 베이스(12)로부터 연장된다. 도 1은 또한 패키지(100)로부터 연장되는 두 개의 추가 리드(124, 126)를 도시한다. 이들 추가 리드(124, 126)는 칩 장착 영역(106) 상에 장착된 디바이스에 DC 신호를 제공하기 위해 사용될 수 있다. 선택적으로, 리드(124, 126)는 DC 신호와 디바이스 사이의 전기적 접속의 거리를 최소화하기 위해 칩 장착 영역(106)의 측면 근처에서 상부 표면(104)을 따라 연장되는 도선에 접속될 수 있다. 리드(124, 126)는 선택적이며, 패키지(100)는 이것 없이 제공될 수 있다.
제 1 및 제 2 리드 쌍(108, 110)의 리드(112, 114, 120 및 122)의 각각은 베이스(102)에 부착되고 베이스(102)로부터 절연된다. 실시형태에 따르면, 칩 장착 영역(106)의 외부 영역에 있는 상부 표면(104) 상에는 절연막(128)이 제공된다. 제 1, 제 2, 제 3 및 제 4 리드(112, 114, 120 및 122)는 절연막(120)에 인접할 수 있고 칩 장착 영역(106)으로부터 절연될 수 있다.
제 1 및 제 2 리드 쌍(108, 110)은 칩 장착 영역(106)을 두 개의 개별 장착 부분으로 분할하기 위한 기준점으로 사용될 수 있다. 제 1 및 제 2 리드 쌍(108, 110)은 전기적 구성요소들이 대향 리드들(112 및 114 또는 120 및 122) 사이에서 배치되고 대향 리드들에 전기적으로 접속될 수 있도록 배열된다. 제 1 및 제 2 리드 쌍(108, 110) 사이에는 칩 장착 영역(106)을 제 1 및 제 2 칩 장착 부분(132, 134)으로 분할하는 기준 라인(130)이 그려질 수 있다. 도 1에 도시된 것처럼, 기준 라인(130)은 베이스(102)의 제 1 및 제 2 에지(116, 118)에 수직인 측면 방향을 따라 연장된다. 기준 라인(130)은 제 1 리드 쌍(108)과 제 2 리드 쌍(110)을 분리시키는 수평 갭(136) 내에 있다. 수평 갭(136)은 제 1 및 제 3 리드(112, 120)의 내부 에지 측들(138) 사이 및 제 2 및 제 4 리드(114, 122)의 내부 에지 측들(138) 사이에 있다. 따라서, (도 1의 투시도로부터) 기준 라인(130)의 좌측에 있는 칩 장착 영역의 전부는 제 1 장착 부분(132)을 나타낸다. (도 1의 투시도로부터) 기준 라인(130)의 우측에 있는 칩 장착 영역의 전부는 제 2 장착 부분(134)을 나타낸다.
제 1 및 제 2 칩 장착 부분(132, 134)은, 대향하는 리드들(112 및 114 또는 120 및 122) 사이에 치수가 다른 전기적 디바이스들을 공간 효율적인 방식으로 수용하기 위해 상이한 치수를 갖는다. 또한, 제 1 및 제 2 리드(112, 114)는 제 2 및 제 4 리드(120, 122)와 상이한 치수를 갖는다. 이런 차이는 각각의 리드 쌍(108, 110)이 리드(112, 114, 120, 122)가 접속되는 디바이스와 물리적으로 정렬될 수 있게 하고, 각각의 리드 쌍(108, 110)이 치수가 다른 전기적 디바이스들의 치수에 비례하는 전류 운반 능력을 갖도록 한다.
실시형태에 따르면, 제 1 칩 장착 부분(132)의 면적은 제 2 칩 장착 부분(134)의 면적보다 작다. 또한 제 1 및 제 2 리드(112, 114)는 제 3 및 제 4 리드(120, 122)보다 작은 폭을 갖는다. 리드의 폭은 기준 라인(130)에 수직인 방향에서 내부 에지 측(138)과 외부 에지 측(140) 사이의 최대 분리 거리로서 측정된다. 대안적으로, 제 1 칩 장착 부분(132)의 면적은 제 2 칩 장착 부분(134)이 면적보다 클 수 있으며, 제 1 및 제 2 리드(112, 114)는 제 3 및 제 4 리드(120, 122)보다 큰 폭을 가질 수 있다.
도 1은 또한 칩 장착 영역(106) 내에서 상부 표면(104)에 부착된 제 1 및 제 2 증폭기(142, 144)를 도시한다. 제 1 증폭기(142)는 제 1 리드(112)에 전기적으로 접속된 제 1 단자(146) 및 제 2 리드(114)에 전기적으로 접속된 제 2 단자(148)를 포함한다. 마찬가지로, 제 2 증폭기(144)는 제 3 리드(120)에 전기적으로 접속된 제 1 단자(150) 및 제 4 리드(122)에 전기적으로 접속된 제 2 단자(152)를 포함한다. 전기적으로 접속된다는 것은, 어느 방향으로든 전류의 흐름을 방해하는 중간 구성요소가 없는, 두 개의 단자 사이의 직접적인 전기적 접속을 나타낸다. 제 1 증폭기(142)는 완전히 제 1 장착 부분(132) 내에 배열될 수 있다. 즉, 제 1 증폭기(142)의 어떤 부분도 제 2 장착 부분(134)으로 연장되지 않는다. 마찬가지로, 제 2 증폭기(144)는 완전히 제 2 장착 부분(134) 내에 배열될 수 있다.
실시형태에 따르면, 제 1 및 제 2 증폭기(142, 144)는 RF(무선 주파수) 전력 증폭기로서 구성된다. 예컨대, 제 1 및 제 2 증폭기(142, 144)는 도허티(Doherty) 증폭기로서 구성될 수 있는데, 그럴 경우 제 1 증폭기(142)는 메인 증폭기이고 제 2 증폭기(144)는 피킹 증폭기이다. 메인 증폭기는 제 1 다이(154)로부터 형성될 수 있고, 피킹 증폭기는 제 2 및 제 3 다이(156, 158)로부터 형성될 수 있다. 즉, 피킹 증폭기는 공통 입/출력 접속을 갖는 두 개의 다이(156, 158)로부터 형성될 수 있다. 패키지(100)는 소스-다운 구성(source-down configuratoin)에서 다이들(154, 156, 158)을 수용할 수 있다. 실시형태에 따르면, 제 1, 제 2, 제 3 다이(154, 156, 158)의 각각은 칩 장착 영역(106)에 전기적으로 접속되는 바닥 측 상에 소스 단자를 포함한다. 즉, 칩 장착 영역(106)은 도허티 증폭기에서 다이들(154, 156, 158)의 전부에 전기적으로 접속되는 공통 소스 단자를 형성할 수 있다. 제 2 단자(148)가 될 수 있는 제 1 다이(154)의 게이트 단자는 제 2 리드(114)에 전기적으로 접속될 수 있고, 제 1 단자(146)가 될 수 있는 제 1 다이(154)의 드레인 단자는 제 1 리드(112)에 전기적으로 접속될 수 있다. 제 2 단자(152)가 될 수 있는 제 2 및 제 3 다이(156, 158)의 게이트 단자는 제 4 리드(122)에 전기적으로 접속될 수 있고, 제 1 단자(150)가 될 수 있는 제 2 및 제 4 다이(156, 158)의 드레인 단자는 제 3 리드(120)에 전기적으로 접속될 수 있다.
도 1로부터 알 수 있듯이, 제 1 증폭기(142)(즉, 메인 증폭기)의 다이 면적은 제 2 증폭기(144)(즉, 피킹 증폭기)의 다이 면적보다 작다. 실시형태에 따르면, 제 1, 제 2 및 제 3 다이(154, 156, 158)의 각각은, 피킹 증폭기의 총 다이 면적 대 메인 증폭기의 다이 면적의 비가 2 대 1이 되도록, 사이즈가 실질적으로 동일하다. 즉, 제 2 및 제 3 다이(156, 158)에 의해 종합적으로 필요한 장착 공간의 양은 제 1 다이(154)에 의해 필요한 장착 공간의 크기의 약 2 배이다. 대안적으로, 피킹 증폭기는 메인 증폭기의 제 1 다이(154)와 사이즈가 다른 단일 다이로부터 형성될 수 있다. 이것은 피킹 증폭기와 메인 증폭기 사이에 유사한 다이 면적 불일치를 초래한다. 피킹 증폭기의 총 다이 면적 대 메인 증폭기의 총 다이 면적의 비는 애플리케이션 요구사항에 의존하여 변할 수 있다. 또한, 메인 증폭기는 피킹 증폭기보다 더 큰 다이 면적을 필요로 할 수도 있다. 즉, 피킹 증폭기의 총 다이 면적 대 메인 증폭기의 총 다이 면적의 비는 약 1 대 2가 될 수도 있다.
실시형태에 따르면, 제 1 칩 장착 부분(132)의 면적은 메인 증폭기의 다이 면적에 대응하고, 제 2 칩 장착 부분(134)의 면적은 피킹 증폭기의 다이 면적에 대응한다. 본원에서 사용될 때, "대응한다"는 용어는 두 개의 아이템의 치수 사이의 직접적인 관계를 설명한다. 예컨대, 메인 증폭기의 다이 면적은 1 대 4의 비에 의해 제 1 칩 장착 부분(132)의 면적에 상관될 수 있다. 메인 증폭기의 폭은 제 1 칩 장착 부분(132)의 폭과 거의 동일할 수 있으며, 메인 증폭기의 높이는 제 1 칩 장착 영역(132)의 높이보다 거의 4배 더 작을 수 있다. 더 큰 메인 증폭기가 필요하면, 제 1 칩 장착 부분(132)의 면적을 비례적으로 증가시킴으로써(예컨대, 폭을 증가시킴으로써), 1 대 4의 비가 유지될 수 있다. 아이템들의 치수 사이에 의존성이 존재할 경우, 다른 대응 비가 가능하다.
실시형태에 따르면, 제 1 및 제 2 칩 장착 부분(132, 134)의 면적 사이의 비는 메인 및 피킹 증폭기의 면적 사이의 비와 동일하거나 실질적으로 근접한다. 예컨대, 제 1, 제 2 및 제 3 다이(154, 156, 158)의 각각은, 피킹 및 메인 증폭기의 총 다이 면적 사이의 비가 약 2 대 1이 되도록, 실질적으로 동일한 사이즈를 가질 수 있다. 마찬가지로, 제 2 및 제 1 칩 장착 부분(134, 132)의 면적 사이의 비는 약 2 대 1이 될 수 있다.
실시형태에 따르면, 제 1 및 제 2 리드(112, 114)의 폭은 메인 증폭기의 다이 폭에 대응한다. 또한 제 3 및 제 4 리드(120, 122)의 폭은 피킹 증폭기의 다이 폭에 대응할 수 있다. 메인 증폭기의 다이 폭은 피킹 증폭기의 다이 폭보다 작을 수 있다. 실시형태에 따르면, 메인 증폭기의 다이 폭은 제 1 다이(154)의 폭에 대응하고, 피킹 증폭기의 다이 폭은 제 2 및 제 3 다이(156, 158)의 종합적 폭에 대응한다.
또한, 리드 폭의 비는 다이 폭의 비에 대응하거나 동일할 수 있다. 이 관계는 각각의 쌍(108, 100) 내의 리드들(112, 114 및 120, 122) 모두가 서로에 대해 동일한 폭을 갖는다고 가정한다. 제 1, 제 2 및 제 3 다이가 실질적으로 동일한 치수를 가질 경우에, 피킹 증폭기의 다이 폭 대 메인 증폭기의 다이 폭의 비는 2 대 1이다. 마찬가지로, 제 3 및 제 4 리드(120, 122)의 폭 대 제 1 및 제 2 리드(112, 114)의 폭의 비는 약 2 대 1이다.
유리하게, 전술된 리드 폭 및 칩 장착 영역(106)의 조정은 상이한 사이즈의 증폭기들(142, 144)의 치수에 맞게 조정되는 반도체 패키지(100)를 제공한다. 상관관계로 인해, 제 1 및 제 2 칩 장작 부분(132, 134) 중 어디에도 낭비된 공간이 존재하지 않으므로 칩 장착 영역(106)은 최소 사이즈로 감소될 수 있다. 또한, 더 높은 전력 요구사항을 갖는 증폭기에 더 넓은 리드(예컨대, 120 및 122)가 제공되고 더 낮은 전력 요구사항을 갖는 증폭기에 더 좁은 리드(예컨대, 112 및 114)가 제공되므로 리드들의 사이즈는 최적화될 수 있다. 결과적으로, 패키징된 디바이스의 전반적인 풋프린트는 감소될 수 있다.
반도체 다이(154, 156, 158)에 추가하여, 도 1에 도시된 패키지(100)는 입력 및 출력 매칭 네트워크를 포함한다. 보다 구체적으로, 제 1 입력 매칭 네트워크(160)는 제 1 다이(154)의 게이트 단자(148)에 전기적으로 접속되고, 제 2 입력 매칭 네트워크(162)는 제 2 및 제 3 다이(156, 158)의 게이트 단자(152)에 전기적으로 접속된다. 제 1 매칭 네트워크(160)는 제 1 다이의 게이트 단자(148) 및 제 2 리드(114)에 전기적으로 접속된 제 1 커패시터(166)로부터 형성될 수 있다. 마찬가지로, 제 2 입력 매칭 네트워크(162)는 제 2 및 제 3 다이(156, 158)의 게이트 단자(152) 및 제 4 리드(122)에 전기적으로 접속된 제 2 및 제 3 커패시터(168, 170)로부터 형성될 수 있다. 제 1 출력 매칭 네트워크(164)는 제 1 다이(154)의 드레인 단자(146)에 전기적으로 접속되고, 제 2 출력 매칭 네트워크(172)는 제 2 및 제 3 다이(156, 158)의 드레인 단자(150)에 전기적으로 접속된다.
제 1 입력 매칭 네트워크(160) 및 제 1 출력 매칭 네트워크(164)는 완전히 제 1 칩 장착 부분 내에 배열될 수 있고, 제 2 입력 매칭 네트워크(162) 및 제 2 출력 매칭 네트워크(172)는 완전히 제 2 칩 장착 부분 내에 배열될 수 있다. 입력 매칭 네트워크들(160, 162) 내의 소자들(예컨대, 제 1, 제 2 및 제 3 커패시터(166, 168, 170))의 치수는 제 1 및 제 2 증폭기(142, 144)의 치수와 상관될 수 있다. 따라서, 칩 장착 부분들(132, 134) 및 리드 폭의 치수와 제 1 및 제 2 증폭기(142, 144)의 치수와의 전술된 상관의 장점은 유지될 수 있다.
본원에 설명된 전기적 접속은 구리 도선에 의해 제공될 수 있다. 실시형태에 따르면, 제 1 및 제 2 입력 매칭 네트워크(160, 162), 제 1 및 제 2 출력 매칭 네트워크(164, 172), 및 제 1, 제 2 및 제 3 다이(154, 156, 158)의 각각의 게이트 및 드레인 단자(146, 148, 150, 152) 사이의 전기적 접속은 본딩 와이어(174)로부터 형성된다. 본딩 와이어(174)는 입력 및 출력 매칭 네트워크(160, 162, 164, 172)의 필요한 인덕턴스를 제공하는 인덕터로서 구성될 수 있다.
도 2를 참조하면, 반도체 패키지(100)는 상부 표면(104)에 인접하는 덮개(176)를 갖는 것으로 도시된다. 도 2a는 탑-다운 투시로부터의 패키지(100)를 도시하며, 도 2b는 측면 투시로부터의 패키지(100)를 도시한다. 덮개(176)는 전기적 접속을 둘러싸서 보호하는 내부 캐비티를 제공한다. 내부 캐비티는 충진되지 않은채(즉, 공기 충진되어) 유지될 수 있거나, 선택적으로 디바이스를 절연하여 보호하는 공지된 포팅 화합물(potting compound)로 충진될 수 있다. 제 1, 제 2 및 제 3 다이(154, 156, 58), 제 1 및 제 2 입력 및 출력 매칭 네트워크(160, 162, 164, 172), 및 본딩 와이어(174)는 내부 캐비티 내에 배열되고 덮개(176)에 의해 덮인다. 즉, 도 2에 도시된 반도체 패키지(100)는 디바이스에 인접하는 몰딩된 플라스틱 재료를 갖는 몰딩된 패키지가 아니다.
"실질적으로"란 용어는 프로세스 변동에 기인한 요구사항으로부터 작은 편차를 가지는 것뿐만 아니라 요구사항에 정확히 따르는 소자들의 관계 또는 물리적 특징을 망라한다. "약"이란 용어는, 당업자가 본원에 설명된 기능 및 명세에 따라 본원에 설명된 소자들을 사용할 수 있을 정도로, 그 값에 근접하지만 반드시 정확히 동일하지는 않는 소자들의 관계 또는 물리적 특징을 망라한다.
"밑", "아래", "하부", "위", "상부" 등의 공간적으로 상대적인 용어들은 제 2 소자에 대한 한 소자의 배치관계를 설명하기 위해 설명의 편의상 사용된다. 이들 용어는 도면에 도시된 것과 상이한 배향들에 추가하여 디바이스의 상이한 배향들을 망라하기 위한 것이다. 또한, "제 1", "제 2" 등의 용어는 다양한 소자, 영역, 부분 등을 설명하기 위해 사용되며, 제한하기 위해 사용된 것이 아니다. 본 명세서 전반에서 동일한 용어는 동일한 소자를 나타낸다.
본원에서 사용될 때, "갖는", "함유하는", "구비하는", "포함하는" 등의 용어는 언급된 소자들 또는 특징들의 존재를 나타내는 비제한적(open-ended) 용어이며, 추가적 소자 또는 특징을 배제하지 않는다. 부정관사는, 문맥상 명백히 다른 것을 나타내지 않는 한, 하나뿐만 아니라 복수를 포함하는 것으로 의도된다.
특별히 다르게 언급되지 않는다면 본원에 설명된 다양한 실시형태의 특징들은 서로 결합될 수 있음에 유의해야 한다.
본원에서는 특정 실시형태들이 도시되고 설명되었지만, 당업자라면, 본 발명의 범위를 벗어남 없이, 도시되고 설명된 특정 실시형태들이 다양한 대안 및/또는 등가적 구현으로 대체될 수 있음을 인식할 것이다. 본 출원은 본원에 설명된 특정 실시형태들의 임의의 개조 또는 변형을 커버하도록 의도된다. 따라서, 본 발명은 특허청구범위 및 그 등가물에 의해서만 제한되는 것으로 의도된다.

Claims (16)

  1. 상부 표면을 포함하는 고체 금속 베이스(a solid metal base)와,
    상기 상부 표면상의 전기적 전도성 칩 장착 영역과,
    상기 베이스에 부착되고 상기 베이스로부터 절연되는 제 1 전도성 리드 쌍(a first pair of conductive leads)―상기 제 1 전도성 리드 쌍은, 제 1 리드가 상기 베이스의 제 1 에지를 지나 측면으로(laterally) 연장되고 제 2 리드가 상기 제 1 에지에 대향하는 상기 베이스의 제 2 에지를 지나 측면으로 연장되는 식으로 서로로부터 떨어져서 연장되는 상기 제 1 리드 및 상기 제 2 리드를 포함함―과,
    상기 베이스에 부착되고 상기 베이스로부터 절연되는 제 2 전도성 리드 쌍―상기 제 2 전도성 리드 쌍은, 제 3 리드가 상기 제 1 에지를 지나 측면으로 연장되고 제 4 리드가 상기 제 2 에지를 지나 측면으로 연장되는 식으로 서로로부터 떨어져서 연장되는 상기 제 3 리드 및 상기 제 4 리드를 포함함―과,
    상기 상부 표면에 부착되고, 상기 제 1 리드에 전기적으로 접속된 제 1 단자 및 상기 제 2 리드에 전기적으로 접속된 제 2 단자를 포함하는 제 1 증폭기와,
    상기 상부 표면에 부착되고, 상기 제 3 리드에 전기적으로 접속된 제 1 단자 및 상기 제 4 리드에 전기적으로 접속된 제 2 단자를 포함하는 제 2 증폭기를 포함하되,
    상기 제 1 전도성 리드 쌍은, 상기 제 1 리드의 내부 에지 측과 상기 제 3 리드의 내부 에지 측 사이 및 상기 제 2 리드의 내부 에지 측과 상기 제 4 리드의 내부 에지 측 사이의 수평 갭(a horizontal gap)에 의해 상기 제 2 전도성 리드 쌍으로부터 분리되고,
    상기 베이스의 상기 제 1 에지 및 상기 제 2 에지에 수직으로 연장되는 상기 수평 갭 내의 기준 라인은, 상기 칩 장착 영역을 제 1 칩 장착 부분과 제 2 칩 장착 부분으로 분할하고,
    상기 제 1 칩 장착 부분의 면적은 상기 제 2 칩 장착 부분의 면적보다 작고,
    상기 제 1 리드 및 상기 제 2 리드는 상기 제 3 리드 및 상기 제 4 리드보다 작은 폭을 갖는
    반도체 디바이스 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 증폭기 및 상기 제 2 증폭기는 RF 전력 증폭기로서 구성되는
    반도체 디바이스 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 증폭기 및 상기 제 2 증폭기는 도허티(Doherty) 증폭기로서 구성되고, 상기 제 1 증폭기는 메인(main) 증폭기이고 상기 제 2 증폭기는 피킹(peaking) 증폭기인
    반도체 디바이스 패키지.
  4. 제 3 항에 있어서,
    상기 메인 증폭기는 상기 제 1 칩 장착 부분 내에 배치된 제 1 다이를 포함하고, 상기 피킹 증폭기는 상기 제 2 칩 장착 부분 내에 배치된 제 2 다이 및 제 3 다이를 포함하는
    반도체 디바이스 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이의 각각은 상기 칩 장착 영역에 전기적으로 접속된 소스 단자를 포함하고, 상기 제 1 다이는 상기 제 2 리드에 전기적으로 접속된 게이트 단자 및 상기 제 1 리드에 전기적으로 접속된 드레인 단자를 포함하고, 상기 제 2 다이 및 상기 제 3 다이는 상기 제 4 리드에 전기적으로 접속된 게이트 단자 및 상기 제 3 리드에 전기적으로 접속된 드레인 단자를 포함하는
    반도체 디바이스 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 다이의 게이트 단자에 전기적으로 접속된 제 1 입력 매칭 네트워크(a first input matching network)와,
    상기 제 2 다이의 게이트 단자 및 상기 제 3 다이의 게이트 단자에 전기적으로 접속된 제 2 입력 매칭 네트워크와,
    상기 제 1 다이의 드레인 단자에 전기적으로 접속된 제 1 출력 매칭 네트워크와,
    상기 제 2 다이의 드레인 단자 및 상기 제 3 다이의 드레인 단자에 전기적으로 접속된 제 2 출력 매칭 네트워크를 더 포함하는
    반도체 디바이스 패키지.
  7. 제 6 항에 있어서,
    상기 제 1 입력 매칭 네트워크는 상기 제 1 다이의 게이트 단자 및 상기 제 2 리드에 전기적으로 접속된 제 1 커패시터를 포함하고, 상기 제 2 입력 매칭 네트워크는 상기 제 2 다이의 게이트 단자, 상기 제 3 다이의 게이트 단자 및 상기 제 4 리드에 전기적으로 접속된 제 2 커패시터 및 제 3 커패시터를 포함하는
    반도체 디바이스 패키지.
  8. 제 6 항에 있어서,
    상기 제 1 입력 매칭 네트워크와 상기 제 2 입력 매칭 네트워크 사이의 전기적 접속, 및 상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이의 각각의 게이트 단자 및 드레인 단자는 본딩 와이어(bonding wires)를 포함하는
    반도체 디바이스 패키지.
  9. 제 8 항에 있어서,
    상기 칩 장착 영역 위에 내부 캐비티(cavity)를 제공하기 위해 상기 상부 표면에 인접하는 마개(lid)를 더 포함하되, 상기 제 1 입력 매칭 네트워크, 상기 제 2 입력 매칭 네트워크, 상기 제 1 출력 매칭 네트워크, 상기 제 2 출력 매칭 네트워크, 및 상기 본딩 와이어는 상기 내부 캐비티 내에 배치되는
    반도체 디바이스 패키지.
  10. 제 4 항에 있어서,
    상기 제 1 다이, 상기 제 2 다이, 및 상기 제 3 다이의 각각은, 상기 피킹 증폭기의 총 다이 면적 대 상기 메인 증폭기의 총 다이 면적의 비가 약 2 대 1이 되고 상기 제 2 칩 장착 부분의 면적 대 상기 제 1 칩 장착 부분의 면적의 비가 약 2 대 1이 되는 식으로, 실질적으로 동일한 크기를 갖는
    반도체 디바이스 패키지.
  11. 제 10 항에 있어서,
    상기 제 3 리드 및 상기 제 4 리드의 폭 대 상기 제 1 리드 및 상기 제 2 리드의 폭의 비는 약 2 대 1인
    반도체 디바이스 패키지.
  12. 상부 표면을 포함하는 고체 금속 베이스와,
    상기 상부 표면상의 전기적 전도성 칩 장착 영역―상기 칩 장착 영역은 제 1 칩 장착 부분과 제 2 칩 장착 부분으로 분할됨―과,
    완전히 제 1 영역 내에서 상기 상부 표면에 부착된 메인 증폭기와,
    완전히 제 2 영역 내에서 상기 상부 표면에 부착된 피킹 증폭기와,
    상기 메인 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된 제 1 전도성 리드 및 제 2 전도성 리드―상기 제 1 전도성 리드 및 상기 제 2 전도성 리드는 상기 베이스로부터 대향 방향(opposite direction)의 측면으로(laterally) 연장됨―와,
    상기 피킹 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된 제 3 전도성 리드 및 제 4 전도성 리드―상기 제 3 전도성 리드 및 상기 제 4 전도성 리드는 상기 베이스로부터 대향 방향의 측면으로 연장됨―를 포함하되,
    상기 메인 증폭기의 다이 면적은 상기 피킹 증폭기의 다이 면적보다 작고, 상기 메인 증폭기의 다이 폭은 상기 피킹 증폭기의 다이 폭보다 작으며,
    상기 제 1 칩 장착 부분의 면적은 상기 메인 증폭기의 다이 면적에 대응하고,
    상기 제 2 칩 장착 부분의 면적은 상기 피킹 증폭기의 다이 면적에 대응하고,
    상기 제 1 리드 및 상기 제 2 리드의 폭은 상기 메인 증폭기의 다이 폭에 대응하고,
    상기 제 3 리드 및 상기 제 4 리드의 폭은 상기 피킹 증폭기의 다이 폭에 대응하는
    패키징된 도허티 증폭기.
  13. 제 12 항에 있어서,
    상기 메인 증폭기는 제 1 다이를 포함하고, 상기 메인 증폭기의 다이 폭은 상기 제 1 다이의 폭에 대응하고, 상기 피킹 증폭기는 제 2 다이 및 제 3 다이를 포함하고, 상기 피킹 증폭기의 다이 폭은 상기 제 2 다이 및 상기 제 3 다이의 종합적 폭에 대응하는
    패키징된 도허티 증폭기.
  14. 제 13 항에 있어서,
    상기 피킹 증폭기의 다이 폭 대 상기 메인 증폭기의 다이 폭의 비는 약 2 대 1이고, 상기 제 3 리드 및 상기 제 4 리드의 폭 대 상기 제 1 리드 및 상기 제 2 리드의 폭의 비는 약 2 대 1인
    패키징된 도허티 증폭기.
  15. 제 14 항에 있어서,
    상기 제 2 칩 장착 부분의 면적 대 상기 제 1 칩 장착 부분의 면적의 비는 약 2 대 1인
    패키징된 도허티 증폭기.
  16. 상부 표면을 포함하는 고체 금속 베이스와,
    상기 상부 표면상의 전기적 전도성 칩 장착 영역―상기 칩 장착 영역은 제 1 칩 장착 부분과 제 2 칩 장착 부분으로 분할됨―과,
    완전히 제 1 영역 내에서 상기 상부 표면에 부착된 제 1 증폭기와,
    완전히 제 2 영역 내에서 상기 상부 표면에 부착된 제 2 증폭기와,
    상기 제 1 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된 제 1 전도성 리드 및 제 2 전도성 리드―상기 제 1 전도성 리드 및 상기 제 2 전도성 리드는 상기 베이스로부터 대향 방향의 측면으로 연장됨―와,
    상기 제 2 증폭기의 게이트 단자 및 드레인 단자에 전기적으로 접속된 제 3 전도성 리드 및 제 4 전도성 리드―상기 제 3 전도성 리드 및 상기 제 4 전도성 리드는 상기 베이스로부터 대향 방향의 측면으로 연장됨―를 포함하되,
    상기 제 1 증폭기의 다이 면적은 상기 제 2 증폭기의 다이 면적보다 작고, 상기 제 1 증폭기의 다이 폭은 상기 제 2 증폭기의 다이 폭보다 작으며,
    상기 제 1 칩 장착 부분의 면적은 상기 제 1 증폭기의 다이 면적에 대응하고,
    상기 제 2 칩 장착 부분의 면적은 상기 제 2 증폭기의 다이 면적에 대응하고,
    상기 제 1 리드 및 상기 제 2 리드의 폭은 상기 제 1 증폭기의 다이 폭에 대응하고,
    상기 제 3 리드 및 상기 제 4 리드의 폭은 상기 제 2 증폭기의 다이 폭에 대응하는
    패키징된 RF 전력 증폭기.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9892997B2 (en) * 2016-04-19 2018-02-13 Infineon Technologies Americas Corp. Adaptable molded leadframe package and related method
US9774301B1 (en) * 2016-05-17 2017-09-26 Nxp Usa, Inc. Multiple-path RF amplifiers with angularly offset signal path directions, and methods of manufacture thereof
JP6996385B2 (ja) * 2018-03-28 2022-01-17 住友電気工業株式会社 増幅器
EP3723282A1 (en) 2019-04-12 2020-10-14 NXP USA, Inc. Power amplifier packages and systems incorporating design-flexible package platforms
JP7306289B2 (ja) * 2020-02-10 2023-07-11 住友電気工業株式会社 半導体装置及び増幅器
NL2031122B1 (en) * 2022-03-01 2023-09-07 Ampleon Netherlands Bv Doherty amplifier

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005515618A (ja) * 2001-10-22 2005-05-26 フェアチャイルド セミコンダクター コーポレイション 薄い熱的に強化されたｆｌｍｐパッケージ
US20080048777A1 (en) * 1998-07-06 2008-02-28 Renesas Technology Corp. Semiconductor device
US20130265107A1 (en) * 2012-04-06 2013-10-10 Damon G. Holmes Electronic devices with multiple amplifier stages and methods of their manufacture

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2001292953A1 (en) * 2000-09-22 2002-04-02 U.S. Monolithics, L.L.C. Mmic folded power amplifier
US6362689B1 (en) * 2000-09-22 2002-03-26 U.S. Monolithics, L.L.C. MMIC folded power amplifier
US7786603B2 (en) * 2005-10-28 2010-08-31 Freescale Semiconductor, Inc. Electronic assembly having graded wire bonding
US8030763B2 (en) * 2008-06-26 2011-10-04 Freescale Semiconductor, Inc. Semiconductor package with reduced inductive coupling between adjacent bondwire arrays
US7705684B2 (en) * 2008-06-30 2010-04-27 Intel Corporation Transistor and routing layout for a radio frequency integrated CMOS power amplifier device
US8426950B2 (en) * 2010-01-13 2013-04-23 Fairchild Semiconductor Corporation Die package including multiple dies and lead orientation
JP5361951B2 (ja) * 2011-06-17 2013-12-04 株式会社東芝 半導体電力増幅器
US9312817B2 (en) * 2012-07-20 2016-04-12 Freescale Semiconductor, Inc. Semiconductor package design providing reduced electromagnetic coupling between circuit components

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080048777A1 (en) * 1998-07-06 2008-02-28 Renesas Technology Corp. Semiconductor device
JP2005515618A (ja) * 2001-10-22 2005-05-26 フェアチャイルド セミコンダクター コーポレイション 薄い熱的に強化されたｆｌｍｐパッケージ
US20130265107A1 (en) * 2012-04-06 2013-10-10 Damon G. Holmes Electronic devices with multiple amplifier stages and methods of their manufacture

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