KR20150133244A - 광 발전 소자 및 그 제조 방법 - Google Patents

광 발전 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20150133244A
KR20150133244A KR1020157029980A KR20157029980A KR20150133244A KR 20150133244 A KR20150133244 A KR 20150133244A KR 1020157029980 A KR1020157029980 A KR 1020157029980A KR 20157029980 A KR20157029980 A KR 20157029980A KR 20150133244 A KR20150133244 A KR 20150133244A
Authority
KR
South Korea
Prior art keywords
thin film
amorphous silicon
silicon thin
type
semiconductor substrate
Prior art date
Application number
KR1020157029980A
Other languages
English (en)
Inventor
에이지 코바야시
Original Assignee
쵸슈 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쵸슈 산교 가부시키가이샤 filed Critical 쵸슈 산교 가부시키가이샤
Publication of KR20150133244A publication Critical patent/KR20150133244A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by at least one potential-jump barrier or surface barrier the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer or HIT® solar cells; solar cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/036—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes
    • H01L31/0376—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their crystalline structure or particular orientation of the crystalline planes including amorphous semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/20—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof such devices or parts thereof comprising amorphous semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/20—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof such devices or parts thereof comprising amorphous semiconductor materials
    • H01L31/202—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof such devices or parts thereof comprising amorphous semiconductor materials including only elements of Group IV of the Periodic System
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

충분한 필 팩터를 갖고, 또한 제조 비용의 억제가 가능한 광 발전 소자 및 그 제조 방법을 제공한다. n형 결정 반도체 기판(11)과, n형 결정 반도체 기판(11)의 일측에 적층되는 p형 비정질계 실리콘 박막(13)과, n형 결정 반도체 기판(11)의 타측에 적층되는 n형 비정질계 실리콘 박막(15)을 갖는 광 발전 소자(10)에 있어서, n형 결정 반도체 기판(11)과 p형 비정질계 실리콘 박막(13) 사이에 개재하는 진성 비정질계 실리콘 박막(12)을 가지며, n형 결정 반도체 기판(11)과 n형 비정질계 실리콘 박막(15)은 직접 접합하고 있고, n형 비정질계 실리콘 박막(15)측이 광 입사면으로서 사용된다.

Description

광 발전 소자 및 그 제조 방법{PHOTOVOLTAIC ELEMENT AND MANUFACTURING METHOD THEREFOR}
본 발명은 헤테로 접합을 갖는 광 발전 소자(태양전지) 및 그 제조 방법에 관한 것이다.
CO2 등의 온실 효과 가스를 발생하지 않는 깨끗한 발전 수단으로서, 또한 원자력 발전을 대신하는 조업 안정성이 높은 발전 수단으로서, 광 발전 소자(태양전지)가 주목받고 있다. 광 발전 소자의 하나로서 발전 효율이 높은 헤테로 접합을 갖는 광 발전 소자가 있다.
도 2에 도시하는 바와 같이, 헤테로 접합을 갖는 이 광 발전 소자(20)는 n형 결정 반도체 기판(21)의 일측에 제 1 진성 비정질계 실리콘 박막(22), p형 비정질계 실리콘 박막(23) 및 제 1 투명 도전막(24)이 이 순서로 적층되고, n형 결정 반도체 기판(21)의 타측에 제 2 진성 비정질계 실리콘 박막(25), n형 비정질계 실리콘 박막(26) 및 제 2 투명 도전막(27)이 이 순서로 적층되어 있다. 또한 제 1 투명 도전막(24) 및 제 2 투명 도전막(27)의 표면에는 각각 집전극(28, 29)이 배열 설치되어 있다. 또한, 도 2 중의 화살표는 광의 입사 방향을 나타내고, 타측이 광 입사면이 된다. BSF 구조로서, n형 결정 반도체 기판(21)과 n형 비정질계 실리콘 박막(26)을 직접 접합시킨 구조를 갖는 경우, 결정구조의 부정합이나 도핑에 기인하여 계면 준위가 증가하여, 광 생성 캐리어의 재결합이 증가하지만, 광 발전 소자(20)와 같이 제 2 진성 비정질계 실리콘 박막(25)을 개재시킴으로써 이 광 생성 캐리어의 재결합을 억제하여, 발전 효율을 높일 수 있다고 되어 있다(특허문헌 1 참조).
특허문헌 1: 일본 특허 제2614561호 공보
비특허문헌 1: W. E. Spear and P. G. LeComber: 솔리드 스테이트 커뮤리케이션즈(Solid State Commun.) 17(1975) 1193
(발명의 개요)
(발명이 해결하고자 하는 과제)
상기 구조로 이루어지는 광 발전 소자를 구성하는 각 실리콘 박막은, 통상, 플라즈마 CVD법에 의해 성막된다. 여기에서, n형 결정 반도체 기판과 n형 비정질계 실리콘 박막 사이에 진성 비정질계 실리콘 박막을 개재시키는 경우, 진성 비정질계 실리콘 박막에의 도전성 결정 불순물의 혼입을 막기 위하여, (1) n형 비정질계 실리콘 박막과 진성 비정질계 실리콘 박막을 다른 성막실에서 성막하는 것이나, (2) 성막실의 벽면을 덮은 상태에서 성막을 행하는 것 등이 필요하다. 그러나, (1)의 경우에는, 복수의 성막실을 필요로 하기 때문에 제조 장치를 도입할 때의 초기 비용이 증대하고, (2)의 경우에는, 제조 시의 운전 비용이 증대하는 요인이 된다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 충분한 개방 전압과 필 팩터(곡선 인자)를 갖고, 또한 제조 비용의 억제가 가능한 광 발전 소자 및 그 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 따르는 제 1 발명에 따른 광 발전 소자는,
n형 결정 반도체 기판과, 이 n형 결정 반도체 기판의 일측에 적층되는 p형 비정질계 실리콘 박막과, 상기 n형 결정 반도체 기판의 타측에 적층되는 n형 비정질계 실리콘 박막을 갖는 광 발전 소자에 있어서,
상기 n형 결정 반도체 기판과 상기 p형 비정질계 실리콘 박막 사이에 개재하는 진성 비정질계 실리콘 박막을 갖고,
상기 n형 결정 반도체 기판과 상기 n형 비정질계 실리콘 박막은 직접 접합하고 있고,
상기 n형 비정질계 실리콘 박막측이 광 입사면으로서 사용된다.
제 1 발명에 따른 광 발전 소자는, n형 결정 반도체 기판과 n형 비정질계 실리콘 박막 사이에 진성 비정질계 실리콘 박막을 개재시키지 않기 때문에, 제조 비용을 억제할 수 있다. 또한 제 1 발명에 따른 광 발전 소자는, 이와 같이 n형 결정 반도체 기판과 n형 비정질계 실리콘 박막 사이에 진성 비정질계 실리콘 박막을 개재시키지 않더라도, n형 비정질계 실리콘 박막측(타측)을 광 입사면으로서 사용함으로써, 충분한 개방 전압과 필 팩터를 갖는다.
제 1 발명에 따른 광 발전 소자에 있어서, 상기 n형 비정질계 실리콘 박막이 원료 가스에 차지하는 도판트 가스의 함유량이 차례로 높아지는 적어도 2단계의 화학 기상 성장법에 의해 적층되어 있는 것이 바람직하다. 이와 같이 함으로써 n형 결정 반도체 기판과 n형 비정질계 실리콘 박막의 접합 계면의 패시베이션 성능이 높아지는 것 등에 의해, 개방 전압과 필 팩터를 보다 높일 수 있다. 또한, 「원료 가스에 차지하는 도판트 가스의 함유량이 차례로 높아지는 적어도 2단계」란 이 함유량이 연속적으로 높아지는 경우도 포함된다.
제 1 발명에 따른 광 발전 소자에 있어서, 상기 n형 비정질계 실리콘 박막이 상기 n형 결정 반도체 기판과 직접 접합하는 제 1 층과, 이 제 1 층의 타측에 적층되고, 상기 제 1 층보다도 전기 저항이 낮은 제 2 층을 갖는 것이 바람직하다. 이 경우도, 상술과 마찬가지로 n형 결정 반도체 기판과 n형 비정질계 실리콘 박막과의 접합 계면의 패시베이션 성능이 높아지는 것 등에 의해, 개방 전압과 필 팩터를 보다 높일 수 있다.
제 1 발명에 따른 광 발전 소자에 있어서, 상기 n형 비정질계 실리콘 박막이 화학 기상 성장법에 의해 적층되어 있고, 이 화학 기상 성장법에 의한 적층이 상기 n형 결정 반도체 기판의 온도가 180℃를 초과하고 220℃ 이하의 상태에서 행해지고 있는 것이 바람직하다. 이와 같이 화학 기상 성장법에 의한 n형 비정질계 실리콘 박막의 적층을, n형 결정 반도체 기판이 비교적 높은 상기 온도 범위에서 행함으로써, 결정화를 억제하면서, 결함 발생이 저감된 n형 비정질계 실리콘 박막을 얻을 수 있다.
제 1 발명에 따른 광 발전 소자에 있어서, 상기 n형 결정 반도체 기판이 에피택셜 성장법에 의해 제작되어 있는 것이 바람직하다. 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판을 사용함으로써 광 발전 소자의 최대 출력 등의 출력 특성 및 그 균일성을 높일 수 있다.
제 1 발명에 따른 광 발전 소자에 있어서, 상기 n형 결정 반도체 기판의 비저항이 0.5Ωcm 이상 5Ωcm 이하인 것이 바람직하다. 비저항이 상기 범위의 n형 결정 반도체 기판을 사용함으로써 최대 출력 등을 높일 수 있다.
제 1 발명에 따른 광 발전 소자에 있어서, 상기 n형 결정 반도체 기판 두께가 50㎛ 이상 200㎛ 이하인 것이 바람직하고, 80㎛ 이상 150㎛ 이하인 것이 보다 바람직하다. 이와 같이, 비교적 박형의 기판으로 함으로써 충분한 출력 특성을 발휘하면서, 소자 자체의 컴팩트화, 저비용화를 도모할 수 있다.
상기 목적에 따르는 제 2 발명에 따른 광 발전 소자의 제조 방법은 n형 결정 반도체 기판의 표면에 화학 기상 성장법에 의해 n형 비정질계 실리콘 박막을 적층하는 공정을 갖는 광 발전 소자의 제조 방법에 있어서,
상기 화학 기상 성장법에 의한 적층을 상기 n형 결정 반도체 기판의 온도가 180℃를 초과하고 220℃ 이하의 상태에서 행한다.
제 2 발명에 따른 광 발전 소자의 제조 방법에 의하면, n형 결정 반도체 기판의 표면에, 진성 비정질계 실리콘 박막을 개재하지 않고 화학 기상 성장법에 의해 n형 비정질계 실리콘 박막을 직접 적층시키기 때문에, 제조 비용을 억제할 수 있다. 또한 n형 비정질계 실리콘 박막의 적층을 n형 결정 반도체 기판이 비교적 높은 상기 온도 범위에서 행함으로써, 결정화를 억제하면서, 결함 발생이 저감된 n형 비정질계 실리콘 박막을 얻을 수 있어, 충분한 개방 전압과 필 팩터를 갖는 광 발전 소자를 얻을 수 있다.
여기에서, 진성 비정질계 실리콘 박막에서의 「진성」이란 불순물이 의도적으로 도핑되어 있지 않은 것을 말하며, 원료에 본래 포함되는 불순물이나 제조 과정에서 비의도적으로 혼입된 불순물이 존재하는 것도 포함하는 의미이다. 또한 「비정질계」란 비정질체뿐만 아니라, 미세결정체를 포함하는 의미이다. 「광 입사면」이란 사용 시에 태양광 등의 광원과 대향하는 측(일반적으로 외측)에 배치되고, 실질적으로 광이 입사되는 측의 면을 말하며, 이 때, 이 광 입사면은 반대의 면으로부터도 광이 입사되도록 구성되어 있어도 된다.
한편, 본 발명에 있어서의 「n형」 비정질 실리콘 박막이란 박막 중에 함유되는 원소의 수밀도비로서, 실리콘에 대하여 10-5 정도 이상이 함유되어 있는 것을 말한다. 예를 들면, 비특허문헌 1에 의하면, 의도적으로 도핑되어 있지 않은 비정질 실리콘은 약간 n형이다. 특허문헌 1에 말하는 「진성」 비정질 실리콘이란 이러한 의도적으로 도핑되어 있지 않음에도 불구하고, n형으로서의 특성도 나타내는 것도 포함되어 있는 논리라고 추측된다. 이에 반해 본 발명에서는, 도판트 수밀도비에 대하여 이상과 같이 정의하고 있고, 따라서, 의도적으로 도핑된 것만을 말한다. 또한, 예를 들면, 비특허문헌 1에는, PH3/SIH4>10-5의 경우에는, 의도적으로 도핑되어 있지 않은 비정질 실리콘과는 상이한 특성이 얻어지고 있는 것이 개시되어 있다.
본 발명에 따른 광 발전 소자는 충분한 필 팩터를 갖고, 또한 제조 비용의 억제가 가능하다. 또한 본 발명에 따른 광 발전 소자의 제조 방법에 의하면 충분한 개방 전압과 필 팩터를 갖는 광 발전 소자를 제조 비용을 억제하여 얻을 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 광 발전 소자를 도시하는 단면도이다.
도 2는 종래예에 따른 광 발전 소자를 도시하는 단면도이다.
도 3은 실시예에서의 비정질계 실리콘 박막의 막 두께 측정 방법을 나타내는 모식도이다.
도 4(a)는 실시예 3의 각 광 발전 소자의 FF(곡선 인자)의 측정 결과를 나타내는 그래프이며, (b)는 실시예 3의 각 광 발전 소자의 Pmax(최대 출력)의 측정 결과를 나타내는 그래프이다.
(발명을 실시하기 위한 형태)
계속해서, 첨부한 도면을 참조하면서 본 발명을 구체화한 실시형태에 대하여 설명한다.
(광 발전 소자)
도 1에 도시하는 바와 같이, 본 발명의 제 1 실시형태에 따른 광 발전 소자(10)는 판 형상의 다층 구조체이다. 광 발전 소자(10)는 n형 결정 반도체 기판(11)과, n형 결정 반도체 기판(11)의 일측(도 1에서의 상측)에 이 순서로 적층되는 진성 비정질계 실리콘 박막(12), p형 비정질계 실리콘 박막(13) 및 제 1 투명 도전막(14)과, n형 결정 반도체 기판(11)의 타측(도 1에서의 하측)에 이 순서로 적층되는 n형 비정질계 실리콘 박막(15) 및 제 2 투명 도전막(16)을 갖는다. 또한, 광 발전 소자(10)는 제 1 투명 도전막(14)의 표면(일측)에 배열 설치되는 집전극(17)과, 제 2 투명 도전막(16)의 표면(타측)에 배열 설치되는 집전극(18)을 갖는다.
n형 결정 반도체 기판(11)으로서는 n형의 반도체 특성을 갖는 결정체이면 특별히 한정되지 않고 공지의 것을 사용할 수 있다. n형 결정 반도체 기판(11)을 구성하는 n형의 결정 반도체로서는 실리콘(Si) 이외에, SiC, SiGe, SiN 등을 들 수 있지만, 생산성 등의 점에서 실리콘이 바람직하다. n형 결정 반도체 기판(11)은 단결정체이어도 되고, 다결정체이어도 된다. n형 결정 반도체 기판(11)의 상하(일측 및 타측)의 표면은, 광의 난반사에 의한 광 구속을 보다 유효하게 하기 위하여, 요철 가공이 행해져 있는 것이 바람직하다(도시하지 않음). 또한, 예를 들면, 약 1∼5질량%의 수산화 소듐, 또는 수산화 칼륨을 포함하는 에칭액에 기판 재료를 침지함으로써, 다수의 피라미드 형상의 요철부를 형성할 수 있다.
n형 결정 반도체 기판(11)은 에피택셜 성장법에 의해 제작되어 있는 것이 바람직하다. 에피택셜 성장법이란, 예를 들면, 결정 기판 위에 원료 가스의 공급에 의해 에피택셜층을 형성시키는 방법이다. 이 형성된 에피택셜층을 결정 기판으로부터 분리하여, n형 결정 반도체 기판(11)으로서 적합하게 사용할 수 있다. 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판(11)은, 일반적인 Cz법 등에 의해 제작된 것과 비교하여, 산소에 유기된 결함이 적고, 불순물이 적고, 도판트를 재현성 좋게 함유시킬 수 있다고 하는 이점이 있다. 따라서, 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판(11)을 사용함으로써 광 발전 소자(10)의 최대 출력 등이 높아짐과 아울러 그 균일성이 높아진다. 즉, 기판 간의 비저항의 차가 작기 때문에, 원하는 출력 특성을 구비하는 광 발전 소자(10)의 대량 생산이 용이하게 된다. 이 효과는 특히 집전극(18)측을 광 입사면(리어 에미터형)으로 했을 때에 현저하게 된다. 또한 Cz법에 의한 작성의 경우에는, 실리콘 결정을 원하는 두께로 잘라내어 기판을 얻기 때문에, 이 잘라낼 때의 실리콘의 로스가 발생한다. 이 실리콘의 로스는 기판 두께가 얇아질수록 현저하게 된다. 그러나, 에피택셜 성장법의 경우에는, 원하는 두께로 직접 제작할 수 있어, 잘라낼 필요가 없기 때문에, 실리콘의 로스가 발생하지 않아, 저비용화를 도모할 수 있다.
n형 결정 반도체 기판(11)의 비저항은 0.5Ωcm 이상 5Ωcm 이하가 바람직하고, 1Ωcm 이상 3Ωcm 이하가 보다 바람직하다. 비저항이 상기 범위의 n형 결정 반도체 기판(11)을 사용함으로써 최대 출력 등을 높일 수 있다. 비저항이 지나치게 작으면 벌크 라이프 타임의 감소에 의해 최대 출력이 저하된다. 비저항이 지나치게 커지면 n형 비정질계 실리콘 박막(15) 형성측의 가로 방향의 저항이 증대하여, 곡선 인자가 저하된다. 또한, 에피택셜 성장법에 의해 제작된 n형 결정 반도체 기판(11)을 사용함으로써 이 비저항의 제어가 용이하게 된다.
n형 결정 반도체 기판(11)의 두께(평균 두께)로서는 50㎛ 이상 200㎛ 이하인 것이 바람직하고, 80㎛ 이상 150㎛ 이하인 것이 보다 바람직하다. 이와 같이, 비교적 박형의 기판으로 함으로써 충분한 출력 특성을 발휘하면서, 출력 특성의 향상과 함께, 저비용화를 도모할 수 있다.
진성 비정질계 실리콘 박막(12)은 n형 결정 반도체 기판(11)의 일측에 적층되어 있다. 바꾸어 말하면, 진성 비정질계 실리콘 박막(12)은 n형 결정 반도체 기판(11)과 p형 비정질계 실리콘 박막(13) 사이에 개재되어 있다. 진성 비정질계 실리콘 박막(12)의 막 두께로서는 특별히 한정되지 않지만, 예를 들면, 1nm 이상 10nm 이하로 할 수 있다. 이 막 두께가 1nm 미만인 경우에는, 결함이 발생하기 쉬워지는 것 등에 의해, 캐리어의 재결합이 발생하기 쉬워진다. 또한 이 막 두께가 10nm를 초과하는 경우에는, 단락 전류의 저하가 발생하기 쉬워진다.
p형 비정질계 실리콘 박막(13)은 진성 비정질계 실리콘 박막(12)의 일측에 적층되어 있다. p형 비정질계 실리콘 박막(13)의 막 두께로서는 특별히 한정되지 않지만, 예를 들면, 1nm 이상 20nm 이하가 바람직하고, 3nm 이상 10nm 이하가 보다 바람직하다.
제 1 투명 도전막(14)은 p형 비정질계 실리콘 박막(13)의 일측에 적층되어 있다. 제 1 투명 도전막(14)을 구성하는 투명 전극 재료로서는, 예를 들면, 인듐주석 산화물(Indium Tin Oxide:ITO), 텅스텐 도핑 인듐 산화물(Indium Tungsten Oxide:IWO), 세륨 도핑 인듐 산화물(Indium Cerium Oxide:ICO), IZO(Indium Zinc Oxide), AZO(알루미늄 도핑 ZnO), GZO(갈륨 도핑 ZnO) 등의 공지의 재료를 들 수 있다.
n형 비정질계 실리콘 박막(15)은 n형 결정 반도체 기판(11)의 타측에 직접 적층되어 있다. n형 비정질계 실리콘 박막(15)의 막 두께로서는 특별히 한정되지 않지만, 예를 들면, 1nm 이상 20nm 이하가 바람직하고, 4nm 이상 10nm 이하가 보다 바람직하다. 이러한 범위의 막 두께로 함으로써 단락 전류의 저하와 캐리어의 재결합의 발생을 균형있게 저감할 수 있다.
제 2 투명 도전막(16)은 n형 비정질계 실리콘 박막(15)의 타측에 적층되어 있다. 제 2 투명 도전막(16)을 형성하는 재료는 제 1 투명 도전막(14)과 동일하다.
집전극(17, 18)은 서로 평행하고 또한 동일한 간격으로 형성되는 복수의 버스바 전극 및 이들 버스바 전극에 직교하고, 서로 평행하고 또한 동일한 간격으로 형성되는 복수의 핑거 전극을 갖는다.
버스바 전극 및 핑거 전극은 각각 선 형상 또는 띠 형상이며, 도전성 재료로 형성되어 있다. 이 도전성 재료로서는 은 페이스트 등의 도전성 접착제나 구리선 등의 금속 도선을 사용할 수 있다. 각 버스바 전극의 폭으로서는, 예를 들면, 0.5mm 이상 2mm 이하 정도이며, 각 핑거 전극의 폭으로서는, 예를 들면, 10㎛ 이상 300㎛ 이하 정도이다. 또한 각 핑거 전극 사이의 간격으로서는, 예를 들면, 0.5mm 이상 4mm 이하 정도이다.
이러한 구조를 갖는 광 발전 소자(10)는, 통상, 복수를 직렬로 접속하여 사용된다. 복수의 광 발전 소자(10)를 직렬 접속하여 사용함으로써 발전 전압을 높일 수 있다.
광 발전 소자(10)에서는, n형 비정질계 실리콘 박막(15)측(n형 비정질계 실리콘 박막(15)이 적층되어 있는 투명 도전막(16)측)이 광 입사면으로서 사용된다(도 1 중의 화살표가 광의 입사 방향을 나타낸다.). pn 접합 부분에 대하여 진성 비정질계 실리콘 박막의 층이 존재하지 않는 측으로부터 광을 입사시킴으로써 발전 효율을 높일 수 있다. 또한 광 발전 소자(10)에서는, n형 결정 반도체 기판(11)과 n형 비정질계 실리콘 박막(15) 사이에 진성 비정질계 실리콘 박막을 개재시키지 않기 때문에, 제조 비용을 억제할 수 있다.
(광 발전 소자의 제조 방법)
이어서, 본 발명의 제 2 실시형태에 따른 광 발전 소자(10)의 제조 방법에 대하여 설명한다.
광 발전 소자(10)의 제조 방법은, n형 결정 반도체 기판(11)의 표면(하면)에 화학 기상 성장법에 의해 n형 비정질계 실리콘 박막(15)을 적층하는 공정 (A)를 갖고, 이외에, n형 결정 반도체 기판(11)의 상면에 진성 비정질계 실리콘 박막(12)을 적층하는 공정 (B), 진성 비정질계 실리콘 박막(12)의 상면에 p형 비정질계 실리콘 박막(13)을 적층하는 공정 (C), p형 비정질계 실리콘 박막(13)의 상면 및 n형 비정질계 실리콘 박막(15)의 하면에 투명 도전막(14, 16)을 적층하는 공정 (D) 및 투명 도전막(14)의 상면 및 투명 도전막(16)의 하면에 집전극(17, 18)을 배열 설치하는 공정 (E)을 갖는다. 또한, 각 공정의 순서는 광 발전 소자(10)의 층 구조를 얻을 수 있는 순서인 한 특별히 한정되지는 않는다. 이하, 각 공정에 대하여 상세히 설명한다.
공정 (A)
n형 비정질계 실리콘 박막(15)을 n형 결정 반도체 기판(11)에 직접 적층하는 공정 (A)에서는, 예를 들면, 화학 기상 성장법(예를 들면, 플라즈마 CVD법이나 촉매 CVD법(별명 핫 와이어 CVD법) 등)에 의한 적층을 n형 결정 반도체 기판(11)의 온도가, 예를 들면, 180℃를 초과하고 220℃ 이하, 보다 바람직하게는 190℃ 이상 210℃ 이하의 상태에서 행한다. 화학 기상 성장법을 n형 결정 반도체 기판(11)이 비교적 높은 상기 온도 범위에서 함으로써, 결정화를 억제하면서, 결함 발생이 저감된 n형 비정질계 실리콘 박막(15)을 얻을 수 있어, 충분한 개방 전압과 필 팩터를 갖는 광 발전 소자(10)를 얻을 수 있다. 상기 온도가 180℃ 이하인 경우에는 결함 발생이 발생하기 쉬워져, 개방 전압과 필 팩터가 저하되는 요인이 된다. 반대로, 상기 온도가 220℃를 초과하는 경우에는 형성되는 박막이 결정화되기 쉬워져, 개방 전압과 필 팩터가 저하되는 요인이 된다. n형 비정질계 실리콘 박막(15)을 형성할 때의 원료 가스로서는, 예를 들면, SiH4와 도판트 가스의 1종인 PH3의 혼합 가스를 사용할 수 있다.
상기 PH3(도판트 가스)의 도입량(유량)을 2단계 이상으로 나눌 수도 있다. 즉, n형 비정질계 실리콘 박막(15)을, 사용하는 원료 가스에 차지하는 도판트 가스의 함유량이 차례로 높아지는 적어도 2단계의 화학 기상 성장법에 의해 적층시킬 수 있다. 구체적으로는, 예를 들면, PH3의 도입량(유량)을 단계적으로 늘리는 것, 매스 플로우 컨트롤러의 구배 설정에 의해 PH3의 도입량을 연속적으로 늘리는 것 등에 의해 행할 수 있다. 이렇게 함으로써 n형 결정 반도체 기판(11)과 n형 비정질계 실리콘 박막(15)의 접합 계면의 패시베이션 성능을 높일 수 있어, 충분한 개방 전압과 필 팩터를 갖는 광 발전 소자를 얻을 수 있다.
예를 들면, n형 결정 반도체 기판(11)에 직접 적층하는 제 1 단계에서의 원료 가스에 차지하는 도판트 가스의 함유량(a)에 대한 최종 단계(예를 들면, 2단계로 행하는 경우에는 제 2 단계)에 있어서의 함유량(B)은 2배 이상 50배 이하로 할 수 있고, 5배 이상 20배 이하가 바람직하다. 또한 제 1 단계에서의 원료 가스에 차지하는 도판트 가스의 함유량(a)은 100ppm 이상 2000ppm 이하 정도이다. 최종 단계(예를 들면, 2단계로 행하는 경우에는 제 2 단계)에서의 함유량(B)은 4000ppm 이상 20000ppm 이하 정도이다.
이와 같이, 원료 가스에 차지하는 도판트 가스의 함유량이 차례로 높아지는 다단계(예를 들면, 2단계)의 화학 기상 성장법에 의해 n형 비정질계 실리콘 박막(15)을 형성함으로써, n형 비정질계 실리콘 박막(15)은 전기 저항이 상이한 층 구조가 된다. 구체적으로는, n형 비정질계 실리콘 박막(15)은 n형 결정 반도체 기판(11)과 직접 접합하는 제 1 층과, 이 제 1 층의 타측에 적층되어, 이 제 1 층보다도 전기 저항이 낮은 제 2 층을 적어도 갖게 된다.
공정 (B)
진성 비정질계 실리콘 박막(12)의 적층은, 예를 들면, 화학 기상 성장법(예를 들면, 플라즈마 CVD법이나 촉매 CVD법(별명 핫 와이어 CVD법) 등) 등의 공지의 방법에 의해 행할 수 있다. 플라즈마 CVD법에 의한 경우, 원료 가스로서는, 예를 들면, SiH4와 H2의 혼합 가스를 사용할 수 있다.
공정 (C)
p형 비정질계 실리콘 박막(13)의 적층도 화학 기상 성장법(예를 들면, 플라즈마 CVD법이나 촉매 CVD법(별명 핫 와이어 CVD법) 등) 등의 공지의 방법에 의해 성막할 수 있다. 플라즈마 CVD법에 의한 경우, 원료 가스로서는, 예를 들면, SiH4와 H2와 B2H6의 혼합 가스를 사용할 수 있다.
공정 (D)
투명 도전막(14, 16)의 적층은, 예를 들면, 스퍼터링법, 진공증착법, 이온도금법(반응성 플라즈마 증착법) 등, 공지의 방법을 사용할 수 있다. 또한, 예를 들면, 고에너지 입자가 발생하지 않는 이온도금법에 의해 형성함으로써, p형 비정질계 실리콘 박막(13) 또는 n형 비정질계 실리콘 박막(15) 표면의 열화를 억제하는 것 및 막 사이의 밀착성을 높일 수 있다.
공정 (E)
집전극(17, 18)의 배열 설치는 공지의 방법으로 행할 수 있다. 집전극(17, 18)의 재료로서 도전성 접착제가 사용된 경우, 스크린 인쇄나 그라비아 옵셋 등의 인쇄법에 의해 형성할 수 있다. 또한 집전극(17, 18)에 금속 도선을 사용하는 경우, 도전성 접착제나 저융점 금속(땜납 등)에 의해 투명 도전막(14, 16) 위에 고정할 수 있다.
본 발명은 상기한 실시형태에 한정되는 것은 아니며, 본 발명의 요지를 변경하지 않는 범위에서 그 구성을 변경할 수도 있다. 예를 들면, 일측(광 입사면과 반대측)의 집전극은 버스바 전극과 핑거 전극으로 이루어지는 구조가 아니고, 전체면에 도전성 재료가 적층된 구조로 할 수도 있다. 이러한 구조의 집전극은 도금이나 금속박의 적층 등에 의해 형성할 수 있다. 게다가, 일측의 제 1 투명 도전막 및 집전극 대신에, 도금이나 금속박으로 형성되는 불투명 도전막을 사용할 수도 있다. 일측을 이러한 구조로 함으로써 일측의 집전 효율을 높일 수 있다. 또한 타측으로부터의 입사광 중, pn 접합 부분을 투과한 입사광이 전체면 적층된 집전극 또는 불투명한 도전막에 의해 반사되기 때문에 발전 효율을 높일 수 있다.
(실시예)
이하, 실시예 및 비교예를 들어, 본 발명의 내용을 보다 구체적으로 설명한다. 또한, 본 발명은 이하의 실시예에 한정되는 것은 아니다.
<실시예 1>
Cz법으로 제작된 n형 단결정 실리콘 기판(n형 결정 반도체 기판)의 일방의 면측에, 진성 비정질계 실리콘 박막, p형 비정질계 실리콘 박막 및 제 1 투명 도전막을 이 순서로 적층했다. 이어서, n형 단결정 실리콘 기판의 타측에, n형 비정질계 실리콘 박막 및 제 2 투명 도전막을 이 순서로 적층했다. 각 투명 도전막은 이온도금법에 의해 적층했다. 상기 n형 비정질계 실리콘 박막을 형성할 때, 우선 PH3의 도입량(원료 가스 전체에 대한 PH3의 함유량)을 800ppm으로 하여 라이트 도핑 n형 비정질계 실리콘 박막(제 1 층)을 3nm 형성하고, 상기 라이드 도핑 n형 비정질계 실리콘 박막 위에 PH3의 도입량을 8000ppm으로 하여 하이 도핑 n형 비정질계 실리콘 박막(제 2 층)을 동일한 성막실에서 차례로 적층했다.
·일측의 진성 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 4nm
원료 가스 SiH4
·하이 도핑 p형 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 6nm
원료 가스 SiH4 및 B2H6
B2H6의 도입량 8000ppm
·라이트 도핑 n형 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 3nm
원료 가스 SiH4 및 PH3
PH3의 도입량 800ppm
·하이 도핑 n형 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 3nm
원료 가스 SiH4 및 PH3
PH3의 도입량 8000ppm
이어서, 제 1 및 제 2 투명 도전막의 표면(외면)에 각각, 집전극으로서 평행한 복수의 버스바 전극과, 이 버스바 전극에 각각 직교하는 복수의 핑거 전극을 형성했다. 이 집전극은 은 페이스트를 사용하여 스크린 인쇄에 의해 형성했다. 이와 같이 하여, 실시예 1의 광 발전 소자를 얻었다.
<비교예 1∼9>
n형 단결정 실리콘 기판의 일방의 면측에, 진성 비정질계 실리콘 박막, p형 비정질계 실리콘 박막 및 제 1 투명 도전막을 이 순서로 적층했다. 이어서, n형 단결정 실리콘 기판의 타측에, 진성 비정질계 실리콘 박막, n형 비정질계 실리콘 박막 및 제 2 투명 도전막을 이 순서로 적층했다. 각 투명 도전막은 이온도금법에 의해 적층했다. 상기 n형 비정질계 실리콘 박막을 형성할 때, 실시예 1의 라이트 도핑 n형 비정질계 실리콘 박막은 적층하지 않고, PH3의 도입량을 8000ppm으로 하여 하이 도핑 n형 비정질계 실리콘 박막을 진성 비정질계 실리콘 박막 위에 적층했다.
·일측의 진성 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 6nm
원료 가스 SiH4
·하이 도핑 p형 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 4nm
원료 가스 SiH4 및 B2H6
B2H6의 도입량 8000ppm.
·타측의 진성 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 Xnm
원료 가스 SiH4
·하이 도핑 n형 비정질계 실리콘 박막: 기판 온도 200℃, 막 두께 Ynm
원료 가스 SiH4 및 PH3
PH3 도입량 8000ppm
타측의 진성 비정질계 실리콘 박막의 막 두께(Xnm) 및 하이 도핑 n형 비정질계 실리콘 박막의 막 두께(Ynm)는 이하와 같다.
비교예 1: X=2nm, Y=2nm
비교예 2: X=2nm, Y=4nm
비교예 3: X=2nm, Y=6nm
비교예 4: X=4nm, Y=2nm
비교예 5: X=4nm, Y=4nm
비교예 6: X=4nm, Y=6nm
비교예 7: X=6nm, Y=2nm
비교예 8: X=6nm, Y=4nm
비교예 9: X=6nm, Y=6nm
얻어진 각 광 발전 소자의 단락 전류(Isc), 개방 전압(Voc), 곡선 인자(필 팩터: FF), 최대 출력(Pmax)을 측정했다. 또한, n형 비정질계 실리콘 박막측을 주된 광 입사면으로 했다. 측정 결과를 표 1에 나타낸다.
[표 1]
Figure pct00001
표 1에 나타내어지는 바와 같이, 실시예 1의 광 발전 소자는 n형 단결정 실리콘 기판과 n형 비정질계 실리콘 박막 사이에 진성 비정질계 실리콘 박막을 개재시킨 비교예 1∼9의 광 발전 소자와 비교하여 필 팩터가 높여져 있는 것을 알 수 있다. 또한 단락 전류 및 개방 전압도 향상되어 있는 것을 알 수 있다.
이하, 본 실시예의 작용효과에 대하여 상세히 설명한다. 투명 도전막은 축퇴 반도체로 간주할 수 있다. 즉 캐리어(전도대에 존재하는 자유전자 혹은 원자가 전자대에 존재하는 자유공공)가 고농도로 존재하여 페르미 준위가 전도대 혹은 원자가 전자대에 존재하여 금속과 닮은 물성을 나타내게 되기 때문에, 투명 도전막과 n형 비정질계 실리콘 박막 사이의 접합은 금속-반도체 접합과 같이 간주할 수 있다. 투명 도전막과 n형 비정질계 실리콘 박막 사이의 금속-반도체 접합은 n형 비정질계 실리콘 박막 중의 밴드 벤딩을 일으킨다. 이 때문에, 진성 비정질계 실리콘 박막과 n형 비정질계 실리콘 박막을 합친 막의 두께(X+Y)가 얇아짐에 따라, n형 단결정 실리콘 기판과 n형 비정질계 실리콘 박막 사이의 헤테로 접합부와, 투명 도전막과 n형 비정질계 실리콘 박막 사이의 금속-반도체 접합부의 공간 전하층의 오버랩이 시작되어, 소수 캐리어 라이프 타임의 저하를 일으킨다. 상기 소수 캐리어 라이프 타임의 저하는 개방 전압(Voc)의 저하를 일으킨다. 또한 타측을 광 입사로 한 경우, n형 비정질계 실리콘 박막이 형성되어 있는 Front Surface Field측에서 소수 캐리어의 재결합이 증대하면 캐리어의 효율적인 분리 회수가 방해되어, 단락 전류(Isc)도 저하된다. 또한, 표 1의 결과는, 비도핑층인 진성 비정질계 실리콘 박막을 두껍게 하는 것보다도, 도핑층인 n형 비정질계 실리콘 박막을 두껍게 하는 편이 개방 전압(Voc)의 저하를 억제하고 있는 것을 나타내고 있다. 한편으로, n형 비정질계 실리콘 박막이 형성되어 있는 측을 광 입사측으로 한 경우, n형 비정질계 실리콘 박막층의 막의 두께를 어느 정도 얇게 하는 편이 단락 전류는 높아진다.
실시예 1은 진성 비정질계 실리콘 박막 대신에 라이트 도핑 n형 비정질계 실리콘 박막을 적층하고 있어, Front Surface Field측의 비정질계 실리콘 박막층의 전체 두께를 공간 전하층의 오버랩의 영향이 미치지 않는 범위에서 최소한으로 할 수 있어, 높은 단락 전류와 높은 개방 전압을 양립할 수 있다. 또한, 고저항의 진성 비정질계 실리콘 박막 대신에 저저항의 라이트 도핑 n형 비정질계 실리콘 박막을 적층 하고 있어, 필 팩터가 높아진다.
<실시예 2>
에피택셜 성장법에 의해 제작된 n형 단결정 실리콘 기판(두께 150㎛)을 사용하고, 써멀 도너 킬러 어닐링 공정을 생략한 것 이외는, 실시예 1과 동일하게 하여, 실시예 2의 광 발전 소자를 얻었다. 써멀 도너 킬러 어닐링 공정이란 n형 단결정 실리콘 기판 중의 써멀 도너를 제거하는 수법으로, 저온 프로세스의 헤테로 접합 소자에서는 특히 중요하다. Cz법으로 제작된 n형 단결정 실리콘 기판을 사용한 다른 실시예 및 비교예에서는, 이 써멀 도너 킬러 어닐링 공정을 행하고 있다. 이 공정을 생략함으로써 제조 비용의 저감을 더욱 도모할 수 있다. 얻어진 실시예 2의 광 발전 소자의 단락 전류(Isc)는 9.050A, 개방 전압(Voc)은 0.735V, 최대 출력(Pmax)은 5.45W, 곡선 인자(FF)는 0.820이었다.
<실시예 3>
0.3∼6Ωcm의 비저항을 갖는 n형 단결정 실리콘(Cz법)을 사용하고, 실시예 1과 동일한 방법으로, 광 발전 소자를 얻었다. 얻어진 각 광 발전 소자의 FF(곡선 인자)와 Pmax(최대 출력)의 측정 결과를 도 4(a), (b)에 나타낸다. 도 4(a)에 도시되는 바와 같이, 비저항의 증대와 함께 n층 비정질계 실리콘 박막 형성면측의 실효적인 가로 방향의 저항이 증대하고, FF(곡선 인자)가 감소한다. 도 4(b)에 도시되는 바와 같이, Pmax(최대 출력)는 비저항의 감소에 수반되는 FF 향상의 장점과 벌크 라이프 타임 감소의 단점이 경합하기 때문에, 0.5∼5Ωcm의 범위가 양호하며, 1∼3Ωcm의 범위가 특히 양호하다. 에피택셜 기판은 산소 결함이 극히 적어, 도핑 레벨에서만 비저항을 컨트롤할 수 있기 때문에, 이 양호한 범위를 정밀하게 노릴 수 있다.
여기에서, 본 실시예에서의 각 비정질계 실리콘 박막의 막 두께에 대하여 설명한다. 평활부(51)와 요철부(52)를 모두 갖는 가상적인 기판(50)을 도 3에 나타낸다. 예를 들면, 투과형 전자 현미경(TEM)을 사용함으로써 기판(50)에 수직한 두께(t), 평면에 수직한 두께(t'), 요철부(52)의 각도(α)를 각각 측정할 수 있다. 본 명세서에 있어서, 평활부(51)에 적층된 비정질계 실리콘 박막(53)의 막 두께는 t를 가리키고, 요철부(52)에 적층된 비정질계 실리콘 박막(53)의 막 두께는 t'을 가리킨다. 실제의 작업에서는, 측정 시간의 단축이 가능하며, 또한 간편한 촉침단차계 등을 사용한 막 두께 평가 방법을 사용하는 것이 바람직하다. 예를 들면, KOH 또는 NaOH를 40∼50℃로 가열한 액으로 비정질계 실리콘 박막(53)을 습식 에칭함으로써 단차(54)를 형성시키고, 촉침단차계를 사용한 막 두께 평가 방법에 의해 t가 측정된다. 삼각함수로부터 t'＝t×cosα가 성립되므로, 측정된 t에 의해, t'이 산출된다. TEM 측정에서 얻어진 t'과, 촉침단차계를 사용한 막 두께 평가 방법에 의해 산출된 t'은 일치하는 것이 확인되었으므로, 본 실시예에서는 촉침단차계를 사용한 막 두께 평가 방법을 채용했다. 또한, 촉침단차계는, 미리 단차를 형성해 둔 샘플 위를, 바늘로 샘플에 접촉하고 수평으로 표면을 따라감으로써, 샘플의 단차에 따라 바늘을 상하동시키는 측정을 행하는 장치이다.
10: 광 발전 소자
11: n형 결정 반도체 기판
12: 진성 비정질계 실리콘 박막
13: p형 비정질계 실리콘 박막
14: 제 1 투명 도전막
15: n형 비정질계 실리콘 박막
16: 제 2 투명 도전막
17, 18: 집전극
50: 기판
51: 평활부
52: 요철부
53: 비정질계 실리콘 박막
54: 단차

Claims (9)

  1. n형 결정 반도체 기판과, 이 n형 결정 반도체 기판의 일측에 적층되는 p형 비정질계 실리콘 박막과, 상기 n형 결정 반도체 기판의 타측에 적층되는 n형 비정질계 실리콘 박막을 갖는 광 발전 소자에 있어서,
    상기 n형 결정 반도체 기판과 상기 p형 비정질계 실리콘 박막 사이에 개재하는 진성 비정질계 실리콘 박막을 갖고,
    상기 n형 결정 반도체 기판과 상기 n형 비정질계 실리콘 박막과는 직접 접합하고 있고,
    상기 n형 비정질계 실리콘 박막측이 광 입사면으로서 사용되는 것을 특징으로 하는 광 발전 소자.
  2. 제 1 항에 있어서,
    상기 n형 비정질계 실리콘 박막이 원료 가스에 차지하는 도판트 가스의 함유량이 차례로 높아지는 적어도 2단계의 화학 기상 성장법에 의해 적층되어 있는 것을 특징으로 하는 광 발전 소자.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 비정질계 실리콘 박막이 상기 n형 결정 반도체 기판과 직접 접합하는 제 1 층과, 이 제 1 층의 타측에 적층되어, 상기 제 1 층보다도 전기 저항이 낮은 제 2 층을 갖는 것을 특징으로 하는 광 발전 소자.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 비정질계 실리콘 박막이 화학 기상 성장법에 의해 적층되어 있고, 이 화학 기상 성장법에 의한 적층이 상기 n형 결정 반도체 기판의 온도가 180℃를 초과하고 220℃ 이하의 상태에서 행해지고 있는 것을 특징으로 하는 광 발전 소자.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 결정 반도체 기판이 에피택셜 성장법에 의해 제작되어 있는 것을 특징으로 하는 광 발전 소자.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 결정 반도체 기판의 비저항이 0.5Ωcm 이상 5Ωcm 이하인 것을 특징으로 하는 광 발전 소자.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 n형 결정 반도체 기판 두께가 50㎛ 이상 200㎛ 이하인 것을 특징으로 하는 광 발전 소자.
  8. 제 7 항에 있어서,
    상기 n형 결정 반도체 기판 두께가 80㎛ 이상 150㎛ 이하인 것을 특징으로 하는 광 발전 소자.
  9. n형 결정 반도체 기판의 표면에 화학 기상 성장법에 의해 n형 비정질계 실리콘 박막을 적층하는 공정을 갖는 광 발전 소자의 제조 방법에 있어서,
    상기 화학 기상 성장법에 의한 적층을 상기 n형 결정 반도체 기판의 온도가 180℃를 초과하고 220℃ 이하의 상태에서 행하는 것을 특징으로 하는 광 발전 소자의 제조 방법.
KR1020157029980A 2013-03-19 2014-03-18 광 발전 소자 및 그 제조 방법 KR20150133244A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2013056748 2013-03-19
JPJP-P-2013-056748 2013-03-19
PCT/JP2014/057366 WO2014148499A1 (ja) 2013-03-19 2014-03-18 光発電素子及びその製造方法

Publications (1)

Publication Number Publication Date
KR20150133244A true KR20150133244A (ko) 2015-11-27

Family

ID=51580176

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157029980A KR20150133244A (ko) 2013-03-19 2014-03-18 광 발전 소자 및 그 제조 방법

Country Status (8)

Country Link
US (1) US20160284918A1 (ko)
EP (1) EP2978027A4 (ko)
JP (1) JP5869674B2 (ko)
KR (1) KR20150133244A (ko)
CN (1) CN105122467B (ko)
AU (1) AU2014239465B2 (ko)
TW (1) TWI596792B (ko)
WO (1) WO2014148499A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170098143A (ko) * 2016-02-18 2017-08-29 한국전자통신연구원 광 검출 소자

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016084299A1 (ja) * 2014-11-28 2016-06-02 パナソニックＩｐマネジメント株式会社 太陽電池セル及び太陽電池モジュール
US10453983B2 (en) 2015-12-18 2019-10-22 Lg Electronics Inc. Solar cell and method of manufacturing
WO2018180486A1 (ja) * 2017-03-29 2018-10-04 パナソニック株式会社 太陽電池セル及び太陽電池セルの製造方法
CN109980021A (zh) * 2019-04-23 2019-07-05 通威太阳能（成都）有限公司 一种具有叠层陷光结构的异质结双面太阳能电池
CN114582984A (zh) * 2022-01-20 2022-06-03 南京航空航天大学 一种低成本的太阳电池及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04333288A (ja) * 1991-05-08 1992-11-20 Canon Inc 太陽電池の製造方法
JP2614561B2 (ja) 1991-10-08 1997-05-28 三洋電機株式会社 光起電力素子
JP3349308B2 (ja) * 1995-10-26 2002-11-25 三洋電機株式会社 光起電力素子
JP4744161B2 (ja) * 2005-02-28 2011-08-10 三洋電機株式会社 光起電力素子
US20070023082A1 (en) * 2005-07-28 2007-02-01 Venkatesan Manivannan Compositionally-graded back contact photovoltaic devices and methods of fabricating such devices
US20070023081A1 (en) * 2005-07-28 2007-02-01 General Electric Company Compositionally-graded photovoltaic device and fabrication method, and related articles
FR2936905B1 (fr) * 2008-10-02 2010-10-29 Commissariat Energie Atomique Cellule photovoltaique a heterojonction a deux dopages et procede de fabrication.
JP5535709B2 (ja) * 2010-03-19 2014-07-02 三洋電機株式会社 太陽電池、その太陽電池を用いた太陽電池モジュール及び太陽電池の製造方法
JPWO2012014806A1 (ja) * 2010-07-30 2013-09-12 三洋電機株式会社 太陽電池の製造方法
DE102010044348A1 (de) * 2010-09-03 2012-03-08 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Photovoltaische Solarzelle und Verfahren zu deren Herstellung
JP2012060080A (ja) * 2010-09-13 2012-03-22 Ulvac Japan Ltd 結晶太陽電池及びその製造方法
US20130298973A1 (en) * 2012-05-14 2013-11-14 Silevo, Inc. Tunneling-junction solar cell with shallow counter doping layer in the substrate

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170098143A (ko) * 2016-02-18 2017-08-29 한국전자통신연구원 광 검출 소자

Also Published As

Publication number Publication date
JP5869674B2 (ja) 2016-02-24
JPWO2014148499A1 (ja) 2017-02-16
AU2014239465B2 (en) 2017-12-07
AU2014239465A1 (en) 2015-11-05
US20160284918A1 (en) 2016-09-29
CN105122467A (zh) 2015-12-02
EP2978027A4 (en) 2016-11-23
WO2014148499A1 (ja) 2014-09-25
TW201508936A (zh) 2015-03-01
EP2978027A1 (en) 2016-01-27
TWI596792B (zh) 2017-08-21
CN105122467B (zh) 2017-06-06

Similar Documents

Publication Publication Date Title
US9608133B2 (en) Solar cell
KR101626248B1 (ko) 실리콘 태양전지 및 이의 제조 방법
JP6408616B2 (ja) 太陽電池
KR20150133244A (ko) 광 발전 소자 및 그 제조 방법
JP2009141365A (ja) 活性光吸収体中に形成された導電経路を備える太陽電池装置
JP5755372B2 (ja) 光発電装置
US20190355860A1 (en) Solar cell
US20130104985A1 (en) Photovoltaic device with mangenese and tellurium interlayer
US20190334041A1 (en) Solar cell and method for manufacturing the same
US20200313010A1 (en) Solar cell and solar cell module
WO2015050163A1 (ja) 光発電素子
US8592246B2 (en) Methods of manufacturing a solar cell module
JP2014072416A (ja) 太陽電池およびその製造方法、太陽電池モジュール
EP3349257A1 (en) Method of manufacturing solar cell
KR20120034964A (ko) 기판, 상기 기판을 포함하는 태양 전지 및 이들의 제조 방법
KR101673241B1 (ko) 플라즈마 화학증착법을 통해 형성한 실리콘 박막 터널 접합층을 이용한 박막 실리콘과 벌크형 결정질 실리콘의 적층형 태양전지의 제조 방법 및 이에 따른 태양 전지
KR101424716B1 (ko) 고효율 단결정 실리콘 박막 태양전지 모듈 및 이의 제조 방법
WO2015050161A1 (ja) 光発電素子
KR101349596B1 (ko) 태양전지 및 이의 제조방법
JP2007214283A (ja) 光起電力素子

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application