KR20150127999A - 칩 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 칩 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는 절연 기판의 상부 및 하부에 형성되는 내부 코일 간의 연결성을 향상시키면서도 최외층 비아 전극의 사이즈를 감소시키고 비아 패드의 사이즈를 감소시켜 비아 패드 면적에 의한 인덕턴스의 손실을 방지할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
Description
본 발명은 칩 전자부품 및 그 제조방법에 관한 것이다.
칩 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자로써, 전자기적 특성을 이용하여 커패시터와 조합하여 특정 주파수 대역의 신호를 증폭시키는 공진회로, 필터(Filter) 회로 등의 구성에 사용된다.
최근 들어 각종 통신 디바이스 또는 디스플레이 디바이스 등 IT 디바이스의 소형화 및 박막화가 가속화되고 있는데, 이러한 IT 디바이스에 채용되는 인덕터, 캐패시터, 트랜지스터 등의 각종 소자들 또한 소형화 및 박형화하기 위한 연구가 지속적으로 이루어지고 있다.
이에, 인덕터도 소형이면서 고밀도의 자동 표면 실장이 가능한 칩으로의 전환이 급속도로 이루어져 왔으며, 박막의 절연 기판의 상하면에 도금으로 형성되는 코일 패턴 위에 자성 분말을 수지와 혼합시켜 형성시킨 박막형 인덕터의 개발이 이어지고 있다.
박막형 인덕터는 절연 기판에 관통 홀을 형성하고, 비아 전극을 형성하여 절연 기판의 상하면에 형성된 코일 패턴을 전기적으로 연결시킨다. 이때, 주로 레이져(Laser)를 사용하여 절연 기판에 관통 홀을 형성하게 되는데, 안정적인 연결성을 확보하기 위해 절연 기판에 충분한 관통 홀을 형성하다 보면 관통 홀의 직경이 커지게 된다. 따라서, 비아 전극의 사이즈가 커지게 되고, 얼라인먼트(Alignment)에 의한 오픈(Open) 불량을 감소시키기 위해 비아 전극을 충분히 덮는 사이즈의 비아 패드가 요구되기 때문에 비아 패드의 사이즈 역시 커지게 된다.
그러나, 비아 패드의 사이즈가 커짐에 따라 박막형 인덕터의 코어부 면적이 감소하게 되고, 코어부에 충진되는 자성체가 감소하여 인덕턴스(Ls) 특성이 감소하는 문제점이 있었다.
특히, 점점 제품이 소형화됨에 따라 상대적으로 비아 패드가 차지하는 비율이 높아지면서 인덕턴스(Ls) 특성의 확보를 위해 비아 패드 사이즈를 감소시킬 수 있는 방안이 요구되고 있다.
본 발명의 일 실시형태는 절연 기판의 상부 및 하부에 형성되는 내부 코일 간의 연결성을 향상시키면서도 비아 패드의 사이즈를 감소시켜 비아 패드 면적에 의한 인덕턴스의 손실을 방지할 수 있는 칩 전자부품 및 그 제조방법에 관한 것이다.
본 발명의 일 실시형태는 절연 기판을 포함하는 자성체 본체, 상기 절연 기판의 양면에 형성되며, 상기 절연 기판을 관통하는 비아 전극에 의해 전기적으로 연결된 내부 코일부 및 상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극을 포함하는 칩 전자부품에 있어서, 상기 절연 기판 및 상기 비아 전극은, 제 1 절연 기판; 상기 제 1 절연 기판을 관통하여 형성된 제 1 비아 전극; 상기 제 1 비아 전극을 덮도록 상기 제 1 절연 기판의 상면 및 하면 상에 형성된 제 1 비아 패드; 상기 제 1 절연 기판의 상면 및 하면에 각각 적층된 제 2 절연 기판; 상기 제 1 비아 패드 상에 형성되며, 상기 제 2 절연 기판을 관통하여 형성된 제 2 비아 전극; 및 상기 제 2 비아 전극을 덮도록 상기 제 2 절연 기판의 표면 상에 형성된 제 2 비아 패드;를 포함하며, 상기 제 2 비아 패드는 상기 제 1 비아 패드보다 작은 면적을 갖도록 형성된 칩 전자부품을 제공한다.
상기 제 2 비아 전극의 직경은 상기 제 1 비아 전극의 직경보다 작게 형성될 수 있다.
상기 제 2 절연 기판의 두께는 상기 제 1 절연 기판의 두께보다 얇게 형성될 수 있다.
상기 제 1 비아 전극의 직경은 40㎛ 내지 80㎛일 수 있다.
상기 제 2 비아 전극의 직경은 10㎛ 내지 40㎛일 수 있다.
상기 제 1 절연 기판의 두께는 50㎛ 내지 70㎛일 수 있다.
상기 제 2 절연 기판의 두께는 10㎛ 내지 30㎛일 수 있다.
상기 제 2 비아 패드의 장축의 길이는 40㎛ 내지 140㎛일 수 있다.
상기 제 2 비아 전극의 중심부는 상기 제 1 비아 전극의 중심부로부터 50㎛ 내지 80㎛의 간격을 갖도록 형성될 수 있다.
본 발명의 다른 일 실시형태는 절연 기판을 포함하는 자성체 본체; 상기 절연 기판의 양면에 형성되며, 상기 절연 기판을 관통하는 비아 전극에 의해 전기적으로 연결된 내부 코일부; 및 상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하며, 상기 비아 전극은 상기 절연 기판의 코어부를 관통하여 형성된 제 1 비아 전극 및 상기 절연 기판의 상부 및 하부를 관통하여 형성되며, 상기 제 1 비아 전극보다 직경이 작은 제 2 비아 전극을 포함하는 칩 전자부품을 제공한다.
상기 제 1 비아 전극을 덮도록 상기 절연 기판의 코어부의 상면 및 하면에 형성된 제 1 비아 패드 및 상기 제 2 비아 전극을 덮도록 상기 절연 기판의 상부 및 하부의 표면에 형성된 제 2 비아 패드를 포함하며, 상기 제 2 비아 패드는 상기 제 1 비아 패드보다 작은 면적을 갖도록 형성될 수 있다.
본 발명의 다른 일 실시형태는 절연 기판을 관통하는 비아 전극을 형성하고, 상기 절연 기판의 양면에 상기 비아 전극에 의해 전기적으로 연걸되는 내부 코일부를 형성하며, 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 칩 전자부품의 제조방법에 있어서, 상기 절연 기판을 관통하는 비아 전극의 형성은, 제 1 절연 기판에 제 1 관통 홀을 형성하고, 상기 제 1 관통 홀을 충진하는 도금을 수행하여 제 1 비아 전극 및 상기 제 1 비아 전극을 덮는 제 1 비아 패드를 형성하는 단계; 상기 제 1 절연 기판의 상면 및 하면에 제 2 절연 기판을 각각 적층하는 단계; 상기 제 2 절연 기판에 제 2 관통 홀을 형성하고, 상기 제 2 관통 홀을 충진하는 도금을 수행하여 제 2 비아 전극 및 상기 제 2 비아 전극을 덮는 제 2 비아 패드를 형성하는 단계;를 포함하며, 상기 제 2 비아 패드는 상기 제 1 비아 패드보다 작은 면적을 갖도록 형성하는 칩 전자부품의 제조방법을 제공한다.
상기 제 2 절연 기판의 두께는 상기 제 1 절연 기판의 두께보다 얇게 형성할 수 있다.
상기 제 2 관통 홀의 직경은 상기 제 1 관통 홀의 직경보다 작게 형성할 수 있다.
상기 제 2 비아 전극의 직경은 상기 제 1 비아 전극의 직경보다 작게 형성할 수 있다.
상기 제 1 절연 기판의 두께는 50㎛ 내지 70㎛일 수 있다.
상기 제 2 절연 기판의 두께는 10㎛ 내지 30㎛일 수 있다.
상기 제 1 비아 전극의 직경은 40㎛ 내지 80㎛일 수 있다.
상기 제 2 비아 전극의 직경은 10㎛ 내지 40㎛일 수 있다.
상기 제 2 비아 패드의 장축의 길이는 40㎛ 내지 140㎛일 수 있다.
상기 제 2 비아 전극의 중심부는 상기 제 1 비아 전극의 중심부로부터 50㎛ 내지 80㎛의 간격을 갖도록 형성할 수 있다.
본 발명의 일 실시형태는 절연 기판의 상부 및 하부에 형성되는 내부 코일 간의 연결성을 향상시키면서도 최외층 비아 전극의 사이즈를 감소시켜 비아 패드의 사이즈를 감소시킬 수 있다. 이에 따라, 비아 패드 면적에 의한 인덕턴스의 손실을 방지할 수 있어 고용량의 초소형 제품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 단면도이다.
도 2는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
도 2는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 단면도이다.
도 3 내지 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
칩 전자부품
이하에서는 본 발명의 일 실시형태에 따른 칩 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 칩 전자부품의 단면도이다.
도 1을 참조하면, 칩 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 파워 인덕터(100)가 개시된다. 상기 칩 전자부품은 칩 인덕터 이외에도 칩 비드(chip bead), 칩 필터(chip filter) 등으로 적절하게 응용될 수 있다.
상기 박막형 인덕터(100)는 자성체 본체(50), 절연 기판(21, 22), 내부 코일부(40) 및 외부전극(80)을 포함한다.
자성체 본체(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고 예를 들어, 페라이트 또는 금속계 연자성 재료가 충진되어 형성될 수 있다.
상기 페라이트로, Mn-Zn계 페라이트, Ni-Zn계 페라이트, Ni-Zn-Cu계 페라이트, Mn-Mg계 페라이트, Ba계 페라이트 또는 Li계 페라이트 등의 공지된 페라이트를 포함할 수 있다.
상기 금속계 연자성 재료로, Fe, Si, Cr, Al 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고 예를 들어, Fe-Si-B-Cr 계 비정질 금속 입자를 포함할 수 있으며, 이에 제한되는 것은 아니다.
상기 금속계 연자성 재료의 입자 직경은 0.1㎛ 내지 20㎛일 수 있으며, 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 고분자 상에 분산된 형태로 포함될 수 있다.
상기 자성체 본체(50)의 내부에 형성되는 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있다.
상기 절연 기판(20)의 중앙부는 관통되어 중앙홀을 형성하고, 상기 중앙홀은 페라이트 또는 금속계 연자성 재료 등의 자성체로 충진되어 중앙 코어부를 형성할 수 있다. 자성체로 충진되는 중앙 코어부를 형성함에 따라 인덕턴스(L)를 향상시킬 수 있다.
상기 절연 기판(20)의 일면에는 코일 형상의 패턴을 가지는 내부 코일부(40)가 형성될 수 있으며, 상기 절연 기판(20)의 반대 면에도 코일 형상 패턴의 내부 코일부(40)가 형성될 수 있다.
상기 내부 코일부(40)는 스파이럴(spiral) 형상으로 코일 패턴이 형성될 수 있으며, 상기 절연 기판(20)의 일면과 반대 면에 형성되는 내부 코일부(40)는 상기 절연 기판(20)을 관통하여 형성되는 비아 전극을 통해 전기적으로 접속될 수 있다.
상기 절연 기판(20)은 절연 기판의 코어층을 형성하는 제 1 절연 기판(21) 및 상기 제 1 절연 기판(21)의 상면 및 하면에 적층되어 절연 기판의 상부 및 하부를 형성하는 제 2 절연 기판(22)을 포함한다.
상기 제 1 절연 기판(21)에는 제 1 절연 기판(21)을 관통하는 제 1 비아 전극(31)이 형성되고, 제 1 비아 전극(31)을 덮도록 제 1 절연 기판(21)의 상면 및 하면 상에 제 1 비아 패드(35)가 형성된다.
상기 제 2 절연 기판(22)에는 상기 제 1 절연 기판(21) 상에 형성되며, 제 2 절연 기판(22)을 관통하는 제 2 비아 전극(32)이 형성되고, 제 2 비아 전극(32)을 덮도록 제 2 절연 기판(22)이 표면 상에 제 2 비아 패드(36)가 형성된다.
이때, 상기 제 2 절연 기판(22)의 두께는 제 1 절연 기판(21)의 두께보다 얇게 형성될 수 있다.
비아 전극을 형성하기 위한 관통 홀을 형성할 때, 절연 기판의 두께가 두꺼울수록 관통 홀의 직경이 커지게 된다. 관통 홀의 직경이 커지면, 비아 전극의 직경이 커지게 되고, 비아 전극을 덮는 비아 패드의 사이즈 역시 커지게 되는 문제점이 있다. 관통 홀의 직경을 줄여 비아 패드의 사이즈를 감소시키기 위해서는 절연 기판의 두께를 얇게 형성하여야 하는데, 내부 코일부를 지지해야하기 때문에 절연 기판의 두께를 감소시키는 데에도 한계가 있었다.
이에 본 발명의 일 실시형태는 제 1 절연 기판(21)에 제 1 비아 전극(31) 및 제 1 비아 패드(35)를 형성하고, 상기 제 1 절연 기판(21)보다 얇은 두께의 제 2 절연 기판(22)을 제 1 절연 기판(21)의 상면 및 하면에 적층한 후 보다 얇은 제 2 절연 기판(22)을 관통하는 제 2 비아 전극(32)을 형성함으로써 제 2 비아 전극(32) 및 제 2 비아 패드(36)의 사이즈를 감소시켰다.
즉, 보다 얇은 제 2 절연 기판(22)에 형성되는 상기 제 2 비아 전극(32)의 직경은 제 1 비아 전극(31)의 직경보다 작게 형성될 수 있으며, 제 2 비아 패드(35)는 제 1 비아 패드(36)보다 작은 면적을 갖도록 형성될 수 있다.
절연 기판(20)의 표면 상에 형성되는 비아 패드인 제 2 비아 패드(35)의 사이즈가 감소됨에 따라 자성체가 충진되는 중앙 코어부의 면적이 증가되고, 고 인덕턴스(Ls)를 구현할 수 있다.
상기 제 1 절연 기판(21)의 두께는 50㎛ 내지 70㎛일 수 있다.
제 1 절연 기판(21)의 두께가 50㎛ 미만일 경우 내부 코일부를 지지하는 힘이 약해지고, 70㎛를 초과할 경우 본체에 충진되는 자성체 부피가 감소하여 인덕턴스가 감소되고, 캐비티(cavity) 가공 불량이 발생할 수 있다.
상기 제 2 절연 기판(22)의 두께는 10㎛ 내지 30㎛일 수 있다.
제 2 절연 기판(22)의 두께가 10㎛ 미만일 경우 내층 패드인 제 1 비아 패드(36)가 노출되어 제 2 비아 전극(32)의 가공이 어려울 수 있으며, 30㎛를 초과하는 경우 관통 홀 가공 시 직경이 커져 비아 전극의 사이즈가 커지고, 비아 패드의 면적이 증가하여 인덕턴스가 감소하는 문제가 발생할 수 있다.
상기 제 1 비아 전극(31)의 직경은 40㎛ 내지 80㎛일 수 있다.
제 1 비아 전극(31)의 직경이 40㎛ 미만일 경우 제 1 절연 기판(21)을 충분히 관통하도록 형성되지 못하여 전기적 연결성이 떨어질 수 있으며, 80㎛를 초과할 경우 인덕턴스(Ls)가 감소할 수 있다.
상기 제 2 비아 전극(32)의 직경은 10㎛ 내지 40㎛일 수 있다.
제 2 비아 전극(32)의 직경이 10㎛ 미만일 경우 제 2 절연 기판(22)을 충분히 관통하도록 형성되지 못하여 전기적 연결성이 떨어질 수 있으며, 40㎛를 초과할 경우 얼라인먼트(Alignment)에 의한 오픈(Open) 불량을 감소하기 위해 제 2 비아 패드(36)의 면적이 증가되어 중앙 코어부의 면적이 감소하고, 인덕턴스가 감소하는 문제가 있다.
상기 제 1 비아 패드(35) 및 제 2 비아 패드(36)는 얼라인먼트(Alignment)에 의한 오픈(Open) 불량을 방지할 수 있는 형태라면 형태에 특별한 제한이 없으며, 예를 들어, 원형, 타원형, 사각형 등의 형태일 수 있다.
상기 제 2 비아 패드(36)의 장축의 길이는 40㎛ 내지 140㎛일 수 있다.
제 2 비아 패드(36)의 장축의 길이가 40㎛ 미만일 경우 얼라인먼트(Alignment)에 의한 오픈(Open) 불량 등이 발생할 수 있으며, 140㎛를 초과할 경우 중앙 코어부의 면적이 감소하고, 인덕턴스가 감소하는 문제가 있다.
도 2는 본 발명의 다른 일 실시형태에 따른 칩 전자부품의 단면도이다.
도 2를 참조하면, 상기 제 2 비아 전극(32)은 제 1 비아 전극(31)과 어긋나는 위치에 일정 간격을 두고 형성될 수 있다.
제 1 비아 전극(31)의 중심부로부터 제 2 비아 전극(32)의 중심부의 간격(d)은 50㎛ 내지 80㎛가 되도록 형성될 수 있다. 제 1 비아 전극(31)과 제 2 비아 전극(32) 중심부의 간격이 50㎛ 내지 80㎛를 만족하도록 형성됨에 따라 비아 전극의 필(fill) 도금 시 딤플(dimple) 불량 및 오픈(open) 불량을 방지할 수 있다.
상기 내부 코일부(40) 및 제 1 및 제 2 비아 전극(31, 32)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 내부 코일부(40)의 표면에는 내부 코일부(40)를 피복하는 절연막이 형성될 수 있다.
절연막은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.
절연 기판(20)의 일면에 형성되는 내부 코일부(40)의 일 단부는 본체(50)의 길이 방향의 일 단면으로 노출될 수 있으며, 절연 기판(20)의 반대 면에 형성되는 내부 코일부(40)의 일 단부는 본체(50)의 길이 방향의 타 단면으로 노출될 수 있다.
상기 본체(50)의 양 단면으로 노출되는 상기 내부 코일부(40)의 인출부와 각각 접속하도록 본체(50)의 양 단면에 외부전극(80)이 형성될 수 있다.
상기 외부전극(80)은 본체(50)의 길이 방향의 양 단면에 형성되고, 본체(50)의 두께 방향의 양 단면 및/또는 폭 방향의 양 단면으로 연장되어 형성될 수 있다.
상기 외부전극(80)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
칩 전자부품의 제조방법
도 3 내지 도 8은 본 발명의 일 실시형태에 따른 칩 전자부품의 제조방법을 순차적으로 나타내는 도면이다.
도 3을 참조하면, 제 1 절연 기판(21)에 제 1 관통홀(25)을 형성할 수 있다.
상기 제 1 절연 기판(21)의 양 면에는 금속층, 예를 들어, 구리(Cu)층이 형성되어 있을 수 있다.
제 1 절연 기판(21)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있으며, 제 1 절연 기판(21)의 두께는 50㎛ 내지 70㎛일 수 있다.
상기 제 1 관통홀(25)은 기계적 드릴 또는 레이져 드릴을 사용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다. 여기에서, 상기 레이져 드릴은 CO2 레이져 또는 YAG 레이져 일 수 있으나, 특별히 이에 한정되는 것은 아니다.
도 4를 참조하면, 금속층이 형성된 제 1 절연 기판(21) 상에 포토 레지스트(60)를 형성하고, 도금을 수행하여 제 1 비아 전극(31) 및 제 1 비아 패드(35)를 형성할 수 있다.
상기 포토 레지스트(60)는 통상의 감광성 레지스트 필름으로서, 드라이 필름 레지스트 등을 사용할 수 있으나, 특별히 이에 한정되는 것은 아니다.
상기 제 1 비아 전극(31) 및 제 1 비아 패드(35)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
상기 형성되는 제 1 비아 전극(31)의 직경은 40㎛ 내지 80㎛일 수 있다.
도 5를 참조하면, 상기 포토 레지스트(60)를 박리하고, 에칭 공정을 수행하여 제 1 절연 기판(21)의 양면에 형성된 금속층을 제거할 수 있다.
도 6을 참조하면, 상기 제 1 절연 기판(21)의 상면 및 하면에 제 2 절연 기판(22)을 각각 적층할 수 있다.
상기 제 2 절연 기판(22)의 두께는 제 1 절연 기판(21)의 두께보다 얇게 형성될 수 있다.
비아 전극을 형성하기 위한 관통 홀을 형성할 때, 절연 기판의 두께가 두꺼울수록 관통 홀의 직경이 커지게 된다. 관통 홀의 직경이 커지면, 비아 전극의 직경이 커지게 되고, 비아 전극을 덮는 비아 패드의 사이즈 역시 커지게 되는 문제점이 있다. 관통 홀의 직경을 줄여 비아 패드의 사이즈를 감소시키기 위해서는 절연 기판의 두께를 얇게 형성하여야 하는데, 내부 코일부를 지지해야하기 때문에 비아 전극 및 비아 패드의 사이즈를 줄이기 위해 절연 기판의 두께를 감소시키는 데에도 한계가 있었다.
이에 본 발명의 일 실시형태는 제 1 절연 기판(21)에 제 1 비아 전극(31) 및 제 1 비아 패드(35)를 형성하고, 상기 제 1 절연 기판(21)보다 얇은 두께의 제 2 절연 기판(22)을 제 1 절연 기판(21)의 상면 및 하면에 적층한 후 보다 얇은 제 2 절연 기판(22)을 관통하는 제 2 비아 전극(32)을 형성함으로써 제 2 비아 전극(32) 및 제 2 비아 패드(36)의 사이즈를 감소시킬 수 있다.
제 2 절연 기판(22)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성될 수 있으며, 제 2 절연 기판(22)의 두께는 10㎛ 내지 30㎛일 수 있다.
도 7을 참조하면, 상기 제 2 절연 기판(22)에 제 2 관통 홀(26)을 형성할 수 있다.
상기 제 2 관통홀(26)은 기계적 드릴 또는 레이져 드릴을 사용하여 형성할 수 있으나, 특별히 이에 한정되는 것은 아니다. 여기에서, 상기 레이져 드릴은 CO2 레이져 또는 YAG 레이져 일 수 있으나, 특별히 이에 한정되는 것은 아니다.
이때, 상기 제 2 절연 기판(22)의 두께는 제 1 절연 기판(21)의 두께보다 얇기 때문에 제 2 관통 홀(26)의 직경은 제 1 관통 홀(25)의 직경보다 작게 형성될 수 있다.
도 8을 참조하면, 제 2 절연 기판(22) 상에 포토 레지스트(60)를 형성하고, 도금을 수행하여 제 2 비아 전극(32) 및 제 2 비아 패드(36)를 형성할 수 있다.
보다 얇은 제 2 절연 기판(22)에 형성되는 상기 제 2 비아 전극(32)의 직경은 제 1 비아 전극(31)의 직경보다 작게 형성될 수 있으며, 제 2 비아 패드(35)는 제 1 비아 패드(36)보다 작은 면적을 갖도록 형성될 수 있다.
절연 기판(20)의 표면 상에 형성되는 비아 패드인 제 2 비아 패드(36)의 사이즈가 감소됨에 따라 자성체가 충진되는 중앙 코어부의 면적이 증가되고, 고 인덕턴스(Ls)를 구현할 수 있다.
상기 제 2 비아 전극(32) 및 제 1 비아 패드(36)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
상기 형성되는 제 2 비아 전극(32)의 직경은 10㎛ 내지 40㎛일 수 있으며, 상기 제 2 비아 패드(36)의 장축의 길이는 40㎛ 내지 140㎛일 수 있다.
한편, 상기 제 2 비아 전극(32)은 제 1 비아 전극(31)과 어긋나는 위치에 일정 간격을 두고 형성될 수 있다.
제 1 비아 전극(31)의 중심부로부터 제 2 비아 전극(32)의 중심부의 간격(d)은 50㎛ 내지 80㎛가 되도록 형성될 수 있다. 제 1 비아 전극(31)과 제 2 비아 전극(32) 중심부의 간격이 50㎛ 내지 80㎛를 만족하도록 형성됨에 따라 비아 전극의 필(fill) 도금 시 딤플(dimple) 불량 및 오픈(open) 불량을 방지할 수 있다.
다음으로, 상기 포토 레지스트(60)를 박리한 후, 상기 제 1 및 제 2 비아 전극(31, 32)에 의해 전기적으로 연결되는 내부 코일부(40)를 절연 기판(20)의 양면에 형성할 수 있다.
상기 내부 코일부(40)의 형성 방법으로는 예를 들면, 전기 도금법을 들 수 있지만 이에 제한되지는 않으며, 내부 코일부(40)는 전기 전도성이 뛰어난 금속을 포함하여 형성할 수 있고 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등을 사용할 수 있다.
내부 코일부(40)를 형성한 후, 상기 내부 코일부(40)를 피복하는 절연층을 형성할 수 있다. 절연층은 스크린 인쇄법, 포토레지스트(photo resist, PR)의 노광, 현상을 통한 공정, 스프레이(spray) 도포 공정 등 공지의 방법으로 형성할 수 있으며, 이에 제한되지는 않는다.
다음으로, 내부 코일부(40)가 형성된 절연 기판(20)의 상부 및 하부에 자성체 층을 적층하여 자성체 본체(50)를 형성한다.
자성체 층을 절연 기판(20)의 양면에 적층하고 라미네이트법이나 정수압 프레스법을 통해 압착하여 자성체 본체(50)를 형성할 수 있다. 이때, 상기 절연 기판(20)의 중앙부에 형성된 중앙홀이 자성체로 충진될 수 있도록 하여 중앙 코어부를 형성할 수 있다.
다음으로, 상기 자성체 본체(50)의 적어도 일 단면에 노출되는 내부 코일부(40)와 접속되도록 외부전극(80)을 형성할 수 있다.
상기 외부 전극(80)은 전기 전도성이 뛰어난 금속을 포함하는 페이스트를 사용하여 형성할 수 있으며 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn) 또는 은(Ag) 등의 단독 또는 이들의 합금 등을 포함하는 전도성 페이스트일 수 있다. 외부전극(80)을 형성하는 방법은 외부 전극(80)의 형상에 따라 프린팅 뿐만 아니라 딥핑(dipping)법 등을 수행하여 형성할 수 있다.
그 외 상술한 본 발명의 일 실시형태에 따른 칩 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 박막형 인덕터 31 : 제 1 비아 전극
20 : 절연 기판 32 : 제 2 비아 전극
21 : 제 1 절연 기판 35 : 제 1 비아 패드
22 : 제 2 절연 기판 36 : 제 2 비아 패드
25 : 제 1 관통홀 50 : 자성체 본체
26 : 제 2 관통홀 60 : 포토 레지스트
80 : 외부 전극
20 : 절연 기판 32 : 제 2 비아 전극
21 : 제 1 절연 기판 35 : 제 1 비아 패드
22 : 제 2 절연 기판 36 : 제 2 비아 패드
25 : 제 1 관통홀 50 : 자성체 본체
26 : 제 2 관통홀 60 : 포토 레지스트
80 : 외부 전극
Claims (21)
- 절연 기판을 포함하는 자성체 본체, 상기 절연 기판의 양면에 형성되며, 상기 절연 기판을 관통하는 비아 전극에 의해 전기적으로 연결된 내부 코일부 및 상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극을 포함하는 칩 전자부품에 있어서,
상기 절연 기판 및 상기 비아 전극은,
제 1 절연 기판;
상기 제 1 절연 기판을 관통하여 형성된 제 1 비아 전극;
상기 제 1 비아 전극을 덮도록 상기 제 1 절연 기판의 상면 및 하면 상에 형성된 제 1 비아 패드;
상기 제 1 절연 기판의 상면 및 하면에 각각 적층된 제 2 절연 기판;
상기 제 1 비아 패드 상에 형성되며, 상기 제 2 절연 기판을 관통하여 형성된 제 2 비아 전극; 및
상기 제 2 비아 전극을 덮도록 상기 제 2 절연 기판의 표면 상에 형성된 제 2 비아 패드;를 포함하며,
상기 제 2 비아 패드는 상기 제 1 비아 패드보다 작은 면적을 갖도록 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 비아 전극의 직경은 상기 제 1 비아 전극의 직경보다 작게 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 절연 기판의 두께는 상기 제 1 절연 기판의 두께보다 얇게 형성된 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 비아 전극의 직경은 40㎛ 내지 80㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 비아 전극의 직경은 10㎛ 내지 40㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 제 1 절연 기판의 두께는 50㎛ 내지 70㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 절연 기판의 두께는 10㎛ 내지 30㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 비아 패드의 장축의 길이는 40㎛ 내지 140㎛인 칩 전자부품.
- 제 1항에 있어서,
상기 제 2 비아 전극의 중심부는 상기 제 1 비아 전극의 중심부로부터 50㎛ 내지 80㎛의 간격을 갖도록 형성된 칩 전자부품.
- 절연 기판을 포함하는 자성체 본체;
상기 절연 기판의 양면에 형성되며, 상기 절연 기판을 관통하는 비아 전극에 의해 전기적으로 연결된 내부 코일부; 및
상기 자성체 본체의 일 단면에 형성되며, 상기 내부 코일부와 접속하는 외부전극;을 포함하며,
상기 비아 전극은 상기 절연 기판의 코어층을 관통하여 형성된 제 1 비아 전극 및 상기 절연 기판의 상부 및 하부를 관통하여 형성되며, 상기 제 1 비아 전극보다 직경이 작은 제 2 비아 전극을 포함하는 칩 전자부품.
- 제 10항에 있어서,
상기 제 1 비아 전극을 덮도록 상기 절연 기판의 코어층의 상면 및 하면에 형성된 제 1 비아 패드 및 상기 제 2 비아 전극을 덮도록 상기 절연 기판의 상부 및 하부의 표면에 형성된 제 2 비아 패드를 포함하며,
상기 제 2 비아 패드는 상기 제 1 비아 패드보다 작은 면적을 갖도록 형성된 칩 전자부품.
- 절연 기판을 관통하는 비아 전극을 형성하고, 상기 절연 기판의 양면에 상기 비아 전극에 의해 전기적으로 연걸되는 내부 코일부를 형성하며, 상기 내부 코일부가 형성된 절연 기판의 상부 및 하부에 자성체 층을 적층하여 자성체 본체를 형성하는 칩 전자부품의 제조방법에 있어서,
상기 절연 기판을 관통하는 비아 전극의 형성은,
제 1 절연 기판에 제 1 관통 홀을 형성하고, 상기 제 1 관통 홀을 충진하는 도금을 수행하여 제 1 비아 전극 및 상기 제 1 비아 전극을 덮는 제 1 비아 패드를 형성하는 단계;
상기 제 1 절연 기판의 상면 및 하면에 제 2 절연 기판을 각각 적층하는 단계;
상기 제 2 절연 기판에 제 2 관통 홀을 형성하고, 상기 제 2 관통 홀을 충진하는 도금을 수행하여 제 2 비아 전극 및 상기 제 2 비아 전극을 덮는 제 2 비아 패드를 형성하는 단계;를 포함하며,
상기 제 2 비아 패드는 상기 제 1 비아 패드보다 작은 면적을 갖도록 형성하는 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 2 절연 기판의 두께는 상기 제 1 절연 기판의 두께보다 얇게 형성하는 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 2 관통 홀의 직경은 상기 제 1 관통 홀의 직경보다 작게 형성하는 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 2 비아 전극의 직경은 상기 제 1 비아 전극의 직경보다 작게 형성하는 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 1 절연 기판의 두께는 50㎛ 내지 70㎛인 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 2 절연 기판의 두께는 10㎛ 내지 30㎛인 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 1 비아 전극의 직경은 40㎛ 내지 80㎛인 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 2 비아 전극의 직경은 10㎛ 내지 40㎛인 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 2 비아 패드의 장축의 길이는 40㎛ 내지 140㎛인 칩 전자부품의 제조방법.
- 제 12항에 있어서,
상기 제 2 비아 전극의 중심부는 상기 제 1 비아 전극의 중심부로부터 50㎛ 내지 80㎛의 간격을 갖도록 형성하는 칩 전자부품의 제조방법.
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