CN105097186A - 芯片电子组件及其制造方法 - Google Patents
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Abstract
一种芯片电子组件，能够改善形成在绝缘衬底的上、下表面上的内部线圈之间的连通性，并且防止通过减小最外层的贯通电极的大小及减小贯通衬垫的大小而由于贯通衬垫的面积引起的电感衰减。
Description
相关申请的交叉引用
本申请要求2014年5月8日提交至韩国知识产权局的韩国专利申请No.10-2014-0054639的权益，该申请通过引用的方式结合于本申请中。
背景技术
本公开涉及芯片电子组件及其制造方法。
电感器、芯片电子组件，是典型的无源元件，配置了电子电路以及电阻器和电容器以消除噪声。电感器使用电磁性能与电容器结合以配置谐振电路，该谐振电路放大特定频段、滤波电路等中的信号。
目前，随着信息技术(IT)设备(如各种通信设备、显示设备等)的小型化及纤薄化的加速，小型化及纤薄化各种元件(如用于IT设备中的电感器、电容器、晶体管等)的技术研究已经在不断地进行。
电感器也已经迅速被具有小尺寸和高密度的并且能够自动表面贴装的芯片取代，并且磁粉颗粒和树脂的混合物通过电镀在薄膜绝缘衬底的上、下表面上而形成在线圈图案(pattern)上的薄膜型电感器已被开发。
在薄膜型电感器的情况下，通孔和贯通电极被形成在绝缘衬底中以使形成在绝缘衬底上、下表面的线圈图案彼此电连接。这里，利用激光使通孔主要形成在绝缘衬底中。当足够确保稳定连接的通孔形成在绝缘衬底中时，通孔的直径增大并且贯通电极的大小也因此增大。此外，由于需要具有能够充分覆盖贯通电极的大小的贯通衬垫以便减少由于未对准而引起的开口缺陷，通孔衬垫的大小也被增加。
然而，由于通孔衬垫的大小增加，薄膜型电感器的核心部件的面积(area)减少，并且填充核心部件的磁性材料减少，以致电感(Ls)特性恶化(deteriorated)。
特别地，根据产品的逐渐小型化，产品中通孔衬垫占有的面积增加。因此，已经需要能够减小通孔衬垫的大小以便保护电感(Ls)特性的方法。
[相关技术文件]
日本特开专利No.2007-067214
发明内容
本公开的实施方式可以提供一种芯片电子组件及其制造方法，能够改善形成于绝缘衬底的上、下表面上的内部线圈之间的连通性，并且防止通过减小贯通衬垫的大小而由于贯通衬垫的面积引起的电感衰减。
根据本公开的实施方式，一种芯片电子组件，包括：磁体，该磁体包括绝缘衬底；内部线圈部件，形成于绝缘衬底两个表面上通过穿透绝缘衬底的贯通电极(viaelectrode)彼此电连接；以及外部电极，形成于磁体的端表面上且连接到内部线圈部件，该芯片电子组件可以包括：第一绝缘衬底；第一贯通电极，穿透第一绝缘衬底；第一贯通衬垫(viapad)，形成于第一绝缘衬底的上、下表面上以覆盖第一贯通电极；第二绝缘衬底，分别堆叠在第一绝缘衬底的上、下表面上；第二贯通电极，形成在第一贯通衬垫上并且穿透第二绝缘衬底；以及第二贯通衬垫，形成于第二绝缘衬底的表面上以覆盖第二贯通电极，其中第二贯通衬垫具有比第一贯通衬垫更小的面积。
第二贯通电极可以具有比第一贯通电极更小的直径。
第二绝缘衬底可以具有比第一绝缘衬底更薄的厚度。
第一贯通电极的直径可以在40μm至80μm范围内。
第二贯通电极的直径可以在10μm至40μm范围内。
第一绝缘衬底的厚度可以在50μm至70μm范围内。
第二绝缘衬底的厚度可以在10μm至30μm范围内。
第二贯通衬垫的长边的长度可以在40μm至140μm范围内。
第一贯通电极的中心点和第二贯通电极的中心点之间在磁体的长度方向上的距离可以在50μm至80μm范围内。
根据本公开的一些实施方式，芯片电子组件可以包括：磁体，该磁体包括绝缘衬底；内部线圈部件，形成于绝缘衬底的两个表面上，通过穿透绝缘衬底的贯通电极彼此电连接；以及外部电极，形成于磁体的端表面上，并且连接到内部线圈部件，其中贯通电极包括第一贯通电极和第二贯通电极，该第一贯通电极穿透绝缘衬底的核心部件，该第二贯通电极穿透绝缘衬底的上、下部分，并且具有比第一贯通电极更小的直径。
芯片电子组件可以进一步包括第一贯通衬垫和第二贯通衬垫，该第一贯通衬垫形成于绝缘衬底核心部件的上、下表面上以覆盖第一贯通电极，该第二贯通衬垫形成于绝缘衬底的上、下部分的表面上以覆盖第二贯通衬垫，并且第二贯通衬垫可以具有比第一贯通衬垫更小的面积。
根据本公开的一些实施方式，一种通过以下过程制造芯片电子组件的方法：形成穿透绝缘衬底的贯通电极、在绝缘衬底的两个表面上形成通过贯通电极彼此电连接的内部线圈部件、以及在绝缘衬底的形成有内部线圈部件的上、下部分上堆叠磁层以形成磁体，该方法可以包括：在第一绝缘衬底中形成第一通孔，并且执行电镀来填充第一通孔，以便形成第一贯通电极和覆盖第一贯通电极的第一贯通衬垫；在第一绝缘衬底的上、下表面上分别堆叠第二绝缘衬底；以及在第二绝缘衬底中形成第二通孔，并且执行电镀来填满第二通孔，以便形成第二贯通电极和覆盖第二贯通电极的第二贯通衬垫，其中第二贯通衬垫具有比第一贯通衬垫更小的面积。
第二绝缘衬底可以具有比第一绝缘衬底更薄的厚度。
第二通孔可以具有比第一通孔更小的直径。
第二贯通电极可以具有比第一贯通电极更小的直径。
第一绝缘衬底的厚度可以在50μm至70μm范围内。
第二绝缘衬底的厚度可以在10μm至30μm范围内。
第一贯通电极的直径可以在40μm至80μm范围内。
第二贯通电极的直径可以在10μm至40μm范围内。
第二贯通衬垫的长边的长度可以在40μm至140μm范围内。
第一贯通电极的中心点和第二贯通电极的中心点之间的在磁体的长度方向上的距离可以在50μm至80μm范围内。
附图说明
本公开的上述和其他方面、特征和其他优势将根据以下结合附图的详细描述进行更清楚地理解，其中：
图1是根据本公开实施方式的芯片电子组件的横截面视图；
图2是根据本公开又一实施方式的芯片电子组件的横截面视图；以及
图3～8顺序地示出了根据本公开实施方式的制造芯片电子组件的方法的视图。
具体实施方式
现在将参考附图对本公开的实施方式进行详细描述。
本公开可能以不同形式举例说明，但是这里所述的不应该被理解为限制为特定的方式。更确切地说，提供这些实施方式使得本公开将是彻底和完整的，并且将为本领域技术人员充分地传达本公开的范围。
在附图中，为了清楚，元件的形状和尺寸可能被夸大，并且相同的参考数字将始终用于标示相同或相似的元件。
芯片电子组件
下文中，根据本公开实施方式的芯片电子组件，具体来说是，薄膜型电感器将被描述。但是，本公开并不限于此。
图1是根据本公开实施方式的芯片电子组件的横截面视图。
参考图1，作为芯片电子组件的示例，薄膜型芯片电感器，例如，提供了用于电源电路的电源线的薄膜型电感器100。芯片电子组件可以适用于芯片磁珠，芯片滤波器等以及芯片电感器。
薄膜型电感器100可以包括磁体50、绝缘衬底21和22、内部线圈部件40、以及外部电极80。
磁体50可以形成薄膜型电感器100的外观，并且可以使用任意展示磁性性能的材料形成。例如，磁体50可以通过填充铁素体或者基于金属的软磁材料形成。
铁素体可以包含已知的铁素体，诸如基于Mn-Zn的铁素体，基于Ni-Zn的铁素体，基于Ni-Zn-Cu的铁素体，基于Mn-Mg的铁素体，基于Ba的铁素体，基于Li的铁素体等。
基于金属的软磁材料可以是包含从由Fe、Si、Cr、Al和Ni组成的组中选择的一者或多者的合金。例如，基于金属的软磁材料可以包含基于Fe-Si-B-Cr的非晶态金属颗粒，但是并不限于此。
基于金属的软磁材料可以具有0.1μm至20μm的颗粒直径，并且可以在聚合物中以分散的状态被包含在聚合物(诸如环氧树脂，聚酰亚胺等)中。
形成在磁体50中绝缘衬底20可以是例如聚丙二醇(PPG)衬底、铁素体衬底、基于金属的软磁衬底等。
绝缘衬底20可以具有形成在其中心部分的中心孔，以便穿透其中心部分，并且该中心孔可以被诸如铁素体、基于金属的软磁材料等的磁性材料填充，以形成中心核心部件。填充磁性材料的中心核心部件可以被形成，从而增加电感L。
绝缘衬底20可以具有形成于其一个表面和另一个表面上内部线圈部件40，并且内部线圈部件40具有线圈形状的图案。
内部线圈部件40可以包括以螺旋形状形成的线圈图案，并且形成于绝缘衬底20的一个表面和另一个表面上的内部线圈部件40可以经由穿透绝缘衬底20的贯通电极而彼此电连接。
绝缘衬底20可以包括第一绝缘衬底21和第二绝缘衬底22，该第一绝缘衬底21形成绝缘衬底的核心层，该第二绝缘衬底22堆叠在第一绝缘衬底21的上、下表面上并且形成绝缘衬底的上、下部分。
第一绝缘衬底21可以具有形成在其中以便穿透它的第一贯通电极31，还可以具有形成在其上、下表面上以便覆盖该第一贯通电极31的第一通孔衬垫35。
第二绝缘衬底22可以被形成在第一绝缘衬底21上，并且可以具有形成在其中以便穿透它的第二贯通电极32以及形成在其表面上以便覆盖第二贯通电极32的第二贯通衬垫36。
这里，第二绝缘衬底22具有比第一绝缘衬底21更薄的厚度。
当为了形成贯通电极而形成通孔时，绝缘衬底的厚度越厚，通孔的直径越大。当通孔的直径被增加时，贯通电极的直径可能被增加，并且覆盖贯通电极的贯通衬垫的大小也可能被增加。为了减小通孔的直径以减小通孔衬垫的大小，需要形成绝缘衬底，以便具有减少的厚度。但是，由于绝缘衬底需要支持内部线圈部件，减小绝缘衬底的厚度有一个限制。
因此，在本公开的实施方式中，第一贯通电极31和第一通孔衬垫35被形成在第一绝缘衬底21中，具有比第一绝缘衬底21更薄的厚度的第二绝缘衬底22被堆叠在第一绝缘衬底21的上、下表面上，并且穿透具有相对薄厚度的第二绝缘衬底22的第二贯通电极32被形成，藉此，第二贯通电极32和第二贯通衬垫36的大小可以被减小。
例如，形成在具有相对薄厚度的第二绝缘衬底22中的第二贯通电极32的直径可以比第一贯通电极31的直径更小，并且第二贯通衬垫36可以具有比第一贯通衬垫35更小的面积。
作为形成在绝缘衬底20的表面上的通孔衬垫的第二贯通衬垫36的大小可以被减小，以使得填充磁性材料的中心核心部件的面积可以被增加的，并且相对较高水平的电感Ls可以被实现。
第一绝缘衬底21的厚度可以在50μm至70μm范围内。
在第一绝缘衬底21的厚度小于50μm的情况下，支撑内部线圈部件的力可以相对微弱，在第一绝缘衬底21的厚度超过70μm的情况下，填充磁体的大量磁性材料可以被减少，以使得电感可以被减小并且可能出现空腔加工缺陷(cavityprocessingdefect)。
第二绝缘衬底22的厚度可以是10μm至30μm。
在第二绝缘衬底22的厚度小于10μm的情况下，很难加工第二贯通电极，并且在第二绝缘衬底22的厚度超过30μm的情况下，在加工通孔的时候，通孔的直径相对大，这使得贯通电极的大小可能会增加并且贯通衬垫的面积可能会增加，从而使电感减小。
第一贯通电极31的直径可以是40μm至80μm。
在第一贯通电极31的直径小于40μm的情况下，第一贯通电极31可能没有充分穿透第一绝缘衬底21，以使得电连接可能会恶化，以及在第一贯通电极31的直径超过80μm的情况下，电感Ls可能会减小。
第二贯通电极32的直径可以是10μm至40μm。
在第二贯通电极32的直径小于10μm的情况下，第二贯通电极32可能没有充分穿透第二绝缘衬底22，以使得电连接可能会恶化，在第二贯通电极32的直径超过40μm的情况下，为了减少由于未对准而引起的开口缺陷的发生，可以增加第二贯通衬垫36的面积，以使得中心核心部件的面积可以被减小，并且电感可以被减小。
第一贯通衬垫35和第二贯通衬垫36可以具有可以防止由于未对准而引起的开口缺陷的任意形状，并且可以具有例如圆形、椭圆形、矩形等。
第二贯通衬垫36的长边的长度可以在40μm至140μm范围内。
在第二贯通衬垫36的长度小于40μm的情况下，由于未对准而引起的开口缺陷等可能发生，并且在第二贯通衬垫36的长度超过140μm的情况下，中心核心部件的面积可能会减小，并且电感可能会被减小。
图2是根据本公开又一实施方式的芯片电子组件的横截面视图。
参考图2，第二贯通电极32可以被形成在偏离第一贯通电极31的位置，以便与第一贯通电极31以预定距离间隔开。
第一贯通电极31的中心点和第二贯通电极32的中心点之间在磁体50的长度方向上的距离可以是50μm至80μm。第一和第二贯通电极31和32被形成以使得第一和第二贯通电极31和32的中心点之间在磁体50的长度方向上的距离是50μm至80μm，藉此，在执行贯通电极的填充电镀的时候，可以防止浅凹缺陷和开口缺陷。
内部线圈部件40及第一和第二贯通电极31和32可以使用具有良好导电性的金属来形成，例如，银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)、铂(Pt)、或者它们的合金等等。
覆盖内部线圈部件40的绝缘膜可以形成在内部线圈部件40的表面上。
绝缘膜可以通过已知的方法形成，诸如丝网印刷方法、光刻胶(PR)的曝光和显影方法、喷雾应用方法等，但并不限于此。
形成在绝缘衬底20的一个表面上的内部线圈部件40的一端部分可以被暴露于磁体50的长度方向的磁体50的一端表面，形成在绝缘衬底20另一表面上的内部线圈40的一端部分可以被暴露于磁体50的长度方向的磁体50的另一端表面。
外部电极80可以被形成在磁体50的两端表面以分别被连接到暴露于磁体50的两端表面的内部线圈部件40的引出部分。
外部电极80可以在磁体50的长度方向被形成在磁体50的两端表面上，并且可以在磁体50的厚度方向上延伸至磁体50的上、下表面，和/或在磁体50的宽度方向上延伸至磁体50的两侧表面。
外部电极80可以使用具有良好的导电性的金属而形成，例如，镍(Ni)、铜(Cu)、锡(Sn)、或银(Ag)，或者它们的合金，等等。
制造芯片电子组件的方法
图3～8顺序地示出了根据本公开实施方式的制造芯片电子组件的方法的视图。
参考图3，第一通孔25可以被形成在第一绝缘衬底21中。
第一绝缘衬底21可以具有形成在其两个表面上的金属层(例如，铜(Cu)层)。
第一绝缘衬底21可以是，例如聚丙二醇(PPG)衬底、铁素体衬底、基于金属的软磁衬底等等，并且可以具有50μm至70μm的厚度。
第一通孔25可以使用机械钻孔或激光钻孔形成，但是并不限于此。这里，激光钻孔可以是CO2激光钻孔或钇铝石榴石(YAG)激光钻孔，但是并不限于此。
参考图4，光刻胶60可以被形成在第一绝缘衬底21上，该第一绝缘衬底21具有形成在其上的金属层，然后经过电镀处理以便形成第一贯通电极31和第一贯通衬垫35。
作为光刻胶60，可以使用普通的光敏抗蚀剂膜、干膜抗蚀剂等，但是并不限于此。
第一贯通电极31和第一贯通衬垫35可以使用具有良好的导电性的金属而形成，例如，银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)、铂(Pt)，或者它们的合金等等。
第一贯通电极31的直径可以是40μm至80μm。
参考图5，光刻胶60可以被剥离，并且可以执行刻蚀处理来移除形成于第一绝缘衬底21的两个表面上的金属层。
参考图6，第二绝缘衬底22可以分别堆叠在第一绝缘衬底21的上、下表面上。
第二绝缘衬底22可以具有比第一绝缘衬底21更薄的厚度。
当为了形成贯通电极的通孔被形成时，绝缘衬底的厚度越厚，通孔的直径越大。当通孔的直径被增加时，贯通电极的直径可能增加，并且覆盖贯通电极的贯通衬垫的大小也可能增加。为了减小通孔的直径以减小贯通衬垫的大小，需要形成绝缘衬底，以便具有减少的厚度。但是，由于绝缘衬底需要支持内部线圈部件，所以为了减小贯通电极和贯通衬垫的大小而减小绝缘衬底的厚度有一个限制。
因此，在本公开的实施方式中，第一贯通电极31和第一贯通衬垫35被形成于第一绝缘衬底21中，具有比第一绝缘衬底21更薄的厚度的第二绝缘衬底22被堆叠在第一绝缘衬底21的上、下表面上，并且穿透具有相对薄的厚度的第二绝缘衬底22的第二贯通电极32被形成，藉此，第二贯通电极32和第二贯通衬垫36的大小可以被减小。
第二绝缘衬底22可以是例如聚丙二醇(PPG)衬底、铁素体衬底、基于金属的软磁衬底等，并且可以具有10μm至30μm的厚度。
参考图7，第二通孔26可以被形成在第二绝缘衬底22中。
第二通孔26可以使用机械钻孔或激光钻孔形成，但是并不限于此。这里，激光钻孔可以是CO2激光钻孔或YAG激光钻孔，但是并不限于此。
这里，由于第二绝缘衬底22具有比第一绝缘衬底21更薄的厚度，第二通孔26的直径可以比第一通孔25的直径更小。
参考图8，光刻胶60可以被形成在第二绝缘衬底22上，然后经过电镀处理以便形成第二贯通电极32和第二贯通衬垫36。
在具有相对薄的厚度的第二绝缘衬底22中形成的第二贯通电极32的直径可以比第一贯通电极31的直径更小，并且第二贯通衬垫36可以具有比第一贯通衬垫35更小的面积。
由于形成在绝缘衬底20的表面上的第二贯通衬垫36的大小被减小，填充磁性材料的中心核心部件的面积被增加，并且高水平的电感Ls可以被实现。
第二贯通电极32和第二贯通衬垫36可以使用具有良好的导电性的金属形成，例如，银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)、铂(Pt)，或者它们的合金等等。
第二贯通电极32的直径可以是10μm至40μm，并且第二贯通衬垫36长边的长度可以是40μm至140μm。
同时，第二贯通电极32可以被形成在偏离第一贯通电极31的位置，以便与第一贯通电极31以预定的距离间隔开。
第一贯通电极31的中心点和第二贯通电极32的中心点之间在磁体50的长度方向上的距离可以是50μm至80μm。第一和第二贯通电极31和32被形成以便第一和第二贯通电极31和32的中心点之间在磁体50的长度方向上的距离是50μm至80μm，藉此，在执行贯通电极的填充电镀的时候，可以防止浅凹缺陷和开口缺陷。
接着，光刻胶6被剥离后，通过第一和第二贯通电极31和32彼此电连接的内部线圈部件40可以被形成在绝缘衬底20的两个表面上。
形成内部线圈部件40的方法可以是例如电镀的方法，但是并不限于此。内部线圈部件40可以使用具有良好的导电性的金属而形成，例如，银(Ag)、钯(Pd)、铝(Al)、镍(Ni)、钛(Ti)、金(Au)、铜(Cu)、铂(Pt)，或者它们的合金等等。
内部线圈部件40被形成后，覆盖内部线圈部件40的绝缘层可以被形成。绝缘层可以通过通常已知的方法来形成，诸如丝网印刷的方法、光刻胶(PR)的曝光和显影方法、喷雾应用方法等，但是并不限于此。
接着，磁层可以被堆叠在绝缘衬底20的具有形成在其中的内部线圈部件40的上、下部分上，以形成磁体50。
磁层可以被堆叠在绝缘衬底20的两个表面上，并且可以通过使用层压法或者均压(isostaticpressing)法来形成磁体50。这里，中心核心部件可以通过用磁性材料填充形成在绝缘衬底20的中心部分中的中心孔而形成。
接着，外部电极80可以被形成以连接到暴露于磁体50的至少一端表面的内部线圈部件40。
外部电极80可以使用包含金属的胶(paste)形成，该金属具有良好的导电性，该胶例如导电胶，该导电胶包含镍(Ni)、铜(Cu)、锡(Sn)或银(Ag)，或者它们的合金等等。依据其形状，外部电极80可以通过浸渍法等以及印刷法来形成。
根据上文描述的本公开的前述示例性实施方式，与芯片电子组件相同特征的描述将被省略。
根据本公开的示例性实施方式，形成于绝缘衬底的上、下表面上的内部线圈之间的连通性可以得到改善，并且可以减小最外层贯通电极的大小以减小贯通衬垫的大小。因此，可以防止由于贯通衬垫的面积引起的电感衰减，以可以实现高水平的电容和超小型的产品。
虽然以上已经示出和描述了示例性实施方式，对本领域技术人员显而易见的是，在不背离所附权利要求定义的本公开的思想和范围的情况下可以进行修改和变化。
Claims (21)
1.一种芯片电子组件，包括磁体，该磁体包括绝缘衬底、形成于所述绝缘衬底的两个表面上并且通过穿透所述绝缘衬底的贯通电极彼此电连接的内部线圈部件、以及形成于所述磁体的端表面上并且连接至所述内部线圈部件的外部电极，所述芯片电子组件包括：
第一绝缘衬底；
第一贯通电极，穿透所述第一绝缘衬底；
第一贯通衬垫，布置在所述第一绝缘衬底的上、下表面上以覆盖所述第一贯通电极；
第二绝缘衬底，分别堆叠在所述第一绝缘衬底的上、下表面上；
第二贯通电极，布置在所述第一贯通衬垫上，并且穿透所述第二绝缘衬底；以及
第二贯通衬垫，布置在所述第二绝缘衬底的表面上以覆盖所述第二贯通电极，
其中，所述第二贯通衬垫具有比所述第一贯通衬垫更小的面积。
2.根据权利要求1所述的芯片电子组件，其中，所述第二贯通电极具有比所述第一贯通电极更小的直径。
3.根据权利要求1所述的芯片电子组件，其中，所述第二绝缘衬底具有比所述第一绝缘衬底更薄的厚度。
4.根据权利要求1所述的芯片电子组件，其中，所述第一贯通电极的直径在40μm至80μm范围内。
5.根据权利要求1所述的芯片电子组件，其中，所述第二贯通电极的直径在10μm至40μm范围内。
6.根据权利要求1所述的芯片电子组件，其中，所述第一绝缘衬底的厚度在50μm至70μm范围内。
7.根据权利要求1所述的芯片电子组件，其中，所述第二绝缘衬底的厚度在10μm至30μm范围内。
8.根据权利要求1所述的芯片电子组件，其中，所述第二贯通衬垫的长边的长度在40μm至140μm范围内。
9.根据权利要求1所述的芯片电子组件，其中，所述第一贯通电极的中心点和所述第二贯通电极的中心点之间在所述磁体的长度方向上的距离在50μm至80μm范围内。
10.一种芯片电子组件，包括：
磁体，包括绝缘衬底；
内部线圈部件，形成在所述绝缘衬底的两个表面上，并且通过穿透所述绝缘衬底的贯通电极彼此电连接；以及
外部电极，形成于所述磁体的端表面上，并且连接至所述内部线圈部件，
其中所述贯通电极包括第一贯通电极和第二贯通电极，该第一贯通电极穿透所述绝缘衬底的核心部件，以及该第二贯通电极穿透所述绝缘衬底的上、下部分并且具有比所述第一贯通电极更小的直径。
11.根据权利要求10所述的芯片电子组件，还包括第一贯通衬垫和第二贯通衬垫，该第一贯通衬垫形成于所述绝缘衬底的核心部件的上、下表面上以覆盖所述第一贯通电极，该第二贯通衬垫形成于所述绝缘衬底的上、下部分的表面上以覆盖所述第二贯通电极，
其中所述第二贯通衬垫具有比所述第一贯通衬垫更小的面积。
12.一种通过以下过程制造芯片电子组件的方法：形成穿透绝缘衬底的贯通电极、在所述绝缘衬底的两个表面上形成通过所述贯通电极彼此电连接的内部线圈部件、以及在所述绝缘衬底的形成有所述内部线圈部件的上、下部分上堆叠磁层以形成磁体，所述方法包括：
在第一绝缘衬底中形成第一通孔，并且执行电镀来填充所述第一通孔，以便形成第一贯通电极和覆盖所述第一贯通电极的第一贯通衬垫；
在所述第一绝缘衬底的上、下表面上分别堆叠第二绝缘衬底；以及
在所述第二绝缘衬底中形成第二通孔，并且执行电镀来填充所述第二通孔，以便形成第二贯通电极和覆盖所述第二贯通电极的第二贯通衬垫，
其中，所述第二贯通衬垫具有比所述第一贯通衬垫更小的面积。
13.根据权利要求12所述的方法，其中，所述第二绝缘衬底具有比所述第一绝缘衬底更薄的厚度。
14.根据权利要求12所述的方法，其中，所述第二通孔具有比所述第一通孔更小的直径。
15.根据权利要求12所述的方法，其中，所述第二贯通电极具有比所述第一贯通电极更小的直径。
16.根据权利要求12所述的方法，其中，所述第一绝缘衬底的厚度在50μm至70μm范围内。
17.根据权利要求12所述的方法，其中，所述第二绝缘衬底的厚度在10μm至30μm范围内。
18.根据权利要求12所述的方法，其中，所述第一贯通电极的直径在40μm至80μm范围内。
19.根据权利要求12所述的方法，其中，所述第二贯通电极的直径在10μm至40μm范围内。
20.根据权利要求12所述的方法，其中，所述第二通孔衬垫的长边的长度在40μm至140μm范围内。
21.根据权利要求12所述的方法，其中，所述第一贯通电极的中心点和所述第二贯通电极的中心点之间在所述磁体的长度方向上的距离在50μm至80μm范围内。
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| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |