KR20150127125A - 희생 범프를 구비한 패키지 무결성 모니터 - Google Patents

희생 범프를 구비한 패키지 무결성 모니터 Download PDF

Info

Publication number
KR20150127125A
KR20150127125A KR1020157026207A KR20157026207A KR20150127125A KR 20150127125 A KR20150127125 A KR 20150127125A KR 1020157026207 A KR1020157026207 A KR 1020157026207A KR 20157026207 A KR20157026207 A KR 20157026207A KR 20150127125 A KR20150127125 A KR 20150127125A
Authority
KR
South Korea
Prior art keywords
package
scan chain
integrity monitor
package integrity
monitor
Prior art date
Application number
KR1020157026207A
Other languages
English (en)
Other versions
KR102170167B1 (ko
Inventor
도나차 로우니
라 토레 마리테스 드
Original Assignee
자일링크스 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 자일링크스 인코포레이티드 filed Critical 자일링크스 인코포레이티드
Publication of KR20150127125A publication Critical patent/KR20150127125A/ko
Application granted granted Critical
Publication of KR102170167B1 publication Critical patent/KR102170167B1/ko

Links

Images

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851Testing of integrated circuits [IC]
    • G01R31/2896Testing of IC packages; Test features related to IC packages
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544Scanning methods, algorithms and patterns
    • G01R31/31855Interconnection testing, e.g. crosstalk, shortcircuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • General Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Automation & Control Theory (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

패키지 무결성 모니터링 능력을 가진 장치는 복수의 범프(106, 108) - 범프 중의 적어도 일부는 더미 범프(106)임 - 를 통하여 인터포저(104)에 접속된 다이(102)를 구비한 패키지(100)와; 테스트 신호를 송신하는 송신기(204) 및 테스트 신호를 수신하는 수신기(206)를 구비한 패키지 무결성 모니터(202)와; 더미 범프(106)의 일부를 직렬로 접속하는 다이(102) 내 및 인터포저(104) 내의 복수의 교호하는 상호접속부(210, 212)를 포함한 제1 스캔 체인(208)을 포함하고, 상기 제1 스캔 체인(208)은 상기 패키지 무결성 모니터(202)의 송신기(204)에 결합된 제1 단부와 상기 패키지 무결성 모니터(202)의 수신기(206)에 결합된 제2 단부를 갖는다.

Description

희생 범프를 구비한 패키지 무결성 모니터{PACKAGE INTEGRITY MONITOR WITH SACRIFICIAL BUMPS}
본 발명은 집적회로(IC) 패키지의 패키지 무결성을 모니터링하는 시스템에 관한 것이다.
많은 집적회로 시스템에 있어서, 다이는 다이의 마이크로범프를 인터포저의 대응하는 패드와 접착함으로써 인터포저에 접속된다. 그러나, 다이의 마이크로범프와 인터포저의 패드 사이의 접착 실패(bonding failure)로 인하여 조립 중에 수율 손실이 발생할 수 있다. 접착 실패가 다이의 임의의 마이크로범프에서 잠재적으로 발생할 수 있지만, 다이의 외부 가장자리에서의 증가된 기계적 응력 때문에, 접착 실패는 다이의 가장자리에 있는 마이크로범프에서 발생할 가능성이 더 높다. 이 문제 때문에 다이의 가장자리 주변에 희생 더미 범프를 포함하는 완충 구역을 사용하고 있다.
다이 상의 더미 범프는 전형적으로 완충 구역을 제공하고 최소 밀도 필요조건을 만족시키는 것 외에 다른 기능을 수행하지 않는다. 그러나, 본 출원의 출원인은 소자의 패키지 무결성 모니터링을 돕기 위해 더미 범프를 사용하는 것이 바람직하다고 결정하였다. 이것은 다이가 실패(failure)를 겪을 가능성이 있을 때 또는 다이가 부정확하게 조립됨으로써 실패한 때를 결정하기 위한 조기 경보 시스템을 제공할 것이다.
패키지 무결성 모니터링 능력을 가진 장치는 복수의 범프 - 범프 중의 적어도 일부는 더미 범프임 - 를 통하여 인터포저에 접속된 다이를 구비한 패키지와; 테스트 신호를 송신하는 송신기 및 테스트 신호를 수신하는 수신기를 구비한 패키지 무결성 모니터와; 더미 범프의 일부를 직렬로 접속하는 다이 내 및 인터포저 내의 복수의 교호하는(alternating) 상호접속부를 포함한 제1 스캔 체인을 포함하고, 상기 제1 스캔 체인은 상기 패키지 무결성 모니터의 송신기에 결합된 제1 단부 및 상기 패키지 무결성 모니터의 수신기에 결합된 제2 단부를 갖는다.
선택사항으로, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인에 불연속이 있는 경우에 실패 신호를 제공하도록 구성될 수 있다.
선택사항으로, 상기 장치는 제2 스캔 체인을 더 포함할 수 있고, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인과 상기 제2 스캔 체인 중 어느 것에서 에러가 발생하였는지 결정하도록 구성된다.
선택사항으로, 상기 패키지 무결성 모니터는 패키지 동작 중에 추가의 신호를 송신하도록 구성될 수 있다.
선택사항으로, 상기 패키지 무결성 모니터는 상기 테스트 신호가 상기 제1 스캔 체인을 통해 이동하는 시간을 측정하도록 구성된 시간-디지털 컨버터를 더 포함할 수 있다.
선택사항으로, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인을 통과하는 측정된 시간이 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성될 수 있다.
선택사항으로, 상기 제1 스캔 체인은 발진기 네트워크에 부하를 포함할 수 있다.
선택사항으로, 상기 패키지 무결성 모니터는 상기 발진기 네트워크의 발진 주파수를 측정하고, 상기 발진 주파수가 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성될 수 있다.
선택사항으로, 상기 장치는 제2 스캔 체인을 더 포함할 수 있고, 상기 더미 범프 중 적어도 하나는 상기 제1 스캔 체인의 일부일 뿐만 아니라 상기 제2 스캔 체인의 일부이다.
선택사항으로, 상기 제1 스캔 체인은 제1 링을 형성할 수 있고, 상기 장치는 상기 제1 링을 둘러싸는 제2 링을 형성하는 제2 스캔 체인을 더 포함할 수 있다.
패키지 무결성 모니터링 능력을 가진 장치는 복수의 범프- 범프 중의 적어도 일부는 더미 범프임 -를 통하여 인터포저에 접속된 기판과; 테스트 신호를 송신하는 송신기 및 테스트 신호를 수신하는 수신기를 구비한 패키지 무결성 모니터와; 더미 범프의 일부를 직렬로 접속하는 인터포저 내 및 기판 내의 복수의 교호하는 상호접속부를 포함한 제1 스캔 체인을 포함하고, 상기 제1 스캔 체인은 상기 패키지 무결성 모니터의 송신기에 결합된 제1 단부 및 상기 패키지 무결성 모니터의 수신기에 결합된 제2 단부를 갖는다.
선택사항으로, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인에 불연속이 있는 경우에 실패 신호를 제공하도록 구성될 수 있다.
선택사항으로, 상기 패키지 무결성 모니터는 상기 테스트 신호가 상기 제1 스캔 체인을 통해 이동하는 시간을 측정하도록 구성된 시간-디지털 컨버터를 더 포함할 수 있고, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인을 통과하는 측정된 시간이 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성될 수 있다.
선택사항으로, 상기 제1 스캔 체인은 발진기 네트워크에 부하를 포함할 수 있고, 상기 패키지 무결성 모니터는 상기 발진기 네트워크의 발진 주파수를 측정하여 상기 발진 주파수가 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성될 수 있다.
복수의 범프- 범프 중의 적어도 일부는 더미 범프임 -를 통하여 인터포저에 접속된 다이를 포함한 패키지의 무결성을 모니터링하는 방법은 패키지에 위치한 패키지 무결성 모니터에 의해 테스트 신호를 발생하는 단계와; 상기 더미 범프의 일부를 직렬로 접속하는 다이 내 및 인터포저 내의 복수의 교호하는 상호접속부를 포함한 제1 스캔 체인을 통하여 상기 테스트 신호를 송신하는 단계를 포함한다.
선택사항으로, 상기 방법은 상기 패키지 무결성 모니터에 의해 상기 테스트 신호를 수신하는 단계를 더 포함할 수 있다.
선택사항으로, 상기 방법은 상기 패키지 무결성 모니터가 상기 제1 스캔 체인으로부터 상기 테스트 신호를 수신하지 못한 경우에 실패 신호를 제공하는 단계를 더 포함할 수 있다.
선택사항으로, 상기 테스트 신호는 상기 패키지의 동작 중에 송신될 수 있다.
선택사항으로, 상기 방법은 상기 테스트 신호가 상기 제1 스캔 체인을 통해 이동하는 시간을 측정하기 위해 시간-디지털 컨버터를 이용하는 단계와; 측정된 시간이 허용가능 범위를 벗어나는 경우 실패 신호를 제공하는 단계를 더 포함할 수 있다.
선택사항으로, 상기 제1 스캔 체인은 발진기 네트워크에 부하를 포함할 수 있고, 상기 방법은 상기 발진기 네트워크의 발진 주파수가 허용가능 범위를 벗어나는 경우 실패 신호를 제공하는 단계를 더 포함할 수 있다.
기타 및 추가의 양태 및 특징들은 하기의 상세한 설명을 읽음으로써 명백하게 될 것이다.
도면들은 실시형태의 설계 및 활용을 나타내고, 유사한 요소들은 공통되는 참조 번호로 표시된다. 이 도면들은 반드시 정확한 축척으로 작도된 것이 아니다. 전술한 및 기타의 장점 및 목적이 어떻게 달성되는지를 더 잘 이해할 수 있게 하기 위해, 첨부 도면에 예시된 실시형태의 더 특수한 설명이 제공될 것이다. 이 도면들은 오로지 예시적인 실시형태만을 보인 것이고, 따라서 특허 청구범위를 제한하는 것으로 생각해서는 안된다.
도 1a 및 1b는 예시적인 IC 패키지 및 기판의 상면도 및 단면도이다.
도 2a은 패키지 무결성 모니터를 구비한 IC 패키지의 단면도이다.
도 2b는 패키지 무결성 모니터를 구비한 IC 패키지의 상면도이다.
도 2c은 패키지 무결성 모니터 및 추가의 스캔 체인을 구비한 IC 패키지의 상면도이다.
도 3은 IC 패키지의 패키지 무결성을 모니터링하기 위해 더미 범프를 이용하는 방법의 흐름도이다.
이하에서 도면을 참조하면서 각종 특징들을 설명한다. 도면들은 정확한 축척으로 작도된 것이 아니고 유사한 구조 또는 기능을 갖는 요소들은 도면 전체에 걸쳐 동일한 참조 번호로 표시된다는 점에 주목해야 한다. 도면들은 특징들의 설명을 용이하게 하기 위해 의도된다는 점에 또한 주목해야 한다. 도면들은 청구되는 발명의 총망라적인 설명으로서 또는 청구되는 발명의 범위를 제한하는 것으로서 의도되지 않는다. 또한, 예시된 실시형태는 도시된 모든 양태 또는 장점들을 가질 필요가 없다. 특정 실시형태와 함께 설명하는 양태 또는 장점은 반드시 그 실시형태로 제한되지 않고 비록 그렇게 도시되지 않고 명백하게 설명되어 있지 않았다 하더라도 임의의 다른 실시형태에서 실시될 수 있다. 또한, 이 명세서 전반에 걸쳐 "일부 실시형태" 또는 "다른 실시형태"라고 하는 것은 실시형태와 관련하여 설명하는 특징, 구조, 물질 또는 특성이 적어도 일 실시형태에서 포함된다는 것을 의미한다. 따라서, 이 명세서의 각종 장소에서 "일부 실시형태에 있어서" 또는 "다른 실시형태에 있어서"라는 구의 출현은 반드시 동일 실시형태 또는 실시형태들을 지칭하는 것이 아니다.
도 1a 및 1b는 IC 패키지(100)의 상면도 및 단면도를 보인 것이다. IC 패키지는 다이(102)와 인터포저(104)를 포함한다. 다이(102)는 다이(102)상의 복수의 마이크로범프(106, 108)를 인터포저(104)상의 대응하는 패드에 접속함으로써 인터포저(104) 위에 장착된다. 일부 경우에, 인터포저(104)는 복수의 범프(예를 들면, C4 볼)(110)(도 1b에 도시됨)를 통하여 기판(도시 생략됨)에 장착될 수 있다.
IC 패키지의 조립 중에, 다이(102)의 마이크로범프와 인터포저(104)의 패드 사이의 접착 실패로 인하여 수율 손실이 발생할 수 있다. 접착 실패가 다이(102)의 임의의 마이크로범프에서 잠재적으로 발생할 수 있지만, 다이(102)의 가장자리 위치에서의 증가된 기계적 응력 때문에, 접착 실패는 다이(102)의 가장자리에 있는 마이크로범프에서 발생할 가능성이 훨씬 더 높다. 이 때문에 다이(102)의 외측 영역(예를 들면, 다이(102)의 외측 가장자리 다음)에 희생 더미 범프로 이루어진 수 개의 링을 포함하는 완충 구역이 제공되고, 한편 다이(102)의 내측 영역에 (예를 들면, 다이(102)의 가장자리로부터 멀어지게) 위치한 능동 마이크로범프가 다이(102)상의 능동 회로 요소들에 대한 기능적 지원을 제공한다. 예를 들면, 도 1a은 다이(102)의 외부 영역에 3개의 더미 범프(106) 링을 구비하고(여기에서, 상기 외부 영역은 다이(102)의 외측 영역 다음에 있는 영역이다), 한편 능동 마이크로범프(108)가 다이(102)의 내부 영역(여기에서 상기 내부 영역은 다이(102)의 외부 영역으로부터 멀어지는 영역이다)에 위치하고 있는 IC 패키지(100)를 보인 것이다.
IC 패키지(100)에 있어서, 상기 희생 더미 범프(106)는 능동 회로 요소를 포함하지 않고, 완충 구역을 제공하고 최소 밀도 필요조건을 만족시키는 것 외에 패키지에서 다른 용도로 소용되지 않는다. 그러나, 이러한 비사용 더미 범프는 패키지 무결성 모니터링을 돕고 IC 패키지에서의 잠재적 실패를 검출하기 위해 활용될 수 있는 것으로 예상된다.
IC 패키지의 조립시에는 공지된 양품 다이(known good die, KGD) 전략을 사용할 수 있다. 특히, 개별 다이를 먼저 테스트하고, 그 테스트를 통과한 상기 공지된 양품 다이가 인터포저 위에 조립되어 IC 패키지를 형성한다. 조립이 완료된 후, 각 패키지가 그 다음에 전체로서 테스트된다.
그러나, 공지된 양품 다이의 결정과 상기 패키지 테스트 사이에는 전형적으로 중간 테스트가 없다. 예를 들면, 다이를 인터포저 위에 조립하는 단계에서는 다이와 인터포저의 접속성을 체크하기 위한 테스트가 일반적으로 없다. 또한, IC 패키지의 실제 동작 중에 다이와 인터포저 간의 접속성을 평가하기 위한 추가의 테스트가 일반적으로 없다. IC 패키지에서 기존의 희생 더미 범프를 사용하면 다이 대 인터포저 접속성을 테스트하기 위한 중간 테스트가 가능하고, IC 패키지의 동작 과정에서 다이 대 인터포저 접속성의 모니터링이 가능할 것이다.
도 2a은 패키지 무결성 모니터를 구비한 IC 패키지(100)의 단면도이다. IC 패키지(100)는 패키지 무결성 모니터(202)를 내포한 다이(102)와 하나 이상의 스캔 체인(208)을 포함한다. IC 패키지(100)는 마이크로범프(예를 들면, 도 1a에 도시된 마이크로범프(108)와 같은 능동 범프 및 더미 범프(106))를 통하여 다이(102)에 결합된 인터포저(104)를 또한 포함한다. 패키지 무결성 모니터(202)는 송신기(204)와 수신기(206)를 포함한다. 일부 경우에, 패키지 무결성 모니터(202)는 칩으로서 또는 칩의 컴포넌트로서 구현될 수 있다. 도시된 도면에 있어서, 송신기(204)와 수신기(206)는 동일 컴포넌트의 부품으로서 도시되어 있다(예를 들면, 이들은 동일한 하드웨어 모듈의 부품일 수 있다). 대안적으로, 패키지 무결성 모니터(202)의 송신기(204)와 패키지 무결성 모니터(202)의 수신기(206)는 별도의 것이고 서로로부터 이격될 수 있으며, IC 패키지(100)의 다른 영역에 위치할 수 있다. 각각의 스캔 체인(208)은 스캔 체인(208)의 일단부에서 상기 송신기(204)에 접속되고, 스캔 체인(208)의 타단부에서 상기 수신기(206)에 접속된다. 패키지 무결성 모니터(202)는 스캔 체인(208)을 통해 이동하는 테스트 신호를 상기 송신기(204)로부터 송신하고 상기 스캔 체인(208)의 타단부로부터 상기 수신기(206)에서 테스트 신호를 수신하도록 구성된다.
각각의 스캔 체인(208)은 다이(102) 내의 교호하는 상호접속부(210) 및 인터포저(104) 내의 상호접속부(212)에 의해 복수의 더미 범프를 직렬로 접속한다. 이것에 의해 상기 스캔 체인(208)을 따라 각 더미 범프를 통하여 이어지는 신호 경로가 생성된다.
스캔 체인(208)에 단절이 있으면, 송신기(204)에 의해 상기 스캔 체인(208)에 송신되는 테스트 신호는 더 이상 수신기(206)에 도달할 수 없을 것이다. 스캔 체인(208)의 단절이 다이(102)의 상호접속부(210) 또는 인터포저(104)의 상호접속부(212)의 실패에 의해 야기될 수도 있지만, 대부분의 경우에 상기 스캔 체인(208)의 단절은 상기 스캔 체인(208) 내의 더미 범프(106) 중 하나에서의 접착 실패에 기인한다. 이러한 접착 실패는 조립 중에 발생할 수 있다. 따라서, 일부 경우에, 패키지 무결성 모니터(202)에 의한 테스트 신호의 송신은 IC 패키지(100)의 제조 공정 중에 수행될 수 있다. 접착 실패는 전압, 온도 및 다른 인수에 의해 야기되는 응력에 기인하여 상기 IC 패키지(100)의 동작 중에 또한 발생할 수 있다. 따라서, 다른 경우에, 패키지 무결성 모니터(202)에 의한 테스트 신호의 송신은 IC 패키지(100)의 동작 수명 중에 수행될 수 있다. 일 구현예에 있어서, 패키지 무결성 모니터(202)는 주기적으로, 예를 들면, 규칙적인 간격으로, 또는 검출된 이벤트(예를 들면, IC 패키지(100)를 포함한 소자의 전원 켜기)에 응답하여 테스트 신호를 발생하여 송신하도록 구성될 수 있다. 또 다른 경우에, 패키지 무결성 모니터(202)에 의한 테스트 신호의 송신은 IC 패키지(100)의 제조 공정 중에 뿐만 아니라 IC 패키지(100)의 동작 수명 중에 수행될 수 있다. 상기 테스트 신호가 송신되는 때와 상관없이, 접착 실패가 발생한 때, 패키지 무결성 모니터(202)는 대응하는 스캔 체인(208)에서의 불연속성을 검출하고 에러를 돌려보낸다.
더미 범프(106)가 IC 패키지(100)의 임의의 능동 소자 회로(패키지 무결성 모니터(202)는 예외임)의 일부가 아니기 때문에, 더미 범프(106)의 접착 실패는 소자에서 실제 실패(actual failure)가 있다는 것을 반드시 의미하지 않는다. 그러나, IC 패키지(100)의 동작 중에 더미 범프들(106) 중의 하나의 더미 범프의 실패는 중요한 능동 범프를 비롯해서 다이(102)의 다른 마이크로범프에 대한 증가된 응력 또는 실패가 임박했음을 표시할 수 있다. 따라서, 능동 범프에서 잠재적인 미래의 실패를 검출하기 위해 더미 범프(106)의 접속성을 모니터링할 수 있게 하는 것이 바람직하다. 다이(102)상에 위치된 패키지 무결성 모니터(202)는 IC 패키지(100)가 동작 중에 있는 동안 테스트 신호가 발생되고, IC 패키지(100)의 능동 회로가 동작 중에 있는 동안 스캔 체인(208)을 통해 더미 범프(106)의 접속성을 모니터링할 수 있게 한다.
테스트 신호가 스캔 체인(208)을 구동시키기 위해 사용할 수 있는 각종의 송신 회로 및 수신 회로의 조합이 있다. 일부 경우에, 상호접속 구조의 RC 네트워크를 구동하기 위한 충분한 구동 강도를 가진 송신 버퍼, 및 패키지 무결성 모니터(202)의 디지털 로직에 인터페이스하는 수신 버퍼를 사용할 수 있다. 테스트 중에, 논리 하이가 송신될 것이고, 이것은 만일 수신 버퍼에 기록되면 "통과"를 야기할 것이다. 수신 버퍼의 입력은 실패의 경우에 버퍼 상태를 명확히 규정하기 위해 약한 풀다운(pull-down) 저항기를 가질 수 있다.
도 2b는 3개의 더미 범프(106) 링을 구비한 IC 패키지(100)의 상면도이다. 3개의 더미 범프(106) 링은 다이(102)의 외부 영역(예를 들면, 다이(102)의 가장자리 다음)에 위치된다. IC 패키지(100)는 능동 범프(도 1a에 도시된 범프(108)와 같은 것)를 또한 포함하지만, 도면에서는 명확성을 위해 도시 생략되었다. 도 2b에 도시된 바와 같이, 각각의 더미 범프(106) 링에 대하여 하나씩 3개의 스캔 체인(208-1, 208-2, 208-3)이 있다. 각각의 스캔 체인(208-1, 208-2, 208-3)은 패키지 무결성 모니터(202)에 위치된 송신기(도시 생략됨)에 일단부가 접속되고 패키지 무결성 모니터(202)에 위치된 수신기(도시 생략됨)에 타단부가 접속된다. 일부 경우에, 패키지 무결성 모니터(202)는 각각의 스캔 체인(208)에 대하여 별도의 테스트 신호를 발생하도록 구성된다. 다른 경우에, 패키지 무결성 모니터(202)는 모든 스캔 체인을 통하여 송신되는 동일한 테스트 신호를 발생하도록 구성될 수 있다. 각각의 스캔 체인(208)은 다이(102)에서 복수의 교호하는 상호접속부(210)("다이 상호접속부") 및 인터포저(104)에서의 상호접속부(212)("인터포저 상호접속부")를 포함하고, 각각의 스캔 체인(208)을 따르는 모든 더미 범프(106)는 직렬로 접속된다. 상기 스캔 체인(208)의 임의의 하나의 더미 범프(106)에서의 불연속은 전체 스캔 체인(208)에서의 불연속을 야기할 것이다.
패키지 무결성 모니터(202)의 수신기는 각각의 개별 스캔 체인(208-1, 208-2, 208-3)으로부터 신호를 수신하기 위한 다중화 설비를 포함할 수 있다. 만일 하나의 스캔 체인(208)에서 불연속이 있으면, 패키지 무결성 모니터(202)의 수신기는 어떤 스캔 체인(208)에 불연속이 있는지 결정할 수 있다. 각 스캔 체인(208)은 하나의 링 내의 모든 더미 범프(106)를 커버하기 때문에, 패키지 무결성 모니터(202)는 어느 링에서 실패가 발생하였는지 결정할 수 있다. 일부 경우에, 패키지 무결성 모니터(202)의 수신기는 결과 진단을 위한 레지스터를 포함할 수 있고, 레지스터의 비트들은 어떤 스캔 체인(208)이 통과(pass)이고 어떤 스캔 체인(208)이 실패인지에 따라서 세트된다. 다른 경우에, 패키지 무결성 모니터(202)는 프로브 패드를 포함할 수 있고, 또는 IC 패키지(100)가 패키지 무결성 모니터(202)에 결합된 프로브 패드를 포함할 수 있다. 그 다음에, 자동 테스트 장비(ATE)를 이용하여 프로브 패드에서의 전압 레벨을 측정할 수 있고, 상기 전압 레벨은 특정의 스캔 체인이 통과인지 실패인지를 표시한다.
도 2c은 추가의 스캔 체인(208-4, 208-5)을 구비한 IC 패키지(100)의 상면도이다. IC 패키지(100)도 또한 도 2b와 관련하여 설명한 스캔 체인(208-1 ~ 208-3)을 포함하지만, 이들은 명확성을 위해 도시 생략되었다. 도 2c에 도시된 바와 같이, 스캔 체인(208-4, 208-5)은 불규칙한 패턴을 갖는다. 일부 경우에, 모든 더미 범프(106)가 스캔 체인(208)에 포함될 필요는 없다. 그 대신에, 스캔 체인(208)은 더 큰 관심이 있는 다이(102)의 소정 영역을 커버하도록(예를 들면, 소정의 범위를 갖도록 및/또는 소정의 위치에 있도록) 구성될 수 있다. 예를 들면, 다이상의 소정 영역은, 다이(102)의 코너와 같이, 그 영역에서의 더 큰 기계적 응력 때문에 기계적 접착 실패의 위험성이 더 높은 영역이라고 생각할 수 있다. 다른 영역들은 소자의 중요한 능동 회로 요소에 대한 근접성 때문에 높은 관심이 있는 것으로 생각할 수 있다. 스캔 체인(208-4, 208-5)은 이러한 관심 영역에 있는 더미 범프(106)를 직렬로 연결하도록 구성될 수 있다.
일부 경우에, 상기 스캔 체인(208-4, 208-5)은, 선택사항으로, 스캔 체인(208-1, 208-2, 208-3)과 중첩하도록 구성될 수 있다. 그 경우에는 더미 범프(106)의 일부가 2개 이상의 스캔 체인(예를 들면, 2개의 스캔 체인)의 일부가 될 수 있다.
패키지 무결성 모니터(202)는 상이한 스캔 체인(208)으로부터의 결과를 진단하기 위한 로직을 포함할 수 있다. 이것에 의해 실패의 위치가 더 적은 수의 더미 범프(106)로 또는 단일 더미 범프(106)로까지 좁아질 수 있다. 예를 들면, 도 2c에 도시된 IC 패키지(100)에 있어서, 만일 패키지 무결성 모니터(202)가 스캔 체인(208-3)에서의 실패 및 스캔 체인(208-5)에서의 실패를 검출하면, 실패의 원인이 2개의 더미 범프(106)(즉, 2개의 스캔 체인(208-3, 208-5)에 공통인 2개의 더미 범프(106))의 영역으로 좁아질 수 있다. 일부 경우에, 선택사항으로 그래프 이론을 이용하여 테스트 커버리지를 최대화하기 위해 가장 효과적인 스캔 체인 집합을 결정할 수 있다.
일부 경우에, 패키지 무결성 모니터(202)는, 선택사항으로, 테스트 신호를 송신하고, 수신 신호의 상이한 양태를 측정함으로써 잠재적 에러를 검출하도록 구성될 수 있다. 예를 들면, 일부 경우에, 패키지 무결성 모니터(202)는 시간-디지털 컨버터(time-to-digital converter, TDC)를 포함할 수 있다. TDC는 테스트 신호가 스캔 체인(208)에 입력될 때 시작하고 테스트 신호가 스캔 체인(208)의 타측에 있는 수신기에서 수신된 때 정지하도록 구성될 수 있다. 이것에 의해 패키지 무결성 모니터(202)는 테스트 신호가 특정 스캔 체인(208)을 통하여 전파하는 시간량을 측정할 수 있다.
테스트 신호가 스캔 체인(208)을 통하여 전파하는 데 걸리는 시간은 다양한 인수에 의존할 수 있다. 온도 및 전압의 변화뿐만 아니라 마이크로범프에서의 기계적 응력은 TDC에 의해 측정된 결과에 영향을 줄 수 있다. 마이크로범프 접속의 열화는, 스캔 체인(208)에서의 불연속성을 야기하는 전체 실패(total failure) 전에, 신호가 스캔 체인(208)을 통하여 이동하는 시간이 허용가능 범위를 초과하게 할 수 있다. 주어진 IC 패키지에 있어서, 특정 스캔 체인(208)에 대한 TDC 측정이 변화하는 허용가능 범위를 계산하는 것이 가능하다. 허용가능 범위 밖의 측정치는 스캔 체인(208)의 임박한 실패를 표시할 수 있다. IC 패키지가 복수의 스캔 체인(208)을 갖고 있는 일부 경우에는 각각의 스캔 체인(208)에 대응하는 복수의 허용가능 범위가 있을 수 있다.
일부 경우에, 각각의 스캔 체인(208)은 선택사항으로 발진 네트워크 내의 RC 부하로서 작용하도록 구성될 수 있다. 발진기는 스캔 체인 노드 주변의 분산형 링 발진기일 수 있다. 일부 경우에는 위상 고정 루프(PLL)를 이용하여 발진기 신호를 생성할 수 있다. PLL은 패키지 무결성 모니터(202)에서 실증되는 커스텀 PLL일 수 있다. 다른 경우에는 발진기 신호가 다이(102)의 기존 PLL을 이용하여 다이(102)의 글로벌 클럭 리소스로 다중화될 수 있다. 발진 주파수는 온도, 전압 및 기계적 응력과 같은 인수에 의해 영향을 받을 수 있다. 카운터 등에 의해 발진 주파수를 측정함으로써, 각각의 스캔 체인(208)의 상태를 결정할 수 있다. 만일 발진 주파수가 허용범위 밖에 있으면, 에러가 되돌아올 수 있다.
일부 경우에, 전술한 개념은 범프(110)(예를 들면, C4 볼)를 통해 서로 접속된 기판과 인터포저(104) 간의 접속을 모니터링하는 데까지 연장될 수 있다. 그 경우에, 패키지 무결성 모니터는 인터포저(104) 내에 위치될 수 있다. 그러나, 인터포저(104), 기판 및 C4 볼을 통하여 상호접속을 라우팅시키는 처리는 가끔 비용이 많이 들고, JTAG(Joint Test Action Group) 경계 스캔과 같은 표준 접속 체크가 일부 상황에서 더 실용성 있게 한다. 가혹한 열-기계 환경에서 고신뢰도를 요구하는 일부 시스템의 경우, 상당한 추가 비용이 예상된다.
일 구현예에 있어서, 인터포저(104)와 기판 간의 접속을 모니터링하기 위해, 패키지 무결성 모니터링 능력이 있는 장치를 제공할 수 있다. 이 장치는 복수의 범프(예를 들면, C4 볼)- 상기 범프 중의 적어도 일부는 더미 범프임 -를 통하여 인터포저에 접속된 기판과; 테스트 신호를 송신하는 송신기 및 테스트 신호를 수신하는 수신기를 구비한 패키지 무결성 모니터와; 더미 범프의 일부를 직렬로 접속하는 인터포저 및 기판 내의 복수의 교호하는 상호접속부를 구비한 제1 스캔 체인을 포함할 수 있다. 상기 제1 스캔 체인은 상기 패키지 무결성 모니터의 송신기에 결합된 제1 단부와 상기 패키지 무결성 모니터의 수신기에 결합된 제2 단부를 가질 수 있다. 선택사항으로, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인에 불연속이 있는 경우에 실패 신호를 제공하도록 구성될 수 있다. 일부 경우에, 상기 패키지 무결성 모니터는, 선택사항으로, 상기 테스트 신호가 상기 제1 스캔 체인을 통해 이동하는 시간을 측정하도록 구성된 시간-디지털 컨버터를 더 포함할 수 있다. 그 경우에 상기 패키지 무결성 모니터는 상기 제1 스캔 체인을 통과하는 측정된 시간이 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성될 수 있다. 다른 경우에, 상기 제1 스캔 체인은, 선택사항으로, 발진기 네트워크에 부하를 포함할 수 있다. 그 경우에, 상기 패키지 무결성 모니터는 상기 발진기 네트워크의 발진 주파수를 측정하여 상기 발진 주파수가 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성될 수 있다.
일부 경우에, 여기에서 설명하는 패키지 무결성 모니터(202)는 다이(102)와 인터포저(104) 간의 접속을 모니터링할 뿐만 아니라 인터포저(104)와 기판 간의 접속을 모니터링하도록 구성될 수 있다.
또한, 일부 경우에, 여기에서 설명하는 패키지 무결성 모니터(202)는 스캔 체인(208)이 상기 송신기(204)로부터 수신된 테스트 신호를 수신기(206)에 송신하는 것을 실패한 경우 실패 신호를 제공하는 출력을 포함할 수 있다. 실패 신호는 검출된 실패를 사용자에게 알리기 위해 시각적 표시자(예를 들면, LED, 디스플레이 등) 및/또는 청각적 표시자(예를 들면, 스피커)와 같은 표시자에 송신될 수 있다. 선택사항으로, 상기 실패 신호는 에러가 발생한 스캔 체인(208)의 아이덴티티를 표시하는 값을 포함할 수 있다. 일 구현예에 있어서, 상기 패키지 무결성 모니터(202)는 검출된 에러에 응답하여 실패 신호를 자동으로 출력하도록 구성될 수 있다. 다른 구현예에 있어서, 상기 실패 신호는 상기 패키지 무결성 모니터(202)에 저장될 수 있다. 그 경우에, 상기 실패 신호는 사용자가 상기 패키지 무결성 모니터(202)에 접근하는 것에 응답하여 사용자에게 제공될 수 있다.
상기 패키지 무결성 모니터(202)는 IC 패키지(100)의 다이(102) 또는 인터포저(104)에 있는 것으로서 설명하였다. 따라서, IC 패키지(100)와 패키지 무결성 모니터(202)는 장치(예를 들면, 소자)의 일부로서 생각할 수 있다. 다른 경우에, 패키지 무결성 모니터(202)는 IC 패키지(100)로부터 원격에 있을 수 있다. 예를 들면, 다른 실시형태에 있어서, 패키지 무결성 모니터(202)는 예를 들면 하나 이상의 와이어에 의해 또는 무선으로 상기 IC 패키지(100)에 통신 가능하게 결합될 수 있다. 그 경우에, 패키지(100) 및 패키지 무결성 모니터(202)는, 비록 별도의 소자이지만, 장치(예를 들면, 서로 통신 가능하게 결합된 패키지(100) 및 패키지 무결성 모니터(202)를 포함한 시스템)의 일부로서 생각할 수 있다. 예를 들면, 다이(102) 또는 인터포저(104)(또는 패키지(100)의 다른 컴포넌트)는 패키지 무결성 모니터(202)로부터 무선으로 송신된 신호를 수신하는 신호 수신기 및 패키지 무결성 모니터(202)에게 신호를 무선으로 송신하는 신호 송신기를 포함할 수 있다. 대안적으로, 다이(102) 또는 인터포저(104)(또는 IC 패키지(100)의 다른 컴포넌트)는 커넥터(예를 들면, 하나 이상의 도체)를 통해 상기 패키지 무결성 모니터(202)에 통신 가능하게 및 분리 가능하게 결합된 단말기를 포함할 수 있다. 그 경우에, 상기 패키지 무결성 모니터(202)는 상기 단말기를 통해 상기 IC 패키지(100)와 통신할 수 있다.
도 3은 패키지 무결성 테스트를 구현하기 위해 IC 패키지의 더미 범프를 이용하는 방법을 보인 도이다. 먼저, 아이템 301에서, 패키지 무결성 모니터가 다이에서 생성된다. 패키지 무결성 모니터는 도 2a 내지 2c과 관련하여 위에서 설명한 임의의 패키지 무결성 모니터(202)일 수 있다. 패키지 무결성 모니터는 송신기와 수신기를 포함할 수 있다. 전술한 바와 같이, 일부 경우에, 패키지 무결성 모니터는 선택사항으로 TDC를 포함할 수 있다. 다른 경우에, 패키지 무결성 모니터는 발진기를 포함할 수 있다.
도 3으로 되돌아가서, 아이템 302에서, 복수의 스캔 체인이 생성되고, 각각의 스캔 체인은 복수의 더미 범프를 직렬로 접속한다. 상기 스캔 체인은 도 2a 내지 2c과 관련하여 위에서 설명한 임의의 스캔 체인(208)일 수 있다. 전술한 바와 같이, 일부 경우에, 각각의 더미 범프(106) 링마다 하나의 스캔 체인(208)이 있을 수 있다. 다른 경우에, 문제가 있거나 민감하다고 생각되는 다이(102)의 영역을 커버하도록 구성된 스캔 체인(208)이 있을 수 있다. 일부 경우에, 스캔 체인(208)은 또한 최대 테스트 커버리지용으로 구성될 수 있다.
도 3으로 되돌아가서, 스캔 체인이 생성되었으면, 아이템 303에서, 패키지 무결성 모니터에서 발생된 테스트 신호가 패키지 무결성 모니터의 송신기로부터 상기 복수의 스캔 체인으로 각각 송신된다. 일부 경우에, 각각의 테스트 신호는 일정한 논리 하이일 수 있다. 다른 경우에, 테스트 신호는 펄스 또는 발진 신호일 수 있다. 또한, 테스트 신호의 발생 및 송신은 패키지 무결성 모니터를 포함한 IC 패키지의 제조 공정 중에, 및/또는 IC 패키지의 동작 중에 수행될 수 있다.
다음에, 아이템 304에서, 에러(또는 실패)가 발생하였는지에 대한 결정이 이루어진다. 이러한 결정은 패키지 무결성 모니터의 수신기가 테스트 신호를 수신한 것 및/또는 하나 이상의 테스트 신호를 수신하지 못한 것에 기초하여 달성될 수 있다. 일부 실시형태에 있어서, 에러는 하나 이상의 스캔 체인에서의 불연속성에 기인하여 테스트 신호가 패키지 무결성 모니터의 수신기에서 수신되지 않는 경우에 검출된 것으로 생각할 수 있다. 이것은 패키지 무결성 모니터의 수신기가 논리 로우(low)를 수신함으로써 검출될 수 있다. 신호가 스캔 체인을 통하여 이동하는 시간을 측정하기 위해 TDC를 이용하는 일부 경우에, 불연속성은 TDC를 타임아웃되게 할 것이다. 일부 경우에, 에러는 신호가 스캔 체인을 통하여 이동하는 시간이 미리 정해진 허용가능 시간을 초과하는 경우에 검출되는 것으로 생각할 수 있다. 다른 경우에, 에러는 발진하는 테스트 신호의 주파수가 허용가능 주파수 범위 밖에 있는 경우에 검출되는 것으로 생각할 수 있다.
에러가 검출되지 않으면, 방법은 아이템 303으로 복귀하고, 여기에서 추가의 테스트 신호가 발생되어 다른 패키지를 테스트하기 위해 패키지 무결성 모니터에 의해 송신된다. 테스트 신호의 발생 및 송신은 주기적으로, 예를 들면 소정의 미리 정해진 간격(예를 들면, 매시, 매일, 매월 등)으로, 또는 검출된 이벤트(예를 들면, IC 패키지를 포함한 소자의 전원 켜기)에 응답하여 수행될 수 있다.
에러가 검출되면, 방법은 아이템 305로 진행하고, 여기에서 패키지 무결성 모니터는 실패가 발생한 곳을 결정하기 위한 로직을 이용할 수 있다. 만일 중첩되는 스캔 체인이 없으면, 결정 결과는 단순히 에러가 발생한 특정 스캔 체인일 것이다. 그러나, 중첩하는 스캔 체인이 있는 실시형태에 있어서, 다른 스캔 체인으로부터의 결과는 가능한 실패 위치를 더 작은 마이크로범프 집합으로 좁히기 위해 분석될 수 있다.
아이템 306에서, 패키지 무결성 모니터는 실패가 검출되었음을 표시하는 실패 신호를 제공한다. 실패 신호는 하나 이상의 스캔 체인에서의 검출된 불연속성에 응답하여 패키지 무결성 모니터에 의해 자동으로 제공될 수 있다. 대안적으로, 실패 신호는 패키지 무결성 모니터에 접근하는 사용자의 요청에 응답하여 제공될 수 있다. 일부 경우에, 실패 신호는 실패가 발생한 위치 또는 가능한 위치를 표시할 수 있다.
일부 경우에, 여기에서 설명하는 패키지 무결성 모니터는 표준 플립 칩 패키지에 부착된 다이에 적용할 수 있다.
지금까지 특정의 실시형태를 도시하고 설명하였지만, 이들은 청구되는 발명을 제한하는 것으로 의도되지 않는다는 것을 이해할 것이다. 또한, 당업자에게는 청구되는 발명의 범위에서 벗어나지 않고 각종 변경 및 수정이 이루어질 수 있다는 것이 명백할 것이다. 따라서, 전술한 명세서 및 첨부 도면은 제한하는 의도라기보다는 예시하는 것으로 간주되어야 한다. 청구되는 발명은 대안예, 수정예 및 균등물을 포괄하는 것으로 의도된다.

Claims (15)

  1. 패키지 무결성 모니터링 능력을 가진 장치에 있어서,
    복수의 범프들 - 상기 범프들 중 적어도 일부는 더미 범프들을 포함함 - 을 통하여 인터포저에 접속된 다이를 구비한 패키지;
    테스트 신호를 송신하는 송신기 및 상기 테스트 신호를 수신하는 수신기를 구비한 패키지 무결성 모니터; 및
    상기 더미 범프들의 일부를 직렬로 접속하는 상기 다이 내 및 상기 인터포저 내의 복수의 교호하는(alternating) 상호접속부를 포함한 제1 스캔 체인
    을 포함하고,
    상기 제1 스캔 체인은 상기 패키지 무결성 모니터의 송신기에 결합된 제1 단부 및 상기 패키지 무결성 모니터의 수신기에 결합된 제2 단부를 갖는 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  2. 제1항에 있어서, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인에 불연속(discontinuity)이 있는 경우에 실패 신호(failure signal)를 제공하도록 구성된 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  3. 제1항 또는 제2항에 있어서, 제2 스캔 체인을 더 포함하고, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인과 상기 제2 스캔 체인 중 어느 것에서 에러가 발생하였는지 결정하도록 구성된 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 패키지 무결성 모니터는 패키지 동작 중에 추가 신호를 송신하도록 구성된 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 패키지 무결성 모니터는 상기 테스트 신호가 상기 제1 스캔 체인을 통해 이동하는 시간을 측정하도록 구성된 시간-디지털 컨버터를 더 포함한 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  6. 제5항에 있어서, 상기 패키지 무결성 모니터는 상기 제1 스캔 체인을 통과하는 상기 측정된 시간이 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성된 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제1 스캔 체인은 발진기 네트워크에 부하를 포함한 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  8. 제7항에 있어서, 상기 패키지 무결성 모니터는 상기 발진기 네트워크의 발진 주파수를 측정하고, 상기 발진 주파수가 허용가능 범위를 벗어나는 경우 실패 신호를 제공하도록 구성된 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  9. 제1항, 제2항, 제4항 내지 제8항 중 어느 한 항에 있어서, 제2 스캔 체인을 더 포함하고, 상기 더미 범프들 중 적어도 하나는 상기 제1 스캔 체인의 일부일 뿐만 아니라 상기 제2 스캔 체인의 일부인 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  10. 제1항, 제2항, 제4항 내지 제8항 중 어느 한 항에 있어서, 상기 제1 스캔 체인은 제1 링을 형성하고, 상기 장치는 상기 제1 링을 둘러싸는 제2 링을 형성하는 제2 스캔 체인을 더 포함한 것인, 패키지 무결성 모니터링 능력을 가진 장치.
  11. 복수의 범프들을 통하여 인터포저에 접속된 다이를 포함한 패키지의 무결성을 모니터링하는 방법에 있어서,
    상기 범프들 중 적어도 일부는 더미 범프들을 포함하고,
    상기 방법은,
    상기 패키지에 위치한 패키지 무결성 모니터에 의해 테스트 신호를 발생하는 단계; 및
    상기 더미 범프들의 일부를 직렬로 접속하는 상기 다이 내 및 상기 인터포저 내의 복수의 교호하는 상호접속부들을 포함한 제1 스캔 체인을 통하여 상기 테스트 신호를 송신하는 단계
    를 포함한, 패키지의 무결성을 모니터링하는 방법.
  12. 제11항에 있어서, 상기 패키지 무결성 모니터에 의해 상기 테스트 신호를 수신하는 단계를 더 포함한, 패키지의 무결성을 모니터링하는 방법.
  13. 제11항 또는 제12항에 있어서, 상기 패키지 무결성 모니터가 상기 제1 스캔 체인으로부터 상기 테스트 신호를 수신하지 못한 경우에 실패 신호를 제공하는 단계를 더 포함한, 패키지의 무결성을 모니터링하는 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서, 상기 테스트 신호는 상기 패키지의 동작 중에 송신되는 것인, 패키지의 무결성을 모니터링하는 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서,
    상기 테스트 신호가 상기 제1 스캔 체인을 통해 이동하는 시간을 측정하기 위해 시간-디지털 컨버터를 이용하는 단계; 및
    상기 측정된 시간이 허용가능 범위를 벗어나는 경우 실패 신호를 제공하는 단계
    를 더 포함한, 패키지의 무결성을 모니터링하는 방법.
KR1020157026207A 2013-03-07 2014-03-06 희생 범프를 구비한 패키지 무결성 모니터 KR102170167B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/789,347 US9128148B2 (en) 2013-03-07 2013-03-07 Package integrity monitor with sacrificial bumps
US13/789,347 2013-03-07
PCT/US2014/021435 WO2014138495A1 (en) 2013-03-07 2014-03-06 Package integrity monitor with sacrificial bumps

Publications (2)

Publication Number Publication Date
KR20150127125A true KR20150127125A (ko) 2015-11-16
KR102170167B1 KR102170167B1 (ko) 2020-10-26

Family

ID=50390260

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157026207A KR102170167B1 (ko) 2013-03-07 2014-03-06 희생 범프를 구비한 패키지 무결성 모니터

Country Status (7)

Country Link
US (1) US9128148B2 (ko)
EP (1) EP2965348B1 (ko)
JP (1) JP6415459B2 (ko)
KR (1) KR102170167B1 (ko)
CN (1) CN105051878B (ko)
TW (1) TWI623762B (ko)
WO (1) WO2014138495A1 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343418B2 (en) * 2013-11-05 2016-05-17 Xilinx, Inc. Solder bump arrangements for large area analog circuitry
KR102478381B1 (ko) 2015-12-21 2022-12-20 삼성전자주식회사 반도체 패키지
WO2017111790A1 (en) * 2015-12-23 2017-06-29 Manusharow Mathew J Improving size and efficiency of dies
WO2018009167A1 (en) * 2016-07-02 2018-01-11 Intel Corporation Rlink-on-die interconnect features to enable signaling
US10262911B1 (en) 2016-12-14 2019-04-16 Xilinx, Inc. Circuit for and method of testing bond connections between a first die and a second die
CN108206154B (zh) * 2016-12-19 2020-06-19 技鼎股份有限公司 应用在扇出制程的晶粒定位方法及生产设备
US10317464B2 (en) 2017-05-08 2019-06-11 Xilinx, Inc. Dynamic scan chain reconfiguration in an integrated circuit
US11282776B2 (en) 2018-02-22 2022-03-22 Xilinx, Inc. High density routing for heterogeneous package integration
CN109752413B (zh) * 2018-12-27 2021-08-03 苏州佳世达电通有限公司 测试两基板之间多个焊球的结构及其方法
US11171104B2 (en) 2019-10-24 2021-11-09 Marvell Asia Pte, Ltd. IC chip package with dummy solder structure under corner, and related method
KR20210079543A (ko) * 2019-12-20 2021-06-30 삼성전자주식회사 고대역폭 메모리 및 이를 포함하는 시스템
KR20210113492A (ko) 2020-03-06 2021-09-16 에스케이하이닉스 주식회사 반도체 기판, 반도체 기판을 포함하는 반도체 패키지 및 반도체 기판의 테스트 방법
KR20210126228A (ko) 2020-04-10 2021-10-20 삼성전자주식회사 반도체 패키지
CN112992865B (zh) * 2021-02-26 2023-07-11 珠海天成先进半导体科技有限公司 一种晶圆级键合工艺监控结构、方法及制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009053033A (ja) * 2007-08-27 2009-03-12 Fujitsu Ltd 半田バンプの高感度抵抗測定装置及び監視方法
US20120298410A1 (en) * 2011-05-27 2012-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer Testing Using Dummy Connections
US8710655B2 (en) * 2011-12-21 2014-04-29 Samsung Electronics Co., Ltd. Die packages and systems having the die packages

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09246426A (ja) * 1996-03-04 1997-09-19 Sony Corp 表面実装型電子部品、配線基板、実装基板及び実装方法
FR2775832B1 (fr) 1998-03-05 2000-05-05 St Microelectronics Sa Systeme semiconducteur de test realise dans un chemin de decoupe d'une plaquette semiconductrice
JP2004281830A (ja) * 2003-03-17 2004-10-07 Shinko Electric Ind Co Ltd 半導体装置用基板及び基板の製造方法及び半導体装置
US6867613B1 (en) * 2004-07-07 2005-03-15 Advanced Micro Devices, Inc. Built-in self timing test method and apparatus
JP2006195780A (ja) * 2005-01-14 2006-07-27 Yamatake Corp コントローラおよびリモートi/o通信方法
JP2007214454A (ja) * 2006-02-10 2007-08-23 Alps Electric Co Ltd 基板接続試験用ユニット
US7945827B1 (en) * 2006-12-28 2011-05-17 Marvell International Technology Ltd. Method and device for scan chain management of dies reused in a multi-chip package
TWI441270B (zh) 2008-12-17 2014-06-11 Ind Tech Res Inst 三維積體電路之直通矽晶穿孔製程監控方法及裝置
US8120356B2 (en) * 2009-06-11 2012-02-21 International Business Machines Corporation Measurement methodology and array structure for statistical stress and test of reliabilty structures
JP2011014703A (ja) 2009-07-01 2011-01-20 Renesas Electronics Corp 半導体集積回路装置、及び半導体集積回路装置のテスト方法
US8384411B2 (en) 2009-12-18 2013-02-26 Tektronix, Inc. Method and device for measuring inter-chip signals
US8327201B1 (en) * 2010-05-05 2012-12-04 Xilinx, Inc. Parallel testing of an integrated circuit that includes multiple dies
US8648615B2 (en) * 2010-06-28 2014-02-11 Xilinx, Inc. Testing die-to-die bonding and rework
US9646954B2 (en) * 2011-04-13 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with test circuit
US9164147B2 (en) * 2011-06-16 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for 3D IC test
US8832511B2 (en) * 2011-08-15 2014-09-09 Taiwan Semiconductor Manufacturing Co., Ltd. Built-in self-test for interposer
JP2013083619A (ja) * 2011-09-27 2013-05-09 Elpida Memory Inc 半導体チップ、半導体装置、及びその測定方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009053033A (ja) * 2007-08-27 2009-03-12 Fujitsu Ltd 半田バンプの高感度抵抗測定装置及び監視方法
US20120298410A1 (en) * 2011-05-27 2012-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Interposer Testing Using Dummy Connections
US8710655B2 (en) * 2011-12-21 2014-04-29 Samsung Electronics Co., Ltd. Die packages and systems having the die packages

Also Published As

Publication number Publication date
EP2965348B1 (en) 2017-12-20
CN105051878A (zh) 2015-11-11
JP2016510877A (ja) 2016-04-11
US9128148B2 (en) 2015-09-08
US20140253171A1 (en) 2014-09-11
TWI623762B (zh) 2018-05-11
WO2014138495A1 (en) 2014-09-12
KR102170167B1 (ko) 2020-10-26
TW201439559A (zh) 2014-10-16
JP6415459B2 (ja) 2018-10-31
EP2965348A1 (en) 2016-01-13
CN105051878B (zh) 2017-11-28

Similar Documents

Publication Publication Date Title
KR102170167B1 (ko) 희생 범프를 구비한 패키지 무결성 모니터
US7501832B2 (en) Method and circuit for the detection of solder-joint failures in a digital electronic package
KR100571312B1 (ko) 고속 입출력장치를 구비한 반도체 집적회로장치의시험방법 및 시험장치
US9933475B2 (en) Semiconductor device and multi-chip module
US20120286814A1 (en) 3D IC Testing Apparatus
US20060191889A1 (en) Method and resistive bridge circuit for the detection of solder-joint failures in a digital electronic package
WO2007097053A1 (ja) 半導体集積回路とその検査方法
CN109477868A (zh) 用于电子电路的内建自测试的系统和方法
CN102279781A (zh) 一种检测计算机芯片稳定性的方法、检测装置和计算机
US7471099B2 (en) Semiconductor device with mechanism for leak defect detection
KR101121823B1 (ko) 전자 장치, 전자 장치의 시험 방법, 및 시험 프로그램을 기록한 기록 매체
US11815551B1 (en) Die-to-die connectivity monitoring using a clocked receiver
US20130214807A1 (en) Integrated circuit and testing method
JP2005322768A (ja) 半導体集積回路
JP2008232702A (ja) 半導体装置
US8912824B1 (en) Method and apparatus for detecting rising and falling transitions of internal signals of an integrated circuit
US9989572B1 (en) Method and apparatus for testing interposer dies prior to assembly
JP2011158347A (ja) 半導体装置および検査システム
Ebrahimi et al. Intermittent resistance fault detection at board level
JP2012083262A (ja) 試験装置および試験方法
Harb et al. Oscillation ring testing methodology of TSVs in 3D stacked ICs
Huang et al. Versatile transition-time monitoring for interconnects via distributed TDC
CN103337487A (zh) 用于集成电路的附接的方法和装置
Roth et al. Ball grid array (BGA) solder joint intermittency real-time detection
CN101520486A (zh) 具有强化探针支撑结构的集成电路探测卡

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant