KR20150123144A - Finfet 디바이스를 위한 구조물 및 방법 - Google Patents

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Abstract

본 개시는 또한 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 실시예를 제공한다. 디바이스는 기판 위에 복수의 제1 핀 구조물을 포함한다. 제1 핀 구조물은 제1 반도체 재료 층, 및 제1 반도체 재료 층 위에 배치되고, 반도체 산화물 피쳐에 의해 적어도 부분적으로 둘러싸인 제2 반도체 재료 층을 포함한다. 디바이스는 또한 제2 반도체 재료 층 위에 배치된 제3 반도체 재료 층 및 기판 위에 배치되고 제1 핀 구조물들 중 하나에 인접한 제2 핀 구조물을 포함한다. 제2 핀 구조물은 유전체 층 위에 배치된 제3 반도체 재료 층 및 제1 반도체 재료 층을 포함한다.

Description

FINFET 디바이스를 위한 구조물 및 방법{STRUCTURE AND METHOD FOR FINFET DEVICE}
본 출원은 2014년 5월 29일에 출원된 미국 출원 제14/290,625호의 부분 연속 출원(continuation-in-part)으로서 2014년 4월 24일에 출원된 미국 가출원 제61/983,770호에 대한 우선권을 주장하며, 각각 그 전체가 참조로서 여기에 통합되어 있다. 본 출원은 추가적으로, 2014년 8월 8일에 출원된 미국 가출원 제62/034,926호에 대한 우선권을 주장하며, 그 전체가 참조로서 여기에 통합되어 있다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하고 있다. IC 소재 및 설계에서의 기술적 진보들은 IC 세대를 양산했는데, 각각의 세대는 이전 세대에 비해 더 작고 더 복잡한 회로들을 갖는다. IC 진화의 과정에서, 기능 밀도(functional density)(즉, 칩 면적당 상호 연결된 디바이스들의 개수)는 일반적으로 증가하지만, 기하학적 크기(즉, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소하였다. 이러한 스케일 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 줄임으로써 이점들을 제공한다.
이러한 스케일 다운은 또한 IC들을 프로세싱하고 제조하는 복잡성을 증가시켰고, 이들 진보의 실현을 위해 IC 프로세싱 및 제조에서 유사한 개발이 필요하다. 예를 들어, 평면 트랜지스터(planar transistor)를 대체하기 위해 핀형 전계 효과 트랜지스터(fin-like field-effect transistor, FinFET) 등의 3차원 트랜지스터가 도입되었다. 일반적으로 기존의 FinFET 디바이스들 및 FinFET 디바이스들을 제조하는 방법이 이들의 의도한 목적에 적당함에도 불구하고, 모든 관점에서 전적으로 만족스러운 것은 아니다.
본 개시는 또한 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 실시예를 제공한다. 디바이스는 기판 위에 복수의 제1 핀 구조물을 포함한다. 제1 핀 구조물은 기판 위에 배치된 제1 반도체 재료 층 및 제1 반도체 재료 층 위에 배치된 제2 반도체 재료 층을 포함한다. 제2 반도체 재료 층은 반도체 산화물 피쳐에 의해 적어도 부분적으로 둘러싸인 제2 반도체 물질로 형성된다. 디바이스는 또한 제2 반도체 재료 층 위에 배치된 제3 반도체 재료 층 및 기판 위에 배치되어 제1 핀 구조물들 중 하나에 인접한 제2 핀 구조물을 포함한다. 제2 핀 구조물은 기판 위에 배치된 제1 반도체 재료 층 및 제1 반도체 재료 층 위에 배치된 라이너를 갖는 유전체 층을 포함한다. 라이너는 유전체 층과 제1 반도체 재료 층 사이에 배치된다. 제2 핀 구조물은 또한 유전체 층 위에 배치된 제3 반도체 재료 층 및 유전체 층과 제3 반도체 물질층 사이에 배치된 라이너를 포함한다.
본 개시는 또한 핀형 전계 효과 트랜지스터(FinFET) 디바이스의 다른 실시예를 제공한다. 디바이스는 n-타입 핀형 전계 효과 트랜지스터(NFET) 영역을 갖는 기판을 포함한다. NFET 영역은 제1 핀 구조물의 상부 부분을 감싸는 제1 게이트 스택을 포함한다. 제1 핀 구조물은 상부 부분으로서 에피택셜 실리콘(Si) 층, 중간 부분으로서 외부 층에 실리콘 게르마늄 산화물(SiGeO) 피쳐를 갖는 에피택셜 실리콘 게르마늄(SiGe), 및 하부 부분으로서 에피택셜 Si를 갖는다. NFET 영역은 또한 제1 핀 구조물의 리세싱된 상부 부분 위에 제1 소스/드레인(S/D) 피쳐를 포함하고, 제2 핀 구조물 위에 제2 S/D 피쳐를 포함한다. 제2 핀 구조물은 상부 부분으로서 리세싱된 에피택셜 Si 층, 중간 부분으로서 상부 부분 층 및 하부 부분 층을 감싸는 라이너를 갖는 유전체 층, 및 하부 부분으로서 에피택셜 Si를 갖는다. 그러므로, 2개의 인접한 제1 게이트 스택은 제1 S/D 피쳐 또는 제2 S/D 피쳐에 의해 분리된다.
본 개시는 또한 FinFET를 제조하기 위한 방법을 제공한다. 이 방법은 n-타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p-타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 단계를 포함한다. 이 방법은 또한 NFET 영역 및 PFET 영역에서 제1 핀 구조물들을 형성하는 단계를 포함한다. 제1 핀 구조물은 상부 부분으로서 제1 에피택셜 반도체 물질층, 중간 부분으로서 외부 층에 반도체 산화물 피쳐를 갖는 제2 에피택셜 반도체 재료 층, 및 하부 부분 층으로서 제3 반도체 재료 층을 포함한다. 이 방법은 또한 NFET 영역 및 PFET 영역 위에 제1 패터닝된 하드 마스크(HM)를 형성하는 단계, 래터럴 트렌치를 형성하는 단계, NFET 영역 및 PFET 영역 위에 제2 패턴 HM을 형성하여 NFET 영역 내의 래터럴 트렌치에 제2 반도체 재료 층을 노출시키는 단계를 포함한다. 이 방법은 또한 노출된 제2 반도체 재료 층의 외부 층에 반도체 산화물 피쳐를 형성하여 제2 핀 구조물을 형성하기 위해 어닐링(annealing)를 인가하는 단계를 포함한다. 이 방법은 또한, NFET 영역과 PFET 영역 모두에 제1 및 제2 핀 구조물을 감싸는 라이너를 형성하는 단계, 유전체 층을 성막하여 래터럴 트렌치에 유전체 앵커를 형성함으로써 제3 핀 구조물을 형성하는 단계, 제3 HM으로 NFET 영역을 커버하면서 PFET 영역에 제4 및 제5 핀 구조물을 형성하는 단계, NFET 영역 및 PFET 영역 모두에서 유전체 층을 리세싱하여 제1, 제2, 제3, 제4, 및 제5 핀 구조물들의 상부 부분을 노출시키는 단계, 및 노출된 제1, 제2, 제3, 제4, 및 제5 핀 구조물 위에 더미 유전체 층을 성막시키는 단계를 포함한다.
본 개시의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 관행에 따라 도면에서 다양한 피쳐들이 스케일 대로 그려지지 않았다는 점에 유의한다. 실제로, 예시된 피쳐들의 치수들은 설명의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 FinFET 디바이스를 제조하기 위한 예시적인 방법의 흐름도이다.
도 2a는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 2b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 2a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 3a는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 3b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 3a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 4, 도 5, 도 6a 및 도 6b, 및 도 7a 및 도 7b는 일부 실시예에 따라 프로세스들을 경험한 FinFET 디바이스의 도식적 사시도이다.
도 7c는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 7a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 8a 및 도 8b, 및 도 9a 및 도 9b는 일부 실시예에 따라 프로세스들을 경험한 FinFET 디바이스의 도식적 사시도이다.
도 9c는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 9a의 선 AA-AA를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 10a는 일부 실시예에 따라 프로세스들을 경험한 FinFET 디바이스의 도식적 사시도이다.
도 10b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 10a의 선 B-B를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 11은 일부 실시예에 따라 프로세스들을 경험한 FinFET 디바이스의 도식적 사시도이다.
도 12a는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 9a의 선 AAA-AAA를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 12b는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 11a의 선 A-A를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 12c는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 9a의 선 AA-AA를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 12d는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 11의 선 B-B를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 13a 및 도 13b는 일부 실시예에 따라 프로세스들을 경험한 예시적인 FinFET 디바이스의 도식적 사시도이다.
도 13c 및 도 13d는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 13a의 선 AB-AB를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 13e 및 도 13f는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 13b의 선 BB-BB를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 14a 및 도 14b, 도 15a 및 도 15b, 및 16a 및 도 16b는 일부 실시예에 따라 프로세스들을 경험한 FinFET 디바이스의 도식적 사시도이다.
도 16c 및 도 16d는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 16a의 선 AB-AB를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
도 16e 및 도 16f는 도 1의 방법에 따라 구성된 제조 스테이지들에서 도 16b의 선 BB-BB를 따라 절취된 예시적인 FinFET 디바이스의 단면도이다.
다음의 개시는 본 발명의 상이한 특징들을 구현하기 위한 여러 상이한 실시예들 또는 예시들을 제공한다. 이하, 본 개시를 간략화하기 위해 컴포넌트 및 배열의 특정 예시들이 설명된다. 당연히, 이들은 단순 예시로서 제한하려는 것이 아니다. 예를 들어, 다음의 설명에서 제2 피쳐 위에 또는 제2 피쳐에 제1 피쳐를 형성하는 것은, 제1 피쳐와 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 또한 추가적인 피쳐들이 제1 피쳐와 제2 피쳐 사이에 형성되어 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않을 수 있는 실시예들을 포함할 수 있다. 또한, 본 개시는 다양한 예시에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것으로서, 그것 자체가 설명된 다양한 실시예들 및/또는 구성 사이의 관계를 나타내는 것은 아니다.
본 개시는 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 관한 것이지만, 이로 제한되지 않는다. FinFET 디바이스는, 예를 들어, P형 금속 산화물 반도체(PMOS) FinFET 디바이스 및 N형 금속 산화물 반도체(NMOS) FinFET 디바이스를 포함하는 상보성 금속 산화물 반도체(CMOS) 디바이스일 수 있다. 다음의 개시는 본 발명의 다양한 실시예를 예시하기 위해 FinFET를 예로 들어 계속될 것이다. 그러나, 본 출원은 특별히 요구되는 경우를 제외하고 특정한 타입의 디바이스로 제한되지 않아야 한다는 점이 이해된다.
도 1은 일부 실시예에 따른 FinFET 디바이스(200)를 제조하기 위한 방법(100)의 흐름도이다. 추가 단계들이 방법 이전, 도중, 및 이후에 구현될 수 있고, 설명된 단계들 중 일부는 이 방법의 다른 실시예들의 경우 대체 또는 제거될 수 있다는 점이 이해된다. FinFET 디바이스(200) 및 이를 제조하는 방법(100)은 다양한 도면을 참조하여 집합적으로 설명된다.
도 1, 도 2a, 및 도 2b를 참조하면, 방법(100)은 기판(210)을 제공함으로써 단계(102)에서 시작된다. 기판(210)은 벌크 실리콘 기판을 포함할 수 있다. 다른 방법으로, 기판(210)은 또한 결정 구조에서의 실리콘 또는 게르마늄 등의 원소 반도체(elementary semiconductor); 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 이들의 조합을 포함할 수 있다.
다른 실시예에서, 기판(210)은 기판에 있는 절연체 층을 갖는 실리콘-온-인슐레이터(SOI) 구조물을 갖는다. 예시적인 절연체 층은 매몰 산화물 층(buried oxide layer, BOX)일 수 있다. SOI 기판은 산소 주입 분리법(separation by implantation of oxygen, SIMOX), 웨이퍼 접합(wafer bonding), 및/또는 다른 적절한 방법들을 이용하여 제조될 수 있다.
본 실시예에서, 기판(210)은 제1 반도체 금속 층(212), 제1 반도체 재료 층(212) 위에 배치된 제2 반도체 재료 층(214), 및 제2 반도체 재료 층(214) 위에 배치된 제3 반도체 재료 층(216)을 포함한다. 제2 반도체 재료 층(214)과 제3 반도체 재료 층(216)은 서로 상이하다. 제2 반도체 재료 층(214)은 제1 격자 상수를 갖고, 제3 반도체 재료 층(216)은 제1 격자 상수와 상이한 제2 격자 상수를 갖는다. 본 실시예에서, 제2 반도체 재료 층(214)은 실리콘 게르마늄(SiGe)을 포함하고, 제1 반도체 재료 층(212)과 제3 반도체 재료 층(216)은 모두 실리콘을 포함한다. 다양한 예시들에서, 제1, 제2, 및 제3 반도체 재료 층(212, 214, 및 216)은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP) 또는 다른 적절한 물질들을 포함할 수 있다. 본 실시예에서, 제2 및 제3 반도체 재료 층(214 및 216)은 블랭킷 채널 epi라고 지칭되는 에피택셜 성장에 의해 성막된다. 다양한 예시에서, 에피택셜 프로세스들은 CVD 증착 기법들(예를 들어, 기상 에피택시(vapor-phase epitaxy, VPE), 및/또는 울트라-하이 진공 CVD(UHV-CVD), 분자선 에피택시(molecular beam epitaxy), 및/또는 다른 적절한 프로세스들을 포함한다.
기판(210)은 공지된 설계 요건들에 따라 다양한 도핑 피쳐들을 포함할 수 있다. 일부 실시예에서, 기판(210)은 설계 요건들(예를 들어, p형 기판 또는 n형 기판)에 따라 다양한 도핑 영역들을 포함할 수 있다. 일부 실시예에서, 도핑 영역들은 p형 도펀트들 또는 n형 도펀트들로 도핑될 수 있다. 예를 들어, 도핑 영역들은 붕소 또는 BF2와 같은 p형 도펀트들, 인 또는 비소와 같은 n형 도펀트들, 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역들은 n형 FinFET(NFET)을 위해 구성되거나, 다른 방법으로 p형 FinFET(PFET)을 위해 구성될 수 있다.
도 1, 도 3a, 및 도 3b를 참조하면, 방법(100)은 기판(210)에 제1 핀 구조물들(220) 및 트렌치들(230)을 형성함으로써 단계(104)로 진행한다. 기판(210) 위에 패턴화된 핀 하드 마스크(fin hard mask, FHM) 층(222)이 형성된다. 패터닝된 FHM 층(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전 물질을 포함한다. 패터닝된 FHM 층(222)은 단일 재료 층이거나, 다수의 재료 층을 포함할 수 있다.
패터닝된 FHM 층(222)은 열 산화(thermal oxidation), 화학 기상 증착(chemical vapor deposition, CVD), 원자 층 증착(atomic layer deposition, ALD), 또는 임의의 다른 적절한 방법에 의해 재료 층을 성막하는 단계, 리소그래피 프로세스에 의해 패터닝된 포토레지스트(레지스트) 층을 형성하는 단계, 및 패터닝된 포토레지스트 층의 개구들을 통해 재료 층을 식각하여 패터닝된 FHM 층(222)을 형성하는 단계에 의해 형성될 수 있다. 예시적인 포토리소그래피 프로세스는 포토레지스트 층을 형성하는 단계, 리소그래피 노광 프로세스에 의해 레지스트를 노광시키는 단계, 노광후 베이킹(post-exposure bake) 프로세스를 수행하는 단계, 및 포토레지스트 층을 현상하여 패터닝된 포토레지스트 층을 형성하는 단계를 포함할 수 있다. 다른 방법으로, 리소그래피 프로세스는 이-빔 묘화(e-beam writing), 이온-빔 묘화(ion-beam writing), 무마스크 패턴화(maskless patterning), 또는 분자 프린팅(molecular printing) 등의 다른 기법에 의해 대체될 수 있다.
기판(210)은 패터닝된 FHM 층(222)을 통해 식각되어 기판(210)에 제1 핀 구조물들(220) 및 트렌치들(230)을 형성한다. 다른 실시예에서, 패터닝된 포토레지스트 층은 식각 프로세스의 식각 마스크로서 패터닝된 FHM 층(222)에 직접 사용되어 기판(210)에 제1 핀 구조물들(220) 및 트렌치들(230)을 형성한다. 식각 프로세스는 습식 식각 또는 건식 식각을 포함할 수 있다. 일 실시예에서, 습식 식각 용액은 테트라메틸암모늄 수산화물(TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적절한 용액을 포함한다. 각각의 식각 프로세스는 사용된 부식제(etchant), 식각 온도, 식각 용액 농도, 식각 압력, 전원, RF 바이어스 전압, RF 바이어스 전력, 부식제 유동 속도, 및/또는 다른 적절한 파라미터들과 같은 다양한 식각 파라미터들을 이용하여 튜닝될 수 있다. 예를 들어, 습식 식각 용액은 NH4OH, KOH(수산화칼륨), HF(불산), TMAH(테트라메틸암모늄 수산화물), 다른 적절한 습식 식각 용액, 또는 이들의 조합을 포함할 수 있다. 건식 식각 프로세스들은 염소 계열 화학 물질을 사용하는 바이어스된 플라즈마 식각 프로세스를 포함한다. 그 밖의 건식 부식제 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 건식 식각은 또한 심도 반응성 이온 식각(deep reactive-ion etching, DRIE)으로서 이러한 메커니즘을 이용하여 이방성으로 수행될 수 있다.
본 실시예에서, 제3 및 제2 반도체 재료 층(216 및 214)이 노출되지만, 제1 반도체 재료 층(212)이 트렌치(230)에 부분 노출되도록 식각 깊이가 제어된다. 이로써, 제1 핀 구조물(220)은 상부 부분으로서 제3 반도체 재료 층(216)을 갖고, 중간 부분으로서 제2 반도체 재료 층(214)을 갖고, 하부 부분으로서 제1 반도체 재료 층(212)을 갖도록 형성된다. 추가적으로, 제1 핀 구조물(220)은 약 4nm 내지 약 10nm의 범위에서 제1 폭(w1)을 갖는다.
도 1 및 도 4를 참조하면, 방법(100)은 기판(210) 위에 제1 패터닝된 하드 마스크(HM)(310)를 형성함으로써 단계(106)로 진행하는데, 제1 핀 구조물들(220)의 일부를 감싸는 것을 포함한다. 본 실시예에서, 제1 패터닝된 HM(310)은 기판(210)에서 제1 영역(312)을 덮고, 제2 영역(314)을 노출시킨다. 제1 패터닝된 HM 층(310)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전 물질을 포함할 수 있다. 제1 패터닝된 HM 층(310)은 열 산화, CVD, ALD, 또는 임의의 다른 적절한 방법에 의해 재료 층을 성막하는 단계, 리소그래피 프로세스에 의해 패터닝된 포토레지스트(레지스트) 층을 형성하는 단계, 및 패터닝된 포토레지스트 층의 개구들을 통해 재료 층을 식각하여 제1 패터닝된 HM 층(310)을 형성하는 단계에 의해 형성될 수 있다.
또한 도 1 및 도 5를 참조하면, 방법(100)은 제2 영역(314) 내의 제2 반도체 재료 층(214)을 제거하여 래터럴 트렌치(lateral trench; 316)(또는 공간/개구)를 형성함으로써 단계(108)로 진행하는데, 여기서 제2 반도체 물질층(214)의 표면은 래터럴 트렌치(316)에서 노출된다. 래터럴 트렌치(316)를 이용하면, 제1 핀 구조물(220)의 길이가 더 짧은 길이로 절단된다. 제2 반도체 재료 층(214)은 선택적 습식 식각 또는 선택적 건식 식각에 의해 제거될 수 있다. 일 실시예에서, 제2 영역(314) 내의 SiGe 층(214)은 선택적으로 제거되지만, 제1 영역(312) 내의 SiGe 층(214)이 유지되는데, 이는 HM(310)에 의해 보호 받는다. 식각 프로세스는 제2 반도체 재료 층(214)을 제거하지만, 실질적으로 Si 층들(212 및 216)을 제거하지 않는 HF:HNO3:CH3COOH 용액을 이용하는 습식 식각을 포함한다.
도 1 내지 도 5b에 대한 앞선 설명은 NFET 디바이스 및/또는 PFET 디바이스를 제조하는 방법에 적용된다. 도 1 내지 도 6a 내지 도 16f를 참조하여 후술될 프로세스는 NFET 디바이스 및/또는 PFET 디바이스를 제조하는 프로세스를 설명한다. 일부 실시예에서, FinFET 디바이스(200)는 도면 부호 200A로 지정되어 NFET 디바이스(200A)라고 지칭되는 NFET 디바이스를 포함한다. FinFET 디바이스(200)는 또한 도면 부호 200B로 지정되어 PFET 디바이스(200B)라고 지칭되는 PFET 디바이스를 포함한다.
도 1, 도 6a, 및 도 6b를 참조하면, 방법(100)은 제1 패터닝된 HM(310)을 제거하고, 제2 패터닝된 HM(320)을 형성함으로써 단계(110)로 진행한다. 제1 패터닝된 HM(310)은 선택적 습식 식각 또는 선택적 건식 식각에 의해 제거될 수 있다. 그 후, 제2 패터닝된 HM(320)은 기판(210)에서 제3 영역(322)을 덮고, 제4 영역(314)을 노출시킨다. 본 실시예에서, NFET 디바이스(200A)에서, 래터럴 트렌치들(316)에 인접한 제2 반도체 재료 층(214)의 일부가 제2 HM(320)에 의해 드러난다. PFET 디바이스(200B)에서, 제2 반도체 재료 층(214)은 덮이는데, 래터럴 트렌치(316)에서 제2 반도체 재료 층(214)의 표면을 덮는 것을 포함한다. 제2 패터닝된 HM 층(320)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 임의의 다른 적절한 유전 물질을 포함할 수 있다. 제2 패터닝된 HM 층(320)은 성막, 리소그래피 패턴화, 및 식각 프로세스에 의해 형성될 수 있다.
또한, 도 1, 도 7a 내지 도 7c를 참조하면, 방법(100)은 FinFET 디바이스(200)에 대해 열 산화 프로세스를 수행함으로써 단계(112)로 진행한다. 일 실시예에서, 열 산화 프로세스는 산소 환경(oxygen ambient)에서 행해진다. 다른 실시예에서, 열 산화 프로세스는 수증기 환경 및 산소 환경의 조합에서 행해진다. NFET(200A)의 제4 영역(324)에서, 역 산화 프로세스 중에, 노출된 제2 반도체 재료 층(214)의 외부 층(outer layer)은 반도체 산화물 피쳐들(324)로 변환된다. 반면에, PFET에서의 제2 반도체 재료 층(214)은 제2 HM(320)에 의해 덮여 있어서 산화되는 것이 방지된다. 본 실시예에서, 제2 반도체 재료 층(214)이 제1 및 제3 반도체 재료 층들(212 및 216)보다 훨씬 더 빠르게 산화되도록 열 산화 프로세스가 제어된다. 다시 말하면, 제2 반도체 산화물 피쳐(324)에 비해, 제1 및 제3 반도체 산화물 피쳐들(212 및 216) 위에 형성된 반도체 산화물 피쳐들은 상당히 얇다. 그러므로, 열 산화 프로세스는 선택적 산화라고 지칭된다. 일례로서, 열 산화 프로세스는 약 1atm 내지 약 20atm 범위의 압력 하에서 약 400℃ 내지 약 600℃ 범위의 온도를 갖는 H2O 반응 기체에서 수행된다. 산화 프로세스 후에, 제1 및 제2 반도체 층(212 및 216) 위의 반도체 산화물 피쳐들을 제거하기 위해 세척 프로세스(cleaning process)가 수행된다. 세척 프로세스는 희석된 플루오르화 수소산(DHF acid)을 사용하여 수행될 수 있다.
열 산화 프로세스 후에, 제4 영역(324) 내의 제1 핀 구조물은 제3 영역(322)과 상이한 구조를 갖는다. 더 나은 설명에 대한 명확성을 위해, (제2 반도체 산화물 피쳐(324)를 갖는) 제4 영역(324)내의 제1 핀 구조물(220)은 제2 핀 구조물(330)이라고 지칭된다. 제2 핀 구조물(330)은 제2 반도체 재료 층(214) 및 제2 반도체 산화물 피쳐(324) 위에 배치된 제3 반도체 재료 층(216)을 갖는다. 게다가, 도시된 바와 같이, 제2 반도체 산화물 피쳐(324)는 제2 반도체 재료 층(214)을 둘러싼다. 제2 HM(320)는 열 산화 프로세스 후에 제거된다. 예를 들어, 제2 HM(320)는 식각 프로세스들에 의해 제거된다.
다시, 도 7c를 참조하면, 본 예시에서, 제2 반도체 산화물 피쳐들(324)은 제2 반도체 재료 층(214)의 상부면으로부터 하부면으로 달라지는 수평 치수를 갖는 수직 방향으로 연장된다. 나아가, 제2 반도체 산화물 피쳐들(324)의 수평 치수는 제2 폭(w2)이라고 지칭되는 최대치에 도달하고, 제2 반도체 산화물 피쳐들(324)의 상부면 및 하부면에 접근하면 0에 가깝게 감소하는데, 그 결과 단면이 타원형이 된다. 열 산화 프로세스를 튜닝하고, 제2 반도체 재료 층(214)의 조성 및 두께를 선택하고, 산화 온도를 튜닝함으로써, 제2 반도체 산화물 피쳐(324)의 목표 제2 폭(w2)을 성취하고, 이는 제1 핀 구조물(220)에 있는 제3 반도체 재료 층(216)에 적당한 응력을 인가하는데, 여기서 후에 설명될 게이트 영역의 기저가 되는 게이트 채널이 정의될 것이다.
일 실시예에서, 제2 반도체 재료 층(214)은 실리콘 게르마늄(SiGex1)을 포함하고, 제1 및 제3 반도체 재료 층(212 및 216) 모두가 실리콘(Si)을 포함한다. 서브스크립트(x1)는 원자 퍼센트(atomic percent)에서 제1 Ge 조성으로서 소정의 볼륨 확장 목표를 충족시키기 위해 조정될 수 있다. 일 실시예에서, x1은 약 20% 내지 약 80%의 범위에서 선택된다. 열 산화 프로세스에 의해 SiGex1 층(214)의 외부 층이 산화되며, 이로써 실리콘 게르마늄 산화물(SiGeO) 피쳐(324)를 형성한다. SiGeO 피쳐(324)의 제2 폭(w2)은 약 3nm 내지 약 10nm의 범위에 있다. SiGex1 층(214)의 중심 부위는 제2 Ge 조성 x2로 변경되는데, 이는 x1보다 훨씬 더 높다. SiGex2의 중심 부위의 사이즈 및 형상은 열 산화 온도 및 시간 등의 프로세스 조건에 따라 달라진다. 중심 부위에서의 제2 Ge 조성 x2는 상부 부분, 하부 부분, 좌측 부위, 및 우측 부위 등의 다른 부위들보다 높다.
도 1, 도 8a, 및 도 8b를 참조하면, 방법(100)은 NFET 디바이스(200A) 및 PFET 디바이스(200B) 모두에 제2 핀 구조물(330)뿐 아니라 제1 핀 구조물(220)을 균일하게 감싸기 위해 라이너(liner; 405)를 성막함으로써 단계(114)로 진행한다. 라이너(405)는 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 또는 다른 적절한 물질들을 포함할 수 있다. 일 실시예에서, 라이너(405)는 약 20Å 내지 약 60Å 범위의 제1 두께를 갖는다. 본 실시예에서, 라이너(405)는 제1 핀 구조물(220)을 감싸는 적절한 막 커버리지 성취하기 위해 ALD에 의해 성막된다. 다른 방법으로, 라이너(405)는 CVD, 물리 기상 증착(PVD), 또는 다른 적절한 기법들에 의해 성막될 수 있다. 일 실시예에서, 라이너(405)는 다수의 층으로 형성된다. 본 실시예에서, 라이너(405)는 제1 반도체 재료 층(214)이 다운스트림에서 더 산화되거나 나중에 프로세싱되는 것을 방지하기 위한 버퍼 층 및 후에 더 상세히 설명될 제2 반도체 재료 층(214)의 확산 장벽이 되도록 설계된다.
도 1, 도 9a, 및 도 9b를 참조하면, 방법(100)은 기판(210)에 유전체 층(410)을 성막함으로써 단계(116)로 진행하는데, 트렌치(230)를 채우는 것을 포함한다. 유전체 층(410)은 또한 래터럴 트렌치들(316)을 채워서 유전체 피쳐를 형성하는데, 이는 유전체 앵커(dielectric anchor; 411)라고 지칭된다. 유전체 층(410)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 스핀-온-글라스(spin-on-glass), 스핀-온-폴리머(spin-on-polymer), 다른 적절한 물질, 또는 이들의 조합을 포함할 수 있다. 유전체 층(410)은 CVD, PVD, ALD, 열 산화, 스핀-온 코팅, 다른 적절한 기법, 또는 이들의 조합에 의해 성막될 수 있다. 전술된 바와 같이, 라이너(405)가 제1 핀 구조물(220) 및 제2 핀 구조물(330)을 덮게 함으로써, 유전체 층(410)을 위한 열 경화 프로세스에서와 같이, 유전체 층(410)의 형성 중에 유도되는 악영향들을 버퍼에 제공한다. 이후, 과도한 유전체 층(410)을 제거하고, NFET 디바이스(200A) 및 PFET 디바이스(200B)의 상부면을 평탄화하기 위해 화학 기계적 연마(CMP) 프로세스가 수행될 수 있다.
더 나은 설명에 대한 명확성을 위해, 도 9c에 도시된 바와 같이, 유전체 앵커(411)를 갖는 제1 핀 구조물(220)은 제3 핀 구조물(420)이라고 지칭된다. 제3 핀 구조물(420)은 상부 부분으로서 제3 반도체 층(216), 중간 부분으로서 유전체 앵커(411), 및 하부 부분으로서 제1 반도체 층(212)을 갖는다. 다시 말하면, 유전체 앵커(411)는 제1 반도체 층(212)으로부터 제3 반도체 층(216)을 분리시킨다.
또한, 도 1, 도 9a, 및 도 10a 및 도 10b를 참조하면, 방법(100)은 PFET 디바이스(200B)에서 제1 핀 구조물(220) 및 라이너(405)를 리세싱(recessing)함으로써 단계(118)로 진행한다. 우선, 기판(210) 위에 제3 패터닝된 HM 층(415)가 형성되어 NFET(200A)를 덮고, PFET(200B)는 덮지 않은 채로 남긴다. 제3 패터닝된 HM 층(415)은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 또는 임의의 다른 적절한 유전 물질을 포함할 수 있다. 제3 패터닝된 HM 층(415)은 단계(110)에서 제2 패터닝된 HM 층(310)의 형성과 유사하게 형성될 수 있다. PFET(200B)에서 제1 핀 구조물(220) 내의 제3 반도체 재료 층(216) 및 라이너(405)는 리세싱되지만, NFET(200A)는 제3 패터닝된 HM 층(415)에 의해 보호 받는다. 라이너(405) 및 제3 반도체 재료 층(216)은 선택적 습식 식각, 선택적 건식 식각, 또는 이들의 조합 등의 적절한 식각 프로세스들에 의해 리세싱된다. 다른 방법으로, 라이너(405) 및 제3 반도체 재료 층(216)은 PFET(200B) 위에 형성된 패터닝된 포토레지스트 층을 관통하여 리세싱된다.
본 실시예에서, 남은 제3 반도체 재료 층(216) 아래지만 제1 거리(d1)를 갖는 제2 반도체 재료 층(214) 위에 남은 라이너(405)의 상부면을 갖도록 리세싱 프로세스들이 제어된다. 전술된 바와 같이, 제1 거리(d1)는 나중에 게이트 채널이 형성될 제1 핀 구조물(220)의 상부 부분으로, 제3 반도체 재료 층(216) 및 유전체 층(410)의 계면(412)을 따라 제2 반도체 물질(214)의 상향 확산(upwards out-diffusion)을 지체/금지시키는데 적당하도록 설계된다. 예를 들어, 제1 거리(d1)는 유전체 층(410) 및 Si 층(216)의 계면(412)을 따라 SiGe 층(214)에서 Ge의 상향 확산을 지체시키기에 적당하다. 일 실시예에서, 제1 거리(d1)는 약 2nm 내지 약 10nm 범위에 있다.
또한, 도 1, 도 9a, 및 도 11을 참조하면, 방법(100)은 PFET 디바이스(200B)에서 제4 핀 구조물(440)을 형성함으로써 단계(120)로 진행한다. 리세싱된 제1 핀 구조물(220) 위에 제4 반도체 재료 층(430)이 성막되어 제4 핀 구조물(440)을 형성한다. 제4 반도체 재료 층(430)은 에피택셜 성장에 의해 성막될 수 있다. 에피택셜 프로세스는 CVD 증착 기법들, 분자선 에피택시, 및/또는 다른 적절한 프로세스들을 포함할 수 있다. 제4 반도체 재료 층(430)은 게르마늄(Ge), 실리콘(Si), 갈륨 비화물(GaAs), 알루미늄 갈륨 비화물(AlGaAs), 실리콘 게르마늄(SiGe), 갈륨 비화물 인화물(GaAsP) 또는 다른 적절한 물질들을 포함할 수 있다. 일 실시예에서, 제4 반도체 재료 층(430)은 제2 반도체 재료 층(214), 즉 SiGe와 동일하다. 이에 따라, 제4 핀 구조물(440)은 상부 부분으로서 제4 반도체 재료 층(430), 중간 부분의 상부 섹션으로서 제3 반도체 재료 층(216), 중간 부분의 하부 섹션으로서 제2 반도체 재료 층(214), 하부 부분으로서 제1 반도체 재료 층(212)을 갖도록 형성된다.
그 후, 과도한 제4 반도체 재료 층(430)을 제거하고, PFET 디바이스(200B)의 상부면을 평탄화하기 위해 CMP 프로세스가 수행될 수 있다. NFET 디바이스(200A)에서의 제3 패터닝된 HM 층(415)은 습식 식각, 건식 식각, 또는 이들의 조합 등의 적절한 식각 프로세스에 의해 제거된다.
도 1, 도 12a 내지 도 12d를 참조하면, 방법(100)은 NFET 디바이스(200A)에서 라이너(405)를 리세싱하고, NFET 디바이스(200A) 및 PFET 디바이스(200B) 모두에서 유전체 층(410)을 리세싱함으로써 단계(122)로 진행한다. 우선, 선택적 습식 식각 또는 선택적 건식 식각 등의 적절한 식각 프로세스에 의해 NFET 디바이스(200A)로부터 제3 패터닝된 HM 층(415)이 제거된다. 그 후, 라이너(405)는 선택적 습식 식각, 선택적 건식 식각, 또는 이들의 조합 등의 적절한 식각 프로세스들에 의해 리세싱된다. 본 실시예에서, 남은 제3 반도체 재료 층(216) 아래지만 제1 거리(d1)를 갖는 제2 반도체 재료 층(214) 위에 남은 라이너(405)의 상부면을 갖도록 리세싱 프로세스들이 제어된다.
그 후, 유전체 층(410)은 NFET 디바이스(200A) 및 PFET 디바이스(200B) 모두에서 리세싱되어, 제1, 제2, 제3, 및 제4 핀 구조물(220, 330, 420 및 440) 등의 개별 핀 피쳐들의 상부 부분들을 노출시킨다. 본 실시예에서, 라이너(405)에서의 고정 차지들(fixed charges)과 같이 게이트 영역에 대한 라이너(405)의 악영향을 회피하기 위해, 나중에 게이트 영역이 형성될 제1, 제2, 및 제3 핀 구조물들의 상부 부분으로부터 멀리 라이너(405)를 떨어뜨리기에 적당하게 설계된 제2 거리(d2)를 갖는 라이너(405)의 상부면 위에 리세싱된 유전체 층(410)의 상부면을 갖도록 리세싱 프로세스들이 제어된다. 일 실시예에서, 제2 거리(d2)는 약 3nm 내지 약 10nm 범위에 있다.
본 실시예에서, 트렌치(230)에서 리세싱된 유전체 층(410)은 얕은 트렌치 격리(shallow trench isolation, STI) 피쳐를 형성한다.
도 1, 도 13a, 및 도 13b를 참조하면, 방법(100)은 기판(210) 위에 더미 유전체 층(444)을 성막함으로써 단계(124)로 진행하는데, 제1, 제2, 제3, 및 제4 핀 구조물(220, 330, 430, 및 440)을 감싸는 것을 포함한다. 더미 유전체 층(444)은 후에 설명될 더미 게이트 스택들을 형성하는 후속 프로세스 동안에 제1, 제2, 제3, 및 제4 핀 구조물들(220, 330, 420, 및 440)을 보호하기 위해 설계된다. 더미 유전체 층(444)은 ALD, PVD, CVD, 또는 다른 적절한 기법들에 의해 성막될 수 있다. 일 실시예에서, 더미 유전체 층(444)은 실리콘 산화물을 포함한다.
도 13c를 참조하면, 일부 실시예에서, NFET 디바이스(200A)는 제1 섹션(445) 및 제2 섹션(446)을 포함한다. 2개의 인접한 제1 섹션들(445)은 제2 섹션(446)에 의해 분리된다. 제1 섹션(445)은 제2 핀 구조물들(330)을 포함하고, 제2 섹션(446)은 제3 핀 구조물(420)을 포함한다. 제2 핀 구조물(330)은 제1 소스/드레인(S/D) 영역들(455A) 및 제1 게이트 영역들(460A)을 포함한다. 인접한 제1 S/D 영역들(455A)은 제1 게이트 영역(460A)에 의해 분리된다. 일 실시예에서, 제1 섹션(445)은 하나의 제1 게이트 영역(460A)을 포함한다. 다른 실시예에서, 제1 섹션(445)은 2 이상의 제1 게이트 영역(460A)을 포함한다. 제3 핀 구조물(420)은 제2 S/D 영역(455AA)을 포함한다. 제2 S/D 영역(455AA)은 각각의 2개의 인접한 제1 섹션들(445)에서 2개의 인접한 제1 게이트 영역들(460A)을 분리시킨다.
도 13d를 참조하면, 일부 실시예에서, NFET 디바이스(200A)는 제1 섹션(445), 제2 섹션(446), 및 제3 섹션(447)을 포함한다. 제3 섹션(447)은 제1 핀 구조물(220)을 포함한다. 제1 핀 구조물(220)은 제3 S/D 영역(455AB)을 포함한다. 2개의 인접한 제1 섹션들(445)은 제2 섹션(446) 또는 제3 섹션(447)에 의해 분리된다.
도 13e를 참조하면, 일부 실시예에서, PFET 디바이스(200B)는 제4 섹션(448)을 포함한다. 제4 섹션(448)은 제4 핀 구조물(440)을 포함한다. 제4 핀 구조물(440)은 제4 소스/드레인(S/D) 영역들(455B) 및 제2 게이트 영역들(460B)을 포함한다. 2개의 인접한 제4 S/D 영역들(455B)은 제2 게이트 영역(460B)에 의해 분리된다. 일 실시예에서, 제4 섹션(448)은 하나의 제2 게이트 영역(460B)을 포함한다. 다른 실시예에서, 제4 섹션(448)은 2 이상의 제2 게이트 영역(460B)을 포함한다.
도 13f를 참조하면, 일부 실시예에서, PFET 디바이스(200B)는 제4 섹션(448) 및 제5 섹션(449)을 포함한다. 제5 섹션(449)은 상부 부분으로서 제4 반도체 재료 층(430), 중간 부분의 상부 섹션으로서 제3 반도체 재료 층(216), 중간 부분의 하부 섹션으로서 유전체 층(410), 및 하부 부분으로서 제1 반도체 재료 층(212)을 갖는 제5 핀 구조물(442)을 포함한다. 제5 핀 구조물(442)은 제3 게이트 영역(460BB)을 포함한다. 2개의 인접한 제4 섹션들(448)은 제5 섹션(449)에 의해 분리된다.
도 1, 도 14a, 및 도 14b를 참조하면, 방법(100)은 제3 게이트 영역(460BB)(미도시)뿐 아니라, (도 14a 및 도 14b에 도시된 바와 같이) 제1 게이트 영역(460A) 및 제2 게이트 영역들(460B)과 같은 개별적인 게이트 영역들에서, 게이트 스택(510) 및 게이트 스택(501)의 측벽들 상의 측벽 스페이서들(520)을 형성함으로써 단계(126)로 진행한다. 게이트 최종 프로세스(gate-last process)를 이용하는 일 실시예에서, 게이트 스택(510)은 더미 게이트이고, 후속 스페이지에서 최종 게이트 스택에 의해 대체될 것이다. 특히, 더미 게이트 스택들(510)은 소스/드레인 형성 중에 S/D 활성화를 위한 열 처리(thermal annealing)와 같은 고온 프로세스 후에 하이-k 유전체 층(HK) 및 금속 게이트 전극(MG)에 의해 나중에 대체될 수 있다. 더미 게이트 스택(510)은 기판(210)에 형성되고, 제1 게이트 영역(460A) 내의 제2 핀 구조물(330), 제2 게이트 영역(460B) 내의 제4 핀 구조물(440), 및 제3 게이트 영역(460BB) 내의 제5 핀 구조물(442) 위에 부분적으로 배치된다. 일 실시예에서, 더미 게이트 스택(510) 위에 게이트 하드 마스크(GHM; 512)가 형성된다. 더미 게이트 스택(510)은 성막 및 패턴화를 포함하는 적절한 절차에 의해 형성된다. 패터닝된 프로세스는 리소그래피 및 식각을 더 포함한다. 다양한 예시에서, 성막은 CVD, 물리 기상 증착(PVD), ALD, 열 산화, 다른 적절한 기법, 또는 이들의 조합을 포함한다. 리소그래피 프로세스는 포토레지스트(또는 레지스트) 코팅(예를 들어, 스핀-온 코팅(spin-on coating)), 소프트 베이킹(soft baking), 마스크 정렬(mask aligning), 노광, 노광후 베이킹, 포토레지스트 현상, 린싱(rinsing), 건조(예를 들어, 하드 베이킹), 다른 적절한 프로세스 및/또는 그 조합을 포함한다. 식각 프로세스는 건조 식각, 습식 식각, 및/또는 다른 식각 방법들(예를 들어, 반응성 이온 식각)을 포함한다.
더미 게이트 스택(510)은 더미 게이트 유전체 층 및 더미 게이트 유전체 층 위의 전극 층을 포함할 수 있다. 더미 게이트 유전체 층은 실리콘 산화물을 포함한다. 대체 또는 추가적으로, 유전체 층(512)은 실리콘 질화물, 하이-k 유전 물질 또는 다른 적절한 물질을 포함할 수 있다. 전극 층(514)은 다결정 실리콘(폴리실리콘)을 포함할 수 있다. GHM(516)은 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄화물 등의 적절한 유전 물질을 포함한다. 측벽 스페이서들(520)은 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산질화물, 또는 이들의 조합과 같은 유전 물질을 포함할 수 있다. 측벽 스페이서들(520)은 다수의 층을 포함할 수 있다. 측벽 스페이서들(520)을 위한 통상적인 형성 방법들은 게이트 스택(510) 위에 유전 물질을 성막하는 단계 및 유전 물질을 이방성 식각하는 단계를 포함한다. 식각 프로세스는 식각 선택성, 유연성, 및 원하는 과식각(overetch) 제어를 얻기 위한 다단계 식각을 포함할 수 있다.
도 1, 도 14a, 및 도 14b를 다시 참조하면, 방법(100)은 (도 14a에 도시된 바와 같은) 제1 및 제2 S/D 영역들(455A 및 455AA) 및 제3 S/D 영역(455AB)(미도시)에 제1 S/D 피쳐들(610A)을 형성함으로써 단계(128)로 진행한다. 일 실시예에서, 제1 S/D 피쳐들(610A)은 개별 제3, 제1, 및 제2 S/D 영역들(455AB, 455A 및 455AA)에서 제1, 제2, 및 제3 핀 구조물들(220, 330, 및 420)의 상부 부분의 일부를 리세싱함으로써 형성된다. 일 실시예에서, 제1, 제2, 및 제3 핀 구조물들(220, 330, 및 420)은 하나의 식각 프로세스에서 리세싱된다. 다른 실시예에서, 제1, 제2, 및 제3 핀 구조물들(220, 330, 및 420)은 상이한 식각 프로세스들에서 리세싱된다.
제2 S/D 피쳐(610B)는 (도 14B에 도시된 바와 같이) 제4 S/D 영역(455B)에서 제4 핀 구조물(440)의 상부 부분의 일부를 리세싱함으로써 형성된다.
본 실시예에서, 프로세스 통합 유연성(process integration flexibility)을 획득하기 위해, 제1 및 제3 핀 구조물(220 및 420)에 제3 반도체 재료 층(216)의 일부가 남게 하고, 제4 핀 구조물(440) 및 제5 핀 구조물(442)에 제4 반도체 재료 층(420)의 일부가 남게 하도록 리세싱 프로세스가 제어된다.
그 후, 제1 S/D 피쳐들(610A)은 제3 S/D 영역(455AB) 내의 리세싱된 제1 핀 구조물(220), 제1 S/D 영역(455A) 내의 리세싱된 제2 핀 구조물(420), 및 제2 S/D 영역(455AA) 내의 리세싱된 제3 핀 구조물(420) 각각에서 에피택셜 성장된다. 제2 S/D 피쳐들(610B)은 제4 S/D 영역(455B) 내의 리세싱된 제4 핀 구조물들(440)에서 에피택셜 성장된다. 제1 및 제2 S/D 피쳐들(610A 및 610B)은 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP, 또는 다른 적절한 물질을 포함한다. 제1 및 제2 S/D 피쳐들(610A 및 610B)은 하나 이상의 에피택시 또는 에피택셜 (epi) 프로세스에 의해 형성될 수 있다. 제1 및 제2 S/D 피쳐들(610A 및 610B)은 또한 epi 프로세스 중에 인-시츄(in-situ) 도핑될 수 있다. 다른 방법으로, 제1 및 제2 S/D 피쳐들(610A 및 610B)은 인-시츄 도핑되지 않고, 주입 프로세스들(즉, 접합 주입 프로세스(junction implant process))이 수행되어 제1 및 제2 S/D 피쳐들((610A 및 610B)을 도핑한다.
도 1, 도 15a, 및 도 15b를 참조하면, 방법(100)은 더미 게이트 스택들(510)의 갭 사이의 기판(210)에 층간 유전(ILD) 층(720)을 형성함으로써 단계(130)로 진행한다. ILD 층(720)은 실리콘 산화물, 실리콘 산질화물, 로우-k 유전 물질, 또는 다른 적절한 유전 물질들을 포함한다. ILD 층(720)은 단일 층 또는 다수의 층을 포함할 수 있다. ILD 층(720)은 CVD, ALD, 및 스핀-온(SOG) 등의 적절한 기법에 의해 형성된다. 이후, 과도한 ILD 층(720)을 제거하고, FinFET 디바이스(200)의 상부면을 평탄화하기 위해 화학 기계적 연마(CMP) 프로세스가 수행될 수 있다.
도 1, 도 15a, 및 도 15b를 다시 참조하면, 방법(100)은 제1 게이트 영역(460) 내의 하나 이상의 제1 게이트 트렌치(810A), 제2 게이트 영역(460B) 내의 하나 이상의 제2 게이트 트렌치(810B), 및 제3 게이트 영역(460BB)(미도시) 내의 하나 이상의 제3 게이트 트렌치(810C)로부터 더미 게이트 스택들(510)을 제거함으로써 단계(132)로 진행한다. 제2 핀 구조물(330)의 상부 부분은 (도 15a에 도시된 바와 같이) 제1 게이트 트렌치(810A)에서 노출되고, 각각의 제4 핀 구조물(440)의 상부 부분은 (도 15b에 도시된 바와 같이) 제2 게이트 트렌치(810B)에서 노출되고, 제5 핀 구조물(442)의 상부 부분은 제3 게이트 트렌치(810C)에서 노출된다(미도시). 더미 게이트 스택들(510)은 제3 반도체 재료 층(216) 및 제4 반도체 재료 층(430)에 대해 적당한 식각 선택성을 갖도록 설계된 식각 프로세스(예를 들어, 선택적 습식 식각 또는 선택적 건식 식각)에 의해 제거된다. 식각 프로세스는 개별 식각제(etchant)를 이용하는 하나 이상의 식각 단계들을 포함한다. 게이트 하드 마스크 층(516) 및 스페이서들(20) 또한 제거된다. 다른 방법으로, 더미 게이트 스택(510)은 포토리소그래피 패터닝된 및 식각 프로세스를 포함하는 일련의 프로세스에 의해 제거될 수 있다.
도 1 및 도 16a 내지 도 16f를 참조하면, 방법(100)은 기판(210) 위에 제1 및 제2 하이-k/금속 게이트(HK/MG) 스택들(910A 및 910B)을 형성함으로써 단계(134)로 진행하는데, 각각 제2, 제4, 및 제5 핀 구조물들(330, 440, 및 442)의 노출된 일부를 감싸는 것을 포함한다. 제1 및 제2 HK/MG 스택들(910A 및 910B)은 게이트 유전체에 게이트 유전체 층 및 게이트 전극을 포함한다. 일 실시예에서, 게이트 유전체 층은 유전 상수가 높은 유전 재료 층(본 실시예에서 열 실리콘 산화물의 유전 상수보다 큰 HK 유전체 층)을 포함하고, 게이트 전극은 금속, 금속 합금, 또는 금속 규화물을 포함한다. 제1 및 제2 HK/MG 스택들(910A 및 910B)의 형성은 다양한 게이트 물질들을 형성하기 위한 성막, 및 과도한 게이트 물질들을 제거하고 NFET 디바이스(200A) 및 PFET 디바이스(200B)의 상부면을 평탄화하기 위한 CMP 프로세스를 포함한다.
일 실시예에서, 게이트 유전체 층은 원자 층 증착(ALD), CVD, 열 산화 또는 오존 산화 등의 적절한 방법에 의해 성막된 계면 층(IL)을 포함한다. IL은 산화물, HfSiO, 및 산질화물을 포함한다. ALD, CVD, 금속 유기 CVD(MOCVD), 물리 기상 증착(PVD), 다른 적절한 기법 또는 이들의 조합 등의 적절한 기법에 의해 IL에 HK 유전체 층이 성막된다. HK 유전체 층은 LaO, AlO, ZrO, TiO, Ta2O5, Y2O3, SrTiO3(STO), BaTiO3(BTO), BaZrO, HfZrO, HfLaO, HfSiO, LaSiO, AlSiO, HfTaO, HfTiO, (Ba,Sr)TiO3(BST), Al2O3, Si3N4, 산질화물(SiON), 또는 다른 적절한 물질을 포함할 수 있다. 게이트 유전체 층들은 제1 게이트 영역(460A) 내의 제2 핀 구조물(320)의 상부 부분 및 제2 게이트 영역(460B) 내의 제3 핀 구조물들(440)의 상부 부분을 감싼다.
금속 게이트(MG) 전극은 단일 층, 또는 디바이스 성능을 향상시키기 위한 일 함수(work function)를 갖는 금속 층(일 함수 금속 층), 라이너 층(liner layer), 웨팅 층(wetting layer), 접착 층(adhesion layer), 및 금속, 금속 합금, 또는 금속 규화물의 전도 층의 다양한 조합 등의 다층 구조물을 포함할 수 있다. MG 전극은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, Al, WN, Cu, W, 임의의 적절한 물질들, 또는 그 조합을 포함할 수 있다. MG 전극은 ALD, PVD, CVD, 또는 다른 적절한 프로세스에 의해 형성될 수 있다. MG 전극은 상이한 금속 층을 갖는 NFET(200A) 및 PFET(200B)를 위해 별도로 형성될 수 있다. 과도한 MG 전극을 제거하기 위해 CMP 프로세스가 수행될 수 있다.
도 16c 및 도 16d를 참조하면, NFET 디바이스(200A)에서, 제1 HK/MG 스택들(910A)은 제1 게이트 영역(460A) 위에 형성되는데, 제2 핀 구조물(330)의 상부 부분을 감싸는 것을 포함한다. 그러므로, 제2 핀 구조물(330)에 제2 반도체 산화물 피쳐(324)를 형성하는 동안, 제1 게이트 영역(460A)에 적당한 스트레인(strain)이 유발되는데, 이는 채널 이동성을 증가시킬 것이다. 본 실시예에서, 유전체 앵커(411)가 장착된 제2 S/D 영역들(455AA)은 주기적으로, 예를 들어 2개의 제1 게이트 영역(460A)마다 또는 3개의 제1 게이트 영역(460A)마다 제1 게이트 영역(460A)에 인접하게 위치한다. 유전체 앵커들(411)은 제1 게이트 영역(460A)에 유발된 스트레인을 향상시켜서 채널 전자 이동성(channel electron mobility)을 증가시킬 것이다. 다른 방법으로, 소정의 주기로 제1 게이트 영역들(460A)에 인접하게 위치하는 제2 S/D 영역들(455AA) 내의 유전체 앵커들(411)과 제3 S/D 영역들(455AB) 내의 제2 반도체 물질(214) 모두를 이용하면, 제1 게이트 영역(460A)에 유발된 스트레인이 향상되어 채널 전자 이동성이 증가된다.
도 16e 및 도 16f를 참조하면, PFET 디바이스(200B)에서, 제2 HK/MG 스택들(910B)은 제2 및 제3 게이트 영역(460B 및 460BB) 위에 형성되는데, 제4 및 제5 핀 구조물들(440 및 442)의 상부 부분을 감싸는 것을 포함한다. 주기적으로, 예를 들어 2개의 제2 게이트 영역(460B)마다 또는 3개의 제2 게이트 영역(460B)마다 제3 게이트 영역(460BB) 내에 배치된 유전체 앵커들(411)을 이용하면, 제2 게이트 영역(460B)에 적절한 스트레인이 유발된다. 제2 S/D 피쳐들(610B)은 제4 S/D 영역들(455B) 위에 형성되어, 제2 게이트 영역(460B) 또는 제3 게이트 영역(460BB)에 의해 분리된다.
FinFET 디바이스(200)는 추가적인 CMOS 또는 MOS 기술 프로세싱을 통해 공지된 다양한 피쳐들 및 영역들을 형성할 수 있다. 예를 들어, 후속 프로세싱은 기판(210)에 다양한 컨택/비아/라인들 및 다층 상호연결 피쳐들(예를 들어, 금속 층 및 층간 유전체)을 형성할 수 있는데, 이들은 다양한 피쳐들을 연결하여 하나 이상의 FinFET 전계 효과 트랜지스터를 포함하는 기능성 회로를 형성하도록 구성된다. 나아가, 다층 상호연결은 비아 또는 컨택과 같은 수직 인터커넥트 및 금속 라인과 같은 수평 인터커넥트를 포함한다. 다양한 상호연결 피쳐들은 구리, 텅스텐, 및/또는 규화물을 포함하는 다양한 전도성 물질들을 구현할 수 있다. 일례에서, 구리 관련 다층 상호연결 구조물을 형성하기 위해 다마신(damascene) 및/또는 듀얼 다마신 프로세스가 사용된다.
추가 동작들이 방법(100)의 이전, 도중, 및 이후에 구현될 수 있고, 설명된 일부 동작들은 이 방법의 다른 실시예들의 경우 대체 또는 제거될 수 있다.
전술된 내용에 기반하여, 본 개시는 FinFET의 구조물들을 제공한다. 구조물들은 유전체 앵커를 채택하여 게이트 영역에 유발된 스트레인을 향상시키고, 길이가 긴 핀 구조물을 단축시킨다. 구조물들은 디바이스 성능 개선을 입증한다.
당업자가 본 개시의 양태들을 더 잘 이해할 수 있도록 전술된 내용은 여러 실시예들의 특징을 약술한 것이다. 당업자는 여기에 제시된 실시예들과 동일한 목적을 성취하고/성취하거나 동일한 이점을 달성하기 위해 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 점을 이해해야 한다. 당업자는 균등한 구조들이 본 개시의 사상 및 범위에서 벗어나지 않는다는 것을 이해할 것이며, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양한 변경, 대체, 및 변형을 수행할 수 있다.

Claims (10)

  1. 핀형 전계 효과 트랜지스터(fin-like field-effect transistor, FinFET) 디바이스에 있어서,
    기판 위의 복수의 제1 핀 구조물들; 및
    상기 기판 위에 있고, 상기 제1 핀 구조물들 중 하나에 인접한 제2 핀 구조물들
    을 포함하고, 제1 핀 구조물은,
    상기 기판 위에 배치된 제1 반도체 재료 층,
    상기 제1 반도체 재료 층 위에 배치된 제2 반도체 재료 층 ― 상기 제2 반도체 재료 층은 반도체 산화물 피쳐에 의해 적어도 부분적으로 둘러싸인 제2 반도체 물질로 형성됨 ― , 및
    상기 제2 반도체 재료 층 위에 배치된 제3 반도체 재료 층
    을 포함하고, 제2 핀 구조물은,
    상기 기판 위에 배치된 상기 제1 반도체 재료 층,
    상기 제1 반도체 재료 층 위에 배치된 라이너를 갖는 유전체 층 ― 상기 라이너는 상기 유전체 층과 상기 제1 반도체 재료 층 사이에 배치됨 ― , 및
    상기 유전체 층 위에 배치된 상기 제3 반도체 재료 층 ― 상기 라이너는 상기 유전체 층과 상기 제3 반도체 재료 층 사이에 배치됨 ―
    을 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  2. 제1항에 있어서,
    상기 기판 위에 있고, 상기 제1 핀 구조물의 일부의 상기 제3 반도체 재료 층 위를 감싸는 복수의 제1 게이트 스택;
    상기 제1 핀 구조물의 리세싱된 제3 반도체 재료 층 위에 있고, 상기 제1 게이트 스택에 의해 분리되는 제1 소스/드레인(source/drain, S/D) 피쳐들; 및
    상기 제2 핀 구조물의 리세싱된 제3 반도체 재료 층 위에 있고, 상기 제1 게이트 스택에 의해 분리되는 제2 S/D 피쳐
    를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  3. 제2항에 있어서,
    상기 제1 게이트 스택들, 상기 제1 S/D 피쳐들, 및 상기 제2 S/D 피쳐는, 2개의 인접한 제1 게이트 스택들이 상기 제1 S/D 피쳐들 중 하나에 의해 또는 상기 제2 S/D 피쳐에 의해 분리되도록 배열되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  4. 제1항에 있어서,
    상기 기판 위에 제3 핀 구조물을 더 포함하고, 상기 제3 핀 구조물은,
    상기 기판 위에 배치된 상기 제1 반도체 재료 층,
    상기 제1 반도체 재료 층 위에 배치된 상기 제2 반도체 재료 층, 및
    상기 제2 반도체 재료 층 위에 배치된 리세싱된 상기 제3 반도체 재료 층
    을 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  5. 제1항에 있어서,
    상기 기판 위의 복수의 제4 핀 구조물; 및
    상기 기판 위의 제5 핀 구조물
    을 더 포함하고, 상기 제4 핀 구조물은,
    상기 기판 위에 배치된 상기 제1 반도체 재료 층,
    상기 제1 반도체 재료 층 위에 배치된 상기 제2 반도체 재료 층,
    상기 제2 반도체 재료 층 위에 배치된 상기 제3 반도체 재료 층, 및
    상기 제3 반도체 재료 층 위에 배치된 제4 반도체 재료 층
    을 포함하고, 상기 제5 핀 구조물은,
    상기 기판 위에 배치된 상기 제1 반도체 재료 층,
    상기 제1 반도체 재료 층 위에 배치된 상기 유전체 층,
    상기 유전체 층 위에 배치된 상기 제3 반도체 재료 층, 및
    상기 제3 반도체 재료 층 위에 배치된 제4 반도체 재료 층
    을 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  6. 핀형 전계 효과 트랜지스터(FinFET) 디바이스에 있어서,
    n-타입 핀형 전계 효과 트랜지스터(NFET) 영역을 갖는 기판을 포함하고,
    상기 NFET 영역은,
    제1 핀 구조물의 상부 부분 위를 감싸는 제1 게이트 스택 ― 상기 제1 핀 구조물은 상부 부분으로서 에피택셜 실리콘(Si) 층을, 중간 부분으로서 외부 층에 실리콘 게르마늄 산화물(SiGeO) 피쳐를 구비한 에피택셜 실리콘 게르마늄(SiGe)을, 그리고 하부 부분으로서 에피택셜 Si를 가짐 ― ,
    상기 제1 핀 구조물의 리세싱된 상부 부분 위의 제1 소스/드레인(S/D) 피쳐, 및
    상기 기판 위의 제2 핀 구조물 위의 제2 S/D 피쳐 ― 상기 제2 핀 구조물은 상부 부분으로서 리세싱된 에피택셜 Si 층을, 중간 부분으로서 상부면 및 하부면 위를 감싸는 라이너를 구비한 유전체 층을, 그리고 하부 부분으로서 에피택셜 Si를 가짐 ―
    를 포함하고, 상기 제1 핀 구조물 위의 S/D 피쳐 또는 상기 제2 핀 구조물 위의 S/D 피쳐 중 어느 하나에 의해 2개의 인접한 제1 게이트 스택들이 분리되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  7. 제6항에 있어서,
    p-타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 포함하고, 상기 PFET 영역은,
    제3 핀 구조물의 상부 부분 위를 감싸는 제2 게이트 스택 ― 상기 제3 핀 구조물은 상부 부분으로서 에피택셜 실리콘 게르마늄(SiGe)을, 중간 부분의 상부 섹션으로서 에피택셜 Si를, 중간 부분의 하부 섹션으로서 다른 에피택셜 SiGe를, 그리고 하부 부분으로서 다른 에피택셜 Si를 가짐 ― ,
    상기 제3 핀 구조물의 리세싱된 상부 부분 위의 제3 S/D 피쳐, 및
    제4 핀 구조물의 상부 부분 위를 감싸는 제3 게이트 스택 ― 상기 제4 핀 구조물은 상부 부분으로서 에피택셜 SiGe를, 중간 부분의 상부 섹션으로서 에피택셜 Si를, 중간 부분의 하부 섹션으로서 상기 라이너를 구비한 유전체 층을, 그리고 하부 부분으로서 다른 에피택셜 Si를 가짐 ―
    를 포함하고, 상기 제2 게이트 스택에 의해 또는 상기 제3 게이트 스택에 의해 2개의 인접한 S/D 피쳐들이 분리되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  8. 제6항에 있어서,
    상기 NFET 영역 내의 제5 핀 구조물을 더 포함하고, 상기 제5 핀 구조물은,
    상부 부분으로서 상기 리세싱된 에피택셜 Si 층,
    중간 부분으로서 상기 에피택셜 SiGe, 및
    하부 부분으로서 상기 에피택셜 Si
    를 포함하는 것인, 핀형 전계 효과 트랜지스터(FinFET) 디바이스.
  9. 방법에 있어서,
    n-타입 핀형 전계 효과 트랜지스터(NFET) 영역 및 p-타입 핀형 전계 효과 트랜지스터(PFET) 영역을 갖는 기판을 제공하는 단계;
    상기 NFET 영역 및 상기 PFET 영역에 제1 핀 구조물들을 형성하는 단계 ― 상기 제1 핀 구조물은 상부 부분으로서 제1 에피택셜 반도체 재료 층을, 중간 부분으로서 외부 층에 반도체 산화물 피쳐를 갖는 제2 에피택셜 반도체 재료 층을, 그리고 하부 부분으로서 제3 반도체 재료 층을 포함함 ― ;
    상기 NFET 영역 및 PFET 영역 위에 제1 패터닝된 하드 마스크(hard-mask, HM)를 형성하는 단계;
    래터럴 트렌치(lateral trench)를 형성하는 단계;
    상기 NFET 영역 내의 상기 래터럴 트렌치 내의 상기 제2 반도체 재료 층을 노출시키기 위하여, 상기 NFET 영역 및 PFET 영역 위에 제2 패터닝된 HM을 형성하는 단계;
    상기 노출된 제2 반도체 재료 층의 외부 층에 반도체 산화물 피쳐를 형성하여 제2 핀 구조물을 형성하기 위하여 어닐링(annealing)를 적용하는 단계;
    상기 NFET 영역과 상기 PFET 영역 모두 내의 상기 제1 및 제2 핀 구조물 위를 감싸는 라이너를 형성하는 단계;
    상기 래터럴 트렌치 내에 유전체 앵커(anchor)를 형성하여 제3 핀 구조물을 형성하기 위하여 유전체 층을 성막하는 단계;
    상기 NFET 영역을 제3 HM으로 커버하면서 상기 PFET 영역 내에 제4 및 제5 핀 구조물을 형성하는 단계;
    상기 제1, 제2, 제3, 제4, 및 제5 핀 구조물의 상부 부분을 노출시키기 위해 상기 NFET 영역 및 상기 PFET 영역 모두에서 상기 유전체 층을 리세싱하는 단계; 및
    상기 노출된 제1, 제2, 제3, 제4, 및 제5 핀 구조물 위에 더미 유전체 층을 성막하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 제2 핀 구조물 내의 제1 게이트 영역, 상기 제4 핀 구조물 내의 제2 게이트 영역, 및 상기 제5 핀 구조물 내의 제3 게이트 영역 내에 더미 게이트들을 형성하는 단계;
    상기 NFET 영역에서 상기 제3 핀 구조물 내의 제1 S/D 영역, 상기 제3 핀 구조물 내의 제2 S/D 영역, 및 상기 제1 핀 구조물 내의 제3 S/D 영역에 제1 소스/드레인(S/D) 피쳐들을 형성하는 단계; 및
    상기 PFET 영역에서 상기 제4 핀 구조물 내의 제4 S/D 영역 내에 제2 S/D 피쳐를 형성하는 단계
    를 더 포함하는, 방법.
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