KR20150116377A - 반도체 디바이스 및 그 형성 - Google Patents
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Abstract
반도체 디바이스 및 형성 방법들이 제공된다. 반도체 디바이스는 핀의 제1 활성 영역 상부의 제1 금속 합금 및 핀의 제2 활성 영역 상부의 제2 금속 합금을 포함한다. 도전층은 핀의 채널 영역 상부에 있다. 반도체 층은 도전층 상부에 있다. 채널 영역 상부의 도전층은 전류 누설을 억압하고, 도전층 상부의 반도체 층은, 이러한 도전층 또는 도전층 상부의 반도체 층을 갖지 않는 채널 영역과 비교하여, 소스로부터 드레인으로의 전기 선속(electro flux)을 감소시킨다. 소스 또는 드레인 중 적어도 하나로서 제1 금속 합금을 갖는 반도체 디바이스는 소스 또는 드레인으로서 금속 합금을 갖지 않는 반도체 디바이스보다 더 낮은 활성화 온도를 필요로 한다.
Description
본 발명은 반도체 디바이스 및 그 형성에 관한 것이다.
트랜지스터와 같은 반도체 디바이스에서, 디바이스의 게이트에 충분한 전압 또는 바이어스를 인가할 때, 소스 영역과 드레인 영역 사이의 채널 영역을 통해 전류가 흐른다. 채널 영역을 통해 전류가 흐를 때, 트랜지스터는 일반적으로 '온' 상태에 있는 것으로 간주되고, 채널 영역을 통해 전류가 흐르지 않을 때, 트랜지스터는 일반적으로 '오프' 상태에 있는 것으로 간주된다.
채널 영역 상부의 도전층은 전류 누설을 억압하고, 도전층 상부의 반도체 층은, 이러한 도전층 또는 도전층 상부의 반도체 층을 갖지 않는 채널 영역과 비교하여, 소스로부터 드레인으로의 전기 선속(electro flux)을 감소시킨다. 소스 또는 드레인 중 적어도 하나로서 제1 금속 합금을 갖는 반도체 디바이스는 소스 또는 드레인으로서 금속 합금을 갖지 않는 반도체 디바이스보다 더 낮은 활성화 온도를 필요로 한다.
어떤 실시예들에 따르면, 반도체 디바이스는 기판 위의 핀의 제1 활성 영역 상부의 제1 금속 합금 및 핀의 제2 활성 영역 상부의 제2 금속 합금을 포함한다. 어떤 실시예들에서, 도전층은, 제1 활성 영역과 제2 활성 영역 사이에서, 핀의 채널 영역 상부에 있고; 반도체 층은 도전층 상부에 있다.
어떤 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은 기판 위의 핀 상부에 도전층을 형성하는 단계 - 핀은 제1 활성 영역, 채널 영역 및 제2 활성 영역을 가짐 - 를 포함한다. 어떤 실시예들에 따르면, 반도체 디바이스를 형성하는 방법은 도전층 상부에 반도체 층을 형성하는 단계, 제1 활성 영역 상부의 도전층 및 반도체 층으로부터 제1 활성 영역 상부에 제1 금속 합금을 형성하는 단계 및 제2 활성 영역 상부의 도전층 및 반도체 층으로부터 제2 활성 영역 상부에 제2 금속 합금을 형성하는 단계를 포함한다.
어떤 실시예들에 따르면, 반도체 디바이스는 기판 위의 핀의 제1 활성 영역 상부에 니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함하는 제1 금속 합금 및 핀의 제2 활성 영역 상부에 니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함하는 제2 금속 합금을 포함한다. 어떤 실시예들에서, 약 0.5 nm 내지 약 5 nm의 도전층 두께를 가지는 도전층은 핀의 채널 영역 상부에 있고, 채널 영역은 제1 활성 영역과 제2 활성 영역 사이에 있다. 어떤 실시예들에서, 반도체 층은 도전층 상부에 있다.
본 개시 내용의 측면들은 첨부 도면들과 함께 읽어볼 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 유의할 점은, 업계에서의 표준 관행에 따라, 다양한 특징들이 축척대로 그려져 있지 않다는 것이다. 사실, 다양한 특징부들의 치수들이 논의의 명확함을 위해 임의적으로 증가 또는 감소될 수 있다.
도 1은 어떤 실시예들에 따른, 반도체 디바이스를 형성하는 방법을 나타낸 흐름도.
도 2는 어떤 실시예들에 따른, 반도체 디바이스를 형성하는 방법을 나타낸 흐름도.
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도 2는 어떤 실시예들에 따른, 반도체 디바이스를 형성하는 방법을 나타낸 흐름도.
도 3은 어떤 실시예들에 따른, 반도체 디바이스를 나타낸 도면.
도 4는 어떤 실시예들에 따른, 반도체 디바이스를 나타낸 도면.
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도 28은 어떤 실시예들에 따른, 반도체 디바이스를 나타낸 도면.
이하의 개시 내용은 제공된 발명 요지의 상이한 특징들을 구현하는 많은 상이한 실시예들, 또는 예들을 제공한다. 본 개시 내용을 간략화하기 위해 구성요소들 및 배열들의 구체적인 예들이 이하에서 기술된다. 이들은, 물론, 예들에 불과하고, 제한하기 위한 것이 아니다. 예를 들어, 이하의 설명에서 제2 특징부 상부에 또는 그 위에 제1 특징부를 형성하는 것은 제1 특징부 및 제2 특징부가 직접 접촉하게 형성되는 실시예들을 포함할 수 있고, 또한 제1 특징부와 제2 특징부가 직접 접촉하지 않을 수 있도록 제1 특징부와 제2 특징부 사이에 부가의 특징부들이 형성될 수 있는 실시예들을 포함할 수 있다. 그에 부가하여, 본 개시 내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 결정하지는 않는다.
게다가, "아래에", "아래쪽에", "하부", "위쪽에", "상부" 등과 같은 공간적으로 상대적인 용어들은, 도면들에 예시되어 있는 바와 같이, 하나의 요소 또는 특징부의 다른 요소(들) 또는 특징부(들)에 대한 관계를 기술하기 위해 본 명세서에서 설명의 편의상 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용 또는 동작 중인 디바이스의 상이한 배향들을 포함하기 위한 것이다. 장치가 다른 방식으로(90도 회전되어 또는 다른 배향들로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 서술자들은 마찬가지로 그에 따라 해석될 수 있다.
반도체 디바이스를 형성하는 하나 이상의 기법들 및 그에 의해 형성된 결과 구조물들이 본 명세서에 제공되어 있다.
반도체 디바이스(300)를 형성하는 제1 방법(100)이 도 1에 예시되어 있고, 이러한 방법에 의해 형성된 하나 이상의 반도체 디바이스들이 도 3 내지 도 18에 예시되어 있다. 도 3을 참조하면, 반도체 디바이스(300)의 3차원(3D) 뷰가 예시되어 있고, 절연층(314), 반도체 층(310) 및 도전층(308) 아래에 있는 특징부들이 도 3에서 보이도록, 도 14 내지 도 18에 예시되어 있는 절연층(314), 반도체 층(310) 및 도전층(308)의 일부분이 도 3에 도시되어 있지 않다. 어떤 실시예들에서, 반도체 디바이스(300)는 기판(302) 상에 핀(fin)(304)을 포함한다. 어떤 실시예들에서, 핀(304)은 제1 활성 영역(304a), 채널 영역(304c) 및 제2 활성 영역(304b)을 포함한다. 어떤 실시예들에서, 제1 유전체 층(306)은 기판(302) 상에 있고, 절연층(314)은 제1 유전체 층(306) 및 핀(304) 상에 있다. 어떤 실시예들에서, 도전층(308)은 제1 금속 합금(312a) 아래쪽의 제1 활성 영역(304a)에서 그리고 제2 금속 합금(312b) 아래쪽의 제2 활성 영역(304b)에서 핀(304)의 측벽들 상에 있다. 어떤 실시예들에서, 도전층(308)은 게르마늄을 포함한다. 어떤 실시예들에서, 도전층(308)은 채널 영역(304c)에서 핀(304)의 측벽들 상부에 및 그 위에 있다. 어떤 실시예들에서, 반도체 층(310)은 제1 금속 합금(312a) 아래쪽의 제1 활성 영역(304a)에서 그리고 제2 금속 합금(312b) 아래쪽의 제2 활성 영역(304b)에서 핀(304)의 측벽들 위의 도전층(308) 상부에 있다. 어떤 실시예들에서, 반도체 층(310)은 채널 영역(304c)에서 도전층(308) 상부에 있다. 어떤 실시예들에서, 반도체 층(310)은 실리콘을 포함한다. 어떤 실시예들에서, 도전층(308)은, 그 중에서도 도 10에 도시된 바와 같이, 약 0.5 nm 내지 약 5 nm의 도전층 두께(311)를 가진다. 어떤 실시예들에서, 반도체 층(310)은 채널 영역(304c)에서 핀(304) 상부의 도전층(308) 상부에 있다. 어떤 실시예들에서, 반도체 층(310)은, 그 중에서도 도 10에 도시된 바와 같이, 약 0.1 nm 내지 약 3 nm의 반도체 층 두께(313)를 가진다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나는 니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함한다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나는 소스 또는 드레인 중 적어도 하나를 구성한다. 어떤 실시예들에서, 채널 영역(304c) 상부의 도전층 두께(311)를 가지는 도전층(308)은, 도전층 두께(311)와 상이한 두께를 가지는 도전층과 비교하여, 전류 누설을 억압시킨다. 어떤 실시예들에서, 채널 영역(304c)에서 도전층(308) 상부의 반도체 층(310)은, 도전층 상부에 반도체 층을 갖지 않는 채널 영역과 비교하여, 소스로부터 드레인으로의 전기 선속(electro flux)을 감소시킨다. 어떤 실시예들에서, 소스 또는 드레인 중 적어도 하나로서 제1 금속 합금(312a)을 갖고 소스 또는 드레인 중 적어도 하나로서 제2 금속 합금(312b)을 갖는 반도체 디바이스(300)는 소스 또는 드레인 중 적어도 하나로서 금속 합금을 갖지 않는 반도체 디바이스보다 더 낮은 활성화 온도(activation temperature)를 필요로 한다.
도 3에서, 2개의 라인들(301 및 303)은 다른 도면들에 도시되어 있는 단면들을 예시하기 위해 그려져 있다. 제1 라인(301)은 금속 층(316), 절연층(314), 반도체 층(310), 도전층(308), 제1 금속 합금(312a), 제2 금속 합금(312b), 핀(304) 및 기판(302)을 통해 절단하고, 도 4, 도 6, 도 8, 도 10, 도 12, 도 14 및 도 16은 다양한 제조 스테이지들에서 제1 라인(301)을 따라 절취한 반도체 디바이스(300)의 단면도들이다. 제2 라인(303)은 금속 층(316), 절연층(314), 반도체 층(310), 도전층(308), 제1 유전체 층(306), 핀(304) 및 기판(302)을 통해 절단하고, 도 5, 도 7, 도 9, 도 11, 도 13, 도 15 및 도 17은 다양한 제조 스테이지들에서 제2 라인(303)을 따라 절취한 반도체 디바이스(300)의 단면도들이다.
제1 방법(100)의 102에서, 도 10 및 도 11에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 도전층(308)이 기판(302) 상부의 핀(304) 상부에 형성된다. 도 10 및 도 11에 앞서, 도 4 및 도 5를 참조하면, 어떤 실시예들에 따르면, 에칭 등에 의해, 핀(304)이 기판(302)으로부터 형성된다. 어떤 실시예들에서, 기판(302)은 실리콘 또는 게르마늄 중 적어도 하나를 포함한다. 어떤 실시예들에 따르면, 기판(302)은 에피택셜 층, SOI(silicon-on-insulator) 구조물, 웨이퍼, 또는 웨이퍼로부터 형성된 다이 중 적어도 하나를 포함한다. 어떤 실시예들에서, 핀(304)은 제1 활성 영역(304a), 채널 영역(304c) 및 제2 활성 영역(304b)을 가진다. 어떤 실시예들에서, 핀(304)은 약 20 nm 내지 약 70 nm의 핀 높이(323a) 및 약 10 nm 내지 약 30 nm의 핀 폭(323b)을 가진다. 도 6 및 도 7을 참조하면, 어떤 실시예들에 따르면, 제1 유전체 층(306)이 기판(302) 및 핀(304) 상부에 형성된다. 어떤 실시예들에서, 제1 유전체 층(306)은 실리콘 또는 산화물 중 적어도 하나를 포함한다. 어떤 실시예들에서, 제1 유전체 층(306)은 퇴적에 의해 형성된다. 도 8 및 도 9를 참조하면, 제1 유전체 층(306)이 핀(304)의 상부 표면 및 핀(304)의 측벽들의 일부분으로부터 제거되도록 그리고, 도 5에 예시되어 있는 바와 같이, 제1 유전체 층(306)이 기판(302)의 상부 표면(319) 상부에 남아 있도록 제1 유전체 층(306)이 에칭된다. 도 10 및 도 11을 참조하면, 어떤 실시예들에 따르면, 도전층(308)이 핀(304) 상부에 형성된다. 어떤 실시예들에서, 도전층(308)은 게르마늄을 포함한다. 어떤 실시예들에서, 도전층(308)이, 에피택셜 성장 등에 의해, 성장된다. 어떤 실시예들에서, 도전층(308)은 약 400oC 내지 약 500oC의 도전성 온도에서 성장된다. 어떤 실시예들에서, 도전층(308)은 약 2mTorr 내지 약 15mTorr의 도전성 압력에서 성장된다. 어떤 실시예들에서, 도전층(308)은 약 5sccm 내지 약 15sccm의 도전층 유속으로 유입된 GeH4를 포함하는 도전층 가스의 존재 하에 성장된다. 어떤 실시예들에서, 도전층(308)이 약 1nm/min 내지 약 4nm/min의 도전층 퇴적 속도로 형성된다. 어떤 실시예들에서, 도전층(308)은 약 0.5 nm 내지 약 5 nm의 도전층 두께(311)를 가진다.
제1 방법(100)의 104에서, 도 10 및 도 11에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 반도체 층(310)이 도전층(308) 상부에 형성된다. 어떤 실시예들에서, 반도체 층(310)은 실리콘을 포함한다. 어떤 실시예들에서, 반도체 층(310)이, 에피택셜 성장 등에 의해, 성장된다. 어떤 실시예들에서, 반도체 층(310)은 약 600oC 내지 약 700oC의 반도체 온도에서 성장된다. 어떤 실시예들에서, 반도체 층(310)은 약 0.2mTorr 내지 약 2mTorr의 반도체 압력에서 성장된다. 어떤 실시예들에서, 반도체 층(310)은 약 0.2sccm 내지 약 2sccm의 반도체 층 유속으로 유입된 SiH4를 포함하는 반도체 층 가스의 존재 하에 성장된다. 어떤 실시예들에서, 반도체 층(310)이 약 0.5nm/min 내지 약 2nm/min의 반도체 층 퇴적 속도로 형성된다. 어떤 실시예들에서, 반도체 층(310)은 약 0.1 nm 내지 약 3 nm의 반도체 층 두께(313)를 가진다.
제1 방법(100)의 106에서, 도 10 및 도 11에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 포토레지스트(321)가 채널 영역(304c) 상부의 반도체 층(310) 상에 형성된다.
제1 방법(100)의 108에서, 도 12 및 도 13에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 제1 금속 합금(312a)이 도전층(308) 및 반도체 층(310)으로부터 제1 활성 영역(304a) 상부에 형성되고, 제2 금속 합금(312b)이 도전층(308) 및 반도체 층(310)으로부터 제2 활성 영역(304b) 상부에 형성된다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나는 백금, 금, 탄탈륨, 가돌리늄 또는 티타늄 중 적어도 하나의 스퍼터 증착에 의해 형성된다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나의 형성 후에, 포토레지스트(321)가 제거된다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나는 약 5s 내지 약 70s의 지속기간 동안 약 250oC 내지 약 750oC의 온도에서의 어닐링에 의해 형성된다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나가 니켈, 백금 또는 금 중 적어도 하나를 포함할 때와 같은 경우, 반도체 디바이스(300)가 약 5s 내지 약 70s의 제1 어닐링 지속기간 동안 약 350oC 내지 약 650oC의 제1 어닐링 온도에서의 고속 열 어닐링 등에 의해 어닐링된다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나가 티타늄, 가돌리늄 또는 탄탈륨 중 적어도 하나를 포함할 때와 같은 경우, 반도체 디바이스(300)가 약 5s 내지 약 70s의 제2 어닐링 지속기간 동안 약 450oC 내지 약 750oC의 제2 어닐링 온도에서의 고속 열 어닐링 등에 의해 어닐링된다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나는 니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함한다. 어떤 실시예들에서, 제1 금속 합금(312a) 또는 제2 금속 합금(312b) 중 적어도 하나의 형성 후에, 도전층(308) 및 반도체 층(310)이 제1 활성 영역(304a)의 측벽들 상에 그리고 핀(304)의 제2 활성 영역(304b)의 측벽들 상에 남아 있다. 도 14 및 도 15를 참조하면, 어떤 실시예들에 따르면, 절연층(314)이 제1 유전체 층(306), 반도체 층(310), 제1 금속 합금(312a) 및 제2 금속 합금(312b) 상부에 형성된다. 어떤 실시예들에서, 절연층(314)은 하프늄, 지로코늄 또는 산화물 중 적어도 하나를 포함한다. 어떤 실시예들에서, 절연층(314)은 약 0.5 nm 내지 약 1 nm의 절연성 두께(325)를 가진다. 어떤 실시예들에서, 절연층(314)은 퇴적에 의해 형성된다. 어떤 실시예들에서, 절연층(314)은 하프늄 실리콘 산화물의 층(도시 생략)을 형성하기 위해 채널 영역(304c) 상부의 반도체 층(310)과 상호작용한다. 도 16 및 도 17을 참조하면, 어떤 실시예들에 따르면, 금속 층(316)이 채널 영역(304c) 상부의 절연층(314) 상부에 형성된다. 어떤 실시예들에서, 채널 영역(304c) 상부의 절연층(314) 상부의 금속 층(316)은 게이트(315)를 포함한다. 어떤 실시예들에서, 금속 층(316)은 탄탈륨 또는 질화물 중 적어도 하나를 포함한다. 어떤 실시예들에서, 금속 층(316)은 약 50 nm 내지 약 100 nm의 금속 층 두께(326)를 가진다. 어떤 실시예들에서, 금속 층(316)은 퇴적에 의해 형성된다. 도 18에 예시된 것과 같은 어떤 실시예들에서, 게이트 접점(318)이 기판(302) 상부의 금속 층(316) 상부에 형성된다. 어떤 실시예들에서, 제1 접점(320)이 제1 금속 합금(312a)과 접촉하도록, 제1 접점(320)이 제1 활성 영역(304a) 상부에 형성된다. 어떤 실시예들에서, 제2 접점(322)이 제2 금속 합금(312b)과 접촉하도록, 제2 접점(322)이 제2 활성 영역(304b) 상부에 형성된다. 어떤 실시예들에서, 게이트 접점(318), 제1 접점(320) 또는 제2 접점(322) 중 적어도 하나는 금속과 같은 도전성 물질을 포함한다.
반도체 디바이스(300)를 형성하는 제2 방법(200)이 도 2에 예시되어 있고, 이러한 방법에 의해 형성된 하나 이상의 반도체 디바이스들이 도 19 내지 도 28에 예시되어 있다. 도 19를 참조하면, 반도체 디바이스(300)의 3D 뷰가 예시되어 있으며, 여기서 절연층(314), 반도체 층(310) 및 도전층(308) 아래에 있는 특징부들이 도 19에서 보이도록, 도 20 내지 도 28에 예시되어 있는 절연층(314), 반도체 층(310) 및 도전층(308)의 일부분이 도 19에 도시되어 있지 않다. 도 19에서, 2개의 라인들(305 및 307)은 다른 도면들에 도시되어 있는 단면들을 예시하기 위해 그려져 있다. 제3 라인(305)은 금속 층(316), 절연층(314), 제1 금속 합금(312a), 제2 금속 합금(312b), 반도체 층(310), 도전층(308), 핀(304) 및 기판(302)을 통해 절단하고 있다. 도 20, 도 22, 도 24 및 도 26은 다양한 제조 스테이지들에서 제3 라인(305)을 따라 절취한 반도체 디바이스(300)의 단면도들이다. 제4 라인(307)은 금속 층(316), 절연층(314), 반도체 층(310), 도전층(308), 제1 유전체 층(306), 핀(304) 및 기판(302)을 통해 절단하고, 도 21, 도 23, 도 25 및 도 27은 다양한 제조 스테이지들에서 제3 라인(307)을 따라 절취한 반도체 디바이스(300)의 단면도들이다.
제2 방법(200)의 202에서, 도 20 및 도 21에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 도전층(308)이 기판(302) 상부의 핀(304) 상부에 형성된다. 어떤 실시예들에서, 핀(304)은, 어떤 실시예들에 따르면, 도 4 및 도 5에 예시된 것과 같은 핀(304)과 관련하여 앞서 기술한 것과 동일한 방식으로 기판(302)으로부터 형성된다. 어떤 실시예들에서, 제1 유전체 층(306)은 도 6 내지 도 9에 예시된 것과 같은 제1 유전체 층(306)과 관련하여 앞서 기술한 것과 동일한 방식으로 형성된다. 어떤 실시예들에서, 도전층(308)은 도 10 및 도 11에 예시된 것과 같은 도전층(308)과 관련하여 앞서 기술한 것과 동일한 방식으로 형성된다.
제2 방법(200)의 204에서, 도 20 및 도 21에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 반도체 층(310)이 도전층(308) 상부에 형성된다. 어떤 실시예들에서, 반도체 층(310)은 도 10 및 도 11에 예시된 것과 같은 도전층(308)과 관련하여 앞서 기술한 것과 동일한 방식으로 형성된다.
제2 방법(200)의 206에서, 도 24 및 도 25에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 게이트(315)가 채널 영역(304c) 상부의 반도체 층(310) 상에 형성된다. 도 24 및 도 25에 앞서, 도 20 및 도 21을 참조하면, 어떤 실시예들에 따르면, 절연층(314)이 제1 유전체 층(306) 및 반도체 층(310) 상부에 형성된다. 어떤 실시예들에서,절연층(314)은 도 14 및 도 15에 예시된 것과 같은 절연층(314)과 관련하여 앞서 기술한 것과 동일한 방식으로 형성된다. 도 22 및 도 23을 참조하면, 어떤 실시예들에 따르면, 금속 층(316)이 절연층(314) 상부에 형성된다. 어떤 실시예들에서, 금속 층(316)은 탄탈륨 또는 질화물 중 적어도 하나를 포함한다. 어떤 실시예들에서, 금속 층(316)은 약 50 nm 내지 약 100 nm의 금속 층 두께(326)를 가진다. 어떤 실시예들에서, 금속 층(316)은 퇴적에 의해 형성된다. 어떤 실시예들에서, 도 28에 예시된 바와 같이, 금속 층(316)이 게이트(315)에 연결되도록, 금속 층(316)이 기판(302) 상부에 형성된다. 도 24 및 도 25를 참조하면, 금속 층(316) 및 절연층(314)이 게이트(315)를 형성하기 위해 핀(304)의 채널 영역(304c) 상부에 있도록 그리고 기판(302)의 일부분들 상부에 있도록 금속 층(316) 및 절연층(314)이 패터닝된다. 어떤 실시예들에서, 스페이서들(317)이 게이트(315)에 인접하여 형성된다. 어떤 실시예들에서, 스페이서들(317)은 질화물을 포함한다.
제2 방법(200)의 208에서, 도 26 및 도 27에 예시되어 있는 바와 같이, 어떤 실시예들에 따르면, 제1 금속 합금(312a)이 도전층(308) 및 반도체 층(310)으로부터 제1 활성 영역(304a) 상부에 형성되고, 제2 금속 합금(312b)이 도전층(308) 및 반도체 층(310)으로부터 제2 활성 영역(304b) 상부에 형성된다. 어떤 실시예들에서, 제1 금속 합금(312a) 및 제2 금속 합금(312b)은, 도 12 및 도 13에 예시된 바와 같이, 제1 금속 합금(312a) 및 제2 금속 합금(312b)와 관련하여 앞서 기술한 것과 동일한 방식으로 형성되지만, 게이트(315)는 핀(304)의 채널 영역(304c)을 덮기 위해 포토레지스트(321)로서 기능한다. 도 28을 참조하면, 어떤 실시예들에 따르면, 게이트 접점(318)이 금속 층(316) 상부에 형성된다. 어떤 실시예들에서, 제1 접점(320)이 제1 금속 합금(312a)과 접촉하도록, 제1 접점(320)이 제1 활성 영역(304a) 상부에 형성된다. 어떤 실시예들에서, 제2 접점(322)이 제2 금속 합금(312b)과 접촉하도록, 제2 접점(322)이 제2 활성 영역(304b) 상부에 형성된다. 어떤 실시예들에서, 게이트 접점(318), 제1 접점(320) 또는 제2 접점(322) 중 적어도 하나는 금속과 같은 도전성 물질을 포함한다. 어떤 실시예들에서, 채널 영역(304c) 상부의 도전층 두께(311)를 가지는 도전층(308)은, 도전층 두께(311)과 상이한 두께를 가지는 도전층과 비교하여, 전류 누설을 억압시킨다. 어떤 실시예들에서, 채널 영역(304c)에서 도전층(308) 상부의 반도체 층(310)은, 도전층 상부에 반도체 층을 갖지 않는 채널 영역과 비교하여, 소스로부터 드레인으로의 전기 선속(electro flux)을 감소시킨다. 어떤 실시예들에서, 소스 또는 드레인 중 적어도 하나로서 제1 금속 합금(312a)을 갖고 소스 또는 드레인 중 적어도 하나로서 제2 금속 합금(312b)을 갖는 반도체 디바이스(300)는 소스 또는 드레인으로서 금속 합금을 갖지 않는 반도체 디바이스보다 더 낮은 활성화 온도를 필요로 한다.
이상에서는 당업자가 본 개시 내용의 측면들을 더 잘 이해할 수 있도록 몇개의 실시예들의 특징들을 간략하게 기술하고 있다. 당업자라면 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 사용할 수 있다는 것을 잘 알 것이다. 당업자라면 또한 이러한 등가의 구성들이 본 개시 내용의 사상 및 범위를 벗어나지 않는다는 것과 본 개시 내용의 사상 및 범위를 벗어남이 없이 본 명세서에서의 다양한 변경들, 치환들, 및 변경들을 할 수 있다는 것을 잘 알 것이다.
실시예들의 다양한 동작들이 본 명세서에 제공되어 있다. 동작들 중 일부 또는 전부가 기술되어 있는 순서는 이 동작들이 꼭 순서 의존적임을 암시하는 것으로 해석되어서는 안된다. 대안의 순서가 이 설명의 이점을 가진다는 것을 잘 알 것이다. 게다가, 동작들 모두가 본 명세서에 제공된 각각의 실시예에 꼭 존재하는 것은 아님을 잘 알 것이다. 또한, 어떤 실시예들에서 동작들 모두가 필요한 것은 아님을 잘 알 것이다.
본 명세서에 나타낸 층들, 특징부들, 요소들 등이, 예를 들어, 간략함 및 이해의 편의를 위해, 구조적 치수들 또는 배향들과 같이, 서로에 대해 특정의 치수들로 예시되어 있다는 것과, 어떤 실시예들에서, 그의 실제 치수들이 본 명세서에 예시된 것과 실질적으로 상이하다는 것을 잘 알 것이다. 그에 부가하여, 에칭 기법, 주입 기법, 도핑 기법, 스핀온 기법, 마그네트론 또는 이온 빔 스퍼터링과 같은 스퍼터링 기법, 열 성장과 같은 성장 기법, 또는, 예를 들어, CVD(chemical vapor deposition), PVD(physical vapor deposition), PECVD(plasma enhanced chemical vapor deposition), 또는 ALD(atomic layer deposition)와 같은 증착 기법과 같은 본 명세서에서 언급된 층들, 특징부들, 요소들 등을 형성하는 각종의 기법들이 존재한다.
더욱이, "예시적인"은 본 명세서에서 예, 실례, 예시 등으로서 역할하고 꼭 유익한 것은 아님을 의미하기 위해 사용된다. 본 출원에서 사용되는 바와 같이, "또는"은 배타적인 "논리합"(exclusive "or")이라기 보다는 포함적인 "논리합"(inclusive "or")을 의미하기 위한 것이다. 그에 부가하여, "한" 및 "어떤"은, 본 출원 및 첨부된 특허청구범위에서 사용되는 바와 같이, 달리 언급하지 않는 한 또는 문맥으로부터 단수 형태에 관한 것임이 명백하지 않는 한, 일반적으로 "하나 이상"을 의미하는 것으로 해석된다. 또한, A 및 B 중 적어도 하나 및/또는 기타는 일반적으로 A 또는 B 또는 A와 B 둘 다를 의미한다. 게다가, "포함한다(includes)", "가지는", "갖는", 또는 그의 변형들이 사용되는 한, 이러한 용어들이 용어 "포함하는(comprising)"과 유사한 방식으로 포함적(inclusive)인 것으로 보아야 한다. 또한, 달리 언급하지 않는 한, "제1", "제2" 등은 시간적 측면, 공간적 측면, 순서 등을 암시하기 위한 것이 아니다. 오히려, 이러한 용어들은 단순히 특징부들, 요소들, 항목들 등에 대한 식별자, 이름 등으로서 사용된다. 예를 들어, 제1 요소 및 제2 요소는 일반적으로 요소 A 및 요소 B 또는 2개의 상이한 또는 2개의 동일한 요소들 또는 동일한 요소에 대응한다.
또한, 본 개시 내용이 하나 이상의 구현예들과 관련하여 도시되고 기술되어 있지만, 본 명세서 및 첨부 도면들을 읽어보고 이해하는 것에 기초하여, 등가의 변경들 및 수정들이 당업자들에게 안출될 것이다. 본 개시 내용은 모든 이러한 수정들 및 변경들을 포함하고, 이하의 청구항들의 범주에 의해서만 제한된다. 상세하게는, 앞서 기술한 구성요소들(예컨대, 요소들, 자원들 등)에 의해 수행되는 다양한 기능들과 관련하여, 이러한 구성요소들을 기술하는 데 사용되는 용어들은, 달리 언급하지 않는 한, 개시된 구조물과 구조적으로 동등하지는 않지만, 기술된 구성요소의 명시된 기능을 수행하는(예컨대, 기능적으로 등가인) 임의의 구성요소에 대응하는 것으로 보아야 한다. 그에 부가하여, 본 개시 내용의 특정의 특징이 몇개의 구현예들 중 단지 하나와 관련하여 개시되어 있을 수 있지만, 이러한 특징이 원하는 바에 따라 다른 구현예들의 하나 이상의 다른 특징들과 결합될 수 있고, 임의의 주어진 또는 특정의 응용에 유익할 수 있다.
Claims (10)
- 반도체 디바이스로서,
기판 위의 핀(fin)의 제1 활성 영역 상부의 제1 금속 합금;
상기 핀의 제2 활성 영역 상부의 제2 금속 합금;
상기 핀의 채널 영역 상부의 도전층으로서, 상기 채널 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 있는 것인 상기 도전층; 및
상기 도전층 상부의 반도체 층을 포함하는 반도체 디바이스. - 제1항에 있어서, 상기 채널 영역 상부의 게이트를 포함하고,
상기 게이트는.
상기 채널 영역 상부의 절연층; 및
상기 절연층 상부의 금속 층을 포함하는 것인 반도체 디바이스. - 제2항에 있어서, 상기 절연층은 하프늄, 지로코늄 또는 산화물 중 적어도 하나를 포함하는 것인 반도체 디바이스.
- 제2항에 있어서, 상기 금속 층은 탄탈륨 또는 질화물 중 적어도 하나를 포함하는 것인 반도체 디바이스.
- 제1항에 있어서, 니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함하는 상기 제1 금속 합금; 또는
니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함하는 상기 제2 금속 합금
중 적어도 하나를 포함하는 것인 반도체 디바이스. - 제1항에 있어서, 상기 도전층과 상기 기판 사이에서 그리고 상기 반도체 층과 상기 기판 사이에서, 상기 기판의 상부 표면 상부의 제1 유전체 층을 포함하고, 상기 제1 유전체 층은 실리콘 또는 산화물 중 적어도 하나를 포함하는 것인 반도체 디바이스.
- 제1항에 있어서, 0.5 nm 내지 5 nm의 도전층 두께를 가지는 상기 도전층, 또는
0.1 nm 내지 3 nm의 반도체 층 두께를 가지는 상기 반도체 층 중 적어도 하나를 포함하는 것인 반도체 디바이스. - 제1항에 있어서, 게르마늄을 포함하는 상기 도전층, 또는
실리콘을 포함하는 상기 반도체 층 중 적어도 하나를 포함하는 것인 반도체 디바이스. - 반도체 디바이스의 형성 방법으로서,
기판 위의 핀 상부에 도전층을 형성하는 단계로서, 상기 핀은 제1 활성 영역, 채널 영역 및 제2 활성 영역을 가지는 것인 상기 도전층을 형성하는 단계;
상기 도전층 상부에 반도체 층을 형성하는 단계;
상기 제1 활성 영역 상부의 상기 도전층 및 상기 반도체 층으로부터 상기 제1 활성 영역 상부에 제1 금속 합금을 형성하는 단계; 및
상기 제2 활성 영역 상부의 상기 도전층 및 상기 반도체 층으로부터 상기 제2 활성 영역 상부에 제2 금속 합금을 형성하는 단계를 포함하는 반도체 디바이스의 형성 방법. - 반도체 디바이스로서,
기판 위의 핀의 제1 활성 영역 상부에 니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함하는 제1 금속 합금;
상기 핀의 제2 활성 영역 상부에 니켈, 백금, 금, 탄탈륨, 가돌리늄, 티타늄, 게르마늄 또는 실리콘 중 적어도 하나를 포함하는 제2 금속 합금;
상기 핀의 채널 영역 상부의 0.5 nm 내지 5 nm의 도전층 두께를 가지는 도전층으로서, 상기 채널 영역은 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 있는 것인 상기 도전층; 및
상기 도전층 상부의 반도체 층을 포함하는 반도체 디바이스.
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Legal Events
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| E90F | Notification of reason for final refusal | ||
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| GRNT | Written decision to grant |