KR20150116098A - 저항성 메모리 장치 - Google Patents

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KR20150116098A KR1020140040558A KR20140040558A KR20150116098A KR 20150116098 A KR20150116098 A KR 20150116098A KR 1020140040558 A KR1020140040558 A KR 1020140040558A KR 20140040558 A KR20140040558 A KR 20140040558A KR 20150116098 A KR20150116098 A KR 20150116098A
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Abstract

저항성 메모리 장치는, 저장된 데이터의 논리값에 따라 저항값이 가변되는 저항성 메모리 셀; 상기 저항성 메모리 셀에 흐르는 전류를 N배(N은 1보다 큰 자연수)로 증폭하는 전류 증폭부; 및 상기 전류 증폭부에 의해 증폭된 전류를 이용해 데이터를 센싱하는 센스 앰프를 포함할 수 있다.

Description

저항성 메모리 장치 {RESISTIVE MEMORY DEVICE}
본 발명은 저항성 메모리 장치에 관한 것이며, 더욱 자세하게는 저항성 메모리 장치의 리드 동작과 관련된 것이다.
일반적인 퓨즈는 레이져에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다.
이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 1을 참조하면, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 전원전압이 인가되고 드레인(D)/소스(S)에 접지전압을 인가된다.
게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전원전압이 인가되면 트랜지스터(T)의 게이트 옥사이드(gate oxide)가 파되되면서 게이트(G)와 드레인/소스(D/S)가 쇼트(short)되어 이-퓨즈는 저항(R)으로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 전류가 흐르게 된다. 이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인/소스(D/S) 간의 저항값을 통해 이-퓨즈의 데이터를 인식하게 된다.
도 2는 저항성 메모리 소자인 이-퓨즈로 구성된 메모리 장치의 간단한 구성을 도시한 도면이다.
도 2를 참조하면, 메모리 장치는 저항성 메모리 소자(M), 데이터 라인(DL), 부하(210) 및 센스앰프(220)를 포함한다. 이하에서는 저항성 메모리 소자(M)를 프로그램하는 동작과, 저항성 메모리 소자(M)에 저장된 데이터를 리드하는 동작에 대해 알아보기로 한다.
프로그램시에(럽처시에), 저항성 메모리 소자(M)의 게이트(G)에는 게이트 옥사이드를 파괴시킬 정도로 높은 전압(전원전압을 펌핑해 생성한 높은 전압으로 대략 6V 이상임)이 인가된다. 따라서, 저항성 메모리 소자(M)는 저항(상대적으로 작은 저항값을 가짐)으로 동작하게 된다. 프로그램되지 않은 저항성 메모리 소자(M)는 캐패시터(상대적으로 높은 저항값을 가짐)로 동작한다.
리드시에, 저항성 메모리 소자(M)의 게이트(G)에는 리드 동작에 적절한 전압(일반적으로, 3V 정도 필요)이 인가된다. 따라서, 저항성 메모리 소자(M)로부터 데이터 라인(DL)과 부하(210)를 통해 전류 패스(current path)가 형성된다. 저항성 메모리 소자(M)가 프로그램된 경우에는 저항성 메모리 소자(M)가 작은 저항값을 가지므로 부하(210)에 전류가 흐르고, 이에 의한 전압 강하에 의해 데이터 라인(DL)의 전압 레벨이 높아진다. 저항성 메모리 소자(M)가 프로그램되지 않은 경우에는 저항성 메모리 소자(M)가 캐패시터로 동작하므로(매우 큰 저항값을 가지므로) 부하(210)에 전류가 거의 흐르지 않는다. 따라서, 데이터 라인(DL)의 전압 레벨은 낮은 상태를 유지한다. 센스앰프(220)는 기준전압(VREF)과 데이터 라인(DL)의 전압 레벨을 비교해 데이터(DATA)를 생성한다.
데이터 라인에 데이터의 센싱이 가능할 정도로 충분한 전류가 흘러야 하기에, 리드 동작시에 저항성 메모리 소자(M)의 게이트에는 상대적으로 높은 전압인 3V 정도의 전압이 인가되어야 한다. 따라서, 외부에서부터 공급되는 전원전압(일반적으로 1.5V 이하)를 펌핑해서 리드 동작에 사용하고 있는데, 이러한 고전위의 사용은 메모리 장치의 동작에 있어서 큰 부담이 된다. 물론, 프로그램 동작시에는 더욱 높은 레벨의 전압(약, 6~7V)이 사용되어야 하지만, 프로그램 동작은 리드 동작만큼 빈번히 수행되는 동작이 아니므로 상대적으로 큰 부담이 되지는 않는다.
본 발명의 실시예들은, 높은 레벨의 전압을 사용하지 않으면서도 리드 동작의 수행이 가능한 저항성 메모리 장치를 제공할 수 있다.
본 발명의 일실시예에 따른 저항성 메모리 장치는, 저장된 데이터의 논리값에 따라 저항값이 가변되는 저항성 메모리 셀; 상기 저항성 메모리 셀에 흐르는 전류를 N배(N은 1보다 큰 자연수)로 증폭하는 전류 증폭부; 및 상기 전류 증폭부에 의해 증폭된 전류를 이용해 데이터를 센싱하는 센스 앰프를 포함할 수 있다.
상기 전류 증폭부의 증폭비 N은 조절 가능할 수 있으며, 상기 전류 증폭부의 증폭비 N은 노멀 리드 동작시보다 검증 리드 동작시에 더 작게 설정될 수 있다.
상기 전류 증폭부는 입력 라인에 흐르는 전류를 N배로 미러링하는 제1전류 미러부; 및 상기 제1전류 미러부에 의해 미러링된 전류를 출력 라인으로 미러링하는 제2전류 미러부를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따른 저항성 메모리 장치는, 각각 저항성 메모리 소자와 스위치 소자를 포함하는 다수의 저항성 메모리 셀을 포함하는 셀 어레이; 상기 셀 어레이에서 선택된 로우의 메모리 소자들에 리드 전압을 인가하고, 상기 선택된 로우의 스위치 소자들을 턴온시켜 상기 선택된 로우의 메모리 소자들을 컬럼 라인들과 전기적으로 연결하기 위한 로우 제어 회로; 및 상기 셀 어레이의 컬럼 라인들 중 선택된 컬럼 라인을 데이터 라인과 전기적으로 연결하기 위한 컬럼 제어 회로; 상기 데이터 라인에 흐르는 전류를 N배(N은 1보다 큰 자연수)로 증폭하는 제1전류 증폭부; 및 상기 제1전류 증폭부에 의해 증폭된 전류를 이용해 데이터를 센싱하는 제1센스 앰프를 포함할 수 있다.
상기 저항성 메모리 장치는, 상기 컬럼 라인들 중 하나의 컬럼 라인에 연결되어, 연결된 컬럼 라인에 흐르는 전류를 N배로 증폭하는 제2전류 증폭부; 및 상기 제2전류 증폭부에 의해 증폭된 전류를 이용해 데이터를 센싱하는 제2센스 앰프를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 높은 레벨의 전압을 사용하지 않으면서도 저항성 메모리 장치의 리드 동작을 신뢰성 있게 수행하는 것이 가능하다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면.
도 2는 저항성 메모리 소자인 이-퓨즈로 구성된 메모리 장치의 간단한 구성을 도시한 도면.
도 3은 본 발명의 제1실시예에 따른 저항성 메모리 장치의 구성도.
도 4는 본 발명의 제2실시예에 따른 저항성 메모리 장치의 구성도.
도 5는 본 발명의 제3실시예에 따른 저항성 메모리 장치의 구성도.
도 6은 본 발명의 제4실시예에 따른 저항성 메모리 장치의 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1실시예에 따른 저항성 메모리 장치의 구성도이다.
도 3을 참조하면, 저항성 메모리 장치는, 저항성 메모리 셀(301), 전류 증폭부(310), 및 센스 앰프(330)를 포함할 수 있다.
저항성 메모리 셀(301)은 저항성 메모리 소자(M)를 포함할 수 있으며, 저항성 메모리 소자(M)는 이-퓨즈 소자일 수 있다. 저항성 메모리 소자(M)는 저장된 데이터의 논리값에 따라 작은 저항값을 가지거나 큰 저항값을 가질 수 있다. 예를 들어, 게이트(G)에 높은 전압이 인가되어 저항성 메모리 소자(M)가 프로그램(럽처)된 경우에 저항성 메모리 소자(M)는 작은 저항값을 가지며, 그렇지 않은 경우에는 저항성 메모리 소자(M)는 큰 저항값을 가질 수 있다.
전류 증폭부(310)는 저항성 메모리 셀(301)에 흐르는 전류를 N배(N은 1보다 큰 자연수)로 증폭할 수 있다. 전류 증폭부(310)는 전류 증폭부(310)의 입력 라인인 데이터 라인(DL)에 흐르는 전류를 N배로 미러링하는 제1전류 미러부(311), 및 제1전류 미러부(311)에 의해 미러링된 전류를 출력 라인(D)으로 미러링하는 제2전류 미러부(321)를 포함할 수 있다. 제1전류 미러부(311)는 초기화 신호(INIB)에 응답해 데이터 라인(DL)과 제1노드(A)를 연결하기 위한 제1트랜지스터(312), 제1노드(A)의 전압 레벨에 응답해 제1노드(A)의 전류를 싱킹하는 제2트랜지스터(313), 초기화 신호(INI)에 응답해 제1노드(A)의 전류를 싱킹하는 제3트랜지스터(314), 제1노드(A)의 전압 레벨에 응답해 제2노드(B)의 전류를 싱킹하기 위한 제4트랜지스터(315), 및 초기화 신호(INIB)에 응답해 제2노드(B)와 제3노드(C)를 연결하기 위한 제5트랜지스터(316)를 포함할 수 있다. 또한, 제2전류 미러부(321)는 제3노드(C)의 전압 레벨에 응답해 제3노드로 전류를 소싱하는 제6트랜지스터(322), 및 제3노드(C)의 전압 레벨에 응답해 출력 라인(D)으로 전류를 소싱하는 제7트랜지스터(323)를 포함할 수 있다. 초기화 신호(INI, INIB)는 저항성 메모리 장치의 초기화시에 (하이, 로우) 레벨을 가지고, 그 이후에 (로우, 하이) 레벨을 가지는 신호일 수 있다.
센스 앰프(330)는 전류 증폭부(310)에 의해 증폭된 전류, 즉 출력 라인(D)에 흐르는 전류, 를 이용해 데이터를 센싱할 수 있다. 센스 앰프(330)는 입/출력단이 서로 연결된 제1인버터(331)와 제2인버터(332)를 포함할 수 있다. 제8트랜지스터(341)는 센스 앰프(330)의 데이터를 초기화하며, 제3인버터(342)는 센스 앰프(330)에 의해 센싱된 데이터(DATA)를 출력할 수 있다.
이제, 도 3을 다시 참조하여 저항성 메모리 장치의 리드 동작에 대해 알아보기로 한다. 먼저, 초기화시에 초기화 신호(INI, INIB)에 의해 제1트랜지스터(312)와 제5트랜지스터(316)가 오프되고, 제3트랜지스터(314)와 제8트랜지스터(341)가 턴온될 수 있다. 이에 의해 제1노드(A)가 로우 레벨로 초기화되고, 출력 라인(D)이 로우 레벨로 초기화될 수 있다. 초기화 구간이 지나면 제1트랜지스터(312)와 제5트랜지스터(316)가 턴온되고, 제3트랜지스터(314)와 제8트랜지스터(341)가 오프될 수 있다. 데이터 라인(DL)에 흐르는 전류는 제1전류 미러부(321)에 의해 N배로 미러링될 수 있다. 즉, 제3노드(C)에 흐르는 전류량은 데이터 라인(DL)에 흐르는 전류량*N일 수 있다. 또한, 제2전류 미러부(321)에 의해 제3노드(C)에 흐르는 전류는 그대로 출력 라인(D)으로 미러링될 수 있다. 결국, 출력 라인(D)에 흐르는 전류량은 데이터 라인(DL)에 흐르는 전류량*N일 수 있다. 출력 라인(D)에 흐르는 전류량이 많은 경우, 즉 저항성 메모리 셀(301)이 프로그램된 경우에, 출력 라인(D)의 전압 레벨이 높아지고 이는 래치 타입의 센스 앰프(330)에 의해 래치될 수 있다. 이 경우에 출력 데이터(DATA)는 '하이' 레벨이 될 수 있다. 출력 라인(D)에 흐르는 전류량이 적은 경우, 즉 저항성 메모리 셀(301)이 프로그램되지 않은 경우에, 출력 라인(D)의 전압 레벨은 초기화 레벨인 로우 레벨을 유지하고 이는 래치 타입의 센스 앰프(330)에 의해 래치될 수 있다. 이 경우에 출력 데이터(DATA)는 '로우' 레벨이 될 수 있다.
도 3의 실시예에서는, 센스 앰프(330)가 바로 데이터 라인(DL)에 흐르는 전류를 이용하지 않고, 전류 증폭부(310)에 의해 N배로 증폭된 전류를 이용해 데이터를 센싱하게 된다. 따라서, 데이터 라인(DL)에 많은 전류가 흐르지 않더라도 센스 앰프(330)가 데이터를 정확히 센싱할 수 있으며, 이는 곧 리드 동작시에 저항성 메모리 소자(M)의 게이트(G)에 높은 전압을 인가할 필요가 없다는 것을 의미한다. 즉, 리드 동작시에 메모리 소자(M)의 게이트(G)에 전원전압(약 1.5V)과 같은 낮은 전압을 인가하더라도 메모리 소자(M)에 저장된 데이터를 정확하게 센싱할 수 있게 된다.
도 4는 본 발명의 제2실시예에 따른 저항성 메모리 장치의 구성도이다. 도 4에서는 전류 증폭비 N의 값을 변경하는 것이 가능한 전류 증폭부(310)가 개시된다.
도 4를 참조하면, 제1전류 미러부(311)가 다수개의 제4트랜지스터(315_0~315_3), 다수개의 제5트랜지스터(316_0~316_3), 및 다수개의 제2노드(B_0~B_3)를 포함할 수 있다. 이는 도 3의 제1전류 미러부(311)가 하나의 제4트랜지스터(315), 하나의 제5트랜지스터(316), 및 하나의 제2노드(B)를 포함하는 것과의 차이점이다.
다수개의 제5트랜지스터(316_0~316_3)는 초기화 신호(INIB)와 배율 조절 코드(CODE<0:3>)의 조합에 의해 온/오프될 수 있다. 즉, 초기화 신호(INIB)가 '하이'레벨을 가지는 경우에, 배율 조절 코드(CODE<0:3>)의 값에 따라 온/오프되는 제5트랜지스터들(316_0~316_3)의 개수가 결정될 수 있다. 예를 들어, 배율 조절 코드(CODE<0:3>)가 (1,1,0,0)의 값을 가지는 경우 2개의 제5트랜지스터(316_0, 316_1)가 턴온되고, 배율 조절 코드가 (1,1,1,1)의 값을 가지는 경우에 4개의 제5트랜지스터(316_0~316_3)가 턴온될 수 있다.
턴온되는 제5트랜지스터들(316_0~316_3)의 개수를 조절하는 것에 의해, 데이터 라인(DL)의 전류를 제3노드(C)로 미러링하기 위해 사용되는 제4트랜지스터들(315_0~315_3)의 개수를 조절하는 것이 가능해지며, 이에 의해 전류 증폭비 N값의 변경이 가능해진다. 즉, 전류의 미러링에 사용되는 제4트랜지스터(315_0~315_3)의 개수가 많아질수록 전류 증폭비 N값은 커질 수 있다.
전류 증폭비 N값의 조절 기능은 검증을 위한 리드 동작에 응용될 수 있다. 저항성 메모리 소자(M)의 특성에 따라 게이트 옥사이드는 쉽게 파괴되기도/잘 파괴되지 않기도 한다. 따라서, 저항성 메모리 소자(M)를 프로그램한 이후에는 검증을 위한 리드 동작을 수행해 프로그램이 제대로 이루어졌는지를 검증하고, 프로그램이 제대로 되지 않은 경우(즉, 데이터가 0->1로 변경되지 않은 경우)에는 다시 프로그램하는 방식을 사용하는데, 이러한 경우의 리드 동작을 검증 리드 동작이라고 한다. 검증 리드 동작은 프로그램 동작의 올바른 수행을 검증하기 위한 동작이므로, 노멀 리드 동작보다 가혹한 환경에서 이루어지는 것이 좋다. 따라서, 검증 리드 동작시에는 전류 증폭비 N값을 낮추어 검증 동작을 수행하고, 노멀 리드 동작시에는 전류 증폭비 N값을 높이는 방식이 사용될 수 있다. 예를 들어, 전류 증폭비를 2배로 조절한 상태에서 검증 리드 동작을 수행해 프로그램 동작을 검증하고, 이후에 전류 증폭비를 4배로 조절한 상태에서 노멀 리드 동작을 수행한다면, 노멀 리드 동작의 안정성을 더 높일 수 있다.
도 5는 본 발명의 제3실시예에 따른 저항성 메모리 장치의 구성도이다. 도 5에서는 저항성 메모리 셀이 어레이로 구성된 경우에 대해 알아보기로 한다.
도 5를 참조하면, 저항성 메모리 장치는, 다수의 저항성 메모리 셀(501, 502, 503, 504)을 포함하는 셀어레이, 로우 제어 회로(510), 전압 제공부(520), 컬럼 제어 회로(530), 전류 증폭부(310), 및 센스 앰프(330)를 포함할 수 있다.
저항성 메모리 셀들(501~504) 각각은 저항성 메모리 소자(M1~M4)와 스위치 소자(S1~S4)를 포함할 수 있다. 저항성 메모리 소자(M1~M4)는 럽처(rupture) 여부에 따라 저항 또는 캐패시터의 성질을 가질 수 있다. 스위치 소자(S1~S4)는 로우 라인(WLR0, WLR1)의 제어에 따라 저항성 메모리 소자(M1~M4)와 컬럼 라인(BL0, BL1)을 전기적으로 연결할 수 있다. 셀어레이 내에는 수천~수만개의 메모리 셀들이 포함될 수 있지만, 여기서는 설명의 편의를 위해 4개의 메모리 셀들만을 도시했다.
로우 제어회로(510)는 로우 디코더(511)와 다수의 전압 변환부(512, 513)를 포함할 수 있다. 로우 디코더(511)는 로우 어드레스(R_ADD)를 디코딩해 로우 라인(WLR0, WLR1) 중 선택된 라인을 '하이'레벨로 활성화해 해당 로우의 스위치 소자가 턴온되도록 할 수 있다. 전압 변환부(512, 513)는 자신에게 입력된 로우 라인(WLR0, WLR1)이 비활성화되면 프로그램/리드 라인(WLP0, WLP1)의 전압을 로우 레벨로 구동하고, 자신에게 입력된 로우 라인(WLR0, WLR1)이 활성화되면 전압 제공부(520)로부터 제공된 전압(P/R BIAS)을 프로그램/리드 라인(WLP0, WLP1)으로 제공할 수 있다.
전압 제공부(520)는 프로그램 동작시(퓨즈의 럽쳐 동작시)에는 이-퓨즈(M1, M2, M3, M4)의 게이트 옥사이드를 파괴시킬 정도로 높은 전압(약, 6V)을 전압 변환부(512, 513)에 제공하고, 리드 동작시와 검증 동작시에는 리드 동작에 적절한 전압(본래 3V 정도였으나, 본 발명 스킴에 의해 1.5V 정도로두 충분함)을 전압 변환부(512, 513)에 제공할 수 있다.
컬럼 제어회로(530)는 컬럼 디코더(531)와 스위치들(532, 533)을 포함할 수 있다. 컬럼 디코더(531)는 컬럼 어드레스(C_ADD)를 디코딩해 컬럼 라인(BL0, BL1) 중 선택된 라인이 데이터 라인(DL)과 연결되도록 스위치들(532, 533)을 제어할 수 있다.
전류 증폭부(310)와 센스 앰프(330)는 데이터 라인(DL)에 흐르는 전류를 이용해 메모리 셀의 데이터를 센싱할 수 있다. 전류 증폭부(310)와 센스 앰프(330)는 메모리 셀들(501~504) 중 로우 어드레스(R_ADD)와 컬럼 어드레스(C_ADD)에 의해 선택되는 메모리 셀의 데이터를 리드하게 된다.
도 5의 실시예에서는 저항성 메모리 소자(M1, M2, M3, M4)가 어레이 형태로 구성되며, 저항성 메모리 소자들(M1, M2, M3, M4) 중 어드레스(R_ADD, C_ADD)에 의해 선택된 저항성 메모리 소자에만 프로그램 및 리드 동작이 수행된다. 이 점을 제외하면 도 5의 실시예는 도 3 및 도 4의 실시예와 동일한 방식으로 동작하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
도 6은 본 발명의 제4실시예에 따른 저항성 메모리 장치의 구성도이다.
도 6을 참조하면, 저항성 메모리 장치는 특정 컬럼 라인(BL1)에 직접 연결된 전류 증폭부(610)와, 센스앰프(630)를 더 포함할 수 있다.
전류 증폭부(610)와 센스 앰프(630)는 전류 증폭부(310)와 센스 앰프(330)와 동일한 방식으로 동작할 수 있다. 다만, 전류 증폭부(610)와 센스 앰프(630)는 컬럼 제어 회로(530)를 거치지 않고 직접적으로 컬럼 라인(BL1)의 데이터를 센싱하기 위해 사용될 수 있다.
저항성 메모리 장치의 정상적인 동작을 위해, 먼저 저항성 메모리 장치가 올바르게 설정되는 것이 필요할 수 있다. 예를 들어, 저항성 메모리 장치의 각종 지연값 및 저항성 메모리 장치가 사용하는 전압 레벨들의 설정이 선행될 필요가 있을 수 있다. 이러한 설정에 필요한 정보가 특정 컬럼 라인의 메모리 셀들에 저장되어 있는 경우에, 해당 컬럼의 데이터를 가장 먼저 리드할 필요가 있는데, 전류 증폭부(610)와 센스 앰프(630)는 이를 위해 이용될 수 있다. 예를 들어, 저항성 메모리 장치가 수백개의 컬럼(BL0~BLK)을 포함하고, 저항성 메모리 장치의 설정에 필요한 정보가 K번째 컬럼(BLK)에 대응하는 메모리 셀들에 저장되어 있는 경우에, 저항성 메모리 장치의 동작에 앞서 K번째 컬럼에 직접 연결된 전류 증폭부(610)와 센스 앰프(630)를 이용해 설정 정보를 얻을 수 있다. 이 경우에, 로우 제어 회로(510)를 이용하여 설정 정보가 저장된 로우들이 순차적으로 리드 동작이 수행 되도록 제어할 수 있다.
간단히 말해, 저항성 메모리 장치는 정상적인 동작 이전에 특정 컬럼에 저장된 설정 정보를 먼저 리드하기 위해서, 특정 컬럼에 직접 연결된 전류 증폭부(610)와 센스 앰프(630)를 더 포함할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
301: 저항성 메모리 셀 310: 전류 증폭부
330: 센스 앰프

Claims (18)

  1. 저장된 데이터의 논리값에 따라 저항값이 가변되는 저항성 메모리 셀;
    상기 저항성 메모리 셀에 흐르는 전류를 N배(N은 1보다 큰 자연수)로 증폭하는 전류 증폭부; 및
    상기 전류 증폭부에 의해 증폭된 전류를 이용해 데이터를 센싱하는 센스 앰프
    를 포함하는 저항성 메모리 장치.
  2. 제 1항에 있어서,
    상기 전류 증폭부의 증폭비 N은 조절 가능한
    저항성 메모리 장치.
  3. 제 2항에 있어서,
    상기 전류 증폭부의 증폭비 N은 노멀 리드 동작시보다 검증 리드 동작시에 더 작게 설정되는
    저항성 메모리 장치.
  4. 제 1항에 있어서,
    상기 전류 증폭부는
    입력 라인에 흐르는 전류를 N배로 미러링하는 제1전류 미러부; 및
    상기 제1전류 미러부에 의해 미러링된 전류를 출력 라인으로 미러링하는 제2전류 미러부를 포함하는
    저항성 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1전류 미러부는
    초기화 신호에 응답해 상기 입력 라인과 제1노드를 연결하기 위한 제1트랜지스터;
    상기 제1노드의 전압 레벨에 응답해 상기 제1노드의 전류를 싱킹하는 제2트랜지스터;
    상기 초기화 신호에 응답해 상기 제1노드의 전류를 싱킹하는 제3트랜지스터;
    상기 제1노드의 전압 레벨에 응답해 다수의 제2노드의 전류를 싱킹하기 위한 다수의 제4트랜지스터; 및
    상기 초기화 신호와 배율 조절 코드에 응답해 상기 다수의 제2노드와 제3노드를 연결하기 위한 다수의 제5트랜지스터를 포함하는
    저항성 메모리 장치.
  6. 제 5항에 있어서,
    상기 제2전류 미러부는
    상기 제3노드의 전압 레벨에 응답해 상기 제3노드로 전류를 소싱하는 제6트랜지스터; 및
    상기 제3노드의 전압 레벨에 응답해 상기 출력라인으로 전류를 소싱하는 제7트랜지스터를 포함하는
    저항성 메모리 장치.
  7. 제 1항에 있어서,
    상기 센스 앰프는
    제1인버터; 및
    상기 제1인버터의 출력을 입력으로 하고, 자신의 출력을 상기 제1인버터의 입력으로 전달하는 제2인버터를 포함하는
    저항성 메모리 장치.
  8. 제 1항에 있어서,
    상기 저항성 메모리 셀은
    이-퓨즈를 포함하는
    저항성 메모리 장치.
  9. 각각 저항성 메모리 소자와 스위치 소자를 포함하는 다수의 저항성 메모리 셀을 포함하는 셀 어레이;
    상기 셀 어레이에서 선택된 로우의 메모리 소자들에 리드 전압을 인가하고, 상기 선택된 로우의 스위치 소자들을 턴온시켜 상기 선택된 로우의 메모리 소자들을 컬럼 라인들과 전기적으로 연결하기 위한 로우 제어 회로; 및
    상기 셀 어레이의 컬럼 라인들 중 선택된 컬럼 라인을 데이터 라인과 전기적으로 연결하기 위한 컬럼 제어 회로;
    상기 데이터 라인에 흐르는 전류를 N배(N은 1보다 큰 자연수)로 증폭하는 제1전류 증폭부; 및
    상기 제1전류 증폭부에 의해 증폭된 전류를 이용해 데이터를 센싱하는 제1센스 앰프
    를 포함하는 저항성 메모리 장치.
  10. 제 9항에 있어서,
    상기 컬럼 라인들 중 하나의 컬럼 라인에 연결되어, 연결된 컬럼 라인에 흐르는 전류를 N배로 증폭하는 제2전류 증폭부; 및
    상기 제2전류 증폭부에 의해 증폭된 전류를 이용해 데이터를 센싱하는 제2센스 앰프
    를 더 포함하는 저항성 메모리 장치.
  11. 제 10항에 있어서,
    상기 제2전류 증폭부가 연결된 컬럼의 데이터는 상기 메모리에 저장된 데이터 중 가장 먼저 리드되는
    저항성 메모리 장치.
  12. 제 9항에 있어서,
    상기 제1전류 증폭부의 증폭비 N은 조절 가능한
    저항성 메모리 장치.
  13. 제 12항에 있어서,
    상기 제1전류 증폭부의 증폭비 N은 노멀 리드 동작시보다 검증 리드 동작시에 더 작게 설정되는
    저항성 메모리 장치.
  14. 제 9항에 있어서,
    상기 제1전류 증폭부는
    상기 데이터 라인에 흐르는 전류를 N배로 미러링하는 제1전류 미러부; 및
    상기 제1전류 미러부에 의해 미러링된 전류를 출력 라인으로 미러링하는 제2전류 미러부를 포함하는
    저항성 메모리 장치.
  15. 제 14항에 있어서,
    상기 제1전류 미러부는
    초기화 신호에 응답해 상기 데이터 라인과 제1노드를 연결하기 위한 제1트랜지스터;
    상기 제1노드의 전압 레벨에 응답해 상기 제1노드의 전류를 싱킹하는 제2트랜지스터;
    상기 초기화 신호에 응답해 상기 제1노드의 전류를 싱킹하는 제3트랜지스터;
    상기 제1노드의 전압 레벨에 응답해 다수의 제2노드의 전류를 싱킹하기 위한 다수의 제4트랜지스터; 및
    상기 초기화 신호와 배율 조절 코드에 응답해 상기 다수의 제2노드와 제3노드를 연결하기 위한 다수의 제5트랜지스터를 포함하는
    저항성 메모리 장치.
  16. 제 15항에 있어서,
    상기 제2전류 미러부는
    상기 제3노드의 전압 레벨에 응답해 상기 제3노드로 전류를 소싱하는 제6트랜지스터; 및
    상기 제3노드의 전압 레벨에 응답해 상기 출력라인으로 전류를 소싱하는 제7트랜지스터를 포함하는
    저항성 메모리 장치.
  17. 제 9항에 있어서,
    상기 제1센스 앰프는
    제1인버터; 및
    상기 제1인버터의 출력을 입력으로 하고, 자신의 출력을 상기 제1인버터의 입력으로 전달하는 제2인버터를 포함하는
    저항성 메모리 장치.
  18. 제 9항에 있어서,
    상기 저항성 메모리 소자는 이-퓨즈인
    저항성 메모리 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9728253B2 (en) * 2015-11-30 2017-08-08 Windbond Electronics Corp. Sense circuit for RRAM
US10262714B2 (en) * 2016-06-06 2019-04-16 The Penn State Research Foundation Low power sense amplifier based on phase transition material

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040130352A1 (en) * 2000-08-07 2004-07-08 Martin Ekkart High speed sense amplifier
US20070247892A1 (en) * 2006-04-19 2007-10-25 Egerer Jens C Circuit and a method of determining the resistive state of a resistive memory cell
US20090086534A1 (en) * 2007-10-01 2009-04-02 Debrosse John K Apparatus and method for implementing precise sensing of pcram devices
US20140056054A1 (en) * 2012-08-22 2014-02-27 Youncheul Kim Resistive memory device and programming method thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100301807B1 (ko) 1998-09-23 2001-09-06 김영환 전류센스앰프
US6538940B1 (en) * 2002-09-26 2003-03-25 Motorola, Inc. Method and circuitry for identifying weak bits in an MRAM
KR100513403B1 (ko) * 2003-11-24 2005-09-09 삼성전자주식회사 센스 앰프를 구비한 비휘발성 반도체 메모리 장치
KR100659502B1 (ko) * 2005-02-04 2006-12-20 삼성전자주식회사 플래쉬 셀로 구현한 퓨즈 어레이 회로
US7570524B2 (en) * 2005-03-30 2009-08-04 Ovonyx, Inc. Circuitry for reading phase change memory cells having a clamping circuit
US8008745B2 (en) * 2005-05-09 2011-08-30 Nantero, Inc. Latch circuits and operation circuits having scalable nonvolatile nanotube switches as electronic fuse replacement elements
JP2009506577A (ja) * 2005-08-31 2009-02-12 インターナショナル・ビジネス・マシーンズ・コーポレーション ランダム・アクセス電気的プログラム可能なｅヒューズｒｏｍ
US7269047B1 (en) * 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
US7764531B2 (en) * 2008-09-18 2010-07-27 International Business Machines Corporation Implementing precise resistance measurement for 2D array efuse bit cell using differential sense amplifier, balanced bitlines, and programmable reference resistor
JP5359804B2 (ja) * 2009-11-16 2013-12-04 ソニー株式会社 不揮発性半導体メモリデバイス
US8498141B2 (en) * 2010-03-24 2013-07-30 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
US9460807B2 (en) * 2010-08-20 2016-10-04 Shine C. Chung One-time programmable memory devices using FinFET technology
US9076513B2 (en) * 2010-11-03 2015-07-07 Shine C. Chung Low-pin-count non-volatile memory interface with soft programming capability
US8692580B2 (en) * 2012-02-28 2014-04-08 Taiwan Semiconductor Manufacturing Company, Ltd. Sense amplifier
KR20130118068A (ko) * 2012-04-19 2013-10-29 에스케이하이닉스 주식회사 이-퓨즈 어레이 회로
KR101369249B1 (ko) * 2012-08-07 2014-03-06 주식회사 동부하이텍 비휘발성 메모리의 센스 앰프 회로 장치
KR102127997B1 (ko) 2013-12-10 2020-06-30 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040130352A1 (en) * 2000-08-07 2004-07-08 Martin Ekkart High speed sense amplifier
US20070247892A1 (en) * 2006-04-19 2007-10-25 Egerer Jens C Circuit and a method of determining the resistive state of a resistive memory cell
US20090086534A1 (en) * 2007-10-01 2009-04-02 Debrosse John K Apparatus and method for implementing precise sensing of pcram devices
US20140056054A1 (en) * 2012-08-22 2014-02-27 Youncheul Kim Resistive memory device and programming method thereof

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