KR20150112091A - 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템 Download PDF

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Abstract

본 기술은 본 발명은 워드라인 디스터번스(disturbance)로 인해 발생하는 메모리 셀에 저장된 데이터의 열화를 방지하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템에 관한 것로서, 다수의 노말 워드라인 및 그에 인접하여 배치된 다수의 리던던시 워드라인과, 상기 다수의 노말 워드라인 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 타겟 워드라인으로 검출하는 검출부, 및 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 순차적으로 리프레쉬 시키되, 상기 타겟 워드라인과 상기 타겟 워드라인에 인접한 워드라인 및 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인을 추가로 리프레쉬 시키는 제어부를 포함한다.

Description

반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE AND SEMICONDUCTOR MEMORY SYSTEM HAVING THE SAME}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 본 발명은 워드라인 디스터번스(disturbance)로 인해 발생하는 메모리 셀에 저장된 데이터의 열화를 방지하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 메모리 시스템에 관한 것이다.
메모리의 집적도가 증가하면서 메모리에 포함된 다수의 워드라인 사이의 간격이 줄어들고 있다. 워드라인 사이의 간격이 줄어들면서 인접한 워드라인 사이의 커플링 효과가 증가하고 있다.
한편, 메모리 셀에 데이터가 입출력될 때마다 워드라인이 활성화(액티브) 상태와 비활성화 상태 사이에서 토글하게 되는데 상술한 바와 같이 인접한 워드라인 사이의 커플링 효과가 커지면서 자주 활성화되는 워드라인에 인접한 워드라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 워드라인 디스터번스(word line disturbance)라고도 하는데 워드라인 디스터번스로 인해 메모리 셀이 리프레시되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
도 1은 워드라인 디스터번스 현상을 설명하기 위한 도면으로 메모리에 포함된 셀 어레이의 일부를 나타낸 것이다.
도 1에서 'WLL'은 활성화 횟수가 많은 워드라인에 해당하며 'WLL-1', 'WLL+1'은 각각 'WLL'에 인접하게 배치된 워드라인, 즉 활성화 횟수가 많은 워드라인에 인접한 워드라인에 해당한다. 그리고 'CL'은 'WLL'에 연결된 메모리셀, 'CL-1'은 'WLL-1'에 연결된 메모리 셀, 'CL+1'은 'WLL+1'에 연결된 메모리 셀을 나타낸다. 각각의 메모리 셀은 셀 트랜지스터(TL, TL-1, TL+1) 및 셀 캐패시터(CAPL, CAPL-1, CAPL+1)를 포함한다.
도 1에서 'WLL'이 활성화되거나 비활성화되면 'WLL'과 'WLL-1' 및 'WLL+1' 사이에 발생하는 커플링 현상으로 인해 'WLL-1' 및 'WLL+1'의 전압이 상승하거나 하강하면서 셀 캐패시터(CL-1, CL+1)의 전하량에도 영향을 미친다. 따라서, 'WLL'의 활성화가 빈번하게 일어나서 'WLL'이 활성화 상태와 비활성화 상태 사이에서 토글하는 경우 'CL-1' 및 'CL+1'에 포함된 셀 캐패시터(CAPL-1, CAPL+1)에 저장된 전하의 양의 변화가 증가하고 메모리 셀의 데이터가 열화될 수 있다.
또한, 워드라인이 활성화 상태와 비활성화 상태를 토글하면서 발생한 전자기파가 인접한 워드라인에 연결된 메모리 셀의 셀 캐패시터에 전자를 유입시키거나 셀 캐패시터로부터 전자를 유출시킴으로써 데이터를 손상시킨다.
본 발명의 실시예는 본 발명은 활성화 횟수가 기준횟수 이상인 워드라인에 인접한 워드라인을 활성화하여 이러한 워드라인에 연결된 메모리 셀들을 리프레시함으로써 워드라인 디스터번스로 인한 인접 워드라인에 연결된 메모리 셀의 데이터 열화를 방지하는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 실시예는 활성화 횟수가 기준횟수 이상인 워드라인이 노말 워드라인을 대체한 리던던시 워드라인인 경우 그에 인접한 리던던시 워드라인에 연결된 메모리 셀의 데이터 열화를 방지하는 반도체 메모리 장치를 제공한다.
또한, 본 발명의 실시예는 활성화 횟수가 기준횟수 이상인 워드라인이 노말 워드라인을 대체한 리던던시 워드라인이고 대체 리던던시 워드라인이 노말 워드라인에 인접한 경우에도 대체 리던던시 워드라인에 인접한 노말 워드라인에 연결된 메모리 셀의 데이터 열화를 방지하기 위한 반도체 메모리 장치
본 발명의 실시예에 따른 반도체 메모리 장치는, 다수의 노말 워드라인 및 그에 인접하여 배치된 다수의 리던던시 워드라인; 상기 다수의 노말 워드라인 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 타겟 워드라인으로 검출하는 검출부; 및 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 순차적으로 리프레쉬 시키되, 상기 타겟 워드라인과 상기 타겟 워드라인에 인접한 워드라인 및 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인을 추가로 리프레쉬 시키는 제어부를 포함할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 시스템은, 다수의 노말 워드라인 및 그에 인접하여 배치된 다수의 리던던시 워드라인을 포함하고, 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 순차적으로 리프레쉬 시키되, 타겟 워드라인과 상기 타겟 워드라인에 인접한 워드라인 및 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인을 추가로 리프레쉬 시키는 반도체 메모리 장치; 및 상기 다수의 노말 워드라인 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 상기 타겟 워드라인으로 검출하고, 검출결과를 상기 반도체 메모리 장치에 전송하는 반도체 컨트롤러를 포함할 수 있다.
본 기술은 활성화 횟수가 기준횟수 이상인 타겟 워드라인과 타겟 워드라인에 인접한 워드라인을 리프레쉬함으로써 그에 연결된 메모리 셀에 워드라인 디스터번스로 인한 데이터 열화가 발생하는 것을 방지하는 효과가 있다.
또한, 본 기술은 타겟 워드라인이 노말 워드라인을 대체한 리던던시 워드라인일 때, 타겟 워드라인에 인접한 워드라인으로 리던던시 워드라인이 리프레쉬될 수 있도록 함으로써 리페어 동작으로 인해 타겟 리프레쉬 동작이 오작동하는 것을 방지하는 효과가 있다.
또한, 본 기술은 리던던시 워드라인에 인접한 노말 워드라인을 추가적으로 리프레쉬함으로써 타겟 워드라인이 노말 워드라인을 대체한 리던던시 워드라인이고, 대체 리던던시 워드라인이 노말 워드라인에 인접한 경우에도 대체 리던던시 워드라인에 인접한 노말 워드라인에 연결된 메모리 셀의 데이터 열화를 방지하는 효과가 있다.
또한, 본 기술은 타겟 워드라인을 검출하기 위한 회로를 반도체 컨트롤러에 포함시키는 방식을 통해 반도체 메모리 장치의 면적 증가를 최소한 상태에서도 타겟 리프레쉬 동작을 안정적으로 수행하는 효과가 있다.
도 1은 워드라인 디스터번스 현상을 설명하기 위한 도면으로 메모리에 포함된 셀 어레이의 일부를 나타낸 도면.
도 2는 액티브 횟수가 많거나 액티브 빈도가 높은 타겟 워드라인에 인접한 인접 워드라인에 연결된 메모리 셀의 데이터가 워드라인 디스터번스로 열화되는 것을 방지하기 위한 동작을 설명하기 위한 도면.
도 3은 도 2에서 상술한 방법에 따른 타겟 리프레쉬 동작을 수행하는 경우 발생하는 문제점을 설명하기 위한 도면.
도 4는 도 3에서 상술한 문제점을 해결할 수 있는 타겟 리프레쉬 동작을 설명하기 위한 도면.
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 도면.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램.
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 액티브 횟수가 많거나 액티브 빈도가 높은 타겟 워드라인에 인접한 인접 워드라인에 연결된 메모리 셀의 데이터가 워드라인 디스터번스로 열화되는 것을 방지하기 위한 동작을 설명하기 위한 도면이다.
도 2를 참조하면, 반도체 메모리 장치는 다수의 워드라인을 포함하고, 반도체 컨트롤러(도 2에 미도시 됨)는 메모리에 커맨드 신호(CMDs), 어드레스(ADDs) 및 데이터(도 2에 미도시 됨) 등 각종 신호를 인가하여 메모리를 제어한다. 이하에서 다수의 워드라인 중 제L(L은 1보다 큰 자연수)워드라인에 대응하는 어드레스의 값을 'L'로 표기한다.
반도체 메모리 장치 또는 반도체 컨트롤러는 소정의 방법으로 다수의 워드라인 중 액티브-프리차지 횟수가 많거나 액티브-프리차지 빈도가 높은 타겟 워드라인의 타겟 어드레스를 검출한다.
타겟 어드레스가 검출되면 반도체 컨트롤러는 반도체 메모리 장치가 타겟 리프레쉬 동작을 수행하도록 하는 커맨드 신호(CMDs) 및 어드레스(ADDs)를 인가한다. 반도체 메모리 장치는 인가된 커맨드 신호(CMDs) 및 어드레스(ADDs)에 응답하여 타겟 리프레쉬 동작을 시작한다.
타겟 리프레쉬 동작시 반도체 컨트롤러는 타겟 어드레스 및 타겟 워드라인에 인접한 워드라인에 대응하는 어드레스(이하 인접 어드레스라 함)를 반도체 메모리 장치로 인가한다. 이하에서는 타겟 어드레스가 'L'인 경우에 대해 설명한다.
타겟 리프레쉬 동작시 액티브 커맨드(ACT)와 함께 타겟 어드레스(L)가 메모리에 인가되고 소정의 시간이 지난 후 프리차지 커맨드(PRE)가 반도체 메모리 장치로 인가된다. 반도체 메모리 장치는 타겟 워드라인을 액티브했다가 프리차지(디액티브)한다.
다음으로 인접 어드레스(L+1, L-1)가 차례로 인가된다. 도 2에서는 두 번째 액티브 커맨드(ACT)와 함께 인접 어드레스(L-1)이 인가되고, 세 번째 액티브 커맨드(ACT)와 함께 인접 어드레스(L+1)이 인가된다. 따라서, 인접 어드레스(L-1, L+1)에 대응하는 인접 워드라인(WLL-1, WLL+1)이 각각 활성화되고, 인접 워드라인(WLL-1, WLL+1)에 연결된 메모리 셀이 리프레쉬된다. 인접 어드레스(L-1, L+1)가 인가되는 순서는 변경될 수 있다.
어떤 워드라인이 활성화되면 그 워드라인에 연결된 메모리 셀들의 데이터가 리프레시된다. 따라서, 위와 같은 방법으로 반도체 컨트롤러에서 반도체 메모리 장치로 타겟 워드라인(L)과 인접 워드라인(L-1, L+1)을 리프레쉬시키게 되면, 워드라인 디스터번스로 인한 데이터의 열화를 방지할 수 있다.
도 3은 도 2에서 상술한 방법에 따른 타겟 리프레쉬 동작을 수행하는 경우 발생하는 문제점을 설명하기 위한 도면이다.
도 3을 참조하면, 반도체 메모리 장치는 기본적으로 사용하게 되어 있는 다수의 노말 워드라인(WL1 ~ WLK) 및 다수의 노말 워드라인(WL1 ~ WLK) 중 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)을 대체하기 위한 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)을 포함하며, 다수의 노말 워드라인(WL1 ~ WLK) 및 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)은 서로 인접하여 배치된다.
반도체 메모리 장치는 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)을 가리키는 어드레스 값 'L1, L2, L3'을 저장하고 있다가 입력된 어드레스(RADD<0:A>)의 값이 'L1, L2, L3'과 동일한 경우 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3) 대신에 이를 리던던시 워드라인(RWL1, RWL2, RWL3)으로 대체하는 리페어 동작을 수행한다. 이렇게, 다수의 리던던시 워드라인(RWL1, RWL2, RWL3) 각각은 리페어 동작을 통해 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)을 대체하기 전까지는 별도의 어드레스가 할당되지 않는다. 하지만, 리페어 동작이 수행되면, 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)을 가리키는 어드레스 값'L1, L2, L3'가 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)을 가리키도록 할당된다.
도 2 및 도 3을 참조하여, 타겟 리프레쉬 동작에서 타겟 어드레스의 값이 'L2'라고 하면, 첫 번째 액티브 커맨드(ACT)와 값이 'L2'인 어드레스가 입력된다. 따라서, 첫 번째 액티브 커맨드(ACT)에 응답하여 불량이 발생한 2번째 노말 워드라인(WLL2)가 활성화되는 대신 2번째 리던던시 워드라인(RWL2)이 활성화된다. 다음으로 두 번째 및 세 번째 액티브 커맨드(ACT)와 함께 각각 값이 'L2+1'인 어드레스 및 'L2-1'인 어드레스가 입력된다. 따라서, 두 번째 및 세 번째 액티브 커맨드(ACT)에 응답하여 불량이 발생한 2번째 워드라인(WLL2)에 인접한 제L2+1워드라인(WLL2+1) 및 제L2-1워드라인(WLL2-1)이 활성화된다.
그런데 불량이 발생한 2번째 워드라인(WLL2)은 2번째 리던던시 워드라인(RWL2)으로 대체되었기 때문에 실제로 활성화 횟수가 기준횟수 이상인 워드라인은 불량이 발생한 2번째 워드라인(WLL2)이 아닌 2번째 리던던시 워드라인(RWL2)이다. 따라서, 타겟 리프레쉬 동작을 통해 추가로 활성화해주어야 하는 워드라인은 불량이 발생한 2번째 워드라인(WLL2)에 인접한 제L2+1워드라인(WLL2+1) 및 제L2-1워드라인(WLL2-1)가 아닌 2번째 리던던시 워드라인(RWL2)에 인접한 1번째 리던던시 워드라인(RWL1) 및 3번째 리던던시 워드라인(RWL3)이다.
상술한 바와 같이 타겟 워드라인으로 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)이 선택되는 경우 타겟 리프레쉬 동작이 목적한대로 적용되지 않는 것을 알 수 있다.
도 4는 도 3에서 상술한 문제점을 해결할 수 있는 타겟 리프레쉬 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 도 3에 도시된 바와 같이, 반도체 메모리 장치는 기본적으로 사용하게 되어 있는 다수의 노말 워드라인(WL1 ~ WLK) 및 다수의 노말 워드라인(WL1 ~ WLK) 중 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)을 대체하기 위한 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)을 포함하며, 다수의 노말 워드라인(WL1 ~ WLN) 및 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)은 서로 인접하여 배치된다. 또한, 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)을 가리키기 위한 어드레스, 즉, 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)을 가리키는 어드레스 값'L1, L2, L3'을 모아놓은 리던던시 어드레스 테이블(40)을 포함한다.
그리고, 타겟 리프레쉬 동작에서 타겟 어드레스의 값이 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)을 가리키는 어드레스 값이 입력되는 경우, 타겟 어드레스에 인접한 어드레스는 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)에 인접한 워드라인(WLL1-1, WLL+1, WLL2-1, WLL2+1, WLL3-1, WLL3+1)을 가리키는 어드레스 값 대신 리던던시 어드레스 테이블(40)을 사용하여 인접한 리던던시 워드라인(RWL1, RWL2, RWL3)을 가리키는 어드레스 값이 선택되도록 동작한다.
예컨대, 타겟 리프레쉬 동작에서 타겟 어드레스의 값이 'L2'라고 하면, 첫 번째 액티브 커맨드(ACT)와 값이 'L2'인 어드레스가 입력된다. 따라서, 첫 번째 액티브 커맨드(ACT)에 응답하여 불량이 발생한 2번째 노말 워드라인(WLL2)가 활성화되는 대신 2번째 리던던시 워드라인(RWL2)이 활성화된다. 이때, 리던던시 어드레스 테이블(40)에는 타겟 어드레스 값'L2'에 인접한 어드레스가 'L1, L3'로 저장되어 있다. 따라서, 두 번째 및 세 번째 액티브 커맨드(ACT)와 함께 각각 값이 'L1'인 어드레스 및 'L3'인 어드레스가 입력된다. 따라서, 두 번째 및 세 번째 액티브 커맨드(ACT)에 응답하여 2번째 리던던시 워드라인(RWL2)에 인접한 1번째 리던던시 워드라인(RWL1) 및 3번째 리던던시 워드라인(RWL3)이 활성화된다.
상술한 바와 같이 타겟 워드라인으로 불량이 발생한 노말 워드라인(WLL1, WLL2, WLL3)이 선택되는 경우 타겟 리프에쉬 동작에서 리던던시 어드레스 테이블(40)을 사용하여 리던던시 워드라인(RWL1, RWL2, RWL3)을 직접 선택하도록 동작함으로써 타겟 리프레쉬 동작의 목적이 어긋나지 않도록 할 수 있다.
한편, 도 4와 같이 리던던시 어드레스 테이블(40)을 타겟 리프레쉬 동작에 적용하는 경우에도 타겟 리프레쉬 동작의 목적이 어긋나는 경우가 발생할 수 있다.
예컨대, 타겟 리프레쉬 동작에서 타겟 어드레스의 값이 'L1'라고 하면, 첫 번째 액티브 커맨드(ACT)와 값이 'L1'인 어드레스가 입력된다. 따라서, 첫 번째 액티브 커맨드(ACT)에 응답하여 불량이 발생한 1번째 노말 워드라인(WLL1)가 활성화되는 대신 1번째 리던던시 워드라인(RWL1)이 활성화된다. 이때, 리던던시 어드레스 테이블(40)에는 타겟 어드레스 값'L1'에 인접한 어드레스가 'L2'로 저장되어 있다. 즉, 리던던시 워드라인(RWL1, RWL2, RWL3) 중 1번째 리던던시 워드라인(RWL1)이 선택되는 경우이므로 인접한 리던던시 워드라인은 2번째 리던던시 워드라인(RWL2) 밖에 존재하지 않는다. 따라서, 세 번째 액티브 커맨드(ACT)는 입력되지 않고 두 번째 액티브 커맨드(ACT)와 함께 값이 'L2'인 어드레스가 입력된다. 따라서, 두 번째 액티브 커맨드(ACT)에 응답하여 1번째 리던던시 워드라인(RWL1)에 인접한 2번째 리던던시 워드라인(RWL2)이 활성화된다.
그런데, 리던던시 워드라인(RWL1, RWL2, RWL3) 중 1번째 리던던시 워드라인(RWL1)에 인접한 워드라인은 2번째 리던던시 워드라인(RWL2)만 존재하는 것이 아니다. 즉, 다수의 노말 워드라인(WL1 ~ WLK) 중 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)에 인접한 노말 워드라인(WLK)도 1번째 리던던시 워드라인(RWL1)에 인접한 워드라인이다. 하지만, 타겟 리프레쉬 동작에서는 다수의 노말 워드라인(WLL1, WLL2, WLL3)과 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)이 완전히 분리되어 선택될 수밖에 없으므로, 다수의 리던던시 워드라인(RWL1, RWL2, RWL3)에 인접한 노말 워드라인(WLK)은 타겟 리프레쉬 동작에 포함되지 못한다.
전술한 바와 같은 문제를 방지하기 위해서는 다수의 노말 워드라인(WL1 ~ WLK)과 다수의 리던던시 워드라인(RWL1, RWL2, RWL3) 사이에 더미 워드라인(미도시)가 더 포함되는 등의 구성변경이 필요하지만, 이는 반도체 메모리 장치의 면적을 증가시키는 원인이 될 수 있다.
전술한 바와 같은 이유로 인해 도 4와 같이 리던던시 어드레스 테이블(40)을 타겟 리프레쉬 동작에 적용하는 경우에도 타겟 리프레쉬 동작의 목적이 어긋나는 경우가 발생할 수 있다.
<제1 실시예>
도 5는 본 발명의 제1 실시예에 따른 반도체 메모리 장치를 도시한 도면이다.
도 5를 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 다수의 셀 블록(500<1:5>)과, 검출부(520)와, 제어부(540)과, 리던던시 어드레스 테이블(560), 및 노말 에지 어드레스 테이블(580)를 구비한다. 여기서, 다수의 셀 블록(500<1:5>) 각각은 다수의 노말 워드라인(1WL1 ~ 1WLK / 2WL1 ~ 2WLK / 3WL1 ~ 3WLK / 4WL1 ~ 4WLK / 5WL1 ~ 5WLK), 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ / 2RWL1 ~ 2RWLJ / 3RWL1 ~ 3RWLJ / 4RWL ~ 4RWLJ / 5RWL ~ 5RWLJ)을 포함한다. 또한, 제어부(540)는, 제1 카운터(541)와, 제2 카운터(542)와, 제3 카운터(543)와, 전달부(544), 및 동작부(545)를 포함한다.
다수의 셀 블록(500<1:5>) 각각은 물리적으로 분리된다. 다수의 셀 블록(500<1:5>) 각각에 포함된 다수의 노말 워드라인(1WL1 ~ 1WLK, 2WL1 ~ 2WLK, 3WL1 ~ 3WLK, 4WL1 ~ 4WLK, 5WL1 ~ 5WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ, 2RWL1 ~ 2RWLJ, 3RWL1 ~ 3RWLJ, 4RWL ~ 4RWLJ, 5RWL ~ 5RWLJ)는 서로 인접하여 배치된다.
참고로, 다수의 셀 블록(500<1:5>) 각각은 동일한 구성을 갖는다. 따라서, 이후의 설명에서는 다수의 셀 블록(500<1:5>) 중 첫 번째 셀 블록(500<1>)에서 이루어지는 동작을 기준으로 설명하도록 하겠다. 물론, 다수의 셀 블록(500<1:5>)이 모두 필요한 동작에서는 그 구성을 확장하는 형식으로 설명하도록 하겠다.
검출부(520)는, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 타겟 워드라인으로 검출한다. 이때, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)이 검출부(520)에서 타겟 워드라인으로 검출된 경우, 타겟 워드라인(1WLL)에 인접한 워드라인은 검출부(520)에서 검출된 노말 워드라인(1WLL)에 인접한 하나 이상의 노말 워드라인(1WLL-1, 1WLL+1)이 될 것이다. 그리고, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)이 리페어 동작을 통해 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 어느 하나의 리던던시 워드라인(1RWLC)으로 대체되어 검출부(520)에서 타겟 워드라인(1WLL->1RWLC)으로 검출된 경우, 타겟 워드라인(1WLL->1RWLC)에 인접한 워드라인은 검출부(520)에서 검출된 리던던시 워드라인(1RWLC)에 인접한 하나 이상의 리던던시 워드라인(1RWLC-1, 1RWLC+1)이 될 것이다.
구체적으로, 검출부(520)는, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 액티브 히스토리가 소정의 조건을 만족하는 타겟 워드라인(1WLL or 1WLL->1RWLC)을 가리키는 타겟 어드레스(TARGET_ADD)를 검출한다. 또한, 검출부(520)는, 타겟 어드레스(TARGET_ADD)에 설정된 연산을 수행하여 타겟 워드라인(1WLL or 1WLL->1RWLC)에 인접한 워드라인(1WLL-1, 1WLL+1 or 1RWLC-1, 1RWLC+1)을 가리키는 타겟 인접 어드레스(TARGET_CL_ADD)를 검출한다. 이때, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)을 가리키는 어드레스 값 'L'이 검출부(520)에서 타겟 어드레스(TARGET_ADD)로 검출된 경우, 타겟 어드레스(TARGET_ADD)의 값 'L'에서 1을 더하거나 빼는 연산을 통해 타겟 인접 어드레스(TARGET_CL_ADD)의 값 'L-1, L+1'을 결정한다. 그리고, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)이 리페어 동작을 통해 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 어느 하나의 리던던시 워드라인(1RWLC)으로 대체되어 이를 가리키는 어드레스 값 'L'이 검출부(520)에서 타겟 어드레스(TARGET_ADD)로 검출된 경우, 타겟 어드레스(TARGET_ADD)가 가리키는 리던던시 워드라인(1RWLC)에 인접한 하나 이상의 리던던시 워드라인(1RWLC-1, 1RWLC+1)을 가리키는 어드레스 값 'C-1, C+1'을 리던던시 어드레스 테이블(560)에서 선택하여 타겟 인접 어드레스(TARGET_CL_ADD)을 결정한다.
다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 워드라인은, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 다수의 노말 워드라인(1WL1 ~ 1WLK) 방향으로 최외곽에 배치된 리던던시 워드라인(1RWL1)에 인접하여 배치된 노말 워드라인(1WLK)이다.
노말 에지 어드레스 테이블(580)은, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 다수의 노말 워드라인(1WL1 ~ 1WLK) 방향으로 최외곽에 배치된 리던던시 워드라인(1RWL1)에 인접하여 배치된 노말 워드라인(1WLK)을 가리키는 어드레스 값 'K'를 모아놓은 것이다. 이때, 다수의 셀 블록(500<1:5>) 중 첫 번째 블록(500<1>)만을 보면, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 한 개다. 하지만, 다수의 셀 블록(500<1:5>) 모두로 확장하면, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 셀 블록의 개수인 5개가 될 것이다.
그리고, 도면에서는 하나의 셀 블록에 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 각각 뭉쳐서 배치되는 형태이다. 따라서, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 하나의 셀 블록에 1개만 존재한다. 하지만, 도면에 도시된 것과 다르게 하나의 셀 블록에 다수의 셀 매트(미도시)가 포함되고, 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 각각 일정 개수씩 분리되어 배치되는 경우 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 더 많이 늘어날 수 있다.
리던던시 어드레스 테이블(560)은, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 가리키기 위한 어드레스 값 '1 ~ J'를 모아놓은 것이다. 이때, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)은 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 불량이 발생한 워드라인을 대체하기 위해 사용되므로, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 가리키기 위한 어드레스 값 '1 ~ J'은 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 불량이 발생한 J개의 노말 워드라인을 가리키는 어드레스 값이 될 것이다.
제어부(540)는, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 순차적으로 리프레쉬 시키되, 타겟 워드라인(1WLL or 1WLL->1RWLC)과 타겟 워드라인(1WLL or 1WLL->1RWLC)에 인접한 워드라인(1WLL-1, 1WLL+1 or 1RWLC-1, 1RWLC+1) 및 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 워드라인(1WLK)을 추가로 리프레쉬 시킨다.
구체적으로, 제어부(540)는, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)을 순차적으로 리프레쉬 시키는 제1 리프레쉬 동작을 수행한다. 또한, 제어부(540)는, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때마다 제1 리프레쉬 동작을 중지한 상태에서 타겟 워드라인(1WLL or 1WLL->1RWLC)과 타겟 워드라인(1WLL or 1WLL->1RWLC)에 인접한 워드라인(1WLL-1, 1WLL+1 or 1RWC-1, 1RWC+1)을 순차적으로 리프레쉬 시키는 제2 리프레쉬 동작을 수행한다. 또한, 제어부(540)는, 리프레쉬 커맨드(RFC)가 M+N번째({M+N}th_RFC) 인가될 때마다 제1 리프레쉬 동작을 중지한 상태에서 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 순차적으로 리프레쉬 시키는 제3 리프레쉬 동작을 수행한다. 또한, 제어부(540)는, 제1 내지 제3 리프레쉬 동작이 수행되어 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 적어도 한 번 이상 리프레쉬된 이후 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 워드라인(1WLK)을 리프레쉬 시키는 제4 리프레쉬 동작을 수행한다.
여기서, 제1 리프레쉬 동작은, 기본적으로 리프레쉬 커맨드(RFC)가 인가될 때마다 수행되는 동작이지만, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때마다 중지된 상태에서 제2 리프레쉬 동작을 수행한다. 예컨대, 리프레쉬 커맨드(RFC)가 1번째부터 M-1번째({M-1}th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 M번째(Mth_RFC) 인가될 때 제2 리프레쉬 동작이 수행되고, 이어서 M+1번째({M+1}th_RFC)부터 2M-1번째(2{M-1}th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 2M번째(2Mth_RFC) 인가될 때 제2 리프레쉬 동작이 수행되는 방식으로 동작이 이루어진다.
마찬가지로, 제1 리프레쉬 동작은, 기본적으로 리프레쉬 커맨드(RFC)가 인가될 때마다 수행되는 동작이지만, 리프레쉬 커맨드(RFC)가 M+N번째({M+N}th_RFC) 인가될 때마다 중지된 상태에서 제3 리프레쉬 동작을 수행한다. 예컨대, 리프레쉬 커맨드(RFC)가 1번째부터 M+N-1번째({M+N}-1th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 M+N번째({M+N}th_RFC) 인가될 때 제3 리프레쉬 동작이 수행되고, 이어서 M+N+1번째({M+N}+1th_RFC)부터 2{M+N}-1번째(2{M+N}-1th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 2{M+N}번째(2{M+N}th_RFC) 인가될 때 제3 리프레쉬 동작이 수행되는 방식으로 동작이 이루어진다.
제1 카운터(541)는, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스 값 '1 ~ K'을 순차적으로 카운팅하여 출력(CNT_ADD1)하되, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때와 M+N번째({M+N}th_RFC) 인가될 때마다 카운팅 동작이 중지된다.
전달부(544)는, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때마다 검출부(520)에서 생성된 타겟 어드레스(TARGET_ADD) 및 타겟 인접 어드레스(TARGET_CL_ADD)를 순차적으로 출력한다.
제2 카운터(542)는, 리프레쉬 커맨드(RFC)가 M+N번째({M+N}th_RFC) 인가될 때마다 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 대응하는 어드레스 값 '1 ~ J'를 카운팅하여 출력(CNT_ADD2)한다. 이때, 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 대응하는 어드레스 값 '1 ~ J'은 리던던시 어드레스 테이블(560)에 미리 저장되어 있는 값이며, 리페어 동작을 통해 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스 값 '1 ~ K' 중 J개만큼이 선택된 값일 것이다.
제3 카운터(543)는, 제1 카운터(541) 및 제2 카운터(542)에서 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 모두 카운팅 한 후 인가되는 리프레쉬 커맨드(RFC)에 응답하여 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)에 대응하는 어드레스 값 'K'를 카운팅하여 출력(CNT_ADD3)한다. 이때, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)에 대응하는 어드레스는 노말 에지 어드레스 테이블(580)에 미리 저장되어 있는 값이며, 다수의 셀 블록(500<1:5>)의 개수 또는 다수의 셀 블록(500<1:5>) 각각에 포함될 수 있는 셀 매트(미도시)의 개수에 따라 그 개수 및 값이 결정될 것이다. 이때, 제3 카운터(543)는, 제1 카운터(541)의 카운팅 동작이 끝났음을 알리는 신호(CNT_LT1)와 제2 카운터(542)의 카운팅 동작이 끝났음을 알리는 신호(CNT_LT2)가 모두 활성화된 이후 인가되는 리프레쉬 커맨드(RFC)에 응답하여 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)에 대응하는 어드레스 값 'K'를 카운팅하여 출력(CNT_ADD3)한다.
동작부(545)는, 제1 카운터(541)에서 출력되는 어드레스(CNT_ADD1)와 제2 카운터(542)에서 출력되는 어드레스(CNT_ADD2)와 제3 카운터(543)에서 출력되는 어드레스(CNT_ADD3) 및 전달부(544)에서 출력되는 어드레스(TARGET_ADD, TARGET_CL_ADD)에 각각 응답하여 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 액티브(active)-프리차지(precharge) 시키는 리프레쉬 동작을 수행한다.
도 6은 도 5에 도시된 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.
도 6을 참조하면, 본 발명의 제1 실시예에 따른 반도체 메모리 장치는, 다수의 셀 블록(500<1:5>)을 각각의 셀 블록별로 구분하여 리프레쉬 동작을 수행한다. 즉, 다수의 셀 블록(500<1:5>) 중 첫 번째 셀 블록(500<1>)에 대해 리프레쉬 동작이 완료된 후 이어서 두 번째 셀 블록(500<1:5>)에 대해 리프레쉬 동작을 수행하는 방식으로 순차적으로 5개의 셀 블록(500<1:5>)이 모두 리프레쉬 된다.
또한, 다수의 셀 블록(500<1:5>) 각각에 대해서는, 리프레쉬 커맨드(RFC)가 인가되는 것에 응답하여 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 순차적으로 리프레쉬 시킨 후, 이어서 타겟 워드라인과 타겟 워드라인에 인접한 워드라인을 리프레쉬 시키고, 다시 이어서 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인을 추가로 리프레쉬 시키는 방식으로 리프레쉬 동작이 이루어진다.
구체적으로, 리프레쉬 커맨드(RFC)가 첫 번째 입력(1)될 때부터 M-1번째 입력(M-1)될 때까지, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스(CNT_ADD1)을 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 M-1개의 워드라인이 순차적으로 리프레쉬되는 노말 리프레쉬 동작이 첫 번째로 이루어진다.
첫 번째 이루어진 노말 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 M번째 입력(M)되는 것에 응답하여 타겟 워드라인을 가리키는 어드레스(TARGET_ADD)를 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 타겟 워드라인으로 검출된 1개의 워드라인이 리프레쉬되는 타겟 리프레쉬 동작이 첫 번째로 이루어진다. 이때, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 타겟 워드라인으로 선택된 노말 워드라인이 정상적인 워드라인일 경우 선택된 노말 워드라인이 그대로 타겟 워드라인으로서 리프레쉬 될 것이고, 불량 워드라인인 경우 그를 대체하는 리던던시 워드라인이 타겟 워드라인으로서 리프레쉬 될 것이다.
첫 번째 이루어진 타겟 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 M+1번째 입력(M+1)될 때부터 M+N-1번째 입력(M+N-1)될 때까지, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스(CNT_ADD1)을 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 N-1개의 워드라인이 순차적으로 리프레쉬되는 노말 리프레쉬 동작이 두 번째로 이루어진다.
두 번째 이루어진 노말 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 M+N번째 입력(M+N)되는 것에 응답하여 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 가리키는 어드레스(CNT_ADD2)를 카운팅한다. 따라서, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 첫 번째 리던던시 워드라인(1RWL1)이 리프레쉬되는 리던던시 리프레쉬 동작이 첫 번째 이루어진다. 참고로, 'R'은 'M+N'을 의미하며, 이후의 설명에서는 'M+N'을 'R'로 치환하여 설명하도록 하겠다.
첫 번째 이루어진 리던던시 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 R+1째 입력(R+1)될 때부터 R+M-1번째 입력(R+M-1)될 때까지, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스(CNT_ADD1)을 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 M-1개의 워드라인이 순차적으로 리프레쉬되는 노말 리프레쉬 동작이 세 번째로 이루어진다.
세 번째 이루어진 노말 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 R+M번째 입력(R+M)되는 것에 응답하여 타겟 워드라인에 인접한 워드라인을 가리키는 어드레스(TARGET_CL_ADD)를 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 타겟 워드라인으로 검출된 워드라인에 인접한 워드라인 중 1개의 워드라인이 리프레쉬되는 타겟 리프레쉬 동작이 두 번째로 이루어진다. 이때, 첫 번째 타겟 리프레쉬 동작에서 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인이 타겟 워드라인으로서 선택되어 리프레쉬되었다면, 그에 인접한 1개의 노말 워드라인이 타겟 워드라인으로서 선택되어 리프레쉬될 것이다. 그리고, 첫 번째 타겟 리프레쉬 동작에서 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 어느 하나의 리던던시 워드라인이 타겟 워드라인으로서 선택되어 리프레쉬 되었다면, 그에 인접한 1개의 리던던시 워드라인이 타겟 워드라인으로서 선택되어 리프레쉬 될 것이다.
두 번째 이루어진 타겟 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 R+M+1번째 입력(R+M+1)될 때부터 2R-1번째 입력(2R-1)될 때까지, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스(CNT_ADD1)를 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 N-1개의 워드라인이 순차적으로 리프레쉬되는 노말 리프레쉬 동작이 네 번째로 이루어진다.
네 번째 이루어진 노말 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 2R번째 입력(2R)되는 것에 응답하여 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 가리키는 어드레스(CNT_ADD2)를 카운팅한다. 따라서, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 두 번째 리던던시 워드라인(1RWL2)이 리프레쉬되는 리던던시 리프레쉬 동작이 두 번째 이루어진다.
두 번째 이루어진 리던던시 리프레쉬 동작에 이어서, 리프레쉬 커맨드(RFC)가 2R+1째 입력(2R+1)될 때부터 2R+M-1번째 입력(2R+M-1)될 때까지, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스(CNT_ADD1)을 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 M-1개의 워드라인이 순차적으로 리프레쉬되는 노말 리프레쉬 동작이 다섯 번째로 이루어진다.
전술한 바와 같이 노말 리프레쉬 동작과 타겟 리프레쉬 동작 및 리던던시 리프레쉬 동작이 각각 설정된 순서에서 번갈아 반복되면서 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)가 순차적으로 리프레쉬된다.
이때, 노말 리프레쉬 동작은 다수의 노말 워드라인(1WL1 ~ 1WLK) 모두가 순차적으로 리프레쉬 될 때까지 이루어진다. 마찬가지로, 타겟 리프레쉬 동작도 그 값이 미리 설정되는 타겟 워드라인 및 타겟 워드라인에 인접한 워드라인이 모두 리프레쉬 될 때까지 이루어진다. 또한, 리던던시 리프레쉬 동작도 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 모두 순차적으로 리프레쉬 될 때까지 이루어진다.
그리고, 다수의 노말 워드라인(1WL1 ~ 1WLK)의 실제 개수는, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)의 실제 개수에 비해 압도적으로 많은 것이 일반적이다. 따라서, 도면에 도시된 것처럼 다수의 노말 워드라인(1WL1 ~ 1WLK)이 모두 리프레쉬되는 시점(JR+B)보다 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 모두 리프레쉬되는 시점(JR)이 더 앞선다. 즉, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 모두 리프레쉬된 이후에도 일부 노말 워드라인이 추가적으로 리프레쉬되는 시점(JR+B)이 되어야만 다수의 노말 워드라인(1WL1 ~ 1WLK)이 모두 리프레쉬된다.
마찬가지로, 타겟 워드라인 및 타겟 워드라인에 인접한 워드라인의 개수도 다수의 노말 워드라인(1WL1 ~ 1WLK)의 실제 개수보다 압도적으로 적은 것이 일반적이다. 따라서, 도면에 직접적으로 도시되진 않았지만 다수의 노말 워드라인(1WL1 ~ 1WLK)이 모두 리프레쉬되는 시점(JR+B)보다 타겟 워드라인 및 타겟 워드라인에 인접한 워드라인이 모두 리프레쉬되는 시점(미도시)이 더 앞선다. 즉, 타겟 워드라인 및 타겟 워드라인에 인접한 워드라인이 모두 리프레쉬된 이후에도 일부 노말 워드라인이 추가적으로 리프레쉬되는 시점(JR+B)이 되어야만 다수의 노말 워드라인(1WL1 ~ 1WLK)이 모두 리프레쉬된다.
이렇게, 리던던시 리프레쉬 동작과 타겟 리프레쉬 동작 및 노말 리프레쉬 동작이 각각 수행되면서, 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 적어도 한 번씩 리프레쉬된 이후 리프레쉬 커맨드(RFC)가 추가로 더 입력(JR+B+1)될 때, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인를 가리키는 어드레스(CNT_ADD3)을 카운팅한다. 따라서, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 1개의 노말 워드라인이 리프레쉬 추가 리프레쉬 동작이 이루어진다.
이렇게, 추가 리프레쉬 동작이 이루어지는 것에 응답하여 첫 번째 셀 블록(500<1>)에 대한 리프레쉬 동작이 완료된다. 이후, 첫 번째 셀 블록(500<1>)에 대한 리프레쉬 동작과 마찬가지로 나머지 4개의 셀 블록(500<2:5>)에 대한 리프레쉬 동작이 순차적으로 이루어진다.
참고로, 전술한 도면에서 타겟 리프레쉬 동작이 이루어지는 시점, 즉, 리프레쉬 커맨드(RFC)가 M번째 입력되는 시점이 리던던시 리프레쉬 동작이 이루어지는 시점, 즉, 리프레쉬 커맨드(RFC)가 N번째 입력되는 시점보다 빠른 것으로 도시되어 있는데, 이는 어디까지나 하나의 실시예일 뿐, 실제로는 얼마든지 다르게 설정될 수 있다. 예컨대, 리던던시 리프레쉬 동작이 이루어지는 시점이 타겟 리프레쉬 동작이 이루어지는 시점보다 더 빠르도록 설정되는 것도 얼마든지 가능하다. 따라서, 타겟 워드라인 및 타겟 워드라인에 인접한 워드라인이 모두 리프레쉬되는 시점(미도시)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 모두 리프레쉬 시점(JB)은, 다수의 노말 워드라인(1WL1 ~ 1WLK)이 모두 리프레쉬 시점(JB+B)보다 두 시점이 더 앞선다는 한정 사항만 존재할 뿐 서로 간에 어떤 시점이 앞설지는 설계자의 설정에 따라 얼마든지 달라질 수 있다.
이상에서 살펴본 바와 같이 본 발명의 제1 실시예를 적용하면, 활성화 횟수가 기준횟수 이상인 타겟 워드라인과 타겟 워드라인에 인접한 워드라인을 리프레쉬함으로써 그에 연결된 메모리 셀에 워드라인 디스터번스로 인한 데이터 열화가 발생하는 것을 방지할 수 있다.
또한, 타겟 워드라인이 노말 워드라인을 대체한 리던던시 워드라인일 때, 타겟 워드라인에 인접한 워드라인으로 리던던시 워드라인이 리프레쉬될 수 있도록 함으로써 리페어 동작으로 인해 타겟 리프레쉬 동작이 오작동하는 것을 방지할 수 있다.
또한, 리던던시 워드라인에 인접한 노말 워드라인을 추가적으로 리프레쉬함으로써 타겟 워드라인이 노말 워드라인을 대체한 리던던시 워드라인이고, 대체 리던던시 워드라인이 노말 워드라인에 인접한 경우에도 대체 리던던시 워드라인에 인접한 노말 워드라인에 연결된 메모리 셀의 데이터 열화를 방지할 수 있다.
<제2 실시예>
도 7은 본 발명의 제2 실시예에 따른 반도체 메모리 장치를 도시한 도면이다.
도 7을 참조하면, 본 발명의 제2 실시예에 따른 반도체 메모리 장치는, 반도체 메모리 장치와 반도체 컨트롤러를 구비한다. 여기서, 반도체 메모리 장치는, 다수의 셀 블록(700<1:5>)과, 인접 어드레스 검출부(720)와, 제1 카운터(711)와, 제2 카운터(712)와, 제3 카운터(713)와, 전달부(730)와, 동작부(740)와, 리던던시 어드레스 테이블(760), 및 노말 에지 어드레스 테이블(780)를 구비한다. 또한, 다수의 셀 블록(700<1:5>) 각각은 다수의 노말 워드라인(1WL1 ~ 1WLK / 2WL1 ~ 2WLK / 3WL1 ~ 3WLK / 4WL1 ~ 4WLK / 5WL1 ~ 5WLK), 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ / 2RWL1 ~ 2RWLJ / 3RWL1 ~ 3RWLJ / 4RWL ~ 4RWLJ / 5RWL ~ 5RWLJ)을 포함한다. 그리고, 반도체 컨트롤러는, 커맨드 생성부(750), 및 타겟 어드레스 검출부(770)를 구비한다.
다수의 셀 블록(700<1:5>) 각각은 물리적으로 분리된다. 다수의 셀 블록(700<1:5>) 각각에 포함된 다수의 노말 워드라인(1WL1 ~ 1WLK, 2WL1 ~ 2WLK, 3WL1 ~ 3WLK, 4WL1 ~ 4WLK, 5WL1 ~ 5WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ, 2RWL1 ~ 2RWLJ, 3RWL1 ~ 3RWLJ, 4RWL ~ 4RWLJ, 5RWL ~ 5RWLJ)는 서로 인접하여 배치된다.
참고로, 다수의 셀 블록(700<1:5>) 각각은 동일한 구성을 갖는다. 따라서, 이후의 설명에서는 다수의 셀 블록(700<1:5>) 중 첫 번째 셀 블록(700<1>)에서 이루어지는 동작을 기준으로 설명하도록 하겠다. 물론, 다수의 셀 블록(700<1:5>)이 모두 필요한 동작에서는 그 구성을 확장하는 형식으로 설명하도록 하겠다.
반도체 컨트롤러는, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 타겟 워드라인으로 검출하고, 검출결과(TARGET_ADD)를 반도체 메모리 장치로 전송한다. 또한, 반도체 컨트롤러는, 리프레쉬 커맨드(RFC)를 생성하여 반도체 메모리 장치로 전송한다.
이때, 도면에 직접적으로 도시되지 않았지만, 반도체 컨트롤러에서는 액티브 커맨드 및 액티브 동작 어드레스를 생성하여 반도체 메모리 장치에 전송함으로써, 반도체 메모리 장치의 액티브 동작을 직접적으로 제어한다. 따라서, 반도체 컨트롤러에 포함된 타겟 어드레스 검출부(770)는, 액티브 동작 어드레스의 값을 검출하는 방식을 통해 반도체 메모리 장치 내부에 포함된 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 타겟 워드라인으로서 검출하는 것이 가능하다.
커맨드 생성부(750)는, 리프레쉬 커맨드(RFC)를 생성한다. 참고로, 커맨드 생성부(750)는, 도면에 도시된 리프레쉬 커맨드(RFC) 이외에 액티브와 프리차지 같은 다른 커맨드도 생성한다.
타겟 어드레스 검출부(770)는, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 타겟 워드라인으로 검출한다. 구체적으로, 타겟 어드레스 검출부(770)는, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 액티브 히스토리가 소정의 조건을 만족하는 타겟 워드라인(1WLL or 1WLL->1RWLC)을 가리키는 타겟 어드레스(TARGET_ADD)를 검출한다.
반도체 메모리 장치는, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 순차적으로 리프레쉬 시키되, 타겟 워드라인과 타겟 워드라인에 인접한 워드라인 및 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 워드라인을 추가로 리프레쉬 시킨다. 이때, 타겟 워드라인에 대한 정보는 반도체 컨트롤러로부터 전송받고, 타겟 워드라인에 인접한 워드라인에 대한 정보는 반도체 메모리 장치 내부에서 생성한다.
인접 어드레스 검출부(720)는, 반도체 컨트롤러에 포함된 타겟 어드레스 검출부(770)에서 전송된 타겟 어드레스(TARGET_ADD)에 설정된 연산을 수행하여 타겟 워드라인에 인접한 워드라인을 가리키는 타겟 인접 어드레스(TARGET_CL_ADD)를 검출한다.
이때, 타겟 어드레스 검출부(770)에서 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)이 타겟 워드라인으로 검출된 경우, 타겟 워드라인(1WLL)에 인접한 워드라인은 타겟 어드레스 검출부(770)에서 검출된 노말 워드라인(1WLL)에 인접한 하나 이상의 노말 워드라인(1WLL-1, 1WLL+1)이 될 것이다. 그리고, 타겟 어드레스 검출부(770)에서 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)이 리페어 동작을 통해 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 어느 하나의 리던던시 워드라인(1RWLC)으로 대체되어 타겟 워드라인(1WLL->1RWLC)으로 검출된 경우, 타겟 워드라인(1WLL->1RWLC)에 인접한 워드라인은 타겟 어드레스 검출부(770)에서 검출된 리던던시 워드라인(1RWLC)에 인접한 하나 이상의 리던던시 워드라인(1RWLC-1, 1RWLC+1)이 될 것이다.
이와 같이, 타겟 어드레스(TARGET_ADD)가 가리키는 워드라인이 노말 워드라인(1WLL)인지 아니면 리던던시 워드라인(1RWLC)인지에 따라 인접 어드레스 검출부(720)가 동작하는 방식이 달라질 수 있다. 즉, 인접 어드레스 검출부(720)는, 타겟 어드레스(TARGET_ADD)에 설정된 연산을 수행하여 타겟 워드라인(1WLL or 1WLL->1RWLC)에 인접한 워드라인(1WLL-1, 1WLL+1 or 1RWLC-1, 1RWLC+1)을 가리키는 타겟 인접 어드레스(TARGET_CL_ADD)를 검출한다.
구체적으로, 인접 어드레스 검출부(720)는, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)을 가리키는 어드레스 값 'L'이 타겟 어드레스 검출부(770)에서 타겟 어드레스(TARGET_ADD)로 검출된 경우, 타겟 어드레스(TARGET_ADD)의 값 'L'에서 1을 더하거나 빼는 연산을 통해 타겟 인접 어드레스(TARGET_CL_ADD)의 값 'L-1, L+1'을 결정한다. 그리고, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 어느 하나의 노말 워드라인(1WLL)이 리페어 동작을 통해 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 어느 하나의 리던던시 워드라인(1RWLC)으로 대체되어 이를 가리키는 어드레스 값 'L'이 타겟 어드레스 검출부(770)에서 타겟 어드레스(TARGET_ADD)로 검출된 경우, 타겟 어드레스(TARGET_ADD)가 가리키는 리던던시 워드라인(1RWLC)에 인접한 하나 이상의 리던던시 워드라인(1RWLC-1, 1RWLC+1)을 가리키는 어드레스 값 'C-1, C+1'을 리던던시 어드레스 테이블(760)에서 선택하여 타겟 인접 어드레스(TARGET_CL_ADD)을 결정한다.
다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 워드라인은, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 다수의 노말 워드라인(1WL1 ~ 1WLK) 방향으로 최외곽에 배치된 리던던시 워드라인(1RWL1)에 인접하여 배치된 노말 워드라인(1WLK)이다.
노말 에지 어드레스 테이블(780)은, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ) 중 다수의 노말 워드라인(1WL1 ~ 1WLK) 방향으로 최외곽에 배치된 리던던시 워드라인(1RWL1)에 인접하여 배치된 노말 워드라인(1WLK)을 가리키는 어드레스 값 'K'를 모아놓은 것이다. 이때, 다수의 셀 블록(700<1:5>) 중 첫 번째 블록(700<1>)만을 보면, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 한 개다. 하지만, 다수의 셀 블록(700<1:5>) 모두로 확장하면, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 셀 블록의 개수인 5개가 될 것이다.
그리고, 도면에서는 하나의 셀 블록에 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 각각 뭉쳐서 배치되는 형태이다. 따라서, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 하나의 셀 블록에 1개만 존재한다. 하지만, 도면에 도시된 것과 다르게 하나의 셀 블록에 다수의 셀 매트(미도시)가 포함되고, 다수의 노말 워드라인(1WL1 ~ 1WLK)과 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 각각 일정 개수씩 분리되어 배치되는 경우 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)은 더 많이 늘어날 수 있다.
리던던시 어드레스 테이블(760)은, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 가리키기 위한 어드레스 값 '1 ~ J'를 모아놓은 것이다. 이때, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)은 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 불량이 발생한 워드라인을 대체하기 위해 사용되므로, 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 가리키기 위한 어드레스 값 '1 ~ J'은 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 불량이 발생한 J개의 노말 워드라인을 가리키는 어드레스 값이 될 것이다.
전술한 구성을 바탕으로 반도체 메모리 장치의 동작을 구체적으로 정의하면, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)을 순차적으로 리프레쉬 시키는 제1 리프레쉬 동작을 수행한다. 또한, 반도체 메모리 장치는, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때마다 제1 리프레쉬 동작을 중지한 상태에서 타겟 워드라인(1WLL or 1WLL->1RWLC)과 타겟 워드라인(1WLL or 1WLL->1RWLC)에 인접한 워드라인(1WLL-1, 1WLL+1 or 1RWC-1, 1RWC+1)을 순차적으로 리프레쉬 시키는 제2 리프레쉬 동작을 수행한다. 또한, 반도체 메모리 장치는, 리프레쉬 커맨드(RFC)가 M+N번째({M+N}th_RFC) 인가될 때마다 제1 리프레쉬 동작을 중지한 상태에서 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 순차적으로 리프레쉬 시키는 제3 리프레쉬 동작을 수행한다. 또한, 반도체 메모리 장치는, 제1 내지 제3 리프레쉬 동작이 수행되어 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)이 적어도 한 번 이상 리프레쉬된 이후 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 워드라인(1WLK)을 리프레쉬 시키는 제4 리프레쉬 동작을 수행한다.
여기서, 제1 리프레쉬 동작은, 기본적으로 리프레쉬 커맨드(RFC)가 인가될 때마다 수행되는 동작이지만, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때마다 중지된 상태에서 제2 리프레쉬 동작을 수행한다. 예컨대, 리프레쉬 커맨드(RFC)가 1번째부터 M-1번째({M-1}th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 M번째(Mth_RFC) 인가될 때 제2 리프레쉬 동작이 수행되고, 이어서 M+1번째({M+1}th_RFC)부터 2M-1번째(2{M-1}th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 2M번째(2Mth_RFC) 인가될 때 제2 리프레쉬 동작이 수행되는 방식으로 동작이 이루어진다.
마찬가지로, 제1 리프레쉬 동작은, 기본적으로 리프레쉬 커맨드(RFC)가 인가될 때마다 수행되는 동작이지만, 리프레쉬 커맨드(RFC)가 M+N번째({M+N}th_RFC) 인가될 때마다 중지된 상태에서 제3 리프레쉬 동작을 수행한다. 예컨대, 리프레쉬 커맨드(RFC)가 1번째부터 M+N-1번째({M+N}-1th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 M+N번째({M+N}th_RFC) 인가될 때 제3 리프레쉬 동작이 수행되고, 이어서 M+N+1번째({M+N}+1th_RFC)부터 2{M+N}-1번째(2{M+N}-1th_RFC) 인가될 때까지 제1 리프레쉬 동작이 수행되다가 2{M+N}번째(2{M+N}th_RFC) 인가될 때 제3 리프레쉬 동작이 수행되는 방식으로 동작이 이루어진다.
제1 카운터(711)는, 리프레쉬 커맨드(RFC)가 인가될 때마다 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스 값 '1 ~ K'을 순차적으로 카운팅하여 출력(CNT_ADD1)하되, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때와 M+N번째({M+N}th_RFC) 인가될 때마다 카운팅 동작이 중지된다.
전달부(730)는, 리프레쉬 커맨드(RFC)가 M번째(Mth_RFC) 인가될 때마다 타겟 어드레스 검출부(770)에서 생성된 타겟 어드레스(TARGET_ADD) 및 타겟 인접 어드레스(TARGET_CL_ADD)를 순차적으로 출력한다.
제2 카운터(712)는, 리프레쉬 커맨드(RFC)가 M+N번째({M+N}th_RFC) 인가될 때마다 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 대응하는 어드레스 값 '1 ~ J'를 카운팅하여 출력(CNT_ADD2)한다. 이때, 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 대응하는 어드레스 값 '1 ~ J'은 리던던시 어드레스 테이블(760)에 미리 저장되어 있는 값이며, 리페어 동작을 통해 다수의 노말 워드라인(1WL1 ~ 1WLK)에 대응하는 어드레스 값 '1 ~ K' 중 J개만큼이 선택된 값일 것이다.
제3 카운터(713)는, 제1 카운터(711) 및 제2 카운터(712)에서 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 모두 카운팅 한 후 인가되는 리프레쉬 커맨드(RFC)에 응답하여 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)에 대응하는 어드레스 값 'K'를 카운팅하여 출력(CNT_ADD3)한다. 이때, 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)에 대응하는 어드레스는 노말 에지 어드레스 테이블(780)에 미리 저장되어 있는 값이며, 다수의 셀 블록(700<1:5>)의 개수 또는 다수의 셀 블록(700<1:5>) 각각에 포함될 수 있는 셀 매트(미도시)의 개수에 따라 그 개수 및 값이 결정될 것이다. 이때, 제3 카운터(713)는, 제1 카운터(711)의 카운팅 동작이 끝났음을 알리는 신호(CNT_LT1)와 제2 카운터(712)의 카운팅 동작이 끝났음을 알리는 신호(CNT_LT2)가 모두 활성화된 이후 인가되는 리프레쉬 커맨드(RFC)에 응답하여 다수의 노말 워드라인(1WL1 ~ 1WLK) 중 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)에 인접한 노말 워드라인(1WLK)에 대응하는 어드레스 값 'K'를 카운팅하여 출력(CNT_ADD3)한다.
동작부(740)는, 제1 카운터(711)에서 출력되는 어드레스(CNT_ADD1)와 제2 카운터(712)에서 출력되는 어드레스(CNT_ADD2)와 제3 카운터(713)에서 출력되는 어드레스(CNT_ADD3) 및 전달부(730)에서 출력되는 어드레스(TARGET_ADD, TARGET_CL_ADD)에 각각 응답하여 다수의 노말 워드라인(1WL1 ~ 1WLK) 및 다수의 리던던시 워드라인(1RWL1 ~ 1RWLJ)을 액티브(active)-프리차지(precharge) 시키는 리프레쉬 동작을 수행한다.
전술한 도 7을 통해 설명한 본 발명의 제2 실시예에 따른 반도체 시스템의 구성과 도 5을 통해 설명한 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 구성상의 차이점은 다음과 같다.
타겟 어드레스(TARGET_ADD)를 검출하기 위한 구성이 반도체 메모리 장치 내부에 존재하는지(제1 실시예) 아니면 반도체 컨트롤러에 존재하는지(제2 실시예)의 차이라고 볼 수 있다.
따라서, 도 6에 도시된 리프레쉬 동작은 도 7에 개시된 본 발명의 제2 실시예에 따른 반도체 시스템의 동작에도 그대로 적용될 수 있으며, 여기서에서는 더 자세히 설명하지 않도록 하겠다.
이상에서 살펴본 바와 같이 본 발명의 제2 실시예를 적용하면, 활성화 횟수가 기준횟수 이상인 타겟 워드라인과 타겟 워드라인에 인접한 워드라인을 리프레쉬함으로써 그에 연결된 메모리 셀에 워드라인 디스터번스로 인한 데이터 열화가 발생하는 것을 방지할 수 있다.
또한, 타겟 워드라인이 노말 워드라인을 대체한 리던던시 워드라인일 때, 타겟 워드라인에 인접한 워드라인으로 리던던시 워드라인이 리프레쉬될 수 있도록 함으로써 리페어 동작으로 인해 타겟 리프레쉬 동작이 오작동하는 것을 방지할 수 있다.
또한, 리던던시 워드라인에 인접한 노말 워드라인을 추가적으로 리프레쉬함으로써 타겟 워드라인이 노말 워드라인을 대체한 리던던시 워드라인이고, 대체 리던던시 워드라인이 노말 워드라인에 인접한 경우에도 대체 리던던시 워드라인에 인접한 노말 워드라인에 연결된 메모리 셀의 데이터 열화를 방지할 수 있다.
또한, 본 기술은 타겟 워드라인을 검출하기 위한 회로를 반도체 컨트롤러에 포함시키는 방식을 통해 반도체 메모리 장치의 면적 증가를 최소한 상태에서도 타겟 리프레쉬 동작을 안정적으로 수행할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 5개의 셀 블록(500<1:5>, 700<1:5>)을 '다수의 셀 블록'으로 설명하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 본 발명은 더 많거나 더 적은 개수의 셀 블록이 포함될 수 있다.
500<1:5>, 700<1:5> : 다수의 셀 블록
520 : 검출부 540 : 제어부
560, 760 : 리던던시 어드레스 테이블
580, 780 : 노말 에지 어드레스 테이블
541 : 제1 카운터 542 : 제2 카운터
543 : 제3 카운터 544 : 전달부
545 : 전달부
720 : 인접 어드레스 검출부 711 : 제1 카운터
712 : 제2 카운터 713 : 제3 카운터
730 : 전달부 740 : 동작부
750 : 커맨드 생성부 770 : 타겟 어드레스 검출부

Claims (19)

  1. 다수의 노말 워드라인 및 그에 인접하여 배치된 다수의 리던던시 워드라인;
    상기 다수의 노말 워드라인 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 타겟 워드라인으로 검출하는 검출부; 및
    리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 순차적으로 리프레쉬 시키되, 상기 타겟 워드라인과 상기 타겟 워드라인에 인접한 워드라인 및 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인을 추가로 리프레쉬 시키는 제어부
    를 구비하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제어부는,
    상기 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인을 순차적으로 리프레쉬 시키는 제1 리프레쉬 동작을 수행하고,
    상기 리프레쉬 커맨드가 M번째 인가될 때마다 상기 제1 리프레쉬 동작을 중지한 상태에서 상기 타겟 워드라인과 상기 타겟 워드라인에 인접한 워드라인을 순차적으로 리프레쉬 시키는 제2 리프레쉬 동작을 수행하며,
    상기 리프레쉬 커맨드가 M+N번째 인가될 때마다 상기 제1 리프레쉬 동작을 중지한 상태에서 상기 다수의 리던던시 워드라인을 순차적으로 리프레쉬 시키는 제3 리프레쉬 동작을 수행하고,
    상기 제1 내지 제3 리프레쉬 동작이 수행된 이후 상기 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인을 리프레쉬 시키는 제4 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인이 상기 검출부에서 상기 타겟 워드라인으로 검출된 경우, 상기 타겟 워드라인에 인접한 워드라인은 상기 검출부에서 검출된 노말 워드라인에 인접한 하나 이상의 노말 워드라인이고,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인이 리페어 동작을 통해 리던던시 워드라인으로 대체되어 상기 검출부에서 상기 타겟 워드라인으로 검출된 경우, 상기 타겟 워드라인에 인접한 워드라인은 상기 검출부에서 검출된 리던던시 워드라인에 인접한 하나 이상의 리던던시 워드라인인 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서,
    상기 검출부는,
    상기 다수의 노말 워드라인 중 액티브 히스토리가 소정의 조건을 만족하는 상기 타겟 워드라인을 가리키는 타겟 어드레스를 검출하고, 상기 타겟 어드레스에 설정된 연산을 수행하여 상기 타겟 워드라인에 인접한 워드라인을 가리키는 타겟 인접 어드레스를 검출하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제어부는,
    상기 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인에 대응하는 어드레스를 순차적으로 카운팅하되, 상기 리프레쉬 커맨드가 M번째 인가될 때와 M+N번째 인가될 때마다 동작이 중지되는 제1 카운터;
    상기 리프레쉬 커맨드가 M번째 인가될 때마다 상기 검출부에서 생성된 상기 타겟 어드레스 및 상기 타겟 인접 어드레스를 순차적으로 출력하는 전달부;
    상기 리프레쉬 커맨드가 M+N번째 인가될 때마다 상기 다수의 리던던시 워드라인에 대응하는 어드레스를 카운팅하는 제2 카운터;
    상기 제1 및 제2 카운터에서 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 모두 카운팅 한 후 인가되는 상기 리프레쉬 커맨드에 응답하여 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인에 대응하는 어드레스를 카운팅하는 제3 카운터; 및
    상기 제1 내지 제3 카운터 및 상기 전달부에서 출력되는 어드레스에 응답하여 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 리프레쉬 시키기 위한 동작부를 구비하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제2 카운터는,
    상기 다수의 리던던시 워드라인을 가리키기 위한 다수의 어드레스를 모아놓은 리던던시 어드레스 테이블에서 카운팅 동작을 통해 순차적으로 어드레스 값을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제3 카운터는,
    상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인에 대응하는 어드레스를 모아놓은 노말 에지 어드레스 테이블에서 카운팅 동작을 통해 순차적으로 어드레스 값을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인을 가리키는 어드레스가 상기 검출부에서 상기 타겟 어드레스로 검출된 경우, 상기 타겟 어드레스의 값에서 1을 더하거나 빼는 연산을 통해 상기 타겟 인접 어드레스의 값을 결정하고,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인이 리페어 동작을 통해 리던던시 워드라인으로 대체되어 이를 가리키는 어드레스가 상기 검출부에서 상기 타겟 어드레스로 검출된 경우, 상기 타겟 어드레스가 가리키는 리던던시 워드라인에 인접한 하나 이상의 리던던시 워드라인을 가리키는 어드레스 값을 상기 리던던시 어드레스 테이블에서 선택하여 상기 타겟 인접 어드레스의 값을 결정하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1항에 있어서,
    상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인은,
    상기 다수의 리던던시 워드라인 중 상기 다수의 노말 워드라인 방향으로 최외곽에 배치된 리던던시 워드라인에 인접하여 배치된 노말 워드라인인 것을 특징으로 하는 반도체 메모리 장치.
  10. 다수의 노말 워드라인 및 그에 인접하여 배치된 다수의 리던던시 워드라인을 포함하고, 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 순차적으로 리프레쉬 시키되, 타겟 워드라인과 상기 타겟 워드라인에 인접한 워드라인 및 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인을 추가로 리프레쉬 시키는 반도체 메모리 장치; 및
    상기 다수의 노말 워드라인 중 액티브 히스토리가 소정의 조건을 만족하는 노말 워드라인을 상기 타겟 워드라인으로 검출하고, 검출결과를 상기 반도체 메모리 장치에 전송하는 반도체 컨트롤러
    를 구비하는 반도체 시스템.
  11. 제10항에 있어서,
    상기 반도체 메모리 장치는,
    상기 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인을 순차적으로 리프레쉬 시키는 제1 리프레쉬 동작을 수행하고,
    상기 리프레쉬 커맨드가 M번째 인가될 때마다 상기 제1 리프레쉬 동작을 중지한 상태에서 상기 타겟 워드라인과 상기 타겟 워드라인에 인접한 워드라인을 순차적으로 리프레쉬 시키는 제2 리프레쉬 동작을 수행하며,
    상기 리프레쉬 커맨드가 M+N번째 인가될 때마다 상기 제1 리프레쉬 동작을 중지한 상태에서 상기 다수의 리던던시 워드라인을 순차적으로 리프레쉬 시키는 제3 리프레쉬 동작을 수행하고,
    상기 제1 내지 제3 리프레쉬 동작이 수행된 이후 상기 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인을 리프레쉬 시키는 제4 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 시스템.
  12. 제11항에 있어서,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인이 상기 반도체 컨트롤러에서 상기 타겟 워드라인으로 검출된 경우, 상기 타겟 워드라인에 인접한 워드라인은 상기 반도체 컨트롤러에서 검출된 노말 워드라인에 인접한 하나 이상의 노말 워드라인이고,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인이 리페어 동작을 통해 리던던시 워드라인으로 대체되어 상기 반도체 컨트롤러에서 상기 타겟 워드라인으로 검출된 경우, 상기 타겟 워드라인에 인접한 워드라인은 상기 반도체 컨트롤러에서 검출된 리던던시 워드라인에 인접한 하나 이상의 리던던시 워드라인인 것을 특징으로 하는 반도체 시스템.
  13. 제10항에 있어서,
    상기 반도체 컨트롤러는,
    상기 다수의 노말 워드라인 중 액티브 히스토리가 소정의 조건을 만족하는 상기 타겟 워드라인을 가리키는 타겟 어드레스를 검출하여 상기 반도체 메모리 장치로 전송하는 것을 특징으로 하는 반도체 시스템.
  14. 제13항에 있어서,
    상기 반도체 메모리 장치는,
    상기 반도체 컨트롤러에서 전송된 상기 타겟 어드레스에 설정된 연산을 수행하여 상기 타겟 워드라인에 인접한 워드라인을 가리키는 타겟 인접 어드레스를 검출하는 인접 어드레스 검출부;
    상기 리프레쉬 커맨드가 인가될 때마다 상기 다수의 노말 워드라인에 대응하는 어드레스를 순차적으로 카운팅하되, 상기 리프레쉬 커맨드가 M번째 인가될 때와 M+N번째 인가될 때마다 동작이 중지되는 제1 카운터;
    상기 리프레쉬 커맨드가 M번째 인가될 때마다 상기 반도체 컨트롤러에서 생성된 상기 타겟 어드레스 및 상기 인접 어드레스 검출부에서 생성된 상기 타겟 인접 어드레스를 순차적으로 출력하는 전달부;
    상기 리프레쉬 커맨드가 M+N번째 인가될 때마다 상기 다수의 리던던시 워드라인에 대응하는 어드레스를 카운팅하는 제2 카운터;
    상기 제1 및 제2 카운터에서 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 모두 카운팅 한 후 인가되는 상기 리프레쉬 커맨드에 응답하여 상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인에 대응하는 어드레스를 카운팅하는 제3 카운터; 및
    상기 제1 내지 제3 카운터 및 상기 전달부에서 출력되는 어드레스에 응답하여 상기 다수의 노말 워드라인 및 상기 다수의 리던던시 워드라인을 리프레쉬 시키기 위한 동작부를 구비하는 반도체 시스템.
  15. 제14항에 있어서,
    상기 제2 카운터는,
    상기 다수의 리던던시 워드라인을 가리키기 위한 다수의 어드레스를 모아놓은 리던던시 어드레스 테이블에서 카운팅 동작을 통해 순차적으로 어드레스 값을 출력하는 것을 특징으로 하는 반도체 시스템.
  16. 제15항에 있어서,
    상기 제3 카운터는,
    상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인에 대응하는 어드레스를 모아놓은 노말 에지 어드레스 테이블에서 카운팅 동작을 통해 순차적으로 어드레스 값을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서,
    상기 인접 어드레스 검출부는,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인을 가리키는 어드레스가 상기 반도체 컨트롤러에서 상기 타겟 어드레스로 검출된 경우, 상기 타겟 어드레스의 값에서 1을 더하거나 빼는 연산을 통해 상기 타겟 인접 어드레스의 값을 결정하고,
    상기 다수의 노말 워드라인 중 어느 하나의 노말 워드라인이 리페어 동작을 통해 리던던시 워드라인으로 대체되어 이를 가리키는 어드레스가 상기 반도체 컨트롤러에서 상기 타겟 어드레스로 검출된 경우, 상기 타겟 어드레스가 가리키는 리던던시 워드라인에 인접한 하나 이상의 리던던시 워드라인을 가리키는 어드레스 값을 상기 리던던시 어드레스 테이블에서 선택하여 상기 타겟 인접 어드레스의 값을 결정하는 것을 특징으로 하는 반도체 시스템.
  18. 제10항에 있어서,
    상기 다수의 노말 워드라인 중 상기 다수의 리던던시 워드라인에 인접한 노말 워드라인은,
    상기 다수의 리던던시 워드라인 중 상기 다수의 노말 워드라인 방향으로 최외곽에 배치된 리던던시 워드라인에 인접하여 배치된 노말 워드라인인 것을 특징으로 하는 반도체 시스템.
  19. 제10항에 있어서,
    상기 반도체 컨트롤러는,
    상기 리프레쉬 커맨드를 생성하여 상기 반도체 메모리 장치로 전송하는 것을 특징으로 하는 반도체 시스템.
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9324398B2 (en) 2013-02-04 2016-04-26 Micron Technology, Inc. Apparatuses and methods for targeted refreshing of memory
US9047978B2 (en) 2013-08-26 2015-06-02 Micron Technology, Inc. Apparatuses and methods for selective row refreshes
JP2015219938A (ja) 2014-05-21 2015-12-07 マイクロン テクノロジー, インク. 半導体装置
JP2017182854A (ja) 2016-03-31 2017-10-05 マイクロン テクノロジー, インク. 半導体装置
US9799391B1 (en) * 2016-11-21 2017-10-24 Nanya Technology Corporation Dram circuit, redundant refresh circuit and refresh method
US10490251B2 (en) 2017-01-30 2019-11-26 Micron Technology, Inc. Apparatuses and methods for distributing row hammer refresh events across a memory device
US10580475B2 (en) 2018-01-22 2020-03-03 Micron Technology, Inc. Apparatuses and methods for calculating row hammer refresh addresses in a semiconductor device
WO2019222960A1 (en) 2018-05-24 2019-11-28 Micron Technology, Inc. Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling
US11152050B2 (en) 2018-06-19 2021-10-19 Micron Technology, Inc. Apparatuses and methods for multiple row hammer refresh address sequences
US10685696B2 (en) 2018-10-31 2020-06-16 Micron Technology, Inc. Apparatuses and methods for access based refresh timing
CN113168861B (zh) 2018-12-03 2024-05-14 美光科技公司 执行行锤刷新操作的半导体装置
CN117198356A (zh) 2018-12-21 2023-12-08 美光科技公司 用于目标刷新操作的时序交错的设备和方法
US10957377B2 (en) 2018-12-26 2021-03-23 Micron Technology, Inc. Apparatuses and methods for distributed targeted refresh operations
US10770127B2 (en) 2019-02-06 2020-09-08 Micron Technology, Inc. Apparatuses and methods for managing row access counts
US11043254B2 (en) 2019-03-19 2021-06-22 Micron Technology, Inc. Semiconductor device having cam that stores address signals
US11227649B2 (en) 2019-04-04 2022-01-18 Micron Technology, Inc. Apparatuses and methods for staggered timing of targeted refresh operations
US11264096B2 (en) 2019-05-14 2022-03-01 Micron Technology, Inc. Apparatuses, systems, and methods for a content addressable memory cell with latch and comparator circuits
US11158364B2 (en) 2019-05-31 2021-10-26 Micron Technology, Inc. Apparatuses and methods for tracking victim rows
US11069393B2 (en) 2019-06-04 2021-07-20 Micron Technology, Inc. Apparatuses and methods for controlling steal rates
US11158373B2 (en) 2019-06-11 2021-10-26 Micron Technology, Inc. Apparatuses, systems, and methods for determining extremum numerical values
US10832792B1 (en) 2019-07-01 2020-11-10 Micron Technology, Inc. Apparatuses and methods for adjusting victim data
US11139015B2 (en) 2019-07-01 2021-10-05 Micron Technology, Inc. Apparatuses and methods for monitoring word line accesses
US11386946B2 (en) 2019-07-16 2022-07-12 Micron Technology, Inc. Apparatuses and methods for tracking row accesses
US10943636B1 (en) 2019-08-20 2021-03-09 Micron Technology, Inc. Apparatuses and methods for analog row access tracking
US10964378B2 (en) 2019-08-22 2021-03-30 Micron Technology, Inc. Apparatus and method including analog accumulator for determining row access rate and target row address used for refresh operation
US11302374B2 (en) 2019-08-23 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic refresh allocation
US11200942B2 (en) 2019-08-23 2021-12-14 Micron Technology, Inc. Apparatuses and methods for lossy row access counting
US11302377B2 (en) 2019-10-16 2022-04-12 Micron Technology, Inc. Apparatuses and methods for dynamic targeted refresh steals
US11309010B2 (en) 2020-08-14 2022-04-19 Micron Technology, Inc. Apparatuses, systems, and methods for memory directed access pause
US11348631B2 (en) 2020-08-19 2022-05-31 Micron Technology, Inc. Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed
US11380382B2 (en) 2020-08-19 2022-07-05 Micron Technology, Inc. Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit
US11222682B1 (en) 2020-08-31 2022-01-11 Micron Technology, Inc. Apparatuses and methods for providing refresh addresses
US11557331B2 (en) 2020-09-23 2023-01-17 Micron Technology, Inc. Apparatuses and methods for controlling refresh operations
US11222686B1 (en) 2020-11-12 2022-01-11 Micron Technology, Inc. Apparatuses and methods for controlling refresh timing
US11462291B2 (en) 2020-11-23 2022-10-04 Micron Technology, Inc. Apparatuses and methods for tracking word line accesses
US11264079B1 (en) 2020-12-18 2022-03-01 Micron Technology, Inc. Apparatuses and methods for row hammer based cache lockdown
US11482275B2 (en) 2021-01-20 2022-10-25 Micron Technology, Inc. Apparatuses and methods for dynamically allocated aggressor detection
US11600314B2 (en) 2021-03-15 2023-03-07 Micron Technology, Inc. Apparatuses and methods for sketch circuits for refresh binning
US11664063B2 (en) 2021-08-12 2023-05-30 Micron Technology, Inc. Apparatuses and methods for countering memory attacks
US11688451B2 (en) 2021-11-29 2023-06-27 Micron Technology, Inc. Apparatuses, systems, and methods for main sketch and slim sketch circuit for row address tracking

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130115066A (ko) * 2012-04-10 2013-10-21 삼성전자주식회사 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템
KR20140029018A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950001837B1 (ko) * 1992-07-13 1995-03-03 삼성전자주식회사 퓨우즈 박스를 공유하는 로우 리던던시 회로
US6144593A (en) * 1999-09-01 2000-11-07 Micron Technology, Inc. Circuit and method for a multiplexed redundancy scheme in a memory device
JP2001256794A (ja) * 2000-03-13 2001-09-21 Mitsubishi Electric Corp 半導体記憶装置
KR100558056B1 (ko) * 2004-11-03 2006-03-07 주식회사 하이닉스반도체 리던던시 퓨즈 제어 회로 및 이를 포함한 반도체 메모리소자 및 이를 이용한 리던던시 수행 방법
KR100668510B1 (ko) 2005-06-30 2007-01-12 주식회사 하이닉스반도체 반도체 메모리 장치
US7499352B2 (en) * 2006-05-19 2009-03-03 Innovative Silicon Isi Sa Integrated circuit having memory array including row redundancy, and method of programming, controlling and/or operating same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130115066A (ko) * 2012-04-10 2013-10-21 삼성전자주식회사 집중 어드레스 캐어링 방법 및 집중 어드레스 캐어링 기능을 갖는 메모리 시스템
KR20140029018A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 메모리 및 이를 포함하는 메모리 시스템

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