KR20150107578A - 반도체 장치 및 그의 형성 - Google Patents

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치-하오 왕
지운-펭 우
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Abstract

반도체 장치 및 형성 방법이 제공된다. 반도체 장치는, 제1 활성 영역의 실질적으로 평평한 제1 상부면과 접촉하는 도전성 접촉부를 포함하며, 접촉부는 실질적으로 수직의 외표면을 모두 구비하는 제1 정렬 스페이서 및 제2 정렬 스페이서 사이에서 이들과 접촉한다. 제1 정렬 스페이서 및 제2 정렬 스페이서 사이에 형성되는 접촉부는, 실질적으로 수직의 외표면을 구비하지 않는 정렬 스페이서들 사이에 형성되는 접촉부 보다, 더욱 바람직한 접촉부 형상을 구비한다. 제1 활성 영역의 실질적으로 평평한 표면은, 실질적으로 평평하지 않은 활성 영역과 비교하여, 제1 활성 영역의 실질적으로 손상되지 않은 구조를 나타낸다. 실질적으로 손상되지 않은 제1 활성 영역은, 손상된 제1 활성 영역과 비교하여, 접촉부를 위한 더 큰 접촉 면적 및 더 낮은 접촉 저항을 갖는다.

Description

반도체 장치 및 그의 형성{SEMICONDUCTOR ARRANGEMENT AND FORMATION THEREOF}
접촉부들이 반도체 소자 내의 상이한 특징부들 내에 또는 그들 사이에 전기적 연결을 이루기 위해 사용된다.
접촉부가, 예를 들어, 하나의 금속층을 다른 금속 층 또는 다른 소자 층에 연결하기 위해 사용되며, 금속 층들은 그렇지 않은 경우 금속 층들을 분리하는 절연 또는 유전체 재료에 의해 서로 전기적으로 절연된다.
본 발명의 일 양태에 따르면, 반도체 장치는, 제1 게이트 구조물의 제2 측부 상에 실질적으로 수직의 제1 외측면을 갖는 제1 정렬 스페이서를 포함하며, 제1 외측면은 제1 내측면과 대향한다. 일부 실시예들에서, 제1 내측면은 제1 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 실질적으로 수직의 제2 외측면을 갖는 제2 정렬 스페이서가 제2 게이트 구조물의 제1 측부 상에 놓이고, 제2 외측면은 제2 정렬 스페이서의 제2 내측면과 대향한다. 일부 실시예들에서, 제2 내측면은 제2 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 제1 활성 영역의 실질적으로 평평한 표면과 접촉 상태에 놓이는 도전성 접촉부가 제1 정렬 스페이서와 제2 정렬 스페이서 사이에 놓인다.
본 발명의 다른 일 양태에 따르면, 반도체 장치를 형성하는 방법이, 제1 활성 영역이 제1 정렬 스페이서와 제2 정렬 스페이서 사이에 놓이도록, 제1 더미 게이트 구조물의 제2 측부 상에 제1 정렬 스페이서를 형성하는 것 및 제2 더미 게이트 구조물의 제1 측부 상에 제2 정렬 스페이서를 형성하는 것을 포함한다. 일부 실시예들에 따르면, 반도체 장치를 형성하는 방법은, 제1 활성 영역 위에 제1 층간 유전체(ILD) 층을 형성하는 것, 제1 더미 게이트 구조물의 위치에 제1 게이트 구조물을 형성하는 것, 및 제2 더미 게이트 구조물의 위치에 제2 게이트 구조물을 형성하는 것을 더 포함한다. 일부 실시예들에 따르면, 반도체 장치를 형성하는 방법은, 제1 활성 영역이 실질적으로 평평한 표면을 갖도록, 선택적인 식각에 의해 제1 활성 영역 위로부터 제1 ILD 층을 제거하는 것을 더 포함한다.
본 발명의 또 다른 일 양태에 따르면, 반도체 장치가, 제1 게이트 구조물의 제2 측부 상에 실질적으로 수직의 제1 외측면을 갖고, 제1 외측면은 제1 내측면과 대향하며, 제1 내측면은 제1 게이트 구조물과 접촉 상태에 놓이는 것인, 제1 정렬 스페이서 및 제2 게이트 구조물의 제1 측부 상에 실질적으로 수직의 제2 외측면을 갖고, 제2 외측면은 제2 내측면과 대향하며, 제2 내측면은 제2 게이트 구조물과 접촉 상태에 놓이는 것인, 제2 정렬 스페이서를 포함한다. 일부 실시예들에서, 실질적으로 수직의 제3 외측면을 갖는 제3 정렬 스페이서가 제1 게이트 구조물의 제1 측부 상에 놓이고, 제3 외측면은 제3 내측면과 대향하며, 제3 내측면은 제1 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 실질적으로 수직의 제4 외측면을 갖는 제4 정렬 스페이서가 제2 게이트 구조물의 제2 측부 상에 놓이고, 제4 외측면은 제4 내측면과 대향하며, 제4 내측면은 제4 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 접촉부가 제1 정렬 스페이서와 제2 정렬 스페이서 사이의 제1 활성 영역과 접촉 상태에 놓이며, 제1 활성 영역은 표면 손상을 거의 갖지 않는다.
본 개시의 양태들은 첨부되는 도면들과 함께 읽을 때 뒤따르는 상세한 설명으로부터 최상으로 이해된다. 본 산업의 표준 관행에 따라, 다양한 특징부들이 축적대로 도시되지 않는다는 것을 알아야 한다. 실제로, 다양한 특징부들의 치수들은 논의의 명료함을 위해 임의로 증가하게 되거나 감소하게 될 수 있다.
도 1은, 일부 실시예들에 따른, 반도체 장치의 형성 방법을 도시한 흐름도이다.
도 2는, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 3은, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 4는, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 5는, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 6은, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 7은, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 8은, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 9는, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 10은, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 11은, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 12는, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 13은, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
도 14는, 일부 실시예들에 따른, 반도체 장치를 도시한 도면이다.
뒤따르는 개시는 제공되는 대상의 상이한 특징들을 실시하기 위한, 많은 상이한 실시예들 또는 예들을 제공한다. 구성요소들 및 배열들에 대한 구체적인 예들이 본 개시를 단순화하기 위해 이하에 설명된다. 물론, 이들은 단지 예들이며 제한할 의도가 아니다. 예를 들어, 뒤따르는 설명에서 제2 특징부 위의 또는 상의 제1 특징부의 형성은, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예들을 포함할 수 있으며, 그리고 또한 부가적인 특징부들이, 제1 특징부 및 제2 특징부가 직접적인 접촉 상태에 놓이지 않도록, 제1 특징부 및 제2 특징부 사이에 형성될 수도 있는 실시예들을 포함할 수 있다. 부가적으로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 참조 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함의 목적을 위한 것이며 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 그 자체가 기술하는 것은 아니다.
또한, "밑에", "아래에", "아래쪽", "위에", "위쪽" 및 이와 유사한 것과 같은, 공간적으로 상대적인 용어들은 본 명세서에서, 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관련성을 설명하기 위한 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향성에 부가하여 사용 또는 작동 중인 디바이스의 상이한 방향성을 포괄하도록 의도된다. 장치는 다르게 지향하게 될 수 있고(90 °회전하게 되거나 다른 방향으로) 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 것이다.
반도체 장치를 형성하기 위한 하나 이상의 기술들 및 그에 따라 결과적으로 형성되는 구조물들이 본 명세서에 제공된다.
일부 실시예들에 따른 반도체 장치(200)의 형성 방법(100)이 도 1에 도시되며, 그에 의해 다양한 제조 단계들에서 형성되는 하나 이상의 구조물이 도 2 내지 14에 도시된다. 일부 실시예들에 따르면, 도 14에 도시된 바와 같이, 반도체 장치(200)는 제1 게이트 구조물(226a)의 제2 측부(217b) 상에 실질적으로 수직의 제1 외측면(240a)을 구비하는 제1 정렬 스페이서(218a)를 포함하며, 제1 외측면(240a)은 제1 정렬 스페이서(218a)의 제1 내측면(240b)과 대향한다. 일부 실시예들에서, 제1 내측면(240b)은 제1 게이트 구조물(226a)과 접촉 상태에 놓인다. 일부 실시예들에서, 실질적으로 수직의 제2 외측면(242a)을 구비하는 제2 정렬 스페이서(218b)가 제2 게이트 구조물(226b)의 제1 측부(219a) 상에 놓이며, 제2 외측면(242a)은 제2 정렬 스페이서(218b)의 제2 내측면(242b)과 대향한다. 일부 실시예들에서, 제2 내측면(242b)은 제2 게이트 구조물(226b)과 접촉 상태에 놓인다. 일부 실시예들에서, 도전성 접촉부(232)가 제1 정렬 스페이서(218a)와 제2 정렬 스페이서(218b) 사이의 제1 활성 영역(204a)의 실질적으로 평평한 제1 상부면(236a)과 접촉 상태에 놓인다. 일부 실시예들에서, 실질적으로 수직의 제1 외측면(240a)을 구비하는 제1 정렬 스페이서(218a)와 실질적으로 수직의 제2 외측면(242a)을 구비하는 제2 정렬 스페이서(218b) 사이에 형성되는 도전성 접촉부(232)는, 실질적으로 수직의 외측 표면을 구비하지 않는 정렬 스페이서들 사이에 형성되는 접촉부 보다 더욱 바람직한 접촉 형상을 구비한다. 일부 실시예들에서, 제1 활성 영역(204a)의 실질적으로 평평한 제1 상부면(236a)은, 실질적으로 평평하지 않은 활성 영역과 비교하여, 제1 활성 영역(204a)의 실질적으로 손상되지 않은 구조를 나타낸다. 일부 실시예들에서, 실질적으로 손상되지 않은 제1 활성 영역(204a)은, 손상된 제1 활성 영역과 비교하여, 도전성 접촉부(232)를 위한 더 큰 접촉 면적을 구비한다. 일부 실시예들에서, 제1 활성 영역(204a)의 더 큰 접촉 면적 또는 실질적으로 손상되지 않은 제1 활성 영역(204a) 중 적어도 하나는, 더 큰 접촉 면적을 구비하지 않는 또는 실질적으로 손상된 활성 영역과 비교하여, 제1 활성 영역(204a)과 도전성 접촉부(232) 사이에서 낮은 접촉 저항을 야기한다. 일부 실시예들에서, 실질적으로 손상되지 않는다는 것은, 반도체 프로세싱 활동에 의해 실질적으로 영향받지 않은 격자 구조물과 같은, 실질적으로 균일한 격자 구조물을 나타낸다.
도 1의 102 에서, 일부 실시예들에 따라, 도 4에 도시된 바와 같이, 제1 정렬 스페이서(218a)는 제1 더미 게이트 구조물(214a)의 제2 측부(207b) 상에 형성되고, 제2 정렬 스페이서(218b)는 제2 더미 게이트 구조물(214b)의 제1 측부(209a) 상에 형성된다. 도 4 이전에, 도 2를 참조하면, 반도체 장치(200)는, 일부 실시예들에 따라, 기판(202)을 포함한다. 일부 실시예들에서, 기판(202)은 실리콘 또는 게르마늄 중 적어도 하나를 포함한다. 일부 실시예들에 따라, 기판(202)은, 에피택셜 층, 실리콘-온-절연체(SOI) 구조물, 웨이퍼, 또는 웨이퍼로부터 형성되는 다이 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 더미 폴리(206a)가 기판(202) 상에 놓이고, 초기 제1 하드 마스크(208a)가 제1 더미 폴리(206a) 위에 놓이며, 그리고 제1 산화물 마스크(210a)가 초기 제1 하드 마스크(208a) 위에 놓인다. 일부 실시예들에서, 제1 더미 게이트 구조물(214a)은, 제1 더미 폴리(206a), 초기 제1 하드 마스크(208a) 및 제1 산화물 마스크(210a)의 제1 측부(207a) 상의 제1 측벽 스페이서(212a)와, 제1 더미 폴리(206a), 초기 제1 하드 마스크(208a) 및 제1 산화물 마스크(210a)의 제2 측부(207a) 상의 제2 측벽 스페이서(212b)와, 그리고 제1 더미 폴리(206a)와, 초기 제1 하드 마스크(208a) 및 제1 산화물 마스크(210a)를 포함한다. 일부 실시예들에서, 제2 더미 폴리(206b)가 제1 더미 게이트 구조물(214a)에 인접하게 된다. 일부 실시예들에서, 초기 제1 하드 마스크(208b)가 제2 더미 폴리(206b) 위에 놓이며, 그리고 제2 산화물 마스크(210b)가 초기 제2 하드 마스크(208b) 위에 놓인다. 일부 실시예들에서, 제2 더미 게이트 구조물(214b)은, 제2 더미 폴리(206b), 초기 제2 하드 마스크(208b) 및 제2 산화물 마스크(210a)의 제1 측부(209a) 상의 제3 측벽 스페이서(212c)와, 제2 더미 폴리(206b), 초기 제2 하드 마스크(208b) 및 제2 산화물 마스크(210a)의 제2 측부(209a) 상의 제4 측벽 스페이서(212d)와, 그리고 제2 더미 폴리(206b)와, 초기 제2 하드 마스크(208b) 및 제2 산화물 마스크(210a)를 포함한다. 일부 실시예들에서, 제1 더미 폴리(206a) 또는 제2 더미 폴리(206b) 중 적어도 하나는 비활성 및 비-기능성 재료를 포함한다. 일부 실시예들에서, 측벽 스페이서들(212)은, 실리콘, 산화물 또는 질화물 중 적어도 하나를 포함한다. 일부 실시예들에서, 초기 제1 하드 마스크(208a) 또는 초기 제2 하드 마스크(208b) 중 적어도 하나는, 실리콘, 산소, 탄소 또는 질소 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 산화물 마스크(210a) 또는 제2 산화물 마스크(210b) 중 적어도 하나는 산화물을 포함한다. 일부 실시예들에서, 제1 활성 영역(204a)은 제1 더미 게이트 구조물(214a)과 제2 더미 게이트 구조물(214b) 사이에 놓인다. 일부 실시예들에서, 제2 활성 영역(204b)은 제1 더미 게이트 구조물(214a)의 제1 측부(207a) 상에 놓인다. 일부 실시예들에서, 제3 활성 영역(204c)은 제2 더미 게이트 구조물(214b)의 제2 측부(209b) 상에 놓인다. 일부 실시예들에서, 제1 활성 영역(204a), 제2 활성 영역(204b), 또는 제3 활성 영역(204c) 중 적어도 하나는 에피택시(에피) 캡을 포함한다. 일부 실시예들에서, 에피 캡들은 기판(202)으로부터 형성되는 핀들 위에 형성된다. 일부 실시예들에서, 에피 캡들은, 핀들 내의 실리콘과 같은 실리콘 위에 에피 캡들이 형성되도록, 성장된다. 일부 실시예들에서, 제1 활성 영역(204a), 제2 활성 영역(204b), 또는 제3 활성 영역(204c) 중 적어도 하나는 실리콘 또는 게르마늄 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 활성 영역(204a), 제2 활성 영역(204b), 또는 제3 활성 영역(204c) 중 적어도 하나는 소스 또는 드레인 중 적어도 하나를 포함한다.
도 3을 참조하면, 정렬 재료 층(216)이, 일부 실시예들에 따라, 제1 활성 영역(204a), 제1 더미 게이트 구조물(214a), 제2 활성 영역(204b), 제2 더미 게이트 구조물(214b), 및 제3 활성 영역(204c) 위에, 예를 들어 증착되어, 형성된다. 일부 실시예들에서, 정렬 재료 층(216)은 대략 50nm 내지 120nm 사이의 정렬 재료 폭을 갖는다. 일부 실시예들에서, 정렬 재료 층(216)은 Si3N4, SiON, SiCN 또는 SiOCN 중 적어도 하나를 포함한다. 일부 실시예들에서, 정렬 재료 층(216)이 Si3N4 을 포함할 때와 같은 경우, 정렬 재료 층(216)은 노 내에서 증착에 의해 형성된다. 일부 실시예들에서, 노 내에서의 증착은 노 챔버 내에서 일어난다. 일부 실시예들에서, 노 내에서의 증착은 대략 600℃ 내지 대략 1400℃ 사이의 노 온도에서 일어난다. 일부 실시예들에서, 노 내에서의 증착은 대략 100mTorr 내지 대략 300mTorr 사이의 노 압력에서 일어난다. 일부 실시예들에서, 노 내에서의 증착은, 대략 20sccm 내지 대략 60sccm 사이의 제1 노 유량으로 노 챔버 내로 SiCl2H2 를 포함하는 제1 노 가스를 도입하는 가운데, 일어난다. 일부 실시예들에서, 노 내에서의 증착은, 대략 200sccm 내지 대략 300sccm 사이의 제2 노 유량으로 노 챔버 내로 NH3 를 포함하는 제2 노 가스를 도입하는 가운데, 일어난다. 일부 실시예들에서, 정렬 재료 층(216)이 Si3N4, SiON, SiCN 또는 SiOCN 중 적어도 하나를 포함할 때와 같은 경우, 정렬 재료 층(216)은 화학적 기상 증착(chemical vapor deposition: 이하, CVD)에 의해 형성된다. 일부 실시예들에서, CVD는 CVD 챔버 내에서 일어난다. 일부 실시예들에서, CVD는 대략 200℃ 내지 대략 400℃ 사이의 CVD 온도에서 일어난다. 일부 실시예들에서, CVD는 대략 100mTorr 내지 대략 1000mTorr 사이의 CVD 압력에서 일어난다. 일부 실시예들에서, CVD는, 대략 500sccm 내지 대략 2000sccm 사이의 제1 CVD 유량으로 SiH4 또는 SiCl2H2 중 적어도 하나를 포함하는 제1 CVD 가스를 CVD 챔버 내로 도입하는 가운데, 일어난다. 일부 실시예들에서, CVD는, 대략 500sccm 내지 대략 2000sccm 사이의 제2 CVD 유량으로 CVD 챔버 내로 N2O 를 포함하는 제2 CVD 가스를 도입하는 가운데, 일어난다. 일부 실시예들에서, CVD는, 대략 100sccm 내지 대략 200sccm 사이의 제3 CVD 유량으로 CVD 챔버 내로 CO2 또는 O2 중 적어도 하나를 포함하는 제3 CVD 가스를 도입하는 가운데, 일어난다. 일부 실시예들에서, CVD는, CVD 플라즈마 출력이 대략 500W 내지 대략 1000W 사이인 곳에서, 일어난다. 일부 실시예들에서, 정렬 재료 층(216)이 Si3N4, SiON, SiCN 또는 SiOCN 중 적어도 하나를 포함할 때와 같은 경우, 정렬 재료 층(216)은 원자층 증착(atomic layer deposition : 이하, ALD)에 의해 형성된다. 일부 실시예들에서, ALD는 ALD 챔버 내에서 일어난다. 일부 실시예들에서, ALD는 대략 200℃ 내지 대략 400℃ 사이의 ALD 온도에서 일어난다. 일부 실시예들에서, ALD는 대략 100mTorr 내지 대략 1000mTorr 사이의 ALD 압력에서 일어난다. 일부 실시예들에서, ALD는, 대략 300sccm 내지 대략 800sccm 사이의 제1 ALD 유량으로 ALD 챔버 내로 SiH4, SixCy 또는 NH3 중 적어도 하나를 포함하는 제1 ALD 가스를 도입하는 가운데, 일어난다. 일부 실시예들에서, ALD는, 대략 100sccm 내지 대략 200sccm 사이의 제2 ALD 유량으로 ALD 챔버 내로 O2 를 포함하는 제2 ALD 가스를 도입하는 가운데, 일어난다. 일부 실시예들에서, ALD는, ALD 플라즈마 출력이 대략 100W 내지 대략 400W 사이인 곳에서, 일어난다. 일부 실시예들에서, 제1 규화물 층(미도시)이 제1 활성 영역(204a)의 제1 상부면(236a) 위에 형성되고, 제2 규화물 층(미도시)이 제2 활성 영역(204b)의 제2 상부면(236b) 위에 형성되며, 그리고 제3 규화물 층(미도시)이 제3 활성 영역(204c)의 제3 상부면(236c) 위에 형성된다. 일부 실시예들에서, 제1 규화물 층, 제2 규화물 층 또는 제3 규화물 층 중 적어도 하나는, 노 내에서 ALD, CVD 또는 증착 중 적어도 하나의 도중에 형성된다.
도 4를 참조하면, 일부 실시예들에 따라, 정렬 재료 층(216)은, 제1 활성 영역(204a)의 제1 상부면(236a), 제2 활성 영역(204b)의 제2 상부면(236b), 제3 활성 영역(204c)의 제3 상부면(236c), 제1 더미 게이트 구조물(214a)의 상부 부분 및 제2 더미 게이트 구조물(214b)의 상부 부분으로부터 제거된다. 일부 실시예들에서, 정렬 재료 층(216)은 제1 식각에 의해 제거되며, 부식제는 정렬 재료 층(216)에 대해 선택적이고, 부식제는 제1 활성 영역(204a), 제2 활성 영역(204b) 또는 제3 활성 영역(204c)의 어느 것도 제거하지 않도록 한다. 일부 실시예들에서, 제1 식각은 실질적으로 평면형의 제1 상부면(236a), 제2 상부면(236b), 및 제3 상부면(236c)을 남긴다. 일부 실시예들에서, 정렬 재료 층(216)의 제거는, 제1 더미 게이트 구조물(214a)의 제2 측부(207b) 상의 제1 정렬 스페이서(218a), 제2 더미 게이트 구조물(214b)의 제1 측부(209a) 상의 제2 정렬 스페이서(218b), 제1 더미 게이트 구조물(214a)의 제1 측부(207a) 상의 제3 정렬 스페이서(218c) 및 제2 더미 게이트 구조물(214b)의 제2 측부(209b) 상의 제4 정렬 스페이서(218d)를 형성한다. 일부 실시예들에서, 제1 정렬 스페이서(218a)는 제1 더미 게이트 구조물(214a)의 제2 측부(207b) 상에 실질적으로 수직의 제1 외측면(240a)을 가지며, 제1 외측면(240a)은 제1 정렬 스페이서(218a)의 제1 내측면(240b)와 대향한다. 일부 실시예들에서, 제1 내측면(240b)은 제1 더미 게이트 구조물(214a)과 접촉 상태에 놓인다. 일부 실시예들에서, 제2 정렬 스페이서(218b)는 제2 더미 게이트 구조물(214b)의 제1 측부(209a) 상에 실질적으로 수직의 제2 외측면(242a)을 가지며, 제2 외측면(242a)은 제2 정렬 스페이서(218b)의 제2 내측면(242b)와 대향한다. 일부 실시예들에서, 제2 내측면(242b)은 제2 더미 게이트 구조물(214b)과 접촉 상태에 놓인다. 일부 실시예들에서, 제1 정렬 스페이서(218a)는 50nm 내지 120nm 사이의 제1 정렬 폭을 갖는다. 일부 실시예들에서, 제2 정렬 스페이서(218b)는 50nm 내지 120nm 사이의 제2 정렬 폭을 갖는다. 일부 실시예들에서, 제3 정렬 스페이서(218c)는 50nm 내지 120nm 사이의 제3 정렬 폭을 갖는다. 일부 실시예들에서, 제4 정렬 스페이서(218d)는 50nm 내지 120nm 사이의 제4 정렬 폭을 갖는다.
도 5를 참조하면, 제1 산화물 마스크(210a) 및 제2 산화물 마스크(210b)는, 일부 실시예들에 따라, 예를 들어 식각에 의해, 제거된다. 일부 실시예들에서, 초기 제1 하드 마스크(208a), 제1 더미 폴리(206a) 상부의 제1 측벽 스페이서(212a)의 일부분과 제2 측벽 스페이서(212b)의 일부분, 제1 더미 폴리(206a) 상부의 제1 정렬 스페이서(218a)의 일부분과 제3 정렬 스페이서(218c)의 일부분이, 도 6에 도시된 바와 같이, 예를 들어, 화학적 기계적 평탄화(chemical mechanical planarization: 이하, CMP)에 의해, 제거된다. 일부 실시예들에서, 초기 제2 하드 마스크(208b), 제2 더미 폴리(206b) 상부의 제3 측벽 스페이서(212c)의 일부분과 제4 측벽 스페이서(212d)의 일부분, 제2 더미 폴리(206b) 상부의 제2 정렬 스페이서(218b)의 일부분과 제4 정렬 스페이서(218d)의 일부분이, 예를 들어, CMP에 의해, 제거된다. 일부 실시예들에서, CMP는 제1 더미 폴리(206a)의 상부면 및 제2 더미 폴리(206b)의 상부면을 노출시킨다. 일부 실시예들에서, 제1 더미 폴리(206a)의 상부면 및 제2 더미 폴리(206b)의 상부면은 제1 평면에 놓인다. 일부 실시예들에서, 제3 정렬 스페이서(218c), 제1 측벽 스페이서(212a), 제2 측벽 스페이서(212b), 제1 정렬 스페이서(218a), 제2 정렬 스페이서(218b), 제3 측벽 스페이서(212c), 제4 측벽 스페이서(212d), 및 제4 정렬 스페이서(218d)의 상부면은, 상기 제1 평면에 놓인다.
도 1의 104에서, 일부 실시예들에 따라, 도 7에 도시된 바와 같이, 제1 층간 유전체(inter layer dielectric: ILD) 층(222)이 제1 활성 영역(204a) 위에 형성된다. 일부 실시예들에서, ILD 층(222)은, 제2 활성 영역(204b), 제3 정렬 스페이서(218c), 제1 더미 게이트 구조물(214a), 제1 정렬 스페이서(218a), 제2 정렬 스페이서(218b), 제2 더미 게이트 구조물(214b), 제4 정렬 스페이서(218d) 및 제3 ㅎ활성 영역 위에 형성된다. 일부 실시예들에서, ILD 층(222)은 증착에 의해 형성된다. 일부 실시예들에서, ILD 층(222)은 산화물 또는 질화물 중 적어도 하나는 포함한다. 일부 실시예들에서, ILD 층(222)의 상부 부분은, 도 8에 도시된 바와 같이, 제3 정렬 스페이서(218c), 제1 측벽 스페이서(212a), 제1 더미 폴리(206a), 제2 측벽 스페이서(212b), 제1 정렬 스페이서(218a), 제2 정렬 스페이서(218b), 제2 더미 폴리(206b), 제3 측벽 스페이서(212c), 제4 측벽 스페이서(212d), 및 제4 정렬 스페이서(218d)의 상부면이 노출되도록, 제거된다. 일부 실시예들에서, ILD 층(222)의 상부 부분은 CMP에 의해 제거된다.
계속해서 도 8을 참조하면, 일부 실시예들에 따라, 제1 더미 폴리(206a) 및 제2 더미 폴리(206b)가 제거된다. 일부 실시예들에서, 제1 더미 폴리(206a) 및 제2 더미 폴리(206b)는 식각에 의해 제거된다. 일부 실시예들에서, 제1 더미 폴리(206a) 및 제2 더미 폴리(206b)의 제거는, 제1 측벽 스페이서(212a)와 제2 측벽 스페이서(212b) 사이에서 기판(202)의 상부면을 노출시키며, 그리고 제3 측벽 스페이서(212c)와 제4 측벽 스페이서(212d) 사이에서 기판(202)의 상부면을 노출시킨다.
도 1의 106 에서, 일부 실시예들에 따라, 도 12에 도시된 바와 같이, 제1 게이트 구조물(226a)이 제1 더미 게이트 구조물(214a)의 위치에 형성되며 그리고 제2 게이트 구조물(226b)이 제2 더미 게이트 구조물(214b)의 위치에 형성된다. 도 12 이전에, 도 9를 참조하면, 제1 접착제 층(223a)이 제1 측벽 스페이서(212a)와 제2 측벽 스페이서(212b) 사이의 기판(202)의 상부면 위에, 제1 측벽 스페이서(212a)의 측벽 상에 그리고 제2 측벽 스페이서(212b)의 측벽 상에 형성된다. 일부 실시예들에서, 제2 접착제 층(223b)이 제3 측벽 스페이서(212c)와 제4 측벽 스페이서(212d) 사이의 기판(202)의 상부면 위에, 제3 측벽 스페이서(212c)의 측벽 상에 그리고 제4 측벽 스페이서(212d)의 측벽 상에 형성된다. 일부 실시예들에서, 제1 접착제 층(223a) 및 제2 접착제 층(223b)은 티타늄 또는 질화물 중 적어도 하나를 포함한다. 일부 실시예들에서, 제1 접착제 층(223a) 및 제2 접착제 층(223b) 중 적어도 하나는 약 30Å 내지 약 150Å 사이의 두께를 갖는다. 일부 실시예들에서, 게이트 전극 재료 층(224)이 ILD 층(222), 측벽 스페이서들(212), 정렬 스페이서들(218), 제1 접착제 층(223a) 및 제2 접착제 층(223b) 위에 형성된다. 일부 실시예들에서, 게이트 전극 재료 층(224)은, 텅스텐, 알루미늄, 티타늄 또는 코발트 중 적어도 하나와 같은, 금속을 포함한다. 게이트 전극 재료 층(224)의 상부 부분이, 도 10에 도시된 바와 같이, 제3 정렬 스페이서(218c), 제1 측벽 스페이서(212a), 제1 접착제 층(223a), 제2 측벽 스페이서(212b), 제1 정렬 스페이서(218a), 제2 정렬 스페이서(218b), 제3 측벽 스페이서(212c), 제2 접착제 층(223b), 제4 측벽 스페이서(212d), 및 제4 정렬 스페이서(218d)의 상부면을 노출시키기 위해, 예를 들어 CMP 에 의해 제거된다.
계속해서 도 10을 참조하면, 일부 실시예들에 따라, 제1 접착제 층(223a) 위의 게이트 전극 재료 층(224)의 제1 높이가, 게이트 전극 재료 층의 상부면이 제1 접착제 층(223a)의 상부면 아래에 놓이도록 감소하게 되어, 제1 게이트 전극(224a)을 형성하도록 한다. 일부 실시예들에서, 제2 접착제 층(223b) 위의 게이트 전극 재료 층(224)의 제2 높이가, 게이트 전극 재료 층(224)의 상부면이 제2 접착제 층(223b)의 상부면 아래에 놓이도록 감소하게 되어, 제2 게이트 전극(224b)을 형성하도록 한다.
도 11을 참조하면, 하드 마스크 재료 층(228)이, ILD 층(222), 제3 정렬 스페이서(218c), 제1 측벽 스페이서(212a), 제1 접착제 층(223a), 제1 게이트 전극(224a), 제2 측벽 스페이서(212b), 제1 정렬 스페이서(218a), 제2 정렬 스페이서(218b), 제3 측벽 스페이서(212c), 제2 접착제 층(223b), 제2 게이트 전극(224b), 제4 측벽 스페이서(212d), 및 제4 정렬 스페이서(218d)의 위에 형성된다. 일부 실시예들에서, 하드 마스크 재료 층(228)은 증착에 의해 형성된다. 일부 실시예들에서, 하드 마스크 재료 층(228)은, Si3N4, SiON, SiCN or SiOCN 중 적어도 하나를 포함한다.
도 12를 참조하면, 하드 마스크 재료 층(228)의 상부 부분이, 예를 들어 CMP 에 의해, 제거되어, 제1 게이트 전극(224a) 위에 제1 하드 마스크(228a)를 형성하며 그리고 제2 게이트 전극(224b) 위에 제2 하드 마스크(228b)를 형성하도록 한다. 일부 실시예들에서, 제1 게이트 구조물(226a)은, 제1 측벽 스페이서(212a), 제1 접착제 층(223a), 제1 게이트 전극(224a), 제1 하드 마스크(228a) 및 제2 측벽 스페이서(212b)를 포함한다. 일부 실시예들에서, 제2 게이트 구조물(226b)은, 제3 측벽 스페이서(212c), 제2 접착제 층(223b), 제2 게이트 전극(224b), 제2 하드 마스크(228b) 및 제4 측벽 스페이서(212d)를 포함한다. 일부 실시예들에서, 하드 마스크 재료 층(228)의 상부 부분의 제거는, 일부 실시예들에 따라, ILD 층(222), 제3 정렬 스페이서(218c), 제1 측벽 스페이서(212a), 제1 접착제 층(223a), 제2 측벽 스페이서(212b), 제1 정렬 스페이서(218a), 제2 정렬 스페이서(218b), 제3 측벽 스페이서(212c), 제2 접착제 층(223b), 제4 측벽 스페이서(212d), 및 제4 정렬 스페이서(218d)의 상부면들을 노출시킨다.
도 13을 참조하면, 일부 실시예들에 따라, 제1 ILD 캡(203a)이 제1 게이트 구조물(226a) 위에 형성되고, 제2 ILD 캡(20ba)이 제2 게이트 구조물(226b) 위에 형성된다. 일부 실시예들에서, 제1 ILD 캡(203a) 또는 제2 ILD 캡(20ba) 중 적어도 하나는 증착에 의해 형성된다. 일부 실시예들에서, 제1 ILD 캡(203a) 또는 제2 ILD 캡(20ba) 중 적어도 하나는 질화물 또는 산화물 중 적어도 하나를 포함한다.
도 1의 108에서, 일부 실시예들에 따라, 도 13에 도시된 바와 같이, ILD 층(222)이 선택적인 식각에 의해 제1 활성 영역(204a) 위로부터 제거된다. 일부 실시예들에서, ILD 층(222)은 선택적인 식각에 의해, 제2 활성 영역(204b) 및 제3 활성 영역(204c) 위로부터 제거된다. 일부 실시예들에서, 선택적인 식각은 제1 활성 영역(204a), 제2 활성 영역(204b) 또는 제3 활성 영역(204c) 중 적어도 하나에 거의 손상을 야기하지 않는다. 일부 실시예들에서, 선택적인 식각 이후에, 제1 정렬 스페이서(218a)는 제1 게이트 구조물(226a)의 제2 측부(217b) 상에 실질적으로 수직의 제1 외측면(240a)을 구비하고, 제1 외측면(240a)은 제1 정렬 스페이서(218a)의 제1 내측면(240b)과 대향한다. 일부 실시예들에서, 선택적인 식각 이후에, 제2 정렬 스페이서(218b)는 제2 게이트 구조물(226b)의 제1 측부(219a) 상에 실질적으로 수직의 제2 외측면(242a)을 구비하고, 제2 외측면(242a)은 제2 정렬 스페이서(218b)의 제2 내측면(243b)과 대향한다. 일부 실시예들에서, 선택적인 식각 이후에, 제3 정렬 스페이서(218c)는 제1 게이트 구조물(226a)의 제1 측부(217a) 상에 실질적으로 수직의 제3 외측면(243a)을 구비하고, 제3 외측면(243a)은 제3 정렬 스페이서(218c)의 제3 내측면(243b)과 대향한다. 일부 실시예들에서, 제3 내측면(243b)은 제1 게이트 구조물(226a)과 접촉 상태에 놓인다. 일부 실시예들에서, 선택적인 식각 이후에, 제4 정렬 스페이서(218s)는 제2 게이트 구조물(226b)의 제2 측부(219b) 상에 실질적으로 수직의 제4 외측면(244a)을 구비하고, 제4 외측면(242a)은 제4 정렬 스페이서(218d)의 제4 내측면(244b)과 대향한다. 일부 실시예들에서, 제3 내측면(243b)은 제2 게이트 구조물(226b)과 접촉 상태에 놓인다.
도 1의 110 에서, 도 14에 도시된 바와 같이, 도전성 접촉부(232)가 제1 정렬 스페이서(218a)와 제2 정렬 스페이서(218b) 사이에 형성되어, 도전성 접촉부(232)가 제1 활성 영역(204a)의 제1 상부면(236a)과 접촉 상태에 놓이도록 한다. 일부 실시예들에서, 도전성 접촉부(232)는 금속을 포함한다. 일부 실시예들에서, 제1 정렬 스페이서(218a)와 제2 정렬 스페이서(218b)는 도전성 접촉부(232)와 정렬되어, 도전성 접촉부(232)가 제1 활성 영역(204a) 위에 형성되며 그리고 제1 활성 영역(204a)과 접촉 상태에 놓이도록 한다. 일부 실시예들에서, 실질적으로 수직의 제1 외측면(240a)을 갖는 제1 정렬 스페이서(218a) 및 실질적으로 수직의 제2 외측면(242a)를 갖는 제2 정렬 스페이서(218b) 사이에 형성되는 도전성 접촉부(232)는, 실질적으로 수직의 외측 표면을 갖지 않는 정렬 스페이서들 사이에 형성되는 접촉보다 더욱 바람직한 접촉 형상을 갖는다. 일부 실시예들에서, 제1 활성 영역(204a)의 실질적으로 평평한 제1 상부면(236a)은, 실질적으로 평평하지 않은 활성 영역과 비교하여, 제1 활성 영역(204a)의 실질적으로 손상되지 않은 구조를 나타낸다. 일부 실시예들에서, 실질적으로 손상되지 않은 제1 활성 영역(204a)은, 손상된 제1 활성 영역과 비교하여, 도전성 접촉부(232)에 대한 더 큰 접촉 면적을 갖는다. 일부 실시예들에서, 제1 활성 영역(204a)의 더 큰 접촉 면적 또는 실질적으로 손상되지 않은 제1 활성 영역(204a) 중 적어도 하나는, 더 큰 접촉 면적을 구비하지 않는 또는 실질적으로 손상된 활성 영역과 비교하여, 제1 활성 영역(204a)과 도전성 접촉부(232) 사이에서 더 낮은 접촉 저항을 야기한다. 일부 실시예들에서, 실질적으로 손상되지 않는다는 것은, 반도체 프로세싱 활동에 의해 실질적으로 영향받지 않은 격자 구조물과 같은, 실질적으로 균일한 격자 구조물을 나타낸다.
일부 실시예들에 따르면, 반도체 장치는, 제1 게이트 구조물의 제2 측부 상에 실질적으로 수직의 제1 외측면을 갖는 제1 정렬 스페이서를 포함하며, 제1 외측면은 제1 내측면과 대향한다. 일부 실시예들에서, 제1 내측면은 제1 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 실질적으로 수직의 제2 외측면을 갖는 제2 정렬 스페이서가 제2 게이트 구조물의 제1 측부 상에 놓이고, 제2 외측면은 제2 정렬 스페이서의 제2 내측면과 대향한다. 일부 실시예들에서, 제2 내측면은 제2 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 제1 활성 영역의 실질적으로 평평한 표면과 접촉 상태에 놓이는 도전성 접촉부가 제1 정렬 스페이서와 제2 정렬 스페이서 사이에 놓인다.
일부 실시예들에 따르면, 반도체 장치를 형성하는 방법이, 제1 활성 영역이 제1 정렬 스페이서와 제2 정렬 스페이서 사이에 놓이도록, 제1 더미 게이트 구조물의 제2 측부 상에 제1 정렬 스페이서를 형성하는 것 및 제2 더미 게이트 구조물의 제1 측부 상에 제2 정렬 스페이서를 형성하는 것을 포함한다. 일부 실시예들에 따르면, 반도체 장치를 형성하는 방법은, 제1 활성 영역 위에 제1 층간 유전체(ILD) 층을 형성하는 것, 제1 더미 게이트 구조물의 위치에 제1 게이트 구조물을 형성하는 것, 및 제2 더미 게이트 구조물의 위치에 제2 게이트 구조물을 형성하는 것을 더 포함한다. 일부 실시예들에 따르면, 반도체 장치를 형성하는 방법은, 제1 활성 영역이 실질적으로 평평한 표면을 갖도록, 선택적인 식각에 의해 제1 활성 영역 위로부터 제1 ILD 층을 제거하는 것을 더 포함한다.
일부 실시예들에 따르면, 반도체 장치가, 제1 게이트 구조물의 제2 측부 상에 실질적으로 수직의 제1 외측면을 갖고, 제1 외측면은 제1 내측면과 대향하며, 제1 내측면은 제1 게이트 구조물과 접촉 상태에 놓이는 것인, 제1 정렬 스페이서 및 제2 게이트 구조물의 제1 측부 상에 실질적으로 수직의 제2 외측면을 갖고, 제2 외측면은 제2 내측면과 대향하며, 제2 내측면은 제2 게이트 구조물과 접촉 상태에 놓이는 것인, 제2 정렬 스페이서를 포함한다.
일부 실시예들에서, 실질적으로 수직의 제3 외측면을 갖는 제3 정렬 스페이서가 제1 게이트 구조물의 제1 측부 상에 놓이고, 제3 외측면은 제3 내측면과 대향하며, 제3 내측면은 제1 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 실질적으로 수직의 제4 외측면을 갖는 제4 정렬 스페이서가 제2 게이트 구조물의 제2 측부 상에 놓이고, 제4 외측면은 제4 내측면과 대향하며, 제4 내측면은 제4 게이트 구조물과 접촉 상태에 놓인다. 일부 실시예들에서, 접촉부가 제1 정렬 스페이서와 제2 정렬 스페이서 사이의 제1 활성 영역과 접촉 상태에 놓이며, 제1 활성 영역은 표면 손상을 거의 갖지 않는다.
이상의 설명은 여러 실시예들에 대한 특징들을 개략적으로 개시하여 당업자가 본 개시의 양태들을 더욱 잘 이해하도록 한다. 당업자는, 그들이 본 명세서에서 소개되는 실시예들과 동일한 목적을 수행하고 및/또는 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조들을 설계하거나 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 할 것이다. 당업자는 또한, 그러한 균등한 구성들이 본 개시의 사상 및 범위로부터 벗어남이 없다는 것 및, 그들이 본 개시의 사상 및 범위로부터 벗어남 없이 본 명세서에 다양한 변화, 치환 및 변경을 이룰 수 있다는 것을 인식해야 할 것이다.
실시예들에 대한 다양한 작업들이 본 명세서에 제공된다. 작업들의 일부 또는 전부가 설명되는 순서는, 이러한 작업들이 반드시 순서 의존적이라는 것을 의미하는 것으로 해석되지 않아야 한다. 대안적인 순서가 본 설명의 장점을 갖는 것으로 인식될 것이다. 나아가, 모든 작업들이 본 명세서에 제공되는 각 실시예에 반드시 존재하는 것은 아니라는 것을 이해할 것이다. 또한, 모든 작업들이 일부 실시예들에서 필요한 것은 아니라는 것을 이해할 것이다.
본 명세서에 도시되는, 특징부들, 층들 및/또는 요소들은, 예를 들어 단순화 및 이해의 편의를 위해, 구조적 치수들 및/또는 방향성과 같은, 서로에 대해 상대적인 특정 치수들과 더불어 도시된다는 것 그리고, 동일 구성에 대한 실제 치수는, 일부 실시예들에서, 본 명세서에 도시되는 것과 실질적으로 상이할 수 있다는 것을 인식할 것이다. 부가적으로, 예를 들어, 식각 기술, 매립 기술, 도핑 기술, 스핀-온 기술, 마그네트론(magnetron) 또는 이온 스퍼터링과 같은 스퍼터링 기술들, 열적 성장과 같은 성장 기술, 또는 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), 플라즈마 강화 화학적 기상 증착(PECVD) 또는 원자층 증착(ALD)과 같은 증착 기술과 같은, 다양한 기술들이 본 명세서에 언급되는 층들, 특징부들, 요소들, 등을 형성하기 위해 존재한다.
더불어, "예시적인"은 예, 경우, 예시 등과 같이 역할을 의미하도록 본 명세서에서 사용된다. 본 출원에 사용되는 바와 같은, "또는"은 독점적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 부가적으로, 본 출원 및 첨부되는 특허청구범위에 사용되는 "부정관사('a' 및 'an')"는 일반적으로, 달리 특정되거나 문맥으로부터 단수 형태를 가리키는 것이 명백하지 않다면, "하나 이상"을 의미하도록 해석된다. 또한, A와 B 중 적어도 하나 또는 이와 유사한 표현은 일반적으로, A 또는 B, 또는 A 및 B 모두를 의미한다. 나아가, "포함한다", "갖는", "갖는다", "지닌" 또는 그들의 파생어가 사용되는 범위에 대해, 그러한 용어들은 "포함하는"이라는 용어와 유사한 방식으로 포괄적으로 의도된다. 또한, 달리 특정되지 않는 한, "제1", "제2" 또는 이와 유사한 것들은, 시간적인 양태, 공간적인 양태, 순서 등을 의미하는 것으로 의도되지 않는다. 대신에, 그러한 용어들은 단지 특징부들, 요소들, 물품들, 등을 위한 식별자, 이름, 등으로 사용된다. 예를 들어, 제1 요소와 제2 요소는 일반적으로, 요소 A와 요소 B, 또는 2개의 상이한 또는 2개의 동일한 요소, 또는 동일한 요소에 대응한다.
또한, 비록 본 개시는 하나 이상의 구현예들에 관헤 도시되고 설명되었지만, 균등한 변경들 및 수정들이, 본 명세서 및 첨부되는 도면에 대한 읽기 및 이해에 기초하여 다른 당업자에게 일어날 것이다. 본 개시는 모든 그러한 수정들및 변경들을 포함하며 뒤따르는 특허청구범위의 범위에 의해서만 제한된다. 특히 이상에서 설명된 구성요소들(예를 들어, 요소들, 자원들, 등)에 의해 실행되는 다양한 기능들에 관해, 그러한 구성요소들을 설명하기 위해 사용되는 용어들은, 달리 지시되지 않는 한, 개시된 구조되 구조적으로 균등하지 않은 경우에도, 설명되는 구성요소의 구체화된 기능을 실행하는 임의의 구성요소(예를 들어, 기능적으로 균등한)에 상응하는 것으로 의도된다. 부가적으로, 본 개시의 특정 특징이 여러 구현예들 중 단지 하나에만 개시되었을 수도 있지만, 그러한 특징은, 요구에 따라 그리고 임의의 주어진 또는 특정 적용에 대해 유리함에 따라, 다른 구현예들의 하나 이상의 다른 특징들과 조합될 수 있다.

Claims (10)

  1. 반도체 장치로서,
    제1 게이트 구조물의 제2 측부 상에 수직의 제1 외측면을 갖는 제1 정렬 스페이서로서, 상기 제1 외측면은 상기 제1 정렬 스페이서의 제1 내측면과 대향하며, 상기 제1 내측면은 상기 제1 게이트 구조물과 접촉 상태에 놓이는 것인, 상기 제1 정렬 스페이서;
    제2 게이트 구조물의 제1 측부 상에 수직의 제2 외측면을 갖는 제2 정렬 스페이서로서, 상기 제2 외측면은 상기 제2 정렬 스페이서의 제2 내측면과 대향하며, 상기 제2 내측면은 상기 제2 게이트 구조물과 접촉 상태에 놓이는 것인, 상기 제2 정렬 스페이서; 및
    상기 제1 정렬 스페이서와 상기 제2 정렬 스페이서 사이의 제1 활성 영역의 평평한 표면과 접촉 상태에 놓이는 도전성 접촉부를 포함하는 것인 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 게이트 구조물은, 제1 측벽 스페이서; 상기 제1 정렬 스페이서와 접촉 상태에 놓이는 제2 측벽 스페이서; 상기 제1 측벽 스페이서와 상기 제2 측벽 스페이서 사이의 제1 접착제 층; 상기 제1 접착제 층 위의 그리고 상기 제1 측벽 스페이서와 제2 측벽 스페이서 사이의 제1 게이트 전극; 및 상기 제1 게이트 전극 위의 그리고 상기 제1 측벽 스페이서와 제2 측벽 스페이서 사이의 제1 하드 마스크를 포함하는 것; 또는
    상기 제2 게이트 구조물은, 상기 제2 정렬 스페이서와 접촉 상태에 놓이는 제3 측벽 스페이서; 제4 측벽 스페이서; 상기 제3 측벽 스페이서와 상기 제4 측벽 스페이서 사이의 제2 접착제 층; 상기 제2 접착제 층 위의 그리고 상기 제3 측벽 스페이서와 제4 측벽 스페이서 사이의 제2 게이트 전극; 및 상기 제2 게이트 전극 위의 그리고 상기 제3 측벽 스페이서와 제4 측벽 스페이서 사이의 제2 하드 마스크를 포함하는 것; 중 적어도 하나인 것인 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 접착제 층이 상기 제1 측벽 스페이서와 상기 제1 게이트 전극 사이에 놓이는 것;
    상기 제1 접착제 층이 상기 제2 측벽 스페이서와 상기 제1 게이트 전극 사이에 놓이는 것;
    상기 제2 접착제 층이 상기 제3 측벽 스페이서와 상기 제2 게이트 전극 사이에 놓이는 것; 또는
    상기 제2 접착제 층이 상기 제4 측벽 스페이서와 상기 제2 게이트 전극 사이에 놓이는 것; 중 적어도 하나인 것인 반도체 장치.
  4. 제 1항에 있어서,
    제1 게이트 구조물 위에 제1 층간 유전체 캡을 포함하는 것; 또는
    제2 게이트 구조물 위에 제2 층간 유전체 캡을 포함하는 것; 중 적어도 하나인 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 정렬 스페이서가 Si3N4, SiON, SiCN 또는 SiOCN 중 적어도 하나를 포함하는 것; 또는
    상기 제2 정렬 스페이서가 Si3N4, SiON, SiCN 또는 SiOCN 중 적어도 하나를 포함하는 것; 중 적어도 하나인 것인 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 정렬 스페이서가 50nm 내지 120 nm 사이의 제1 정렬 폭을 갖는 것; 또는
    상기 제2 정렬 스페이서가 50nm 내지 120 nm 사이의 제2 정렬 폭을 갖는 것; 중 적어도 하나인 것인 반도체 장치.
  7. 반도체 장치를 형성하는 방법으로서,
    제1 더미 게이트 구조물의 제2 측부 상에 제1 정렬 스페이서를 형성하는 것;
    제1 활성 영역이 제1 정렬 스페이서와 제2 정렬 스페이서 사이에 놓이도록, 제2 더미 게이트 구조물의 제1 측부 상에 제2 정렬 스페이서를 형성하는 것;
    상기 제1 활성 영역 위에 제1 층간 유전체 층을 형성하는 것
    상기 제1 더미 게이트 구조물의 위치에 제1 게이트 구조물을 형성하는 것;
    상기 제2 더미 게이트 구조물의 위치에 제2 게이트 구조물을 형성하는 것; 및
    상기 제1 활성 영역이 평평한 표면을 갖도록, 선택적인 식각에 의해 상기 제1 활성 영역 위로부터 상기 제1 층간 유전체 층을 제거하는 것을 포함하는 것인 반도체 장치 형성 방법.
  8. 제 7항에 있어서,
    상기 제1 활성 영역의 상기 평평한 표면과 접촉 상태에 놓이는 도전성 접촉부를 형성하는 것을 포함하는 것인 반도체 장치 형성 방법.
  9. 반도체 장치로서,
    제1 게이트 구조물의 제2 측부 상에 수직의 제1 외측면을 갖고, 상기 제1 외측면은 제1 내측면과 대향하며, 상기 제1 내측면은 상기 제1 게이트 구조물과 접촉 상태에 놓이는 것인, 제1 정렬 스페이서;
    제2 게이트 구조물의 제1 측부 상에 수직의 제2 외측면을 갖고, 상기 제2 외측면은 제2 내측면과 대향하며, 상기 제2 내측면은 상기 제2 게이트 구조물과 접촉 상태에 놓이는 것인, 제2 정렬 스페이서;
    제1 게이트 구조물의 제1 측부 상에 수직의 제3 외측면을 갖고, 상기 제3 외측면은 제3 내측면과 대향하며, 상기 제3 내측면은 상기 제1 게이트 구조물과 접촉 상태에 놓이는 것인, 제3 정렬 스페이서;
    제2 게이트 구조물의 제2 측부 상에 수직의 제4 외측면을 갖고, 상기 제4 외측면은 제4 내측면과 대향하며, 상기 제4 내측면은 상기 제2 게이트 구조물과 접촉 상태에 놓이는 것인, 제4 정렬 스페이서; 및
    상기 제1 정렬 스페이서와 상기 제2 정렬 스페이서 사이의, 거의 표면 손상을 갖지 않는, 제1 활성 영역과 접촉 상태에 놓이는 도전성 접촉부를 포함하는 것인 반도체 장치.
  10. 제 9항에 있어서,
    상기 제1 게이트 구조물이, 제1 접착제 층 위의 제1 게이트 전극; 상기 제1 게이트 전극 위의 제1 하드 마스크; 상기 제1 게이트 전극, 상기 제1 접착제 층 및 상기 제1 하드 마스크의 제1 측부 상의 제1 측벽 스페이서; 및 상기 제1 게이트 전극, 상기 제1 접착제 층 및 상기 제1 하드 마스크의 제2 측부 상의 제2 측벽 스페이서를 포함하는 것; 또는
    상기 제2 게이트 구조물이, 제2 접착제 층 위의 제2 게이트 전극; 상기 제2 게이트 전극 위의 제2 하드 마스크; 상기 제2 게이트 전극, 상기 제2 접착제 층 및 상기 제2 하드 마스크의 제1 측부 상의 제3 측벽 스페이서; 및 상기 제2 게이트 전극, 상기 제2 접착제 층 및 상기 제2 하드 마스크의 제2 측부 상의 제4 측벽 스페이서를 포함하는 것; 중 적어도 하나인 것인 반도체 장치.
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