CN104916620A - 半导体布置及其形成方法 - Google Patents

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Abstract

本发明实施例提供了半导体布置及其形成方法。半导体布置包括与第一有源区域的基本平坦的第一顶面相接触的导电接触件，接触件位于均具有基本垂直的外表面的第一对准间隔件和第二对准间隔件之间并且与第一对准间隔件和第二对准间隔件相接触。相比于形成在不具有基本垂直的外表面的对准间隔件之间的接触件，形成在第一对准间隔件和第二对准间隔件之间的接触件具有更期望的接触形状。相比于不是基本平坦的有源区域，第一有源区域的基本平坦的表面表示第一有源区域的基本未损坏的结构。相比于损坏的第一有源区域，基本未损坏的第一有源区域具有与接触件的更大的接触面积和较低的接触电阻。

Description

半导体布置及其形成方法
技术领域
本发明实施例涉及半导体布置及其形成方法。
背景技术
接触件用于在半导体器件中的不同部件中或之间制造电连接。例如，接触件用于将一个金属层连接到另一个金属层或另一个器件层，其中，金属层通过其他方式彼此电隔离，诸如通过将金属层分隔开的绝缘材料或介电材料。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个实施例，提供了一种半导体布置，包括：第一对准间隔件，具有基本垂直的第一外表面并且位于第一栅极结构的第二侧上，其中，所述第一外表面与所述第一对准间隔件的第一内表面相对，所述第一内表面与所述第一栅极结构相接触；第二对准间隔件，具有基本垂直的第二外表面并且位于第二栅极结构的第一侧上，其中，所述第二外表面与所述第二对准间隔件的第二内表面相对，所述第二内表面与所述第二栅极结构相接触；以及导电接触件，与第一有源区域的基本平坦表面相接触并且位于所述第一对准间隔件和所述第二对准间隔件之间。
根据本发明的另一实施例，提供了一种形成半导体布置的方法，包括：在第一伪栅极结构的第二侧上形成第一对准间隔件；在第二伪栅极结构的第一侧上形成第二对准间隔件，使得第一有源区域位于所述第一对准间隔件和所述第二对准间隔件之间；在所述第一有源区域上方形成第一层间介电(ILD)层；形成第一栅极结构代替所述第一伪栅极结构；形成第二栅极结构代替所述第二伪栅极结构；以及通过选择性蚀刻从所述第一有源区域上方去除所述第一ILD层，使得所述第一有源区域具有基本平坦表面。
根据本发明的又一实施例，提供了一种半导体布置，包括：第一对准间隔件，具有基本垂直的第一外表面并且位于第一栅极结构的第二侧上，其中，所述第一外表面与第一内表面相对，所述第一内表面与所述第一栅极结构相接触；第二对准间隔件，具有基本垂直的第二外表面并且位于第二栅极结构的第一侧上，其中，所述第二外表面与第二内表面相对，所述第二内表面与所述第二栅极结构相接触；第三对准间隔件，具有基本垂直的第三外表面并且位于所述第一栅极结构的第一侧上，其中，所述第三外表面与第三内表面相对，所述第三内表面与所述第一栅极结构相接触；第四对准间隔件，具有基本垂直的第四外表面并且位于所述第二栅极结构的第二侧上，其中，所述第四外表面与第四内表面相对，所述第四内表面与所述第二栅极结构相接触；以及导电接触件，与第一有源区域相接触并且位于所述第一对准间隔件和所述第二对准间隔件之间，所述第一有源区域几乎不具有表面损坏。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本公开的方面。应该注意的是，根据工业中的标准实践，各个部件没有被按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以被任意增加或减少。
图1是根据一些实施例的示出形成半导体布置的方法的流程图。
图2是根据一些实施例的半导体布置的示图。
图3是根据一些实施例的半导体布置的示图。
图4是根据一些实施例的半导体布置的示图。
图5是根据一些实施例的半导体布置的示图。
图6是根据一些实施例的半导体布置的示图。
图7是根据一些实施例的半导体布置的示图。
图8是根据一些实施例的半导体布置的示图。
图9是根据一些实施例的半导体布置的示图。
图10是根据一些实施例的半导体布置的示图。
图11是根据一些实施例的半导体布置的示图。
图12是根据一些实施例的半导体布置的示图。
图13是根据一些实施例的半导体布置的示图。
图14是根据一些实施例的半导体布置的示图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本公开。当然，这些仅仅是实例而不意为限制。例如，在以下描述中第一部件形成在第二部件上方或在第二部件上可包括第一部件和第二部件被形成为直接接触的实施例，并且还可包括形成位于第一部件和第二部件之间的附加部件以使第一部件和第二部件可不直接接触的实施例。此外，本公开可在各个实例中重复参照数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所述的各个实施例和/或结构之间的关系。
另外，空间相对位置的术语，例如“在...下方”、“下面”、“低于”、“在…之上”、“上面”等等，可用于本文以简化描述在附图中示出的一个元件或部件与另一个或一些元件或部件的关系的描述。除在附图中所描述出的定向，空间相对位置的术语包含器件在使用或操作时的不同定向。装置可是另外定向的(旋转90度或处于其他定向)，并且可同样地相应地解释本文使用的空间相对位置描述词。
本文提供一种或多种用于形成半导体布置的技术和由此形成的产物结构。
图1中示出了根据一些实施例的形成半导体布置200的方法100，而图2至图14中示出了处于制造的各个阶段的由此形成的一种或多种结构。诸如图14中示出的，根据一些实施例，半导体布置200包括具有基本垂直的第一外表面240a的第一对准间隔件218a，第一对准间隔件218a位于第一栅极结构226a的第二侧217b上，其中，第一外表面240a与第一对准间隔件218a的第一内表面240b相对。在一些实施例中，第一内表面240b与第一栅极结构226a相接触。在一些实施例中，具有基本垂直的第二外表面242a的第二对准间隔件218b位于第二栅极结构226b的第一侧219a上，其中，第二外表面242a与第二对准间隔件218b的第二内表面242b相对。在一些实施例中，第二内表面242b与第二栅极结构226b相接触。在一些实施例中，导电接触件232与第一有源区域204a的基本平坦的第一顶面236a相接触并位于第一对准间隔件218a与第二对准间隔件218b之间。在一些实施例中，形成在具有基本垂直的第一外表面240a的第一对准间隔件218a和具有基本垂直的第二外表面242a的第二对准间隔件218b之间的导电接触件232具有比形成在不具有基本垂直的外表面的对准间隔件之间的接触件更期望的接触形状。在一些实施例中，相比于不是基本平坦的有源区域，第一有源区域204a的基本平坦的第一顶面236a表示第一有源区域204a的基本未损坏的结构。在一些实施例中，相比于损坏的第一有源区域，基本未损坏的第一有源区域204a具有与导电接触件232的更大的接触面积。在一些实施例中，相比于不具有较大的接触面积的有源区域或不是基本未损坏的有源区域，第一有源区域204a或基本未损坏的第一有源区域204a的较大的接触面积中的至少一个导致第一有源区域204a与导电接触件232之间的较低的接触电阻。在一些实施例中，基本未损坏表示基本均匀的晶格结构，诸如基本上未受半导体加工活动影响的晶格结构。
如图4所示，根据一些实施例，在图1中的步骤102处，在第一伪栅极结构214a的第二侧207b上形成第一对准间隔件218a，并且在第二伪栅极结构214b的第一侧209a上形成第二对准间隔件218b。转到图4之前的图2，根据一些实施例，半导体布置200包括衬底202。在一些实施例中，衬底202包含硅或锗中的至少一种。根据一些实施例，衬底202包括外延层、绝缘体上硅(SOI)结构、晶圆、或由晶圆形成的管芯中的至少一个。在一些实施例中，第一伪多晶硅206a位于衬底202上，初始的第一硬掩模208a位于第一伪多晶硅206a上方，并且第一氧化物掩模210a位于初始的第一硬掩模208a上方。在一些实施例中，第一伪栅极结构214a包括位于第一伪多晶硅206a、初始的第一硬掩模208a和第一氧化物掩模210a的第一侧207a上的第一侧壁间隔件212a；位于第一伪多晶硅206a、初始的第一硬掩模208a和第一氧化物掩模210a的第二侧207b上的第二侧壁间隔件212b；以及第一伪多晶硅206a、初始的第一硬掩模208a和第一氧化物掩模210a。在一些实施例中，第二伪多晶硅206b与第一伪栅极结构214a相邻。在一些实施例中，初始的第二硬掩模208b位于第二伪多晶硅206b上方,并且第二氧化物掩模210b位于初始的第二硬掩模208b上方。在一些实施例中，第二伪栅极结构214b包括位于第二伪多晶硅206b、初始的第二硬掩模208b和第二氧化物掩模210b的第一侧209a上的第三侧壁间隔件212c；位于第二伪多晶硅206b、初始的第二硬掩模208b和第二氧化物掩模210b的第二侧209b上的第四侧壁间隔件212d；以及第二伪多晶硅206b、初始的第二硬掩模208b和第二氧化物掩模210b。在一些实施例中，第一伪多晶硅206a或第二伪多晶硅206b中的至少一个包含钝性材料和非功能材料。在一些实施例中，侧壁间隔件212包含硅、氧化物或氮化物中的至少一种。在一些实施例中，初始的第一硬掩模208a或初始的第二硬掩模208b中的至少一个包含硅、氧、碳或氮中的至少一种。在一些实施例中，第一氧化物掩模210a或第二氧化物掩模210b中的至少一个包含氧化物。在一些实施例中，第一有源区域204a位于第一伪栅极结构214a和第二伪栅极结构214b之间。在一些实施例中，第二有源区域204b位于第一伪栅极结构214a的第一侧207a上。在一些实施例中，第三有源区域204c位于第二伪栅极结构214b的第二侧209b上。在一些实施例中，第一有源区域204a、第二有源区域204b、或第三有源区域204c中的至少一个包含外延(Epi)帽。在一些实施例中，Epi帽形成在由衬底202形成的鳍上方。在一些实施例中，生长Epi帽，使得Epi帽形成在硅(诸如鳍中的硅)上方。在一些实施例中，第一有源区域204a、第二有源区域204b、或第三有源区域204c中的至少一个包含硅或锗中的至少一种。在一些实施例中，第一有源区域204a、第二有源区域204b、或第三有源区域204c中的至少一个包含源极或漏极中的至少一个。
转到图3，根据一些实施例，对准材料层216形成(诸如沉积)在第一有源区域204a、第一伪栅极结构214a、第二有源区域204b、第二伪栅极结构214b和第三有源区域204c上方。在一些实施例中，对准材料层216具有介于约50nm至约120nm之间的对准材料宽度。在一些实施例中，对准材料层216包含Si3N4、SiON、SiCN或SiOCN中的至少一种。在一些实施例中，诸如在对准材料层216包含Si3N4时，通过在熔炉中沉积来形成对准材料层216。在一些实施例中，熔炉中的沉积发生于炉腔中。在一些实施例中，在介于约600℃至约1400℃之间的熔炉温度下进行熔炉中的沉积。在一些实施例中，在介于约100毫托至约300毫托之间的熔炉压力下进行熔炉中的沉积。在一些实施例中，在向炉腔中以介于约20sccm至约60sccm之间的第一熔炉流速引入包含SiCl2H2的第一熔炉气体时进行熔炉中的沉积。在一些实施例中，在向炉腔中以介于约200sccm至约300sccm之间的第二熔炉流速引入包含NH3的第二熔炉气体时进行熔炉中的沉积。在一些实施例中，诸如当对准材料层216包含Si3N4、SiON、SiCN或SiOCN中的至少一种时，通过化学汽相沉积(CVD)形成对准材料层216。在一些实施例中，在CVD腔中进行CVD。在一些实施例中，在介于约200℃至约400℃之间的CVD温度下进行CVD。在一些实施例中，在介于约100毫托至约1000毫托之间的CVD压力下进行CVD。在一些实施例中，在向CVD腔中以介于约500sccm至约2000sccm之间的第一CVD流速引入包含SiH4或SiCl2H2中的至少一种的第一CVD气体时进行CVD。在一些实施例中，在向CVD腔中以介于约500sccm至约2000sccm之间的第二CVD流速引入包含N2O的第二CVD气体时进行CVD。在一些实施例中，在向CVD腔中以介于约100sccm至约200sccm之间的第三CVD流速引入包含CO2或O2中的至少一种的第三CVD气体时进行CVD。在一些实施例中，在介于约500W至约1000W之间的CVD等离子功率下进行CVD。在一些实施例中，诸如当对准材料层216包含Si3N4、SiON、SiCN或SiOCN中的至少一种时，通过原子层沉积(ALD)形成对准材料层216。在一些实施例中，在ALD腔中进行ALD。在一些实施例中，在介于约200℃至约400℃之间的ALD温度下进行ALD。在一些实施例中，在介于约100毫托至约1000毫托之间的ALD压力下进行ALD。在一些实施例中，在向ALD腔中以介于约300sccm至约800sccm之间的第一ALD流速引入包含SiH4、SixCy或NH3中的至少一种的第一ALD气体时进行ALD。在一些实施例中，在向ALD腔中以介于约100sccm至约200sccm之间的第二ALD流速引入包含O2的第二ALD气体时进行ALD。在一些实施例中，在介于约100W至约400W之间的ALD等离子功率下进行ALD。在一些实施例中，第一硅化物层(未示出)形成在第一有源区域204a的第一顶面236a上方，第二硅化物层(未示出)形成在第二有源区域204b的第二顶面236b上方，并且第三硅化物层(未示出)形成在第三有源区域204c的第三顶面236c上方。在一些实施例中，在ALD、CVD或熔炉中的沉积中的至少一个期间形成第一硅化物层、第二硅化物层或第三硅化物层中的至少一个。
转至图4，根据一些实施例，从第一有源区域204a的第一顶面236a、第二有源区域204b的第二顶面236b、第三有源区域204c的第三顶面236c、第一伪栅极结构214a的顶部和第二伪栅极结构214b的顶部去除对准材料层216。在一些实施例中，通过第一蚀刻去除对准材料层216，其中，蚀刻剂对于对准材料层216是选择性的，从而使得蚀刻剂几乎不去除第一有源区域204a、第二有源区域204b或第三有源区域204c。在一些实施例中，第一蚀刻留下基本平坦的第一顶面236a、第二顶面236b和第三顶面236c。在一些实施例中，对准材料层216的去除形成了位于第一伪栅极结构214a的第二侧207b上的第一对准间隔件218a、位于第二伪栅极结构214b的第一侧209a上的第二对准间隔件218b、位于第一伪栅极结构214a的第一侧207a上的第三对准间隔件218c以及位于第二伪栅极结构214b的第二侧209b上的第四对准间隔件218d。在一些实施例中，第一对准间隔件218a具有基本垂直的第一外表面240a并位于第一伪栅极结构214a的第二侧207b上，其中，第一外表面240a与第一对准间隔件218a的第一内表面240b相对。在一些实施例中，第一内表面240b与第一伪栅极结构214a相接触。在一些实施例中，第二对准间隔件218b具有基本垂直的第二外表面242a并位于第二伪栅极结构214b的第一侧209a上，其中，第二外表面242a与第二对准间隔件218b的第二内表面242b相对。在一些实施例中，第二内表面242b与第二伪栅极结构214b相接触。在一些实施例中，第一对准间隔件218a具有介于约50nm至约120nm之间的第一对准宽度。在一些实施例中，第二对准间隔件218b具有介于约50nm至约120nm之间的第二对准宽度。在一些实施例中，第三对准间隔件218c具有介于约50nm至约120nm之间的第三对准宽度。在一些实施例中，第四对准间隔件218d具有介于约50nm至约120nm之间的第四对准宽度。
转至图5，根据一些实施例，诸如通过蚀刻去除第一氧化物掩模210a和第二氧化物掩模210b。如图6所示，在一些实施例中，诸如通过化学机械平坦化(CMP)去除初始的第一硬掩模208a、位于第一伪多晶硅206a之上的第一侧壁间隔件212a的部分和第二侧壁间隔件212b的部分以及位于第一伪多晶硅206a之上的第一对准间隔件218a的部分和第三对准间隔件218c的部分。在一些实施例中，诸如通过CMP去除初始的第二硬掩模208b、位于第二伪多晶硅206b之上的第三侧壁间隔件212c的部分和第四侧壁间隔件212d的部分以及位于第二伪多晶硅206b之上的第二对准间隔件218b的部分和第四对准间隔件218d的部分。在一些实施例中，CMP暴露第一伪多晶硅206a的顶面和第二伪多晶硅206b的顶面。在一些实施例中，第一伪多晶硅206a的顶面和第二伪多晶硅206b的顶面位于第一平面中。在一些实施例中，第三对准间隔件218c、第一侧壁间隔件212a、第二侧壁间隔件212b、第一对准间隔件218a、第二对准间隔件218b、第三侧壁间隔件212c、第四侧壁间隔件212d和第四对准间隔件218d的顶面位于第一平面中。
在图1中的步骤104处，如图7所示，根据一些实施例，在第一有源区域204a上方形成第一层间介电(ILD)层222。在一些实施例中，ILD层222形成在第二有源区域204b、第三对准间隔件218c、第一伪栅极结构214a、第一对准间隔件218a、第二对准间隔件218b、第二伪栅极结构214b、第四对准间隔件218d和第三有源区域204c上方。在一些实施例中，通过沉积形成ILD层222。在一些实施例中，ILD层222包含氧化物或氮化物中的至少一种。如图8所示，在一些实施例中，去除ILD层222的顶部，从而使得暴露第三对准间隔件218c、第一侧壁间隔件212a、第一伪多晶硅206a、第二侧壁间隔件212b、第一对准间隔件218a、第二对准间隔件218b、第二伪多晶硅206b、第三侧壁间隔件212c、第四侧壁间隔件212d、以及第四对准间隔件218d的顶面。在一些实施例中，通过CMP去除ILD层222的顶部。
继续参照图8，根据一些实施例，去除第一伪多晶硅206a和第二伪多晶硅206b。在一些实施例中，通过蚀刻去除第一伪多晶硅206a和第二伪多晶硅206b。在一些实施例中，第一伪多晶硅206a和第二伪多晶硅206b的去除暴露位于第一侧壁间隔件212a和第二侧壁间隔件212b之间的衬底202的顶面并且暴露位于第三侧壁间隔件212c和第四侧壁间隔件212d之间的衬底202的顶面。
在图1中的步骤106处，如图12所示，根据一些实施例，形成第一栅极结构226a代替第一伪栅极结构214a并且形成第二栅极结构226b代替第二伪栅极结构214b。转至图12之前的图9，在第一侧壁间隔件212a和第二侧壁间隔件212b之间的衬底202的顶面上方、在第一侧壁间隔件212a的侧壁上、以及在第二侧壁间隔件212b的侧壁上形成第一粘合层223a。在一些实施例中，在第三侧壁间隔件212c和第四侧壁间隔件212d之间的衬底202的顶面上方、在第三侧壁间隔件212c的侧壁上、以及在第四侧壁间隔件212d的侧壁上形成第二粘合层223b。在一些实施例中，第一粘合层223a和第二粘合层223b包含钛或氮化物中的至少一种。在一些实施例中，第一粘合层223a或第二粘合层223b中的至少一个具有介于约至约之间的厚度。在一些实施例中，在ILD层222、侧壁间隔件212、对准间隔件218、第一粘合层223a和第二粘合层223b上方形成栅电极材料层224。在一些实施例中，栅电极材料层224包含金属，诸如钨、铝、钛或钴中的至少一种。如图10所示，在一些实施例中，诸如通过CMP去除栅电极材料层224的顶部，以暴露第三对准间隔件218c、第一侧壁间隔件212a、第一粘合层223a、第二侧壁间隔件212b、第一对准间隔件218a、第二对准间隔件218b、第三侧壁间隔件212c、第二粘合层223b、第四侧壁间隔件212d、以及第四对准间隔件218d的顶面。
继续参照图10，根据一些实施例，降低位于第一粘合层223a上方的栅电极材料层224的第一高度，使得栅电极材料层的顶面低于第一粘合层223a的顶面，从而形成第一栅电极224a。在一些实施例中，降低位于第二粘合层223b上方的栅电极材料层224的第二高度，使得栅电极材料层224的顶面低于第二粘合层223b的顶面，从而形成第二栅电极224b。
转至图11，在ILD层222、第三对准间隔件218c、第一侧壁间隔件212a、第一粘合层223a、第一栅电极224a、第二侧壁间隔件212b、第一对准间隔件218a、第二对准间隔件218b、第三侧壁间隔件212c、第二粘合层223b、第二栅电极224b、第四侧壁间隔件212d、以及第四对准间隔件218d上方形成硬掩模材料层228。在一些实施例中，通过沉积形成硬掩模材料层228。在一些实施例中，硬掩模材料层228包含Si3N4、SiON、SiCN或SiOCN中的至少一种。
转至图12，诸如通过CMP去除硬掩模材料层228的顶部，从而在第一栅电极224a上方形成第一硬掩模228a并且在第二栅电极224b上方形成第二硬掩模228b。在一些实施例中，第一栅极结构226a包括第一侧壁间隔件212a、第一粘合层223a、第一栅电极224a、第一硬掩模228a和第二侧壁间隔件212b。在一些实施例中，第二栅极结构226b包括第三侧壁间隔件212c、第二粘合层223b、第二栅电极224b、第二硬掩模228b和第四侧壁间隔件212d。在一些实施例中，根据一些实施例，硬掩模材料层228的顶部的去除暴露ILD层222、第三对准间隔件218c、第一侧壁间隔件212a、第一粘合层223a、第二侧壁间隔件212b、第一对准间隔件218a、第二对准间隔件218b、第三侧壁间隔件212c、第二粘合层223b、第四侧壁间隔件212d、以及第四对准间隔件218d的顶面。
转至图13，根据一些实施例，在第一栅极结构226a上方形成第一ILD帽230a，并且在第二栅极结构226b上方形成第二ILD帽230b。在一些实施例中，通过沉积形成第一ILD帽230a或第二ILD帽230b中的至少一个。在一些实施例中，第一ILD帽230a或第二ILD帽230b中的至少一个包含氮化物或氧化物中的至少一种。
在图1中的步骤108处，如图13所示，根据一些实施例，通过选择性蚀刻从第一有源区域204a上方去除ILD层222。在一些实施例中，通过选择性蚀刻从第二有源区域204b和第三有源区域204c上方去除ILD层222。在一些实施例中，选择性蚀刻对第一有源区域204a、第二有源区域204b或第三有源区域204c中的至少一个几乎不产生损坏。在一些实施例中，在选择性蚀刻之后，第一对准间隔件218a具有基本垂直的第一外表面240a，并位于第一栅极结构226a的第二侧217b上，其中，第一外表面240a与第一对准间隔件218a的第一内表面240b相对。在一些实施例中，在选择性蚀刻之后，第二对准间隔件218b具有基本垂直的第二外表面242a，并位于第二栅极结构226b的第一侧219a上，其中，第二外表面242a与第二对准间隔件218b的第二内表面242b相对。在一些实施例中，在选择性蚀刻之后，第三对准间隔件218c具有基本垂直的第三外表面243a，并位于第一栅极结构226a的第一侧217a上，其中，第三外表面243a与第三对准间隔件218c的第三内表面243b相对。在一些实施例中，第三内表面243b与第一栅极结构226a相接触。在一些实施例中，在选择性蚀刻之后，第四对准间隔件218d具有基本垂直的第四外表面244a，并位于第二栅极结构226b的第二侧219b上，其中，第四外表面244a与第四对准间隔件218d的第四内表面244b相对。在一些实施例中，第四内表面244b与第二栅极结构226b相接触。
在图1中的步骤110处，如图14所示，在第一对准间隔件218a与第二对准间隔件218b之间形成导电接触件232，使得导电接触件232与第一有源区域204a的第一顶面236a相接触。在一些实施例中，导电接触件232包含金属。在一些实施例中，第一对准间隔件218a和第二对准间隔件218b对准导电接触件232，使得导电接触件232形成在第一有源区域204a上方并与第一有源区域204a相接触。在一些实施例中，相比于形成在不具有基本垂直的外表面的对准间隔件之间的接触件，形成在具有基本垂直的第一外表面240a的第一对准间隔件218a和具有基本垂直的第二外表面242a的第二对准间隔件218b之间的导电接触件232具有更期望的接触形状。在一些实施例中，第一有源区域204a的基本平坦的第一顶面236a相比于不是基本平坦的有源区域表示第一有源区域204a的基本未损坏的结构。在一些实施例中，基本未损坏的第一有源区域204a相比于损坏的第一有源区域具有与导电接触件232的更大的接触面积。在一些实施例中，相比于不具有较大的接触面积或不是基本未损坏的有源区域，第一有源区域204a或基本未损坏的第一有源区域204a的较大的接触面积中的至少一个导致第一有源区域204a与导电接触件232之间的较低的接触电阻。在一些实施例中，基本未损坏表示基本均匀的晶格结构，诸如基本上未受半导体加工活动影响的晶格结构。
根据一些实施例，一种半导体布置包括具有基本垂直的第一外表面并位于第一栅极结构的第二侧上的第一对准间隔件，其中，第一外表面与第一对准间隔件的第一内表面相对。在一些实施例中，第一内表面与第一栅极结构相接触。在一些实施例中，具有基本垂直的第二外表面的第二对准间隔件位于第二栅极结构的第一侧上，其中，第二外表面与第二对准间隔件的第二内表面相对。在一些实施例中，第二内表面与第二栅极结构相接触。在一些实施例中，与第一有源区域的基本平坦的表面相接触的导电接触件位于第一对准间隔件和第二对准间隔件之间。
根据一些实施例，一种形成半导体布置的方法包括在第一伪栅极结构的第二侧上形成第一对准间隔件和在第二伪栅极结构的第一侧上形成第二对准间隔件，使得第一有源区域位于第一对准间隔件和第二对准间隔件之间。根据一些实施例，形成半导体布置的方法还包括在第一有源区域上方形成第一层间介电(ILD)层，形成第一栅极结构代替第一伪栅极结构，以及形成第二栅极结构代替第二伪栅极结构。根据一些实施例，形成半导体布置的方法还包括通过选择性蚀刻从第一有源区域上方去除第一ILD层，使得第一有源区域具有基本平坦的表面。
根据一些实施例，一种半导体布置包括具有基本垂直的第一外表面并位于第一栅极结构的第二侧上的第一对准间隔件，其中，第一外表面与第一内表面相对，第一内表面与第一栅极结构相接触，以及具有基本垂直的第二外表面并位于第二栅极结构的第一侧上的第二对准间隔件，其中，第二外表面与第二内表面相对，第二内表面与第二栅极结构相接触。在一些实施例中，具有基本垂直的第三外表面的第三对准间隔件位于第一栅极结构的第一侧上，其中，第三外表面与第三内表面相对，第三内表面与第一栅极结构相接触。在一些实施例中，具有基本垂直的第四外表面的第四对准间隔件位于第二栅极结构的第二侧上，其中，第四外表面与第四内表面相对，第四内表面与第二栅极结构相接触。在一些实施例中，接触件与第一有源区域相接触并且位于第一对准间隔件和第二对准间隔件之间，其中，第一有源区域几乎没有表面损坏。
根据本发明的一个实施例，提供了一种半导体布置，包括：第一对准间隔件，具有基本垂直的第一外表面并且位于第一栅极结构的第二侧上，其中，所述第一外表面与所述第一对准间隔件的第一内表面相对，所述第一内表面与所述第一栅极结构相接触；第二对准间隔件，具有基本垂直的第二外表面并且位于第二栅极结构的第一侧上，其中，所述第二外表面与所述第二对准间隔件的第二内表面相对，所述第二内表面与所述第二栅极结构相接触；以及导电接触件，与第一有源区域的基本平坦表面相接触并且位于所述第一对准间隔件和所述第二对准间隔件之间。
在上述半导体布置中，所述第一栅极结构包括：第一侧壁间隔件；第二侧壁间隔件，所述第一对准间隔件与所述第二侧壁间隔件相接触；第一粘合层，位于所述第一侧壁间隔件和所述第二侧壁间隔件之间；第一栅电极，位于所述第一粘合层上方并且位于所述第一侧壁间隔件和所述第二侧壁间隔件之间；以及第一硬掩模，位于所述第一栅电极上方并且位于所述第一侧壁间隔件和所述第二侧壁间隔件之间。
在上述半导体布置中，所述第二栅极结构包括：第三侧壁间隔件，所述第二对准间隔件与所述第三侧壁间隔件相接触；第四侧壁间隔件；第二粘合层，位于所述第三侧壁间隔件和所述第四侧壁间隔件之间；第二栅电极，位于所述第二粘合层上方并且位于所述第三侧壁间隔件和所述第四侧壁间隔件之间；以及第二硬掩模，位于所述第二栅电极上方并且位于所述第三侧壁间隔件和所述第四侧壁间隔件之间。
在上述半导体布置中，至少满足以下条件之一：所述第一粘合层位于所述第一侧壁间隔件和所述第一栅电极之间；所述第一粘合层位于所述第二侧壁间隔件和所述第一栅电极之间；所述第二粘合层位于所述第三侧壁间隔件和所述第二栅电极之间；或所述第二粘合层位于所述第四侧壁间隔件和所述第二栅电极之间。
在上述半导体布置中，包括：位于所述第一栅极结构上方的第一层间介电帽。
在上述半导体布置中，包括：位于所述第二栅极结构上方的第二层间介电帽。
在上述半导体布置中，至少满足以下条件之一：所述第一对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种；或所述第二对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种。
在上述半导体布置中，包括：第三对准间隔件，具有基本垂直的第三外表面并且位于所述第一栅极结构的第一侧上，其中，所述第三外表面与所述第三对准间隔件的第三内表面相对，所述第三内表面与所述第一栅极结构相接触；以及第四对准间隔件，具有基本垂直的第四外表面并且位于所述第二栅极结构的第二侧上，其中，所述第四外表面与所述第四对准间隔件的第四内表面相对，所述第四内表面与所述第二栅极结构相接触。
在上述半导体布置中，至少满足以下条件之一：所述第三对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种；或所述第四对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种。
在上述半导体布置中，至少满足以下条件之一：所述第一对准间隔件具有介于约50nm至约120nm之间的第一对准宽度；或所述第二对准间隔件具有介于约50nm至约120nm之间的第二对准宽度。
根据本发明的另一实施例，提供了一种形成半导体布置的方法，包括：在第一伪栅极结构的第二侧上形成第一对准间隔件；在第二伪栅极结构的第一侧上形成第二对准间隔件，使得第一有源区域位于所述第一对准间隔件和所述第二对准间隔件之间；在所述第一有源区域上方形成第一层间介电(ILD)层；形成第一栅极结构代替所述第一伪栅极结构；形成第二栅极结构代替所述第二伪栅极结构；以及通过选择性蚀刻从所述第一有源区域上方去除所述第一ILD层，使得所述第一有源区域具有基本平坦表面。
在上述方法中，包括：在所述第一伪栅极结构的第一侧上形成第三对准间隔件；以及在所述第二伪栅极结构的第二侧上形成第四对准间隔件。
在上述方法中，至少满足以下条件之一：形成所述第一对准间隔件包括执行Si3N4、SiON、SiCN或SiOCN中的至少一种的化学汽相沉积(CVD)、原子层沉积(ALD)或熔炉中的沉积中的至少一种；或形成所述第二对准间隔件包括执行Si3N4、SiON、SiCN或SiOCN中的至少一种的CVD、ALD或熔炉中的沉积中的至少一种。
在上述方法中，包括：形成与所述第一有源区域的基本平坦表面相接触的导电接触件。
根据本发明的又一实施例，提供了一种半导体布置，包括：第一对准间隔件，具有基本垂直的第一外表面并且位于第一栅极结构的第二侧上，其中，所述第一外表面与第一内表面相对，所述第一内表面与所述第一栅极结构相接触；第二对准间隔件，具有基本垂直的第二外表面并且位于第二栅极结构的第一侧上，其中，所述第二外表面与第二内表面相对，所述第二内表面与所述第二栅极结构相接触；第三对准间隔件，具有基本垂直的第三外表面并且位于所述第一栅极结构的第一侧上，其中，所述第三外表面与第三内表面相对，所述第三内表面与所述第一栅极结构相接触；第四对准间隔件，具有基本垂直的第四外表面并且位于所述第二栅极结构的第二侧上，其中，所述第四外表面与第四内表面相对，所述第四内表面与所述第二栅极结构相接触；以及导电接触件，与第一有源区域相接触并且位于所述第一对准间隔件和所述第二对准间隔件之间，所述第一有源区域几乎不具有表面损坏。
在上述半导体布置中，包括下述中的至少一个：所述第一栅极结构包括：第一栅电极，位于第一粘合层上方；第一硬掩模，位于所述第一栅电极上方；第一侧壁间隔件，位于所述第一栅电极、所述第一粘合层和所述第一硬掩模的第一侧上；以及第二侧壁间隔件，位于所述第一栅电极、所述第一粘合层和所述第一硬掩模的第二侧上；或所述第二栅极结构包括：第二栅电极，位于第二粘合层上方；第二硬掩模，位于所述第二栅电极上方；第三侧壁间隔件，位于所述第二栅电极、所述第二粘合层和所述第二硬掩模的第一侧上；以及第四侧壁间隔件，位于所述第二栅电极、所述第二粘合层和所述第二硬掩模的第二侧上。
在上述半导体布置中，至少满足以下条件之一：所述第一粘合层位于所述第一侧壁间隔件和所述第一栅电极之间，并且所述第一粘合层位于所述第二侧壁间隔件和所述第一栅电极之间；或所述第二粘合层位于所述第三侧壁间隔件和所述第二栅电极之间，并且所述第二粘合层位于所述第四侧壁间隔件和所述第二栅电极之间。
在上述半导体布置中，包括下述中的至少一个：位于所述第一栅极结构上方的第一层间介电帽；或位于所述第二栅极结构上方的第二层间介电帽。
在上述半导体布置中，至少满足以下条件之一：所述第一对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种；或所述第二对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种。
在上述半导体布置中，至少满足以下条件之一：所述第一对准间隔件具有介于约50nm至约120nm之间的第一对准宽度；或所述第二对准间隔件具有介于约50nm至约120nm之间的第二对准宽度。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其它工艺和结构的基础。本领域的技术人员还应该意识到，这种等同结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。
在此提供了本实施例的多种操作。所描述的一些或全部的操作的顺序并不解释为暗示这些操作是必然地顺序相关的。可理解可选的顺序具有本描述的有益效果。进一步，可理解的是，不是所有呈现在本文提出的每个实施例中的操作都是必须的。
可理解的是，本文描述的层、部件、元件等以彼此相关的特定尺寸示出，诸如结构尺寸或定向，例如，用于简化和易于理解的目的，而在一些实施例中，层、部件、元件等的实际尺寸基本不同于在本文示出的。此外，本文提及了存在的形成层、部件、元件等的所中技术，例如，诸如蚀刻技术、注入技术、掺杂技术、旋涂技术、诸如磁控溅射或离子束溅射的溅射技术、诸如热生长的生长技术、或者诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、等离子增强的化学汽相沉积(PECVD)、或原子层沉积(ALD)的沉积技术。
另外，本文中使用的“示例性的”意为用作实例、事例、说明等，并且并不必须是有优选的。如本申请中所使用的，“或”意指包括“或”而不是排除“或”。此外，除非详细说明或在上下文中清楚地直接表示为单数形式，否则在本申请中所使用的“一”或“一个”通常解释为“一个或多个”。此外，A和B中的至少一个和/或类似的通常意为A或B或者A和B这两者。此外，在某种程度上，“包括”、“具有”、“有”、“用”或它们的变体用于细节描述或权利要求，这种术语意指以类似于“包括”的方式包含。此外，除非详细描述，否则“第一”、“第二”等并不意指暗示时间侧面、空间方位、顺序等。相反，这类术语仅仅用做部件、元件、项目等的标识符、名称等。例如，第一元件和第二元件通常对应于元件A和元件B或两个不同或两个完全相同的元件或相同的元件。
此外，尽管关于一种或多种实现方式示出和描述了本发明，但本领域普通技术人员可以根据阅读和理解说明书和附图进行等同的变化或修改。本发明包括所有此类的修改和变化，且仅由权利要求的范围来限定本发明。特别地，关于多个通过上面描述的部件(例如，元件、资源等)所执行的功能，除非另有说明，用于描述这样的部件的术语意在相符的任何执行所描述的部件的特定功能的部件(例如，其在功能上是等同的)，尽管在结构上并不等同于所公开的结构。此外，虽然可能仅关于若干实施方式的一个公开了本发明的特定特征，但是这些特征可以根据需要和用于任何给定或特定应用的优势而与其他实施方式的一个或多个其他特征结合。

Claims (10)

1.一种半导体布置，包括：
第一对准间隔件，具有基本垂直的第一外表面并且位于第一栅极结构的第二侧上，其中，所述第一外表面与所述第一对准间隔件的第一内表面相对，所述第一内表面与所述第一栅极结构相接触；
第二对准间隔件，具有基本垂直的第二外表面并且位于第二栅极结构的第一侧上，其中，所述第二外表面与所述第二对准间隔件的第二内表面相对，所述第二内表面与所述第二栅极结构相接触；以及
导电接触件，与第一有源区域的基本平坦表面相接触并且位于所述第一对准间隔件和所述第二对准间隔件之间。
2.根据权利要求1所述的半导体布置，所述第一栅极结构包括：
第一侧壁间隔件；
第二侧壁间隔件，所述第一对准间隔件与所述第二侧壁间隔件相接触；
第一粘合层，位于所述第一侧壁间隔件和所述第二侧壁间隔件之间；
第一栅电极，位于所述第一粘合层上方并且位于所述第一侧壁间隔件和所述第二侧壁间隔件之间；以及
第一硬掩模，位于所述第一栅电极上方并且位于所述第一侧壁间隔件和所述第二侧壁间隔件之间。
3.根据权利要求2所述的半导体布置，所述第二栅极结构包括：
第三侧壁间隔件，所述第二对准间隔件与所述第三侧壁间隔件相接触；
第四侧壁间隔件；
第二粘合层，位于所述第三侧壁间隔件和所述第四侧壁间隔件之间；
第二栅电极，位于所述第二粘合层上方并且位于所述第三侧壁间隔件和所述第四侧壁间隔件之间；以及
第二硬掩模，位于所述第二栅电极上方并且位于所述第三侧壁间隔件和所述第四侧壁间隔件之间。
4.根据权利要求3所述的半导体布置，至少满足以下条件之一：
所述第一粘合层位于所述第一侧壁间隔件和所述第一栅电极之间；
所述第一粘合层位于所述第二侧壁间隔件和所述第一栅电极之间；
所述第二粘合层位于所述第三侧壁间隔件和所述第二栅电极之间；或
所述第二粘合层位于所述第四侧壁间隔件和所述第二栅电极之间。
5.根据权利要求1所述的半导体布置，包括：位于所述第一栅极结构上方的第一层间介电帽。
6.根据权利要求1所述的半导体布置，包括：位于所述第二栅极结构上方的第二层间介电帽。
7.根据权利要求1所述的半导体布置，至少满足以下条件之一：
所述第一对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种；或
所述第二对准间隔件包含Si3N4、SiON、SiCN或SiOCN中的至少一种。
8.根据权利要求1所述的半导体布置，包括：
第三对准间隔件，具有基本垂直的第三外表面并且位于所述第一栅极结构的第一侧上，其中，所述第三外表面与所述第三对准间隔件的第三内表面相对，所述第三内表面与所述第一栅极结构相接触；以及
第四对准间隔件，具有基本垂直的第四外表面并且位于所述第二栅极结构的第二侧上，其中，所述第四外表面与所述第四对准间隔件的第四内表面相对，所述第四内表面与所述第二栅极结构相接触。
9.一种形成半导体布置的方法，包括：
在第一伪栅极结构的第二侧上形成第一对准间隔件；
在第二伪栅极结构的第一侧上形成第二对准间隔件，使得第一有源区域位于所述第一对准间隔件和所述第二对准间隔件之间；
在所述第一有源区域上方形成第一层间介电(ILD)层；
形成第一栅极结构代替所述第一伪栅极结构；
形成第二栅极结构代替所述第二伪栅极结构；以及
通过选择性蚀刻从所述第一有源区域上方去除所述第一ILD层，使得所述第一有源区域具有基本平坦表面。
10.一种半导体布置，包括：
第一对准间隔件，具有基本垂直的第一外表面并且位于第一栅极结构的第二侧上，其中，所述第一外表面与第一内表面相对，所述第一内表面与所述第一栅极结构相接触；
第二对准间隔件，具有基本垂直的第二外表面并且位于第二栅极结构的第一侧上，其中，所述第二外表面与第二内表面相对，所述第二内表面与所述第二栅极结构相接触；
第三对准间隔件，具有基本垂直的第三外表面并且位于所述第一栅极结构的第一侧上，其中，所述第三外表面与第三内表面相对，所述第三内表面与所述第一栅极结构相接触；
第四对准间隔件，具有基本垂直的第四外表面并且位于所述第二栅极结构的第二侧上，其中，所述第四外表面与第四内表面相对，所述第四内表面与所述第二栅极结构相接触；以及
导电接触件，与第一有源区域相接触并且位于所述第一对准间隔件和所述第二对准间隔件之间，所述第一有源区域几乎不具有表面损坏。
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