KR20150103600A - 적층 세라믹 전자부품 및 그 실장기판 - Google Patents

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KR20150103600A
KR20150103600A KR1020140025212A KR20140025212A KR20150103600A KR 20150103600 A KR20150103600 A KR 20150103600A KR 1020140025212 A KR1020140025212 A KR 1020140025212A KR 20140025212 A KR20140025212 A KR 20140025212A KR 20150103600 A KR20150103600 A KR 20150103600A
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Abstract

본 발명은 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 액티브층; 및 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층;을 포함하며, 상기 액티브층은 제1 및 제2 내부 전극을 포함하는 복수 개의 유닛과 상기 유닛 중 하나의 유닛과 인접하는 유닛 사이에 형성된 버퍼층을 포함하며, 상기 버퍼층의 상부 및 하부 중 적어도 하나에는 제1 더미 전극이 형성된 적층 세라믹 전자부품 및 그 실장기판을 제공한다.

Description

적층 세라믹 전자부품 및 그 실장기판{Multi-layered ceramic electronic parts and board having the same mounted thereon}
본 발명은 내전압 특성을 향상시킨 고압용 적층 세라믹 전자부품 및 그 실장기판에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
한편, 고전압이 인가되는 용도에 이용하는 적층 세라믹 전자 부품은 높은 내전압 특성을 가져야 할 것이 강하게 요구되고 있다.
그러나, 유전체층의 두께를 지나치게 얇게 하면 비교적 낮은 전압에서 파괴되어 고압에 적용하기 어렵다.
따라서, 고압에 적용하는 경우에는 유전체의 두께를 크게 하여 두께당 적용되는 전압을 작게 함으로써 높은 전압에 견디도록 설계하고 있다.
또한, 내부전극의 인쇄패턴을 내부전극 간의 겹침 부분을 작게 하여 내부 유전체층에 적용되는 전압을 작게 하고 있다.
그러나, 내전압 특성이 우수한 고압용 적층 세라믹 전자부품은 여전히 요구되고 있는 실정이다.
일본공개특허 2007-042743
본 발명은 내전압 특성을 향상시킨 고압용 적층 세라믹 전자부품 및 그 실장기판에 관한 것이다.
본 발명의 일 실시형태는 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 액티브층; 및 상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층;을 포함하며, 상기 액티브층은 제1 및 제2 내부 전극을 포함하는 복수 개의 유닛과 상기 유닛 중 하나의 유닛과 인접하는 유닛 사이에 형성된 버퍼층을 포함하며, 상기 버퍼층의 상부 및 하부 중 적어도 하나에는 제1 더미 전극이 형성된 적층 세라믹 전자부품을 제공한다.
상기 제1 더미 전극은 상기 버퍼층의 상부 및 하부에 형성될 수 있다.
상기 제1 더미 전극은 인접하는 내부 전극과 동일 극성일 수 있다.
상기 세라믹 본체는 상기 제1 및 제2 내부전극 중 상기 상부 및 하부 커버층에 인접한 내부전극의 외측에 제2 더미 전극을 더 포함할 수 있다.
상기 제2 더미 전극은 인접하는 내부 전극과 동일 극성일 수 있다.
상기 버퍼층은 상기 유전체층과 동일한 조성일 수 있다.
본 발명의 다른 실시형태는 상부에 제 1 및 제 2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상에 설치된 상기 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품의 실장기판을 제공한다.
상기 제1 더미 전극은 상기 버퍼층의 상부 및 하부에 형성될 수 있다.
상기 제1 더미 전극은 인접하는 내부 전극과 동일 극성일 수 있다.
상기 세라믹 본체는 상기 제1 및 제2 내부전극 중 상기 상부 및 하부 커버층에 인접한 내부전극의 외측에 제2 더미 전극을 더 포함할 수 있다.
상기 제2 더미 전극은 인접하는 내부 전극과 동일 극성일 수 있다.
상기 버퍼층은 상기 유전체층과 동일한 조성일 수 있다.
본 발명은 세라믹 본체의 액티브층 내부에 버퍼층을 삽입하고, 상기 버퍼층의 상하부에 더미 전극을 형성함으로써, 내전압 특성이 우수하며 크랙 불량률이 감소한 고압용 적층 세라믹 전자부품의 구현이 가능하다.
또한, 세라믹 본체의 액티브층 중 최외측 내부전극의 외측에 더미 전극을 추가함으로써, 내전압 향상 및 신뢰성이 우수한 고압용 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B'단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 B-B'단면도이다.
도 4는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도면 상에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
또한, 본 실시 형태에서는 설명의 편의를 위해 세라믹 본체의 길이 방향으로 제1 및 제2 외부 전극이 형성되는 면을 좌우 양 단면으로 설정하고, 이와 수직으로 교차되는 면을 좌우 측면으로 설정하여 함께 설명하기로 한다.
또한, 세라믹 본체의 상부 커버층이 형성된 상면을 ST 및 하부 커버층이 형성된 하면을 SB 로 나타내기로 한다.
적층 세라믹 전자부품
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 B-B'단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터(100)는, 세라믹 본체(10), 제1 및 제2 내부 전극(21, 22)을 갖는 액티브층, 상부 및 하부 커버층 및 세라믹 본체(10)의 양 단면을 덮도록 형성된 제1 및 제2 외부 전극(31, 32)을 포함할 수 있다.
상기 세라믹 본체(10)는 복수의 유전체층(11)을 적층한 다음 소성하여 형성되며, 이러한 세라믹 본체(10)의 형상, 치수 및 유전체층(11)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니다.
또한, 상기 세라믹 본체(10)를 형성하는 복수의 유전체층(11)은 소결된 상태로서, 인접하는 유전체층(11) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
이러한 세라믹 본체(10)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브층과 상하 마진부로서 액티브층의 상하부에 각각 형성된 상부 및 하부 커버층으로 구성될 수 있다.
상기 액티브층은 유전체층(11)을 사이에 두고 복수의 제1 및 제2 내부 전극(21, 22)을 반복적으로 적층하여 형성될 수 있으며, 상기 복수의 제1 및 제2 내부 전극(21, 22)은 상기 세라믹 본체(10)의 상면 및 하면에 수평으로 배치될 수 있다.
이때, 유전체층(11)의 두께는 적층 세라믹 커패시터(100)의 용량 설계에 맞추어 임의로 변경할 수 있으며, 바람직하게 1 층의 두께는 소성 후 0.1 내지 10.0 ㎛이 되도록 구성할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(11)은 고유전률을 갖는 세라믹 분말, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 분말을 포함할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
상기 상부 및 하부 커버층은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(11)과 동일한 재질 및 구성을 가질 수 있다.
상기 상부 및 하부 커버층은 단일 유전체층 또는 2 개 이상의 유전체층을 액티브층의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(21, 22)의 손상을 방지하는 역할을 수행할 수 있다.
한편, 상기 제1 및 제2 내부 전극(21, 22)은 서로 다른 극성을 갖는 한 쌍의 전극으로서, 유전체층(11) 상에 소정의 두께로 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있다.
또한, 상기 제1 및 제2 내부 전극(21, 22)은 유전체층(11)의 적층 방향을 따라 양 단면을 통해 번갈아 노출되도록 형성될 수 있으며, 중간에 배치된 유전체층(11)에 의해 서로 전기적으로 절연될 수 있다.
즉, 제1 및 제2 내부 전극(21, 22)은 세라믹 본체(10)의 양 단면을 통해 번갈아 노출되는 부분을 통해 제1 및 제2 외부 전극(31, 32)과 각각 전기적으로 연결될 수 있다.
따라서, 제1 및 제2 외부 전극(31, 32)에 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(21, 22) 사이에 전하가 축적되고, 이때 적층 세라믹 커패시터(100)의 정전 용량은 제1 및 제2 내부 전극(21, 22)의 서로 중첩되는 영역의 면적과 비례하게 된다.
이러한 제1 및 제2 내부 전극(21, 22)의 두께는 용도에 따라 결정될 수 있는데, 예를 들어 세라믹 본체(10)의 크기를 고려하여 0.2 내지 1.0 ㎛의 범위 내에 있도록 결정될 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 제1 및 제2 내부 전극(21, 22)을 형성하는 도전성 페이스트에 포함되는 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
한편, 상기 제1 및 제2 외부 전극(31, 32)은 도전성 금속을 포함하는 도전성 페이스트에 의해 형성될 수 있으며, 상기 도전성 금속은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 금(Au) 또는 이들의 합금일 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 액티브층은 제1 및 제2 내부 전극(21, 22)을 포함하는 복수 개의 유닛과 상기 유닛 중 하나의 유닛과 인접하는 유닛 사이에 형성된 버퍼층(12)을 포함할 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 고압용 부품으로서, 절연 파괴 전압(Breakdown Voltage, BDV)을 높여 내전압 특성을 향상시키기 위하여 상기와 같이 제1 및 제2 내부 전극(21, 22)을 포함하는 복수 개의 유닛과 상기 유닛 중 하나의 유닛과 인접하는 유닛 사이에 형성된 버퍼층(12)을 포함할 수 있다.
여기서, 고압용이란 예를 들어 1 내지 5 KV 범위의 전압 대역을 의미하지만, 이에 제한되는 것은 아니며, 100 내지 630 V 범위의 중압용에도 적용될 수 있음은 물론이다.
또한, 상기 액티브층이 상기 버퍼층(12)을 포함하지 않을 경우에는 적층 세라믹 전자부품에 인가되는 고압에 대하여 절연 파괴 전압이 낮아지는 문제가 있을 수 있다.
상기 버퍼층(12)은 상기 유전체층(11)과 동일한 조성일 수 있으나, 반드시 이에 제한되는 것은 아니다.
상기 버퍼층(12)은 상기 유전체층(11)과 동일한 조성일 경우, 상기 버퍼층(12)의 상하에 배치되는 유전체층(11)과의 결합이 우수할 수 있어 신뢰성 향상의 효과가 있다.
한편, 상기 버퍼층(12)이 존재함으로 인하여 절연 파괴 전압(Breakdown Voltage, BDV)을 높여 내전압 특성을 향상시킬 수는 있으나, 상기 버퍼층(12)과 타 버퍼층 사이에 존재하는 제1 및 제2 내부 전극(21, 22)을 포함하는 유닛에 전압이 인가되는 경우 삼중점 크랙이 발생할 수 있다.
이로 인하여, 고압용 적층 세라믹 커패시터의 신뢰성에 문제가 생길 수 있다.
본 발명의 일 실시형태에 따르면, 상술한 문제를 해결하기 위하여 상기 버퍼층(12)의 상부 및 하부 중 적어도 하나에는 제1 더미 전극(21a, 22a)이 형성될 수 있다.
상기와 같이 상기 버퍼층(12)의 상부 및 하부 중 적어도 하나에 제1 더미 전극(21a, 22a)을 형성함으로써, 상기 버퍼층과 타 버퍼층 사이의 유닛에서 딜라미네이션 혹은 크랙이 발생하더라도 상기 제1 더미 전극(21a, 22a)으로 인하여 액티브층에 미치는 영향이 최소화될 수 있다.
즉, 상기 버퍼층(12)의 상부 및 하부 중 적어도 하나에 제1 더미 전극(21a, 22a)을 형성함으로써, 상기 제1 및 제2 내부 전극(21, 22)을 포함하는 유닛과 상기 버퍼층(12)의 계면에서 발생할 수 있는 딜라미네이션 또는 크랙이 상기 액티브층으로 전파하는 것을 막아 신뢰성이 우수할 수 있다.
상기 제1 더미 전극(21a, 22a)은 상기 버퍼층(12)의 상부 및 하부에 형성될 수 있다.
상기 제1 더미 전극(21a, 22a)이 상기 버퍼층(12)의 상부 및 하부에 형성될 경우 상기 제1 및 제2 내부 전극(21, 22)을 포함하는 유닛과 상기 버퍼층(12)의 계면에서 발생할 수 있는 딜라미네이션 또는 크랙에 따른 신뢰성 저하를 막는 효과가 보다 우수할 수 있다.
상기 제1 더미 전극(21a, 22a)은 인접하는 내부 전극과 동일 극성일 수 있다.
즉, 상기 제1 더미 전극(21a, 22a)은 인접하는 내부 전극이 상기 세라믹 본체의 일 단면으로 노출되는 방향과 동일한 방향으로 노출되어 형성될 수 있다.
따라서, 상기 제1 더미 전극(21a, 22a)은 정전 용량 형성에 기여하지 않으며, 상술한 바와 같이 상기 유닛과 상기 버퍼층(12)의 계면에서 발생할 수 있는 딜라미네이션 또는 크랙이 상기 액티브층으로 전파하는 것을 막아 신뢰성을 향상시키는 역할을 할 수 있다.
또한, 상기 제1 더미 전극(21a, 22a)은 인접하는 내부 전극이 상기 세라믹 본체의 일 단면으로 노출되는 방향과 동일한 방향으로 노출되어 형성되므로, 상기 버퍼층(12)의 상하에 형성되는 상기 제1 더미 전극(21a, 22a)은 서로 반대 방향으로 노출되기 때문에 길이 방향 마진부의 단차 비대칭을 해소할 수 있다.
상기와 같이 길이 방향 마진부의 단차 비대칭을 막을 수 있기 때문에 딜라미네이션 또는 크랙 발생을 막아 신뢰성이 우수한 적층 세라믹 커패시터를 구현할 수 있다.
도 3은 본 발명의 다른 실시형태에 따른 도 1의 B-B'단면도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터에 있어서 상기 세라믹 본체(10)는 상기 제1 및 제2 내부전극(21, 22) 중 상기 상부 및 하부 커버층에 인접한 내부전극의 외측에 제2 더미 전극(21b, 22b)을 더 포함할 수 있다.
상기와 같이 제1 및 제2 내부전극(21, 22) 중 상기 상부 및 하부 커버층에 인접한 내부전극의 외측에 제2 더미 전극(21b, 22b)을 형성함으로써 절연 파괴 전압(Breakdown Voltage, BDV)을 높여 내전압 특성을 향상시킬 수 있다.
한편, 상기 제2 더미 전극(21b, 22b)은 인접하는 내부 전극과 동일 극성일 수 있다.
즉, 상기 제2 더미 전극(21b, 22b)은 인접하는 내부 전극이 상기 세라믹 본체의 일 단면으로 노출되는 방향과 동일한 방향으로 노출되어 형성될 수 있다.
따라서, 상기 제2 더미 전극(21b, 22b)은 정전 용량 형성에 기여하지 않으며, 상술한 바와 같이 절연 파괴 전압(Breakdown Voltage, BDV)을 높여 내전압 특성을 향상시키는 역할을 할 수 있다.
이하, 실시예를 들어 본 발명을 더욱 상세히 설명하지만, 본 발명이 이에 의해 제한되는 것은 아니다.
본 실시예는 상기 액티브층이 제1 및 제2 내부 전극을 포함하는 복수 개의 유닛과 상기 유닛 중 하나의 유닛과 인접하는 유닛 사이에 형성된 버퍼층을 포함하며, 상기 버퍼층의 상부 및 하부 중 적어도 하나에는 제1 더미 전극이 형성된 적층 세라믹 커패시터에 대해, 내전압 특성 및 신뢰성 향상 여부를 시험하기 위해 수행되었다.
본 실시예에 따른 적층 세라믹 커패시터는 하기와 같은 단계로 제작되었다.
우선, 티탄산바륨(BaTiO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film)상에 도포 및 건조하여 복수 개의 세라믹 그린 시트를 마련하며, 이로써 유전체층을 형성하였다.
상기 복수 개의 세라믹 그린 시트의 두께는 소성 후에 있어서 유전체층의 평균 두께가 15 μm가 되도록 설정되었다.
유전체 층의 평균 두께는 소성 후의 수축률을 고려하여 실시예 별로 미세한 차이가 있도록 설계하였다.
다음으로, 니켈 입자 평균 크기가 0.05 내지 0.2 μm 인 내부전극용 도전성 페이스트를 마련하였다.
상기 그린시트 상에 상기 내부전극용 도전성 페이스트를 스크린 인쇄공법으로 도포하여 내부전극을 형성한 후 50층을 적층하여 적층체를 만들었다.
여기서, 제1 및 제2 내부 전극을 포함하는 유닛을 나누고 유닛과 유닛 사이에 내부전극이 도포되지 않은 세라믹 그린시트를 복수 매 적층하여 버퍼층을 형성하고, 버퍼층의 상하에 인접한 내부전극과 동일한 극성의 내부전극이 형성된 유전체층을 적층하여 더미 전극이 형성되도록 제작하였다.
실시예 1은 상기 더미 전극이 1층 적층하여 형성하고, 실시예 2는 상기 더미 전극을 2층 적층하여 형성하였다.
이후 압착, 절단하여 3216 규격의 사이즈(Size)의 칩을 만들며, 상기 칩을 H2 0.1%이하의 환원 분위기의 온도 1050~1200℃에서 소성하였다.
다음으로, 외부전극, 도금 등의 공정을 거쳐 적층 세라믹 커패시터로 제작하였다.
반면, 비교예는 상기 실시예와 비교하여 더미 전극을 형성하지 않은 것을 제외하고는 그 제조방법은 동일하였다.
아래의 표 1은 소성 후 더미 전극의 존재 여부에 따른 내전압(V), 삼중점 크랙 발생률 및 고온 가속 수명을 비교한 표이다.
상기 고온 가속 수명 테스트에 따른 결과는 양호한 경우를 ○로 표시하고, 불량인 경우를 ×로 표시하였다.
더미 전극 적층수
(층)		 정전 용량
(μF)		 내전압
(V)		 삼중점 크랙 발생율
(%)		 고온가속수명
비교예 0 21.6 503 28 ×
실시예1 1 21.7 620 4 ○
실시예2 2 21.6 618 4 ○
상기 표 1을 참조하면, 비교예는 더미 전극을 형성하지 않은 경우로서 내전압이 낮고 크랙 발생율이 높으며 고온 가속 수명에 있어 문제가 있어 신뢰성이 저하됨을 알 수 있다.
반면, 실시예 1 및 2는 더미 전극을 각각 1층 및 2층 형성한 경우로서, 비교예 대비 정전 용량에는 큰 차이 없이 내전압이 높으며, 크랙 발생이 적고 신뢰성이 우수함을 알 수 있다.
적층 세라믹 전자부품의 실장기판
도 4는 도 1의 적층 세라믹 커패시터가 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 4를 참조하면, 본 발명의 다른 실시 형태에 따른 적층 세라믹 커패시터(100)의 실장 기판(200)은 적층 세라믹 커패시터(100)가 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 상기 적층 세라믹 커패시터(100)는 제 1 및 제 2 외부 전극(31, 32)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기 제1 더미 전극은 상기 버퍼층의 상부 및 하부에 형성될 수 있다.
상기 제1 더미 전극은 인접하는 내부 전극과 동일 극성일 수 있다.
상기 세라믹 본체는 상기 제1 및 제2 내부전극 중 상기 상부 및 하부 커버층에 인접한 내부전극의 외측에 제2 더미 전극을 더 포함할 수 있다.
상기 제2 더미 전극은 인접하는 내부 전극과 동일 극성일 수 있다.
상기 버퍼층은 상기 유전체층과 동일한 조성일 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터 10 ; 세라믹 본체
11 ; 유전체층 12 ; 버퍼층
21, 22 ; 제1 및 제2 내부 전극
21a, 22a ; 제1 더미 전극 21b, 22b ; 제2 더미 전극
31, 32 ; 제1 및 제2 외부 전극 200 ; 실장 기판
210 ; 인쇄회로기판 221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더링

Claims (12)

  1. 유전체층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하는 액티브층; 및
    상기 액티브층의 상부 및 하부에 형성된 상부 및 하부 커버층;을 포함하며,
    상기 액티브층은 제1 및 제2 내부 전극을 포함하는 복수 개의 유닛과 상기 유닛 중 하나의 유닛과 인접하는 유닛 사이에 형성된 버퍼층을 포함하며, 상기 버퍼층의 상부 및 하부 중 적어도 하나에는 제1 더미 전극이 형성된 적층 세라믹 전자부품.
  2. 제1항에 있어서,
    상기 제1 더미 전극은 상기 버퍼층의 상부 및 하부에 형성된 적층 세라믹 전자부품.
  3. 제1항에 있어서,
    상기 제1 더미 전극은 인접하는 내부 전극과 동일 극성인 적층 세라믹 전자부품.
  4. 제1항에 있어서,
    상기 세라믹 본체는 상기 제1 및 제2 내부전극 중 상기 상부 및 하부 커버층에 인접한 내부전극의 외측에 제2 더미 전극을 더 포함하는 적층 세라믹 전자부품.
  5. 제4항에 있어서,
    상기 제2 더미 전극은 인접하는 내부 전극과 동일 극성인 적층 세라믹 전자부품.
  6. 제1항에 있어서,
    상기 버퍼층은 상기 유전체층과 동일한 조성인 적층 세라믹 전자부품.
  7. 상부에 제 1 및 제 2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 상에 설치된 상기 제1항의 적층 세라믹 전자부품;을 포함하는 적층 세라믹 전자부품의 실장기판.
  8. 제7항에 있어서,
    상기 제1 더미 전극은 상기 버퍼층의 상부 및 하부에 형성된 적층 세라믹 전자부품의 실장기판.
  9. 제7항에 있어서,
    상기 제1 더미 전극은 인접하는 내부 전극과 동일 극성인 적층 세라믹 전자부품의 실장기판.
  10. 제7항에 있어서,
    상기 세라믹 본체는 상기 제1 및 제2 내부전극 중 상기 상부 및 하부 커버층에 인접한 내부전극의 외측에 제2 더미 전극을 더 포함하는 적층 세라믹 전자부품의 실장기판.
  11. 제10항에 있어서,
    상기 제2 더미 전극은 인접하는 내부 전극과 동일 극성인 적층 세라믹 전자부품의 실장기판.
  12. 제7항에 있어서,
    상기 버퍼층은 상기 유전체층과 동일한 조성인 적층 세라믹 전자부품의 실장기판.
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