KR20150099666A - 수직형 바이폴라 정션 트랜지스터 소자 및 제조 방법 - Google Patents

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Abstract

본 발명은 수직형 바이폴라 정션 트랜지스터 구조에 관한 것이다.
본 발명은 반도체 기판에 형성된 고농도 도핑 영역인 에미터 단자 및 컬렉터 단자와, 상기 에미터 단자와 상기 컬렉터 단자 사이에 형성된 고농도 도핑 영역인 베이스 단자와, 상기 에미터 단자를 둘러싸고, 상기 베이스 단자 및 컬렉터 단자보다 깊고, 제1 도핑 농도를 가지는 드리프트 영역(drift region)과, 상기 드리프트 영역 아래에 형성된 베이스층 및 상기 베이스층과 접하며 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 컬렉터층을 포함하여 구성된다.
본 발명에 따르면, 저비용의 BCD 공정을 이용하여 수직형 바이폴라 정션 트랜지스터의 제조 비용을 낮추는 동시에 전류 이득을 높일 수 있는 효과가 있다.

Description

수직형 바이폴라 정션 트랜지스터 소자 및 제조 방법{VERTICLE BIPOLAR JUNCTION TRANSISTOR AND MANUFACTURING METHOD THEREOF}
본 발명은 수직형 바이폴라 정션 트랜지스터 소자 및 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 저비용의 BCD 공정을 이용하여 제조 비용을 낮추는 동시에 전류 이득을 높일 수 있는 수직형 바이폴라 정션 트랜지스터 구조에 관한 것이다.
일반적으로 다양한 응응 분야에서 높은 전류 이득을 갖는 바이폴라 정션 트랜지스터를 요구하고 있다.
이러한 높은 전류 이득을 갖는 바이폴라 정션 트랜지스터는 증폭기(amplifier), 비교기(comparator), 밴드갭 레퍼런스 회로(bandgap reference circuit) 등과 같은 여러 종류의 아날로그 회로에 널리 사용되고 있다.
바이폴라 정션 트랜지스터의 제조와 관련하여, 전류 이득을 높여야 한다는 요구 조건을 물론이고 그 제조비용을 낮춰야 한다는 요구 조건이 충족되어야 한다.
이 요구 조건들을 충족시키기 위한 시도들이 이루어지고 있으며, BCD 공정(Bipolar-CMOS-DMOS process)을 이용한 방식도 개발되고 있다.
BCD 공정은 단일 반도체 기판에 nLDMOS, pLDMOS, Isolated CMOS, nDMOS, pDMOS, Vertical NPN, Lateral PNP, Schottky diode 등의 여러 소자들을 함께 집적하는 기술이다.
그러나 BCD 공정을 포함한 종래의 기술에 따르면 바이폴라 정션 트랜지스터의 전류 이득을 높이는 과정에서 추가적인 공정 단계들을 추가함으로 인하여 제조 비용이 증가하거나, 만족할 만한 수준의 전류 이득을 획득할 수 없다는 문제점이 있다.
미국등록특허 4,007,474
본 발명은 저비용 BCD 공정을 이용하여 바이폴라 정션 트랜지스터의 제조 비용을 낮추는 동시에 전류 이득을 높일 수 있는 수직형 바이폴라 정션 트랜지스터 구조를 제공하는 것을 기술적 과제로 한다.
이러한 기술적 과제를 해결하기 위한 본 발명에 따른 수직형 바이폴라 정션 트랜지스터는 반도체 기판에 형성된 고농도 도핑 영역인 에미터 단자 및 컬렉터 단자와, 상기 에미터 단자와 상기 컬렉터 단자 사이에 형성된 고농도 도핑 영역인 베이스 단자와, 상기 에미터 단자를 둘러싸고, 상기 베이스 단자 및 컬렉터 단자보다 깊고, 제1 도핑 농도를 가지는 드리프트 영역(drift region)과, 상기 드리프트 영역 아래에 형성된 베이스층 및 상기 베이스층과 접하며 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 컬렉터층을 포함하여 구성된다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터는 상기 베이스 단자를 둘러싸고 있는 바디 영역 및 상기 컬렉터 단자를 둘러싸고, 상기 컬렉터층까지 연장되어 형성된 제1 도전형 웰 링(well ring)을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 베이스층의 수평 방향의 길이는 상기 드리프트 영역과 유사한 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 베이스층은 제2 도전형 매몰층과 제1 도전형 딥 웰(deep well) 을 포함하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 제2 도전형 딥 웰은 제1 도전형 매몰층 상에 형성되고, 상기 베이스층을 감싸고, 상기 바디 영역과 접하여 형성된 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 컬렉터층은 상기 반도체 기판의 표면부터 확장되어, 상기 베이스층, 상기 드리프트 영역 및 상기 바디 영역의 측면 및 하면을 완전히 감싸는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 베이스층 및 바디 영역과 상기 컬렉터층과 접하여 형성되는 제2 도전형 웰을 더 포함하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 베이스층은 상기 반도체 기판의 표면부터 확장되어, 상기 드리프트 영역의 측면 및 하면을 완전히 감싸도록 형성된 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 반도체 기판은 반도체 층과 상기 반도체 층 상에 형성된 에피층을 포함하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 반도체 층과 상기 에피층 경계면에 상기 컬렉터층이 형성된 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 베이스-에미터 전압(Vbe)이 0.44 - 0.64V인 경우 전류이득(β)이 200 이상 인 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 에미터 단자와 상기 드리프트 영역은 에미터 영역을 형성하고, 상기 베이스 단자와 상기 바디 영역 및 상기 베이스층은 베이스 영역을 형성하고, 상기 컬렉터 단자와 상기 제1 도전형 웰 링 및 상기 제1 도전형 매몰층은 컬렉터 영역을 형성하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 드리프트 영역과 상기 에미터 단자 간의 도핑 농도의 차이에 의해 상기 에미터에는 내부 전계가 생성되고, 상기 내부 전계에 의해 생성된 드리프트 전류가 상기 베이스 영역에서 상기 에미터 영역으로 주입되는 홀 주입 전류(hole injection current)를 상쇄하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 반도체 기판에 DMOS 구조와 나란히 형성하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터에 있어서, 상기 수직형 바이폴라 정션 트랜지스터의 상기 드리프트 영역은 상기 DMOS 구조의 드리프트 영역의 농도 프로파일과 동일한 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터 제조 방법은 반도체 기판에 고농도 도핑 영역인 에미터 단자 및 컬렉터 단자를 형성하는 단계, 상기 에미터 단자와 상기 컬렉터 단자 사이에 고농도 도핑 영역인 베이스 단자를 형성하는 단계, 상기 에미터 단자를 둘러싸고, 상기 베이스 단자 및 컬렉터 단자보다 깊고, 제1 도핑 농도를 가지는 드리프트 영역(drift region)을 형성하는 단계, 상기 드리프트 영역 아래에 베이스층을 형성하는 단계 및 상기 베이스층과 접하며 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 컬렉터층을 형성하는 단계를 포함하여 구성된다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터 제조 방법에 있어서, 상기 반도체 기판에 DMOS 구조와 나란히 형성하는 것을 특징으로 한다.
본 발명에 따른 수직형 바이폴라 정션 트랜지스터 제조 방법에 있어서, 상기 수직형 바이폴라 정션 트랜지스터의 상기 드리프트 영역은 상기 DMOS 구조의 드리프트 영역의 농도 프로파일과 동일한 것을 특징으로 한다.
본 발명에 따르면, BCD 공정을 이용하여 바이폴라 정션 트랜지스터의 제조 비용을 낮추는 동시에 전류 이득을 높일 수 있는 수직형 바이폴라 정션 트랜지스터 및 그 제조방법이 제공되는 효과가 있다.
도 1은 본 발명의 실시 예에 따른 수직형 바이폴라 정션 트랜지스터와 함께 형성되는 DMOS 소자를 나타낸 도면이다.
도 2은 본 발명의 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다.
도 3는 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다.
도 4은 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다.
도 5는 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 수직형 바이폴라 정션 트랜지스터의 소자 시뮬레이션 결과를 나타낸 도면이다.
도 8은 본 발명의 수직형 바이폴라 정션 트랜지스터의 전류 이득을 나타낸 도면이다.
이하에서는, 본 실시 예에 따라 저비용 BCD 공정(Bipolar-CMOS-DMOS process)을 통하여 단일 반도체 기판에 제조되는 여러 소자들 중에서, 수직형 바이폴라 정션 트랜지스터 (Vertical BJT)에 초점을 맞추어 설명한다. 예를 들어, 저비용 BCD 공정을 통하여 단일 반도체 기판에 BJT 소자와 함께 제조되는 소자는 nLDMOS, pLDMOS, Isolated CMOS, BiCMOS, CDMOS, nDMOS, pDMOS, Vertical NPN, Lateral PNP, Schottky diode 등이 있다.
이 소자들 중 nLDMOS는 DC-DC 고전류 컨버터와 같은 전력 소자의 구현에 필수적인 소자이며, 본 실시 예에 따르면 nLDMOS의 항복 전압(BVdss)이 극대화되고, 온 저항(Rdson)이 최소화되며, 제조비용이 크게 줄어든다.
이 소자들 중 100 이상의 높은 전류 이득을 갖는 수직형 바이폴라 정션 트랜지스터는 증폭기(amplifier), 비교기(comparator), 밴드갭 레퍼런스 회로(bandgap reference circuit) 등과 같은 여러 종류의 아날로그 회로에 널리 사용되고 있다. 여기서 수직형 바이폴라 정션 트랜지스터는 수직형 NPN BJT 또는 수직형 PNP BJT를 포함한다.
도1은 본 발명의 실시 예에 따른 수직형 바이폴라 정션 트랜지스터(BJT)와 저비용 BCD 공정을 통하여 동시에 제조되는 DMOS 소자를 나타내는 도면이다. 도1과 같이 DMOS 소자를 형성하기 위해 사용된 방법 및 제조 공정이 BJT 소자의 에미터 영역, 베이스 영역, 컬렉터 영역을 형성할 때 같이 사용된다. BJT소자의 에미터 영역, 베이스 영역을 따로 형성하기 위해 새로운 마스크를 사용할 필요가 없는 것이다. 예를 들어, 예를 들어 반도체 기판에 DMOS 구조와 나란히 형성하는 경우, 수직형 바이폴라 정션 트랜지스터의 드리프트 영역(도2의 140)은 상기 DMOS 구조의 드리프트 영역(도1의 140)이 하나의 반도체 기판에 같은 공정 조건으로 동시에 형성되는 것이다. 그래서 수직형 바이폴라 정션 트랜지스터(BJT)의 드리프트 영역(도2의 140)은 상기 DMOS 구조의 드리프트 영역(도1의 140)의 도핑 농도 또는 도핑 프로파일(profile)과 동일할 수 있다.
마찬가지로, 상기 DMOS 구조의 제2 도전형 바디 영역(도1, 123A)와 수직형 바이폴라 정션 트랜지스터의 제2 도전형 바디 영역(도2, 123A, 124A)은 하나의 반도체 기판에 같은 공정 조건으로 동시에 형성된다. 또한 DMOS 소자의 제2 도전형의 매몰층(150), 제2 도전형의 웰 (123, 124), 제1 도전형의 웰(121, 122), 제2 도전형의 외측 웰 영역(125, 126), 고농도 바디 컨택영역(174), 고농도 소오스 영역(176), 고농도 드레인 영역(178) 및 게이트(170) 및 실리사이드막(179)이 모두 수직형 바이폴라 정션 트랜지스터 영역에도 동시에 각각 형성된다.
이렇게 저비용 BCD 공정으로 동시에 DMOS 및 바이폴라 정션 트랜지스터를 형성함으로써 수직형 바이폴라 정션 트랜지스터의 전류 이득을 높이기 위하여 추가적인 공정이 요구되지 않는다. 이에 따라, 전류 이득이 높은 수직형 바이폴라 정션 트랜지스터를 저비용으로 제조할 수 있다.
여기서, 반도체 기판(10)으로는 P- 또는 P+ 기판이 사용되는 경우를 예로 들어 설명하지만, P- 또는 P+ 기판(100)에 P 에피층(112)이 형성된 기판도 사용될 수 있다. P- 기판(100)은 p형 불순물이 약하게 도핑된 기판이고, P+ 기판(100)은 p형 불순물이 P- 기판에 비하여 더 높은 농도로 도핑된 기판이다. 본 발명에서는 반도체 기판(10)은 반도체 층(100)과 상기 반도체 층(100) 상에 형성된 에피층(112)을 사용하거나, 에피층 없이 반도체 층(100)만 단독으로 사용할 수 있다. 여기서 P 에피층은 베이스 영역으로 사용될 수 있다. 이하의 설명에서, 제1 도전형은 N형이고, 제2 도전형은 P형이다.
도1의 DMOS 소자 구조를 간단히 살펴보면 아래와 같다. DMOS 소자는 반도체 기판(10)에 제1 도전형의 매몰층(110), 제1 도전형의 드리프트 영역(140), 제2 도전형의 매몰층(150), 제2 도전형의 웰 (123, 124), 제1 도전형의 웰(121, 122), 제2 도전형의 외측 웰 영역(125, 126), 제2 도전형의 바디 영역 (123A), 고농도 바디 컨택영역(174), 고농도 소오스 영역(176), 고농도 드레인 영역(178) 및 게이트(170) 및 실리사이드막(179)을 포함하여 구성된다. 그리고 상기 드리프트 영역(140)의 상부에 게이트 절연막(169) 및 게이트 전극(170)이 배치된다.
여기서 제1 도전형의 매몰층(110)이 소오스 영역(176)과 기판(100) 사이에 펀치 쓰루(punch through)를 방지한다. 여기서 제2 도전형의 고농도 바디 컨택영역(174)은 이후 설명하는 BJT 소자의 베이스 단자로 사용될 수 있으며, 제1 도전형의 고농도 소오스 영역(176), 고농도 드레인 영역(178) 등은 에미터 단자 또는 컬렉터 단자로 사용될 수 있다.
제2 도전형의 바디 영역(123A)과 제2 도전형의 매몰층(150)은 서로 전기적으로 연결되어 있다. 제2 도전형의 매몰층(150)과 제2 도전형의 바디 영역(123A)이 서로 연결되어야 제2 도전형의 바디 영역(123A)을 통해 제2 도전형의 매몰층(150)에 전압을 가할 수 있다. 제2 도전형의 바디 영역(123A, P-Body)은 제2 도전형의 매몰층(150)과 더불어 제1 도전형의 드리프트 영역(140, N-Drift)를 제1 도전형의 매몰층(110, N+BL)과 분리(isolate)시키는 역할도 한다. 또한 게이트 전극과 중첩되는 제2 도전형의 바디 영역(123A, P-Body)에 있는 실리콘 활성 영역에는 채널 영역(C)이 형성된다.
도 2은 본 발명의 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다.
반도체 기판(10)에 고농도 도핑 영역의 에미터 단자(175) 및 컬렉터 단자(177)가 배치된다. 에미터 단자(175)와 컬렉터 단자(177) 사이에는 고농도 도핑 영역의 베이스 단자(171)가 배치된다. 상기 에미터 단자(175)를 둘러싸고, 상기 베이스 단자(171) 및 컬렉터 단자(177)보다 깊고, 제1 도핑 농도를 가지는 드리프트 영역(N-Drift, 140)이 배치된다. 베이스 단자(171)는 제2 도전형의 P+로 도핑되고, 에미터 단자(175)와 컬렉터 단자(177)는 제1 도전형의 N+로 도핑된다.
여기서 단자의 의미는 일종의 컨택 영역(Contact region)을 의미한다. 이하 설명에서 N+, P+는 N형 또는 P형 도펀트로 이온 주입하되 1E15/cm2 이상의 고농도로 도핑을 한 경우이다. N-, P-는 N형 또는 P형 도펀트로 이온 주입하되 1E11 - 1E14/cm2 사이의 낮은 농도로 도핑을 한 경우로서, 드리프트 영역(140)이 이에 해당된다.
제2 도전형 외측 웰(125, 126)은 제1 도전형의 웰 링(NWell ring, 121, 122) 외곽에 위치하는데, 제2 도전형 외측 웰(125, 126) 내에 있는 웰 컨택영역(178)도 고농도로 도핑되기 때문에 외측 웰의 저항을 낮추기 위한 오믹 콘택(ohmic contact)으로 사용된다. 제1 도전형 웰 링(NWell ring, 121, 122)의 컨택 영역(177)도 웰 저항을 낮추기 위한 오믹 콘택(ohmic contact)으로 사용된다.
실리사이드막(179)은 제2 도전형 베이스 단자(171), 제1 도전형 에미터 단자(175) 및 제1 도전형 컬렉터 단자(177)의 표면에 형성되어 있으며, 외부와의 전기적 연결을 위한 금속 배선과의 오믹 접촉(ohmic contact) 저항을 낮추는 기능을 한다. 이러한 실리사이드막(179)의 재질로는 티타늄(Ti) 또는 코발트(Co)가 적용될 수 있다. 전극 배선 공정은 통상의 방식으로 수행될 수 있기 때문에, 상세한 설명은 생략한다.
제1 도전형 드리프트 영역(140)은 에미터층으로 부를 수 있다. 제1 도전형 드리프트 영역(140)은 N형의 로우-도스(low-dose) 불순물을 이온 주입하여 형성될 수 있다. 제1 도전형 드리프트 영역(140)의 도핑 농도는 제1 도전형 에미터 단자(175)의 도핑 농도보다 낮다. 제1 도전형 에미터 단자(175)와 제1 도전형 드리프트 영역(140)은 에미터 영역(E)을 형성한다. 이에 따라, 에미터 영역을 구성하는 제1 도전형 드리프트 영역(140)과 제1 도전형 에미터 단자(175) 간의 도핑 농도의 차이에 의해 에미터에는 내부 전계(built-in electric field)가 생성되고, 이 내부 전계에 의해 생성된 드리프트 전류(drift current)가 베이스에서 에미터로 주입되는 홀 주입 전류(hole injection current)를 상쇄한다.
이를 보다 구체적으로 설명하면 다음과 같다. N+만으로 구성되는 에미터와 달리 본 실시 예의 에미터에는 N+인 제1 도전형 에미터 단자(175)와 N-인 제1 도전형 드리프트 영역(140)의 도핑 농도 차이로 빌트인 전계(built-in electric field) 즉, 내부 전계가 존재한다. 이 전계로 기인하는 드리프트 전류(drift current)는 베이스에서 에미터로 주입된 홀 주입 전류(hole injection current)를 부분적으로 상쇄하고 넓어진 에미터에서 홀 농도 변화량 감소로 N+와 N-Drift로 구성된 에미터에서 흐르는 홀 주입 전류가 N+로만 구성된 에미터에 흐르는 홀 주입 전류와 비교하여 작아진다. 즉, N+와 N-Drift로 구성된 에미터 효율은 N+로만 구성된 에미터 효율보다 더 높다. 높은 에미터 효율과 제1 도전형 드리프트 영역(140)으로 인한 넓은 에미터 영역은 최대전류이득(maximum current gain, βmax)을 증가시킨다.
그리고 제1 도전형 드리프트 영역(N-Drift, 140) 아래에 형성된 베이스층(P-Buried, 150)이 배치된다. 베이스층(150)과 에미터층(140) 사이 경계면에 PN 졍션이 형성된다. 상기 베이스층(150)의 수평 방향의 길이는 상기 드리프트 영역(140)과 유사할 수 있다. 왜냐하면 제조 공정에서 같은 마스크를 사용하여 제1 도전형 드리프트 영역(N-Drift, 140)과 베이스층(P-Buried, 150)을 형성하기 때문이다. P-Buried(150)는 P형 도펀트로 이온 주입된 매몰층을 말하는 것으로 베이스층으로 사용할 수 있다.
제2 도전형 매몰층(150)은 제1 도전형의 매몰층(110)과 제1 도전형 드리프트 영역(140) 사이에 위치하며, p형 불순물을 이온 주입하여 형성된다. 제2 도전형 매몰층(150)을 제1 도전형 드리프트 영역(140)과 제1 도전형 매몰층(110) 사이에 형성하기 위하여, 이온 주입 에너지는 1 - 2MeV, 이온 주입량 즉, dose는 1E13cm-2 이하로 설정된다.
그리고 상기 베이스 단자를 둘러싸고 있는 제2 도전형 바디 영역(PBody, 123A, 124A)이 배치된다. 베이스 단자는 고농도 P형 도펀트로 이온 주입되었고, 바디 영역은 그 보다 낮은 농도로 도핑된다. 그래서 제2 도전형 베이스 단자(171)와 제2 도전형 바디 영역(123A, 124A)과 베이스층인 제2 도전형 매몰층(150)은 P-에피층(112)에 형성되어 서로 전기적으로 연결되어 베이스 영역(B)을 형성한다. 그러므로 바디 영역은 베이스 단자(171)에서 베이스층(150)까지 전기적인 경로(conductive path)를 제공한다. 제2 도전형 바디 영역(123A, 124A)은 복수개로 형성되는데, 각각은 제1 도전형 드리프트 영역(140)의 양 측부 및 제2 도전형 매몰층(150)의 양 측부와 접하도록 형성되어 있다. 이러한 제2 도전형 바디 영역(123A, 124A)은 제2 도전형 베이스 단자(171, 173)를 베이스층인 제2 도전형 매몰층(150)과 연결하고, 에미터 영역의 측면을 감싸는 기능을 수행한다. 제2 도전형 바디 영역(123A, 124A)의 이온 주입 에너지는 20 - 50KeV, 이온 주입량 즉, dose는 1E13cm-2 이상 1E14cm-2 이하로 설정될 수 있다. 확산 공정을 거치게 되면, 제2 도전형 바디 영역(123A, 124A)은 제1 도전형 드리프트 영역(140)과 제2 도전형 매몰층 (150)으로 확산된다.
베이스층(150)과 접하며 상기 에미터층(N-Drift, 140)의 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 컬렉터층(NBL 또는 N+BL, 110)이 배치된다. 컬렉터층(110)이 베이스층(150)아래에 형성됨으로써, 컬렉터층(110)과 베이스층(150) 사이에 PN 졍션이 형성된다. 컬렉터층으로 사용되는 제1 도전형 매몰층(110)이 반도체 층(100)과 상기 에피층(112) 경계면에 형성될 수 있다. 에미터층보다 더 높은 농도로 도핑하는 이유는 더 낮은 컬렉터 영역의 저항을 확보하기 위함이다. 반도체 층(100)에 제1 도전형 매몰층(110)을 형성하기 위한 마스크를 배치한 상태에서, n형 불순물인 안티몬(Sb)을 이온 주입한다. 추가적으로 인(P)도 이온 주입될 수 있다. 이후 산화 및 드라이브 인 공정과 에피층(112)을 형성한다. 그러면 반도체 층(100)과 상기 에피층(112) 경계면에 도 2에 개시된 바와 같은 제1 도전형 매몰층(110)이 형성된다. 제1 도전형 매몰층(110)은 제1 도전형 컬렉터 단자(177)와 함께 컬렉터 영역을 구성하며, 컬렉터 영역의 저항을 낮추는 기능을 수행한다.
그리고 컬렉터 단자를 둘러싸는 제1 도전형 웰 링(NW RING, 121, 122)이 배치된다. 제1 도전형 웰 링(121,122)은 컬렉터층(110)까지 연장되어 형성된다. 그래서 제1 도전형 컬렉터 단자(177), 제1 도전형 웰 링(NW RING, 121, 122) 및 컬렉터층인 제1 도전형 매몰층(110)이 서로 전기적으로 연결되어 컬렉터 영역을 형성한다. 그러므로 제1 도전형 웰 링(NW RING, 121, 122)은 컬렉터 단자(177)에서 컬렉터층(110)까지 전기적인 경로(conductive path)를 제공한다.여기서 NW RING, PW은 각각 N형 또는 P형 도펀트로 이온 주입된 retrograde Well 방법으로 형성한다.
도 3은 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다. 앞의 실시예와 달리, 베이스층이 제2 도전형 매몰층(150)과 제2 도전형 딥웰(Deep Well, 201)을 포함하는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터다. 제2 도전형 딥웰(201)은 제1 도전형 매몰층(110) 상에 형성되고, P-에피층(112)보다 농도가 높아서, 상기 제2 도전형 매몰층(150)과 상기 제2 도전형 바디 영역(123A, 124A)이 서로 잘 연결되도록 도와 주는 역할을 한다. 제2 도전형 매몰층(150)과 상기 제2 도전형 바디 영역(123A, 124A)이 공정 한계에 의해 서로 떨어질 수 있기 때문에 그것을 보완하기 위해 필요한 것이다.
여기서 제1 도전형 에미터 단자(175), 제1 도전형 드리프트 영역(140)은 에미터 영역을 형성한다. 제2 도전형 베이스 단자(171), 제2 도전형 바디 영역(123A, 124A)과 제2 도전형 매몰층(150) 및 제2 도전형 딥웰(Deep Well, 201)은 베이스 영역을 형성한다. 제1 도전형 컬렉터 단자(177), 제1 도전형 웰 링(121, 122)과 제1 도전형 매몰층(110)은 컬렉터 영역을 형성한다. 여기서 제1 도전형 매몰층(110)은 컬렉터층으로 부를 수 있다.
도 4은 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다. 앞의 실시예들과 달리, P-에피층(112) 없이 수직형 바이폴라 정션 트랜지스터를 형성된 구조이다. 또한 컬렉터층으로 사용하는 제1 도전형 매몰층(110) 대신, 제1 도전형 딥웰(Deep NWell, 202)을 사용하였다. 제1 도전형 딥웰 즉, 컬렉터층(202)은 상기 반도체 기판의 표면부터 확장되어, 상기 베이스층인 제2 도전형 매몰층(150), 상기 드리프트 영역(140) 및 상기 바디 영역(123A, 124A)의 측면 및 하면을 완전히 감싸고 있는 구조이다. 또한 제1 도전형 딥웰(202)은 제1 도전형 웰 링(NWell RING, 121,122)까지 확장되어 형성되어 있다. 이와 같이 제1 도전형 딥웰(Deep NWell, 202) 로 이루어진 컬렉터층은 매우 면적이 넓어서 베이스 영역에서 컬렉터 영역으로의 전기적 흐름을 더 원활하게 할 수 있다. 제1 도전형 딥웰(Deep Well, 202)은 CMOS소자의 웰 형성 과정에 사용되는 retrograde Well과 동일한 공정으로 형성된다. 제1 도전형 딥웰(Deep NWell, 202)은 Retrograde Well로 볼 수 있는데, 에너지와 이온 주입 농도가 각각 다른 스텝으로 3번이상 주입된 것을 말한다.
여기서, 제1 도전형 에미터 단자(175), 제1 도전형 드리프트 영역(140)은 에미터 영역을 형성한다. 제2 도전형 베이스 단자(171), 제2 도전형 바디 영역(123A, 124A)과 제2 도전형 매몰층(150)은 베이스 영역을 형성한다. 제1 도전형 컬렉터 단자(177), 제1 도전형 웰 링(121, 122)과 제1 도전형 딥 웰(202)은 컬렉터 영역을 형성한다.
도 5는 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다. 상기 베이스층(150) 및 바디 영역(123A, 124A)과 상기 컬렉터층(110)과 접하여 형성되는 제2 도전형 웰들(123,124)을 더 포함한다. 제2 도전형 웰들(123, 124)은 복수 개로 형성될 수 있으며, 서로 일정 간격 떨어져 형성된다. 제2 도전형 웰들(123,124)의 농도는 바디 영역(123A, 124A)의 농도보다 낮다. 제2 도전형 웰들(123,124)은 반도체 층(100)까지 확산하기 위해 고온의 장시간 고온 어닐링(annealing)을 하기 때문이다. 앞의 실시예(도3)에서 제2 도전형 딥웰(Deep PWell, 201)은 하나의 큰 영역으로 형성되어 있지만, 제2 도전형 웰들(123, 124)은 서로 분리되어 있는 것이다. 그래서 각각의 제2 도전형 웰(123, 124)은 제2 도전형의 매몰층(150)의 양 측부와 접하도록 형성되며, 에피층(112)의 표면으로부터 제1 도전형의 매몰층(110)까지 형성되어 있다.
제2 도전형의 웰 영역(123)의 역할은 제2 도전형의 바디 영역(P-body, 123A, 124A)과 제2 도전형의 매몰층(PBL, 150) 사이가 서로 떨어지지 않도록 서로 연결시키는 것이다. 제2 도전형의 바디 영역(P-body, 123A, 124A), 제2 도전형 딥웰(Deep PWell, 201), 제2 도전형의 매몰층(PBL, 150)이 서로 붙어있는 것이다. 서로 떨어져 있으면 플로팅(floating) 되어서 각각의 역할을 제대로 수행할 수 없다. 여기서, 제1 도전형 에미터 단자(175), 제1 도전형 드리프트 영역(140)은 에미터 영역을 형성한다. 제2 도전형 베이스 단자(171), 제2 도전형 바디 영역(123A, 124A)과 제2 도전형 매몰층(150) 및 제2 도전형 웰들(123,124)은 베이스 영역을 형성한다. 제1 도전형 컬렉터 단자(177), 제1 도전형 웰 링(121, 122)과 제1 도전형 매몰층(110)은 컬렉터 영역을 형성한다.
도 6은 본 발명의 다른 실시 예에 따른 수직형 바이폴라 정션 트랜지스터를 나타낸 도면이다. 도 6을 참조하면, 앞의 실시예들과 달리, 베이스층으로 사용된 제2 도전형 매몰층(150) 대신에 제2 도전형 딥웰(Deep PWell, 120)을 베이스층으로 사용한다. 베이스층(120)은, 상기 반도체 기판의 표면부터 확장되어, 상기 드리프트 영역(140)의 측면 및 하면을 완전히 감싸도록 형성된다. 또한 베이스층(제2 도전형 딥웰, Deep PWell, 120)은 제2 도전형 바디 영역(123A, 124A)의 하면을 둘러싸고 있다. 제2 도전형의 딥웰(120)은 제2 도전형 바디 영역(123A, 124A)과 함께 베이스 영역을 형성한다. 넓게 형성된 제2 도전형의 딥웰(120)에 의해서 베이스 영역과 컬렉터 영역간 전기 흐름을 원할하게 할 수 있다.
여기서, 제2 도전형 웰(123,124)은 선택적인 사항으로 그 필요에 사용할 수도 있고, 사용하지 않을 수 있다. 제2 도전형 웰(123,124)을 사용할 경우, 제2 도전형의 딥웰(120)과 중첩되는 영역은 타 영역(중앙 영역)보다 농도가 높게 형성되어 저항이 떨어지는 장점이 있다.
제1 도전형 에미터 단자(175), 제1 도전형 드리프트 영역(140)은 에미터 영역을 형성하고, 제2 도전형 베이스 단자(171), 제2 도전형 바디 영역(123A, 124A)과 베이스층(120)은 베이스 영역을 형성하고, 제1 도전형 컬렉터 단자(177), 제1 도전형 매몰층(110)은 컬렉터 영역을 형성한다.
도7은 본 발명의 실시 예에 따른 수직형 바이폴라 정션 트랜지스터의 소자 시뮬레이션 결과를 나타낸 도면이다. 에미터 영역, 베이스 영역, 컬렉터 영역이 형성된 도면이다. 도7에서 N+ 및 N-Drift가 에미터 영역을 형성한다. 또한 P+, PBody, P-Buried, P-epi 층이 베이스 영역을 형성한다. 그리고 N+, NWell, N+BL층이 컬렉터 영역을 형성한다.
도 8에 본 발명의 실시 예에 따른 수직형 바이폴라 정션 트랜지스터의 전류이득 측정치가 개시되어 있다. 가로축은 베이스-에미터 전압(Vbe)을 나타내고 세로축은 베이스 전류(Ib), 컬렉터 전류(Ic) 및 전류이득(β)을 나타낸다. 전류 이득은 컬렉터 전류(Ic)를 베이스 전류(Ib)로 나눈 값이다. 본 발명의 제1 실시 예에 따르면, 베이스-에미터 전압(Vbe)이 약 0.44 - 0.64V인 경우 전류이득(β)이 200 이상이 되며, 최대전류이득(βmax)은 약 283이 된다는 것을 알 수 있다.
이상에서 상세히 설명한 바와 같이 본 발명에 따르면, BCD 공정을 이용하여 바이폴라 정션 트랜지스터의 제조 비용을 낮추는 동시에 전류 이득을 높일 수 있는 수직형 바이폴라 정션 트랜지스터 및 그 제조방법이 제공되는 효과가 있다.
이상에서 본 발명에 대한 기술사상을 첨부된 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술 분야의 통상의 지식을 가진 자라면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
100: 반도체 기판
110: 컬렉터층, 제1 도전형 매몰층(N-Buried Layer, N+BL or NBL)
112: 에피층(epi-layer)
120: 제2 도전형 딥웰(Deep P-well)
121, 122: 제1 도전형 웰 링(NW RING)
123, 124: 제2 도전형 웰(PW)
123A, 124A, 125A, 126A: 제2 도전형 바디 영역(P-Body)
125, 126: 제2 도전형 외측 웰
140: 제1 도전형 드리프트 영역(N-Drift)
150: 베이스층, 제2 도전형 매몰층(P-Buried Layer, PBL)
160: 필드 산화막
171, 173: 제2 도전형 베이스 단자
175: 제1 도전형 에미터 단자
177: 제1 도전형 컬렉터 단자
179: 실리사이드막(silicide layer)

Claims (15)

  1. 수직형 바이폴라 정션 트랜지스터에 있어서,
    반도체 기판에 형성된 고농도 도핑 영역인 에미터 단자 및 컬렉터 단자;
    상기 에미터 단자와 상기 컬렉터 단자 사이에 형성된 고농도 도핑 영역인 베이스 단자;
    상기 에미터 단자를 둘러싸고, 상기 베이스 단자 및 컬렉터 단자보다 깊고, 제1 도핑 농도를 가지는 드리프트 영역(drift region);
    상기 드리프트 영역 아래에 형성된 베이스층;
    상기 베이스층과 접하며 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 컬렉터층;
    을 포함하는, 수직형 바이폴라 정션 트랜지스터.
  2. 제1항에 있어서,
    상기 베이스 단자를 둘러싸고 있는 바디 영역; 및
    상기 컬렉터 단자를 둘러싸고, 상기 컬렉터층까지 연장되어 형성된 제1 도전형 웰 링(well ring);
    을 더 포함하는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  3. 제1항에 있어서,
    상기 베이스층의 수평 방향의 길이는 상기 드리프트 영역과 유사한 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  4. 제1항에 있어서,
    상기 베이스층은 제2 도전형 매몰층과 제2 도전형 딥웰(deep well) 을 포함하는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  5. 제4항에 있어서,
    상기 제2 도전형 딥웰은 제1 도전형 매몰층 상에 형성되고, 상기 베이스층을 감싸고, 상기 바디 영역과 접하여 형성된 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  6. 제2항에 있어서,
    상기 컬렉터층은 상기 반도체 기판의 표면부터 확장되어, 상기 베이스층, 상기 드리프트 영역 및 상기 바디 영역의 측면 및 하면을 완전히 감싸는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  7. 제2항에 있어서,
    상기 베이스층 및 바디 영역과 상기 컬렉터층과 접하여 형성되는 제2 도전형 웰을 더 포함하는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  8. 제2항에 있어서,
    상기 베이스층은 상기 반도체 기판의 표면부터 확장되어, 상기 드리프트 영역의 측면 및 하면을 완전히 감싸도록 형성된 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  9. 제1항에 있어서,
    상기 반도체 기판은 반도체 층과 상기 반도체 층 상에 형성된 에피층을 포함하는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  10. 제1항에 있어서,
    상기 반도체 층과 상기 에피층 경계면에 상기 컬렉터층이 형성된 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  11. 제1항에 있어서,
    베이스-에미터 전압(Vbe)이 0.44 - 0.64V인 경우 전류이득(β)이 200 이상 인 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  12. 제3항에 있어서,
    상기 에미터 단자와 상기 드리프트 영역은 에미터 영역을 형성하고,
    상기 베이스 단자와 상기 바디 영역 및 상기 베이스층은 베이스 영역을 형성하고,
    상기 컬렉터 단자와 상기 제1 도전형 웰 링 및 상기 제1 도전형 매몰층은 컬렉터 영역을 형성하는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터.
  13. 반도체 기판에 고농도 도핑 영역인 에미터 단자 및 컬렉터 단자를 형성하는 단계;
    상기 에미터 단자와 상기 컬렉터 단자 사이에 고농도 도핑 영역인 베이스 단자를 형성하는 단계;
    상기 에미터 단자를 둘러싸고, 상기 베이스 단자 및 컬렉터 단자보다 깊고, 제1 도핑 농도를 가지는 드리프트 영역(drift region)을 형성하는 단계;
    상기 드리프트 영역 아래에 베이스층을 형성하는 단계; 및
    상기 베이스층과 접하며 상기 제1 도핑 농도 보다 높은 제2 도핑 농도를 갖는 컬렉터층을 형성하는 단계;
    를 포함하는, 수직형 바이폴라 정션 트랜지스터 제조 방법.
  14. 제13항에 있어서,
    상기 반도체 기판에 DMOS 구조와 나란히 형성하는 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터 제조 방법.
  15. 제14항에 있어서,
    상기 수직형 바이폴라 정션 트랜지스터의 상기 드리프트 영역은 상기 DMOS 구조의 드리프트 영역의 농도 프로파일과 동일한 것을 특징으로 하는, 수직형 바이폴라 정션 트랜지스터 제조 방법.
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