CN103681662A - 半导体结构及其制造方法与操作方法 - Google Patents

Abstract

本发明公开了一种半导体结构及其制造方法与操作方法。该半导体结构，包括一衬底、一有源元件、一场氧化层及一多晶硅电阻；有源元件形成于衬底的一表面区域中，有源元件具有一第一掺杂区、一第二掺杂区及一第三掺杂区，第二掺杂区设于第一掺杂区上，第一掺杂区介于第二及第三掺杂区之间，第一掺杂区具有一第一导电型，第三掺杂区具有一第二导电型，第一导电型与第二导电型不同；场氧化层设置在第三掺杂区的一部分上；多晶硅电阻设置于场氧化层上，且电性连接于第三掺杂区。

Description

半导体结构及其制造方法与操作方法

技术领域

本发明是有关于一种半导体结构及其制造方法与操作方法，且特别是有关于一种结合有源元件及多晶硅电阻的半导体结构及其制造方法与操作方法。

背景技术

近年来，绿能产业受到瞩目，绿能产业需要高转换效率以及低待机功率耗损。高压工艺已经广泛地应用于电源管理(Power Management，PM)集成电路(Integrated Circuit，IC)以及切换模式功率供应器(Switch Mode PowerSupplies，SMPS)。SMPS具有启动电路，启动电路具有一个广范围的高输入电压(例如40伏特(V)至750V)。

切换模式功率IC需要结合启动电路以及脉冲宽度调变(Pulse WidthModulation，PWM)电路。一般而言，使用在高压装置的启动电路是使用电阻来提供充电电流至电容，直到电容上的电压达到PWM电路的启动电压后，启动电路停止作用。然而，传统的高压启动电路使用功率电阻(PowerResistor)，使得启动电路停止作用后，功率仍持续地被功率电阻消耗，无法达到省电效果。

发明内容

本发明是有关于一种半导体结构及其制造方法与操作方法，此半导体结构结合有源元件及多晶硅电阻，可以节省元件体积，并在不需要增加工艺复杂度的情况下生产制造。

根据本发明的第一方面，提出一种半导体结构，包括一衬底、一有源元件、一场氧化层及一多晶硅电阻；有源元件形成于衬底的一表面区域中，有源元件具有一第一掺杂区、一第二掺杂区及一第三掺杂区，第二掺杂区设于第一掺杂区上，第一掺杂区介于第二及第三掺杂区之间，第一掺杂区具有一第一导电型，第三掺杂区具有一第二导电型，第一导电型与第二导电型不同；场氧化层，设置在第三掺杂区的一部分上；多晶硅电阻设置于场氧化层上，且电性连接于第三掺杂区。

根据本发明的第二方面，提出一种半导体结构的制造方法，方法包括以下步骤：提供一衬底；形成一有源元件于衬底的一表面区域中，有源元件具有一第一掺杂区、一第二掺杂区及一第三掺杂区，第二掺杂区设于第一掺杂区上，第一掺杂区介于第二及第三掺杂区之间，第一掺杂区具有一第一导电型，第三掺杂区具有一第二导电型，第一导电型与第二导电型不同；形成一场氧化层于第三掺杂区的一部分上；形成一多晶硅电阻于场氧化层上，且电性连接于第三掺杂区。

根据本发明的第三方面，提出一种半导体结构的操作方法，半导体结构包括一衬底、一有源元件、一场氧化层及一多晶硅电阻，有源元件具有一栅极、一漏极及一源极，场氧化层设置在有源元件的一部分上，多晶硅电阻设置于场氧化层的一部分上，且多晶硅电阻包括多个电性接点，操作方法包括以下步骤：施加一栅极电压至栅极，施加一漏极电压至漏极，且施加一源极电压至源极；电性连接源极与一电性接点；耦接另一电性接点与一参考电压；耦接又另一电性接点与一接地电压，其中另一电性接点与又另一电性接点之间具有一电位差。

为了对本发明的上述及其他方面有更佳的了解，下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示依照本发明一实施例的半导体结构的示意图。

图2A～图2E绘示如图1的半导体结构的不同实施态样的俯视图。

图3绘示依照本发明另一实施例的半导体结构的示意图。

图4绘示依照本发明又另一实施例的半导体结构的示意图。

【主要元件符号说明】

10、20、30：半导体结构

100、200、300：衬底

102、202、302、102-1、102-2、102-3、102-4、102-4、1020：多晶硅电阻

102a、102b、102c、202a、202b、202c、302a、302b、302c：电性接点

103、203、303：有源元件

104、204、304：场氧化结构

104a、104b、104c、204a、204b、204c、304a、304b、304c：场氧化层

106a、106b、206a、206b、306a、306b、107、207、307、108、10ga、108b、208、110、210、310、112、212、312、114、214、314、116、216、118、218、318a、318b、120、220、320：掺杂层

316：栅极结构

1024、1026：导电层

1024a、1024b：导电层

1028：开口区域

1032、1034、1036：区域

具体实施方式

第一实施例

图1绘示依照本发明一实施例的半导体结构的示意图。如图1所示，半导体结构10包括一衬底100、一有源元件103形成于衬底100的一表面区域中。衬底100例如是一硅衬底，并具有第一导电型，例如是P型导电型。有源元件103具有掺杂区106a、掺杂区106b、掺杂区107、掺杂区10ga、掺杂区108b、掺杂区110、掺杂区112、掺杂区114、掺杂区116、掺杂区118及掺杂区120。掺杂区116设于掺杂区106a上，掺杂区106a介于掺杂区107及掺杂区116之间。

掺杂区106a、掺杂区106b、掺杂区112、掺杂区116及掺杂区120具有一第一导电型，掺杂区107、掺杂区10ga、掺杂区108b、掺杂区110、掺杂区114及掺杂区118具有一第二导电型，第一导电型与第二导电型不同。举例来说，第一导电型的掺杂区例如是掺杂硼(Boron)的P型导电型离子，第二导电型的掺杂区例如是掺杂砷(Arsenic)或磷(Phosphorus)的N型导电型离子。

于一实施例中，掺杂区114、掺杂区116、掺杂区118及掺杂区120例如是具有较高浓度的离子掺杂的重掺杂区，掺杂区106a、掺杂区106b、掺杂区107及掺杂区108a、掺杂区108b例如是具有较低浓度的离子掺杂的轻掺杂区。于一实施例中，掺杂区106a及掺杂区106b例如是具有第一导电型的阱区，掺杂区107例如是高压(High Voltage，HV)阱区，掺杂区108a及掺杂区108b例如是深阱区(Deep Well)。掺杂区108a及掺杂区108b被邻设于掺杂区106a之侧，例如是分别设于掺杂区106a的底侧及邻侧，掺杂区108a及掺杂区108b具有第二导电型，且掺杂区108b之间的间距及间隔数目是与有源元件103的一夹止电压有关，且两相邻的掺杂区108a之间的间距及掺杂区108b与掺杂区108a之间的间距，是与有源元件103的一夹止电压有关。

于掺杂区107中形成掺杂区110例如是一第一顶掺杂区，且形成掺杂区112例如是一第二顶掺杂区。掺杂区110与掺杂区112的导电型相反。于一实施例中，掺杂区110具有第二导电型且掺杂区112具有第一导电型。于另一实施例中，掺杂区110具有第一导电型且掺杂区112具有第二导电型。

于一实施例中，图1的掺杂区114例如为一漏极(Drain Region)，掺杂区116例如是一栅极(Gate)，掺杂区118例如是一源极(Source Region)，掺杂区120例如是一基极(Bulk Region)。场氧化(Field Oxide，FOX)结构104包括场氧化层104a、场氧化层104b及场氧化层104c，场氧化层104a及场氧化层104b例如是形成并设置于掺杂区107的一部分上。多晶硅电阻102例如是形成并设置于场氧化层104a及场氧化层104b上。

多晶硅电阻102包括多个区段，此多个区段可以对应至多个电性接点，例如是电性接点102a、电性接点102b及电性接点102c，电性接点102a用以电性连接于掺杂区114(例如是漏极区)，电性接点102b用以电性连接于一内部电路(具有一参考电压)，电性接点102c用以电性连接于一接地端，电性接点102b及电性接点102c之间存在一分压电阻。因此，在操作半导体结构10时，可以施加一栅极电压至栅极，施加一漏极电压至漏极，且施加一源极电压至源极。并且，耦接电性接点102b与一参考电压，耦接又另一电性接点102c与一接地电压，由于电性接点与102b与电性接点102c之间存在分压电阻，使得电性接点与102b与电性接点102c之间具有一电位差。

于一实施例中，有源元件103例如是一高压元件。进一步来说，有源元件103例如是一N型结场效晶体管(NJFET)。当然，有源元件103亦可以是其他可能的半导体元件，并不作限制。于一实施例中，有源元件103可以是利用局部硅氧化工艺(Local Oxidation of Silicon，LOCOS)、外延硅(EPI)工艺、非外延硅(non-EPI)工艺、场氧化(FOX)工艺、浅凹沟绝缘(Shallow Trench Isolation，STI)、深沟绝缘(Deep Trench Isolation，DTI)工艺及/或绝缘层覆硅(Silicon-on-Insulator，SOI)工艺来制造。有源元件103的轮廓可以是圆形(Circle Structure)、椭圆形(Ellipse Structure)或八角形(Octagon Structure)，或其他可能的形状。于一实施例中，是以第二导电型的埋藏层(例如是N型埋藏层)作为NJFET的通道。于一实施例中，N型通道可以通过N型阱、N型漂移区、N型缓冲层及/或N型深阱来形成。通过N型埋藏层的间距可以调变NJFET的夹止电压。

半导体结构结合多晶硅电阻102与有源元件103，例如是将多晶硅电阻102嵌于掺杂层107(例如是一漂移区)的场氧化层(FOX)，不但可以节省体积，而且，使用高压工艺即可以制造，不需要额外的掩模及工艺。此外，内嵌的多晶硅电阻102可以是高阻值的电阻，可以应用于分压电路(Voltage Division Circuit)及降压电路(Voltage Reduce Circuit)。

图2A绘示如图1的半导体结构的一实施态样的俯视图。请参考图2A，多晶硅电阻102-1是图1的多晶硅电阻102的一种实施态样，多晶硅电阻102-1例如是包括多个曲率半径不同的同心环结构。于其他实施例中，多晶硅电阻102-1也可以是多个八角形结构(例如是八角环形结构)、多个半环形结构、多个椭圆环形结构或非规则的半圆结构，并不作限制。多晶硅电阻102-1的形成方法例如是先形成一多晶硅材料层于场氧化层104(绘示于图1)上。接着图案化多晶硅材料层，以形成具有多个半环形结构、多个椭圆环形结构、非规则的半圆结构、多个同心环结构或多个八角形结构。

请同时参照图1及2A图，图1的掺杂区114例如是对应至图2A的区域1022(例如是漏极)，区域1022可以包括一接点(Contact)，掺杂区116例如是对应至图2A的区域1036(例如是栅极)，掺杂区118例如是对应至图2A的区域1034(例如是源极)，掺杂区120例如是对应至图2A的区域1032(例如是基极)。

于此实施例中，多晶硅电阻102-1可以具有多个半环形结构、椭圆环形结构、非规则的半圆结构、同心环结构或八角形结构，以漏极为中心环绕而设。多晶硅电阻102-1具有一开口区域1028，开口区域1028包括多段金属材质或多晶硅材质的导电层，可以藉以连接各圈至下一圈的多晶硅电阻102-1。

多晶硅电阻102-1可以通过导电层1024及导电层1026作电性连接，导电层1024可以连接至接地端，导电层1026可以连接至一内部电路(例如是具有一参考电压)，导电层1024及导电层1026例如是包括一金属材质、一多晶硅材质或其他的导电材质。导电层1024及导电层1026之间的多晶硅电阻102-1可以是一分压电阻，此分压电阻与分压电阻以外的最外圈的多晶硅电阻102-1可以具有一比例关系。举例来说，分压电阻的阻值是R，而分压电阻以外的最外圈的多晶硅电阻102-1的阻值是100R，两者呈现100倍的比例关系。

图2B绘示如图1的半导体结构的另一实施态样的俯视图。请参考图2B，多晶硅电阻102-2是图1的多晶硅电阻102的另一种实施态样。多晶硅电阻102-2的结构、材质、形状、形成方法及实施方式，可以与多晶硅电阻102-1的各结构、材质、形状及实施方式相同或相近，于此不多赘述，差异在于多晶硅电阻102-2的区域1022(例如是漏极)可以包括较大的金属场盘(Metal Field Plate)，此金属场盘可以降低漏极区的电场效应。

图2C绘示如图1的半导体结构的又一实施态样的俯视图。请参考图2C，多晶硅电阻102-3是图1的多晶硅电阻102的又另一种实施态样。如图2C所示，多晶硅电阻102-3可以包括多个曲率半径不同的半环形(Half-Circle)结构，此些半环形结构是以区域1022(例如是一漏极)为中心，镜像或对称地设置，以拼凑出多个近似于圆环的结构。多晶硅电阻102-3的形成方法可以与图2A的多晶硅电阻102-1的形成方法相同，不再赘述。位于区域1022同侧的同心半环中，相邻的两个同心半环是通过金属或多晶硅等导电材质制成的导电层作电性连接。

于此实施例中，多晶硅电阻102-3的各圈多晶硅层结构中，同一圈的多晶硅层可以是等电压。并且，多晶硅电阻102-3的最外圈的多晶硅层可以连接一导电层1024a，导电层1024a的另一端可以连接至另一段多晶硅电阻1020，再以导电层1024b连接多晶硅电阻1020至一接地端。如此一来，更精确控制多晶硅电阻102-3的阻值特性。

图2C中，多晶硅电阻102-3的结构包括多个曲率半径不同的半环形结构所拼凑成的同心环结构以漏极为中心环绕而设为例作说明。当然，于其他实施例中，亦可以使用椭圆环形结构、同心环结构或八角形结构以漏极为中心环绕而设，并不作限制。

图2D绘示如图1的半导体结构的又另一实施态样的俯视图。请参考图2D，多晶硅电阻102-4是图1的多晶硅电阻102的又另一种实施态样。如图2D所示，多晶硅电阻102-4可以包括以漏极为中心环绕的非规则的半圆结构。此非规则的半圆结构类是于弯绕时，每半圈形成一偏移，如此可以更有利于布线(Layout)工艺的简便。若漏极为中心，此些同心半环是非镜像而设。形成的非规则半圆结构的每一圈多晶硅电阻层的电位不相等。并且，可以通过调控各圈多晶硅电阻层的间距改变电位。举例来说，可以通过将各圈多晶硅电阻层的间距拉远，以防止电位的压降太剧烈，使得元件的耐压能力较佳。此外，导电层1024a、另一段多晶硅电阻1020及导电层1024b的作用方式与图2C相同，是用以更精确控制多晶硅电阻102-4的特性，于此不再赘述。

图2E绘示如图1的半导体结构的又另一实施态样的俯视图。请参考图2E，多晶硅电阻102-5是图1的多晶硅电阻102的又另一种实施态样。如图2E所示，多晶硅电阻102-5可以包括弯绕而成的多个同心环结构，以区域1022(例如是漏极)为中心环绕而设。导电层1024a、另一段多晶硅电阻1020及导电层1024b的作用方式与图2C相同，是用以更精确控制多晶硅电阻102-5的特性，于此不再赘述。

图2E中，多晶硅电阻102-5的结构是以圆环状之同心环结构环绕漏极为例作说明。当然，于其他实施例中，亦可以使用椭圆的环状结构或八角型的环状结构以漏极为中心环绕而设，并不作限制。

第二实施例

图3绘示依照本发明另一实施例的半导体结构的剖面示意图。如图3所示，半导体结构20包括一衬底200、一有源元件203形成于衬底200的一表面区域中。衬底200例如是一硅衬底，并具有第一导电型，例如是P型导电型。有源元件203具有掺杂区206a、掺杂区206b、掺杂区207、掺杂区208、掺杂区209a、掺杂区209b、掺杂区210、掺杂区212、掺杂区214、掺杂区216、掺杂区218及掺杂区220。掺杂区216设于掺杂区206a上，掺杂区206a介于掺杂区207及掺杂区216之间。

掺杂区206a、掺杂区206b、掺杂区212、掺杂区216及掺杂区220具有一第一导电型，掺杂区207、掺杂区208、掺杂区210、掺杂区214及掺杂区218具有一第二导电型，第一导电型与第二导电型不同，第一导电型例如是P型导电型，第二导电型例如是N型导电型。

于一实施例中，掺杂区214、掺杂区216、掺杂区218及掺杂区220例如是具有较高浓度的离子掺杂的重掺杂区，掺杂区206a、掺杂区206b、掺杂区207及掺杂区208例如是具有较低浓度的离子掺杂的轻掺杂区。于一实施例中，掺杂区206a及掺杂区206b例如是一具有第一导电型的高压深阱区(例如是一高压P型深阱区)，掺杂区207例如是具有第二导电型的高压阱区(例如是一高压N型阱区)。掺杂区208被邻设于掺杂区206a之侧，掺杂区209a及掺杂区209b例如是设于掺杂区206a的底侧。掺杂区209a及掺杂区209b例如是一第二导电型埋藏层(N-Buried Layer，NBL)。掺杂区209a及掺杂区209b之间的距离是与有源元件203的一夹止电压有关。掺杂区207中形成的掺杂区210及掺杂区212可以是与图1的掺杂区110及掺杂区112相同或相近，于此不再赘述。

场氧化(Field Oxide，FOX)结构204包括场氧化层204a、场氧化层204b及场氧化层204c，场氧化层204a及场氧化层204b例如是形成并设置在掺杂区207的一部分上。多晶硅电阻202例如是形成并设置于场氧化层204a及场氧化层204b上，且可以包括图2A～图2E的不同实施态样。多晶硅电阻202包括多个区段，此多个区段可以对应至多个电性接点，例如是电性接点202a、电性接点202b及电性接点202c，电性接点202a～电性接点202c的连接方式与图1的电性接点102a～电性接点102c相同或相近，于此不再赘述。

于一实施例中，有源元件203例如是一高压元件。进一步来说，有源元件203例如是一N型结场效晶体管(NJFET)，有源元件203所使用的工艺方式可以与图1的有源元件103所使用的工艺方式相同。当然，有源元件203亦可以是其他可能的半导体元件，并不作限制。于一实施例中，是以第二导电型的埋藏层209a及埋藏层209b(例如是N型埋藏层)作为NJFET的通道。通过N型埋藏层的间距可以调变NJFET的夹止电压。

半导体结构结合多晶硅电阻202与有源元件203，例如是将多晶硅电阻202嵌于掺杂层207(例如是一漂移区)的场氧化层(FOX)上，不但可以节省体积，而且，使用一般的高压工艺即可以制造，不需要额外的掩模及工艺。此外，内嵌的多晶硅电阻202可以是高阻值的电阻，可以应用于分压电路(Voltage Division Circuit)及降压电路(Voltage Reduce Circuit)。

第三实施例

图4绘示依照本发明另一实施例的半导体结构的剖面示意图。如图4所示，半导体结构30包括一衬底300、一有源元件303形成于衬底300的一表面区域中。衬底300例如是一硅衬底，并具有第一导电型，例如是P型导电型。有源元件303具有掺杂区306a、掺杂区306b、掺杂区307、掺杂区310、掺杂区312、掺杂区314、掺杂区318a、掺杂区318b及掺杂区320。掺杂区318a、掺杂区318b设于掺杂区306a上，掺杂区306a介于掺杂区307及掺杂区318a与掺杂区318b之间。

掺杂区306a、掺杂区306b、掺杂区312、掺杂区318b及掺杂区320具有一第一导电型，掺杂区307、掺杂区310、掺杂区314及掺杂区318a具有一第二导电型，第一导电型与第二导电型不同，第一导电型例如是P型导电型，第二导电型例如是N型导电型。

于一实施例中，掺杂区314、掺杂区318a、掺杂区318b及掺杂区320例如是具有较高浓度的离子掺杂的重掺杂区。掺杂区306a、掺杂区306b及掺杂区307例如是具有较低浓度的离子掺杂的轻掺杂区。于一实施例中，掺杂区306a及掺杂区306b例如是具有第一导电型的阱区(例如是P型阱区)，掺杂区307例如是具有第二导电型的高压阱区(例如是高压N型阱区)。掺杂区307中形成的掺杂区310及掺杂区312可以是与图1的掺杂区110及掺杂区112相同或相近，于此不再赘述。

场氧化(Field Oxide，FOX)结构304包括场氧化层304a、场氧化层304b及场氧化层304c，场氧化层304a、场氧化层304b及场氧化层304c例如是形成并设置在掺杂区307的一部分上。多晶硅电阻302例如是形成并设置于场氧化层304a及场氧化层304b上，且可以包括图2A～图2E的不同实施态样。多晶硅电阻302包括多个区段，此多个区段可以对应至多个电性接点，例如是电性接点302a、电性接点302b及电性接点302c，电性接点302a～电性接点302c的连接方式与图1的电性接点102a～电性接点102c相同或相近，于此不再赘述。

于一实施例中，有源元件303例如是一高压元件。进一步来说，有源元件303例如是一N型侧向扩散金属氧化半导体(Laterally Diffused MetalOxide Semiconductor，LDMOS)，侧向扩散金属氧化半导体可以利用例如是超高压(Ultra High Voltage，UHV)工艺来制造。掺杂区314例如为一漏极，栅极结构区316是一栅极区，例如是包括栅极层与栅氧化层。掺杂区318a及掺杂区318b例如是电性连接的源极与基极。当然，有源元件303亦可以是其他可能的半导体元件，并不作限制。

半导体结构结合多晶硅电阻302与有源元件303，例如是将多晶硅电阻302嵌于掺杂层307(例如是一漂移区)的场氧化层(FOX)上，不但可以节省体积，而且，使用一般的高压工艺即可以制造，不需要额外的掩模及工艺。此外，内嵌的多晶硅电阻302可以是高阻值的电阻，可以应用于分压电路(Voltage Division Circuit)及降压电路(Voltage Reduce Circuit)。

综上所述，本发明上述实施例的半导体结构，可以结合多晶硅电阻与有源元件，可以应用于高压半导体结构，不但可以节省半导体结构的整体体积，而且，使用高压工艺即可以制造，不需要额外的掩模及工艺。此外，多晶硅电阻可以是高阻值的电阻，可以应用于分压电路及降压电路。于本发明一些实施例中的半导体结构，更可以取代传统的功率电阻，以达到节能的功效。

综上所述，虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种半导体结构，包括：

一衬底；

一有源元件，形成于该衬底的一表面区域中，该有源元件具有一第一掺杂区、一第二掺杂区及一第三掺杂区，该第二掺杂区设于该第一掺杂区上，该第一掺杂区介于该第二及该第三掺杂区之间，该第一掺杂区具有一第一导电型，该第三掺杂区具有一第二导电型，该第一导电型与该第二导电型不同；

一场氧化层，设置在该第三掺杂区的一部分上；以及

一多晶硅电阻，设置于该场氧化层上，且电性连接于该第三掺杂区。

2.根据权利要求1所述的半导体结构，其中该第一掺杂区包括一第一轻掺杂区，具有该第一导电型，该第二掺杂区是一第一重掺杂区，具有该第一及该第二导电型至少其中之一，且该第三掺杂区包括一第二轻掺杂区以及一第二重掺杂区，该第二轻掺杂区的导电型及该第二重掺杂区的导电型具有该第二导电型。

3.根据权利要求1所述的半导体结构，其中该多晶硅电阻更电性连接于一内部电路及一接地端，该多晶硅电阻具有多个半环形结构、多个椭圆环形结构、多个非规则的半圆结构、多个同心环结构或多个八角形结构。

4.根据权利要求3所述的半导体结构，其中该第二重掺杂区为一漏极，该多个半环形结构、该多个椭圆环形结构、该多个非规则的半圆结构、该多个同心环结构或该多个八角形结构以该漏极为中心环绕而设。

5.根据权利要求4所述的半导体结构，其中该多个半环形结构、该多个椭圆环形结构或该多个同心环结构包括多个曲率半径不同的环状结构。

6.一种半导体结构的制造方法，包括：

提供一衬底；

形成一有源元件于该衬底的一表面区域中，该有源元件具有一第一掺杂区、一第二掺杂区及一第三掺杂区，该第二掺杂区设于该第一掺杂区上，该第一掺杂区介于该第二及该第三掺杂区之间，该第一掺杂区具有一第一导电型，该第三掺杂区具有一第二导电型，该第一导电型与该第二导电型不同；

形成一场氧化层于该第三掺杂区的一部分上；以及

形成一多晶硅电阻于该场氧化层上，且电性连接该多晶硅电阻于该第三掺杂区。

7.根据权利要求6所述的半导体结构的制造方法，其中形成该多晶硅电阻的步骤包括：

形成一多晶硅材料层于该场氧化层上；以及

图案化该多晶硅材料层，以形成多个半环形结构、多个椭圆环形结构、多个非规则的半圆结构、多个同心环结构或多个八角形结构。

8.根据权利要求7所述的半导体结构的制造方法，其中该第三掺杂区包括一第二轻掺杂区以及一第二重掺杂区，该第二重掺杂区为一漏极，该多晶硅电阻的形成包括以该漏极为中心，形成该多个半环形结构、该多个椭圆环形结构、该多个非规则的半圆结构、该多个同心环结构或该多个八角形结构环绕该漏极设置。

9.根据权利要求8所述的半导体结构的制造方法，其中，该多晶硅电阻的形成包括以该漏极为中心，形成曲率半径不同的该多个半环形结构、该多个椭圆环形结构或该多个同心环结构。

10.一种半导体结构的操作方法，该半导体结构包括一衬底、一有源元件、一场氧化层及一多晶硅电阻，该有源元件具有一栅极、一漏极及一源极，该场氧化层设置在该有源元件的一部分上，该多晶硅电阻设置于该场氧化层的一部分上，且该多晶硅电阻包括多个电性接点，该操作方法包括：

施加一栅极电压至该栅极，施加一漏极电压至该漏极，且施加一源极电压至该源极；

电性连接该源极与该多个电性接点的一电性接点；

耦接该多个电性接点的另一电性接点与一参考电压；以及

耦接该多个电性接点的又另一电性接点与一接地端，其中该另一电性接点与该又另一电性接点之间具有一电位差。

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