KR20150084934A - 다층 커패시터 및 그 제조 방법 - Google Patents

다층 커패시터 및 그 제조 방법 Download PDF

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Abstract

유전체층들(2) 및 그 사이에 배치되는 전극층들(3, 4, 5)을 포함하는 다층 커패시터(1)가 제공되고, 다층 커패시터(1)는 서로 결합된 복수의 단편들(11, 12)을 포함하고, 단편들(11, 12) 사이에 적어도 하나의 부하 완화 영역(18, 19, 20)이 구비된다. 또한, 이러한 다층 커패시터(1)의 제조 방법이 제공된다.

Description

다층 커패시터 및 그 제조 방법{MULTI-LAYER CAPACITOR AND METHOD FOR PRODUCING A MULTI-LAYER CAPACITOR}
다층 커패시터, 특히 세라믹 다층 커패시터가 제공된다. 커패시터는 예컨대 중간 회로 커패시터로서 사용된다. 특히, 고속 반도체를 구비한 커패시터는 인버터에 사용될 수 있다.
해결하려는 과제는 개선된 특성을 갖는 다층 커패시터 및 다층 커패시터의 제조 방법을 제공하는 것이다.
유전체층들 및 그 사이에 배치되는 전극층들을 포함하는 다층 커패시터가 제공된다. 다층 커패시터는 서로 결합된 복수의 단편들(segments)을 포함하고, 이러한 단편들 사이에는 적어도 하나의 부하 완화 영역이 배치되어 있다. 바람직하게는 부하 완화 영역 내에서 단편들의 결합이 약화되거나 중단되어 있다.
바람직하게는, 다층 커패시터는 모놀리식으로 형성되어 있다. 특히, 다층 커패시터는 하나의 모놀리식 기본 몸체를 포함한다. 기본 몸체는 유전체층들 및 전극층들을 포함한다. 바람직하게는, 유전체층들 및 전극층들은 함께 소결된다. 특히 단편들은 함께 소결될 수 있다.
부하 완화 영역을 통해 바람직하게는 다층 커패시터 내의 기계적 응력이 낮게 유지된다. 이때 단편들의 두께는 바람직하게는, 단편들 내의 기계적 응력이 커패시터 내에서 균열 생성을 야기하지 않을 만큼 얇다. 단편들의 결합부가 약화되거나 중단됨으로써 기계적 응력들은 커패시터 내에서 균열이 발생할 만큼 합산될 수 없다.
다층 커패시터의 유전체층들은 바람직하게는 세라믹 층들이다. 유전체층들은 커패시터에 전압이 안가될 때 압전 거동 또는 전기 변형(electrostrictive) 거동을 가질 수 있어서, 유전체층들의 연신이 발생한다. 특히 유전체층들의 비균일한 연신이 있을 시에 커패시터 내에서 기계적 응력이 발생할 수 있다. 부하 완화 영역들로 인하여, 연신율이 큰 물질들도 커패시턴스 값이 큰 모놀리식 다층 커패시터를 위해 사용될 수 있다. 특히, 다층 커패시터는, 임계적 기계적 응력이 발생하는 일이 없이, 두꺼운 두께를 가질 수 있다. 따라서, 두께 및 이로 인하여 커패시턴스 값에 있어서 제한이 없는 다층 커패시터가 형성될 수 있다.
일 실시 형태에서, 유전체층들은 반-강유전성(anti-ferroelectric) 물질을 포함한다. 예컨대, 유전체층들은 납-란타늄-지르코네이트-티타네이트(lead lanthanum zirconate titanate , PLZT)을 포함한다. 대안적 실시 형태에서, 유전체층들은 강유전성 물질, 예컨대 바륨 티탄산염계 강유전성 세라믹을 포함한다.
바람직하게는, 다층 커패시터는 적어도 하나의 전극층의 접촉을 위한 적어도 하나의 외부 접촉부를 포함한다. 예컨대, 다층 커패시터는 적어도 제1 및 제2 전극층의 접촉을 위한 2개의 외부 접촉부들을 포함한다. 외부 접촉부들은 기본 몸체의 서로 대향되는 외측면들에 배치될 수 있다.
예컨대, 제1 및 제2 전극층들은 서로 중첩하지 않는다. 제1 및 제2 전극층은 공통의 평면 내에 배치될 수 있다.
바람직하게는, 다층 커패시터는 적어도 하나의 제3 전극층을 포함하고, 제3 전극층은 외부 접촉부들 중 어느 것에 의해서도 접촉되지 않는다. 이와 같은 전극은 "플로팅(floating)" 전극이라고도 하고, 독일어로는 "부유(schwebende)" 전극이라고 한다. 제3 전극층은 제1 및/또는 제2 전극층과 중첩할 수 있다. 바람직하게는, 제3 전극층은 제1 및 제2 전극층과 중첩된다.
바람직하게는, 다층 커패시터 및 특히 다층 커패시터의 각각의 단편은 다수의 제1 전극층들, 다수의 제2 전극층들 및 다수의 제3 전극층들을 포함한다.
일 실시 형태에서, 커패시터는 2개의 커패시턴스로 이루어진 적어도 하나의 직렬 회로를 포함한다. 특히, 제1 커패시턴스는 적어도 하나의 제1 전극층과 적어도 하나의 제3 전극층의 중첩에 의해 형성될 수 있고, 제2 커패시턴스는 적어도 하나의 제2 전극층과 적어도 하나의 제3 전극층의 중첩에 의해 형성될 수 있다.
바람직하게는, 부하 완화 영역은 적어도 부분적으로 스택(stack)의 비활성 영역 내에 배치되어 있다. 스택의 비활성 영역 내에서는 일 전극층과 대응 전극의 중첩이 일어나지 않는다. 따라서, 비활성 영역은 다층 커패시터의 커패시턴스에 기여하지 않는다.
예컨대, 비활성 영역 내에서 적층 방향으로 볼 때 오로지 1종류의 전극층들만이 존재하고, 예컨대 제1 전극층들만, 제2 전극층들만 또는 제3 전극층들만이 존재한다. 대안적으로, 비활성 영역은 전극층들을 전혀 포함하지 않을 수 있다. 바람직하게는, 부하 완화 영역은 모든 비활성 영역들을 덮는다.
일 실시 형태에서, 적어도 하나의 부하 완화 영역은 적어도 부분적으로 커패시터의 일 영역 내에 배치되되, 이러한 영역은 그 영역 내에서 제3 전극층이 제1 전극층과도, 제2 전극층과도 중첩되지 않는 영역이다. 따라서, 이러한 영역 내에서는 오로지 제3 전극층들만이 배치되어 있다. 예컨대 부하 완화 영역은 2개의 제3 전극층들 사이에 위치한다. 이에 대해 부가적 또는 대안적으로, 적어도 하나의 부하 완화 영역은 적어도 부분적으로, 오로지 제1 또는 제2 전극층들만이 배치되는 영역 내에 배치될 수 있다. 이에 대해 부가적 또는 대안적으로, 적어도 하나의 부하 완화 영역은 적어도 부분적으로, 전극층들이 포함되지 않는 영역 내에 배치될 수 있다. 특히, 이러한 영역은 적층 방향으로 볼 때 전극층들을 포함하지 않는다.
부하 완화 영역은, 서로 다른 종류의 전극층들이 중첩되는 영역, 특히 하나의 전극층과 대응 전극의 중첩이 일어나는 영역 안으로 연장될 수 있다. 이와 같은 영역들은 활성 영역이라고 하는데, 이러한 영역들이 커패시터의 커패시턴스에 기여하기 때문이다. 예컨대, 제1 활성 영역 내에서 제1 및 제3 전극층들이 중첩하고, 제2 활성 영역 내에서 제2 및 제3 전극층들이 중첩한다. 부하 완화 영역들은 바람직하게는 활성 영역 안으로 연장되되, 이러한 활성 영역 내에서 전기 전압의 인가 시에 비균일한 연신이 일어날만큼 연장된다. 균일한 연신이 발생하는 영역들 내에서는 단편들이 바람직하게는 서로 단단하게 결합되어 있으며, 특히 서로 단단하게 소결되어 있다. 바람직하게는, 부하 완화 영역들은 적어도, 2개의 단편들 사이의 영역들 내에 배치되며, 이러한 영역들 내에서 유전체층들의 비균일한 연신이 일어난다.
일 실시 형태에서, 부하 완화 영역은 구조화된다. 특히, 부하 완화 영역은 적어도 하나의 리세스를 포함할 수 있다. 예컨대, 리세스 내에는 결합 영역이 형성되고, 이러한 결합 영역 내에서 단편들이 서로 단단하게 결합되며, 특히 서로 단단하게 소결되어 있다.
일 실시 형태에서, 부하 완화 영역은 전극층들에 대해 평행한 평면 내에서 적어도, 외측에 이웃하는 기본 몸체의 모든 영역들 내에 배치되어 있다. 부하 완화 영역은 결합 영역들을 둘러쌀 수 있고, 이러한 결합 영역들은 기본 몸체의 내부에 완전히 배치되어 어느 외측에도 미치지 않는 영역들이다.
일 실시 형태에서, 적어도 3개의 부하 완화 영역들은 서로 결합된 2개의 단편들 사이에 제공된다. 특히, 부하 완화 영역들은 하나의 공통적 평면 내에 위치할 수 있다. 바람직하게는, 부하 완화 영역은 각각의 비활성 영역 내에 배치되어 있다. 부하 완화 영역들은 서로 결합되어 있을 수 있다. 하나의 평면 내에 배치되는 복수의 부하 완화 영역들은 단일의 구조화된 부하 완화 영역으로서 간주될 수 있다.
일 실시 형태에서, 적어도 하나의 부하 완화 영역이 제공되고, 이러한 부하 완화 영역은 외부 접촉부들 중 어떠한 외부 접촉부에도 이웃하지 않는다. 예컨대, 부하 완화 영역은 적어도 부분적으로, 외부 접촉부들에 이웃하지 않는 비활성 영역 내에 배치되어 있다. 이에 대해 부가적 또는 대안적으로, 적어도 하나의 부하 완화 영역은 외부 접촉부들 중 하나의 외부 접촉부에 이웃할 수 있다.
부하 완화 영역은 단편들 사이의 틈새로서 형성될 수 있다. 특히, 다양한 단편들의 유전체층들은 부하 완화 영역 내에서 서로 이격되어 있을 수 있다. 유전체층들은 부하 완화 영역 내에서 서로 인접할 수 있고, 서로 결합되어 있지 않거나 부분적으로만 결합되어 있거나 약화된 부착력으로만 결합되어 있을 수 있다.
또한, 이와 같은 다층 커패시터의 제조 방법이 제공된다. 유전체층들의 형성을 위해 성형 테이프(green tapes), 특히 세라믹 성형 테이프가 준비된다. 적어도 하나의 성형 테이프 위에 유기 물질을 함유한 페이스트가 제공되고, 예컨대 압인된다. 다른 성형 테이프 위에 바람직하게는 전극 물질을 위한 페이스트가 압인된다. 이러한 페이스트는 바람직하게는 부하 완화 영역들이 구비되는 위치에만 도포된다. 성형 테이프들은 하나의 스택을 이루며 배치되고, 이러한 스택은 소결된다. 바람직하게는 페이스트는, 페이스트가 도포된 위치에서 유전체층들의 동시 소결이 완전히 또는 일부 방지되는 방식으로 형성됨으로써, 여기서 부하 완화 영역이 형성된다.
이하, 본원에 설명된 대상물은 개략적이고 축척에 맞지 않는 실시예들에 의거하여 더 상세히 설명된다.
도 1은 다층 커패시터의 개략적 단면도이다.
도 2는 도 1의 다층 커패시터의 횡단면도이다.
도 3은 부하 완화 영역들을 포함하는 다층 커패시터에서 항복 전압의 와이블 분포(weibull distribution)를 나타낸 도면이다.
바람직하게는 이하의 도면들에서 동일한 참조 번호들은 다양한 실시 형태들에서 기능적 또는 구조적으로 상응하는 부분들을 나타낸다.
도 1은 다층 커패시터(1)의 개략적 단면도이다. 다층 커패시터(1)는 서로 포개어 적층되는 유전체층들(2) 및 그 사이에 배치되는 전극층들(3, 4, 5)을 구비하는 기본 몸체(6)를 포함한다. 기본 몸체(6)는 모놀리식 소결 몸체이다.
유전체층들(2)은 바람직하게는 세라믹 층들로서 형성된다. 특히, 유전체층들(2)은 반-강유전성 물질을 포함할 수 있다. 예컨대 유전체층들(2)은 납-란타늄-지르코네이트-티타네이트(PLZT)을 포함한다. 대안적으로, 유전체층들(2)은 예컨대 바륨 티탄산염계 강유전성 물질을 포함할 수도 있다. 유전체층들(2)은 압전 거동 또는 전기 변형 거동을 가질 수 있어서, 다층 커패시터(1)에 전압의 인가 시에 압전 층들(2)의 연신이 발생한다.
전극층들(3, 4, 5)은 외부 접촉부들(미도시)과 전기적으로 연결되어 있는 제1 및 제2 전극층들(3, 4)을 포함한다. 외부 접촉부들은 기본 몸체(6)의 제1 또는 제2 외측(7, 8)에 배치된다. 제1 및 제2 전극층들(3, 4)은 적층 방향(S)으로 볼 때 중첩되지 않는다.
또한 전극층들(3 4, 5)은 외부 접촉부들 중 어느 외부 접촉부와도 연결되지 않는 제3 전극층들(5)을 포함한다. 제3 전극층들(5)은 제1 및 제2 전극층들(3, 4)과 중첩된다. 이러한 배치로 인하여, 2개의 커패시턴스들(9, 10)의 직렬 연결이 형성된다. 제1 커패시턴스(9)에서 제3 전극층들(5)은 제1 전극층들(3)에 대한 대응 전극들을 형성하고, 제2 커패시턴스(10)에서 제3 전극층들(5)은 제2 전극층들(4)에 대하여 대응 전극들을 형성한다.
적층 방향(S)에서 볼 때 전극층(3, 4)이 대응 전극과 중첩하는 다층 커패시터(1)의 영역들은 활성 영역들(13, 14)로 지칭한다. 전극층들(3, 4)이 대응 전극과 중첩하지 않는 영역들은 비활성 영역들(15, 16, 17)로 지칭한다. 제1 및 제2 비활성 영역(15, 16)은 각각 외부 접촉부가 배치된 외측(7, 8)에 이웃한다. 제3 비활성 영역(17)은 제1 및 제2 커패시턴스(9, 10) 사이에 배치되며 어떠한 외부 접촉부에도 이웃하지 않는다.
다층 커패시터(1)는 서로 포개어 배치되는 2개의 단편들(11, 12)을 포함한다. 단편들(11, 12)은 동일한 배열의 전극층들(3, 4, 5)을 포함할 수 있다. 제1 단편(11)의 최상부에 위치한 전극층들(3, 4)은 그 위에 위치하는, 제2 단편(12)의 최하부의 전극층들(3)과 동일한 극성을 갖는다. 단편들(11, 12) 사이에는 제3 전극층들(5)이 배치되지 않는다. 따라서, 단편들 사이의 영역은 다층 커패시터(1)의 커패시턴스에 기여하지 않는다.
단편들(11, 12) 사이에는 부하 완화 영역들(18, 19, 20)이 구비된다. 부하 완화 영역들(18, 19, 20)에서 단편들(11, 12)은 결합되어 있지 않거나 약화된 부착 강도를 가지고만 연결되어 있다. 부하 완화 영역들(18, 19, 20)은 비활성 영역들(15, 16, 17) 내에 구비되고, 이웃한 활성 영역들(13, 14) 안으로 약간 더 연장된다. 또한, 단편들(11, 12) 사이에는 결합 영역들(21, 22)이 구비되고, 결합 영역들은 부하 완화 영역들(18, 19, 20) 사이에 배치된다. 결합 영역들(21, 22)에서 단편들(11, 12)은 서로 단단하게 결합되어 있고, 특히 함께 소결되어 있다. 특히, 결합 영역들(21, 22)에서 서로 이웃하는 단편들(11, 12)의 압전 층들(2)은 서로 직접 결합되어 있다.
부하 완화 영역들(18, 19, 20)이 형성됨으로써, 다층 커패시터(1) 내에서 기계적 응력이 감소할 수 있다. 이와 같은 응력은 전계에서 압전 연신을 포함하는 유전체층들(2)에서, 활성 영역들(13, 14)과 비활성 영역들(15, 16, 17) 사이의 이행 영역들에서 발생한다. 특히, 활성 영역(13, 14)에서 전계의 형성 시에 이행 영역들에서 기계적 인장 부하가 발생할 수 있다. 이러한 기계적 응력이 임계적 한계를 초과하면, 이행 영역들에서 균열이 발생할 수 있고, 이러한 균열은 활성 영역들(13, 14) 및 비활성 영역들(15, 16, 17)로 확산될 수 있어서, 특히 상이한 극성을 가진 전극들은 균열된다. 높은 전압의 인가 시, 이러한 균열 부분을 따라 전기적인 항복이 이루어질 수 있고, 이는 다층 커패시터(1)의 파손을 야기할 수 있다.
부하 완화 영역들(18, 19, 20)로 인하여, 다층 커패시터(1)는 개별 단편들(11, 12)로 나누어지되, 기계적인 응력이 균열 생성에 임계적인 응력 미만으로 유지되는 방식으로 나누어진다.
특히, 단편들(11, 12)은 적층 방향으로 충분히 얇은 두께(d1, d2)를 가짐으로써, 기계적인 응력은 균열 생성을 야기하지 않는다. 두께(d1, d2)는 예컨대 각각 1.0 mm와 1.6 mm 사이이며, 예컨대 1.3 mm이다. 다층 커패시터(1)의 전체 두께는 2개의 단편들에서 개별 단편(11, 12)의 2배의 두께이며, 예컨대 전체 두께는 2.6 mm이다.
다른 실시 형태에서, 2개보다 많은 수의 단편들이 포개어 배치될 수 있다. 바람직하게는, 단편들 사이에서 각각 부하 완화 영역들이 배치된다. 특히 부하 완화 영역들은 적층 방향(S)을 따라 다양한 위치에 있을 수 있다.
부하 완화 영역들(18, 19, 20)은 바람직하게는 활성 영역들(13, 14) 안으로 연장되되, 비활성 영역(13, 14) 내에서 전기 전압의 인가 시에 비균일한 연신이 발생하는 만큼으로 연장된다. 여기서는 경험 법칙(rule of thumb)으로서, 부하 완화 영역(18, 19, 20)이 비활성 영역(15, 16, 17)의 폭 만큼, 즉 외부 접촉부들 사이의 연결 직선을 따라 비활성 영역이 활성 영역(13, 14) 안으로 연장되어 들어가는 부분만큼 연장되는 것으로 간주한다. 2개의 커패시턴스(9, 10)가 비활성 영역(17)을 공유하는 경우에, 부하 완화 영역(20)은 각각 비활성 영역(17)의 반치폭만큼 이웃한 활성 영역(13, 14) 안으로 연장되는 것으로 충분하다.
부하 완화 영역들(18, 19, 20)은 틈새로서 형성될 수 있다. 부하 완화 영역들(18, 19, 20)에서 단편들(11, 12)은 전혀 결합되어 있지 않거나 오로지 부분적으로만 서로 결합되어 있다.
부하 완화 영역들(18, 19, 20)의 형성을 위해 성형 테이프는, 국부적으로, 유기 물질을 함유한 페이스트로 인쇄될 수 있고, 성형 테이프는 세라믹 물질을 함유하고 이러한 성형 테이프로부터 유전체층들(2)이 형성된다. 상기 인쇄를 위해 스크린 인쇄 공정이 사용될 수 있다. 페이스트는 전체가 유기 물질로 구성될 수 있다. 페이스트는 유기 물질 및 적은 비율의 세라믹을 포함할 수 있다 예컨대, 두께가 0.5 내지 10 ㎛, 바람직하게는 1 내지 3 ㎛인 페이스트의 층이 도포된다. 이를 통해, 라미네이팅 공정 및 이후의 압축 공정 시에, 성형 테이프 내에 포함된 세라믹 물질은 조밀하게 압착되지 않는다. 특히, 이웃한 성형 테이프들의 세라믹 입자들이 서로 닿는 것이 방지될 수 있다. 탈지 공정에서, 세라믹 물질은 소성됨으로써, 세라믹 입자들 사이의 틈새는 남아있다. 이후의 소결 공정에서, 세라믹 입자들은 불충분한 정도로만 결합되거나 전혀 결합되지 않는다. 특히, 세라믹 입자들의 동시 소결은 전체적으로 또는 부분적으로 방지된다. 이를 통해, 소결된 부품에서는 목적에 맞게 특정한 위치에서 부하 완화 영역(18, 19, 20)이 형성된다.
도 2는 도 1의 다층 커패시터를 횡단면도로 도시하되, 부하 완화 영역들(18, 19, 20)의 평면에서 그리고 전극층들(3, 4, 5)에 대해 평행한 평면에서 도시한다.
절단면 아래에 배치되는 제1 및 제2 전극층들(3, 4)은 파선으로 표시되어 있다.
제1 전극층(3)은 제1 외측(7)에 이웃하고, 제2 전극층(4)은 제2 외측(8)에 이웃한다. 두 전극층들(3, 4)은 제3 및 제4 외측들(23, 24)로부터 이격되어 있으며, 이러한 제3 및 제4 외측 상에는 외부 접촉부들이 배치되어 있지 않다. 따라서, 다층 커패시터(1)는 제4 및 제5 비활성 영역들(25, 26)을 포함하고, 이러한 비활성 영역들 내에서 적층 방향으로 볼 때 전극층들이 구비되지 않는다. 이러한 비활성 영역들(25, 26) 내에서 제4 및 제5 부하 완화 영역들(27, 28)이 배치되고, 이러한 부하 완화 영역들은 이웃한 활성 영역들 안으로 연장된다. 제4 및 제5 부하 완화 영역들(27, 28)은 제3 및 제4 외측(23, 24)을 따라 이어진다. 모든 부하 완화 영역들(15, 16, 17, 27, 28)은 서로 결합되어 있다.
부하 완화 영역들(15, 16, 17, 27, 28)은 음영 표시된 단일의 구조화된 부하 완화 영역(29)으로도 간주할 수 있다. 이로써, 구조화된 부하 완화 영역(29)은 모든 비활성 영역들(15, 16, 17, 25, 26) 내에 배치된다. 결합 영역들(21, 22)은 구조화된 부하 완화 영역(29) 내에서 2개의 리세스들을 형성한다. 구조화된 부하 완화 영역(29)은 전극층들(3, 4)에 대해 수직인 모든 외측(7, 8, 23, 24)에 이웃한다. 특히, 구조화된 부하 완화 영역(29)은, 부하 완화 영역(29)의 평면 내에서, 외측(7, 8, 23, 24)에 이웃하는 모든 기본 몸체(6)의 영역들을 완전히 덮는다. 그러므로, 외측들(7, 8, 23, 24) 중에 어느 하나의 외측에 이웃하는 결합 영역(21, 22)이 구비되지 않는다. 결합 영역들(21, 22)은 구조화된 부하 완화 영역(29)에 의해 완전히 둘러싸여 있다.
도 3은 도 1에 따른 다층 커패시터(1)에서 항복 전압의 와이블 분포를 도시한다. 특히, 인가된 전압(U)[volt]에 대해 불량율(F)[%]을 그래프로 도시한다. 와이블 분포에 대해 95%의 신뢰 영역이 선택된다.
부하 완화 영역들(18, 19, 20, 27, 28)을 포함하지 않은 다층 커패시터에서, 특징적인 항복 전압은 약 750 V일 것이다(미도시). 분포도로부터, 부하 완화 영역들(18, 19, 20, 27, 28)을 포함하는 다층 커패시터(1)에서 특징적인 항복 전압은 현저히 더 높은 값을 가진다는 것을 명확하게 알 수 있다.
따라서, 다층 커패시터(1)는 다층 커패시터(1)가 고속 반도체와 함께 인버터에서 상호 작용하는 응용 분야에서, 부하- 또는 결함 조건적인 과전압에 대해 필요한 견고성을 포함한다. 구동 전압 또는 중간 회로 전압이 400V일 때 반도체의 유전 강도는 통상적으로 600 내지 650 V이다. 따라서, 이러한 전압은 과전압이나 오류의 경우에 대부분 차단됨으로써, 커패시터에서의 전압이 증가한다. 비효율적인 경우에, 이러한 유전 강도는 예컨대 750 V까지 달할 수 있어서, 커패시터의 항복 전압은 현저히 더 높은 값을 가지므로 유리하다.
1 다층 커패시터 2 유전체층
3 제1 전극층 4 제2 전극층
5 제3 전극층 6 기본 몸체
7 제1 외측 8 제2 외측
9 제1 커패시턴스 10 제2 커패시턴스
11 제1 단편 12 제2 단편
13 제1 활성 영역 14 제2 활성 영역
15 제1 비활성 영역 16 제2 비활성 영역
17 제3 비활성 영역 18 제1 부하 완화 영역
19 제2 부하 완화 영역 20 제3 부하 완화 영역
21 제1 결합 영역 22 제2 결합 영역
23 제3 외측 24 제4 외측
25 제4 비활성 영역 26 제5 비활성 영역
27 제4 부하 완화 영역 28 제5 부하 완화 영역
29 구조화된 부하 완화 영역 d1 제1 단편의 두께
d2 제2 단편의 두께 S 적층 방향
F 불량율 U 전압

Claims (14)

  1. 유전체층들(2) 및 그 사이에 배치되는 전극층들(3, 4, 5)을 포함하는 다층 커패시터에 있어서,
    상기 다층 커패시터(1)는 서로 결합되는 복수의 단편들(segments)(11, 12)을 포함하고, 상기 단편들(11, 12) 사이에는 적어도 하나의 부하 완화 영역(18, 19, 20, 27, 28, 29)이 구비되는 것을 특징으로 하는 다층 커패시터.
  2. 청구항 1에 있어서,
    적어도 제1 및 제2 전극층(3, 4), 및 상기 제1 및 제2 전극층(3, 4)의 접촉을 위한 외부 접촉부들을 포함하며, 상기 다층 커패시터는 적어도 하나의 제3 전극층(5)을 포함하고, 상기 제3 전극층은 상기 외부 접촉부들 중 어느 것에 의해서도 접촉되지 않는 것을 특징으로 하는 다층 커패시터.
  3. 청구항 2에 있어서,
    상기 제3 전극층(5)은 상기 제1 및 제2 전극층(3, 4)과 중첩되는 것을 특징으로 하는 다층 커패시터.
  4. 청구항 2 또는 청구항 3에 있어서,
    적어도 하나의 부하 완화 영역(18, 19, 20, 27, 28, 29)은 적어도 부분적으로, 상기 제3 전극층(5)이 상기 제1 및 제2 전극층(3, 4)과 중첩되지 않는 영역 내에 배치되는 것을 특징으로 하는 다층 커패시터.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 부하 완화 영역(18, 19, 20, 27, 28, 29)은 적어도 부분적으로, 상이한 종류의 전극층들(3, 4, 5)이 중첩되는 영역 안으로 연장되어 들어가는 것을 특징으로 하는 다층 커패시터.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    적어도 3개의 부하 완화 영역들(18, 19, 20, 27, 28)은 상기 2개의 단편들(11, 12) 사이에 구비되는 것을 특징으로 하는 다층 커패시터.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 전극층들(3, 4) 중 적어도 하나의 전극층의 접촉을 위한 외부 접촉부들을 포함하고, 적어도 하나의 부하 완화 영역(20)은 상기 외부 접촉부들 중 어느 것에도 이웃하지 않는 것을 특징으로 하는 다층 커패시터.
  8. 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
    상기 부하 완화 영역(29)은 상기 전극층들(3, 4, 5)에 대해 평행한 평면에서, 적어도, 외측들(7, 8, 23, 24)에 이웃하는 모든 영역들 내에 배치되는 것을 특징으로 하는 다층 커패시터.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
    상기 다층 커패시터는 모놀리식으로 형성되는 것을 특징으로 하는 다층 커패시터.
  10. 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
    상기 부하 완화 영역(18, 19, 20)은 상기 단편들(11, 12) 사이의 틈새로서 형성되는 것을 특징으로 하는 다층 커패시터.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
    상기 유전체층들(2)은 반-강유전성 물질을 포함하는 것을 특징으로 하는 다층 커패시터.
  12. 청구항 11에 있어서,
    상기 유전체층들(2)은 납-란타늄-지르코네이트-티타네이트를 포함하는 것을 특징으로 하는 다층 커패시터.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 따른 다층 커패시터의 제조 방법에 있어서,
    A) 유전체층들(2)의 형성을 위해 성형 테이프들을 준비하는 단계,
    B) 상기 성형 테이프들 중 적어도 하나의 성형 테이프 상에 유기 물질을 함유한 페이스트를 제공하는 단계,
    C) 상기 성형 테이프들을 배치하되, 하나의 스택을 이루도록 배치하는 단계,
    D) 상기 스택의 소결 단계를 포함하는 것을 특징으로 하는 방법.
  14. 청구항 13에 있어서,
    상기 페이스트는, 상기 페이스트가 B)단계에서 제공되는 그 위치에서 상기 유전체층들(2)의 동시 소결이 완전히 또는 일부 방지되는 방식으로 형성되는 것을 특징으로 하는 방법.
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