KR20150063515A - 안정성이 향상된 수직 스핀 전달 토크 메모리(sttm) 디바이스 및 그의 형성 방법 - Google Patents

안정성이 향상된 수직 스핀 전달 토크 메모리(sttm) 디바이스 및 그의 형성 방법 Download PDF

Info

Publication number
KR20150063515A
KR20150063515A KR1020157011201A KR20157011201A KR20150063515A KR 20150063515 A KR20150063515 A KR 20150063515A KR 1020157011201 A KR1020157011201 A KR 1020157011201A KR 20157011201 A KR20157011201 A KR 20157011201A KR 20150063515 A KR20150063515 A KR 20150063515A
Authority
KR
South Korea
Prior art keywords
layer
magnetic
conductive oxide
oxide material
magnetic layer
Prior art date
Application number
KR1020157011201A
Other languages
English (en)
Other versions
KR101708844B1 (ko
Inventor
브라이언 에스. 도일
찰스 씨. 쿠오
카안 오구즈
우다이 샤
엘리야 브이. 카르포브
록사나 골리자데 모자라드
마크 엘. 독지
로버트 에스. 차우
Original Assignee
인텔 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코포레이션 filed Critical 인텔 코포레이션
Publication of KR20150063515A publication Critical patent/KR20150063515A/ko
Application granted granted Critical
Publication of KR101708844B1 publication Critical patent/KR101708844B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • H01L43/12—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/18—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using Hall-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/12—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being metals or alloys
    • H01F10/14—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being metals or alloys containing iron or nickel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/12—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being metals or alloys
    • H01F10/16—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being metals or alloys containing cobalt
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/3286—Spin-exchange coupled multilayers having at least one layer with perpendicular magnetic anisotropy
    • H01L43/02—
    • H01L43/10—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/08—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers
    • H01F10/10—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition
    • H01F10/18—Thin magnetic films, e.g. of one-domain structure characterised by magnetic layers characterised by the composition being compounds
    • H01F10/193—Magnetic semiconductor compounds
    • H01F10/1936—Half-metallic, e.g. epitaxial CrO2 or NiMnSb films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/3227—Exchange coupling via one or more magnetisable ultrathin or granular films
    • H01F10/3231—Exchange coupling via one or more magnetisable ultrathin or granular films via a non-magnetic spacer
    • H01F10/3236—Exchange coupling via one or more magnetisable ultrathin or granular films via a non-magnetic spacer made of a noble metal, e.g.(Co/Pt) n multilayers having perpendicular anisotropy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/324—Exchange coupling of magnetic film pairs via a very thin non-magnetic spacer, e.g. by exchange with conduction electrons of the spacer
    • H01F10/329—Spin-exchange coupled multilayers wherein the magnetisation of the free layer is switched by a spin-polarised current, e.g. spin torque effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details

Abstract

안정성이 향상된 수직 스핀 전달 토크 메모리(STTM), 및 안정성이 향상된 수직 STTM 디바이스들의 제조 방법을 설명한다. 예를 들어, 자기 터널링 접합을 위한 재료 층 스택은 고정 자성 층을 포함한다. 고정 자성 층 위에 유전체 층이 배치된다. 유전체 층 위에 자유 자성 층이 배치된다. 자유 자성 층 상에 도전성 산화물 재료 층이 배치된다.

Description

안정성이 향상된 수직 스핀 전달 토크 메모리(STTM) 디바이스 및 그의 형성 방법{PERPENDICULAR SPIN TRANSFER TORQUE MEMORY (STTM) DEVICE WITH ENHANCED STABILITY AND METHOD TO FORM SAME}
본 발명의 실시형태들은 메모리 디바이스 분야에 관한 것이고, 특히 안정성이 향상된 수직 스핀 전달 토크 메모리(STTM; spin transfer torque memory) 디바이스들, 및 안정성이 향상된 수직 STTM 디바이스들의 제조 방법에 관한 것이다.
지난 수십 년 동안, 집적 회로들의 피처들의 크기조정(scaling)은 계속 성장하는 반도체 산업에 대한 견인차였다. 점점 더 작은 피처들로의 크기조정은 제한된 면적(real estate)의 반도체 칩들 상에서 기능 유닛들의 밀도를 증가시키는 것을 가능하게 한다. 예를 들어, 트랜지스터 크기를 축소함으로써 증가된 수의 메모리 디바이스들을 칩 상에 포함하는 것이 가능하여, 용량이 증가된 제품들을 제조하게 된다. 하지만, 점점 더 많은 용량을 위한 추진이 쟁점이다. 각 디바이스의 성능을 최적화할 필요성이 더욱 중요해지고 있다.
스핀 토크 디바이스들의 동작은 스핀 전달 토크 현상을 기반으로 한다. 전류가 고정 자성 층으로 지칭되는 자화 층을 통과할 경우, 스핀-분극(spin polarized)되어 나올 것이다. 각 전자가 통과함에 따라, 그의 스핀(각 운동량)은 자유 자성 층으로 지칭되는 다음 자성 층의 자화에 전달되어, 자화에 작은 변화를 유발할 것이다. 이는, 사실상, 자화의 토크-유발 세차운동(torque-causing precession of magnetization)이다. 전자들의 반사로 인해, 토크도 또한 관련 고정 자성층의 자화에 가해진다. 결국, 전류가 특정 임계값(자성 재료 및 그의 환경에 의해 유발된 감쇠(damping)에 의해 주어짐)을 초과할 경우, 자유 자성층의 자화는 통상적으로 약 1-10 나노초인 전류의 펄스에 의해 스위칭 될 것이다. 고정 자성 층의 자화는, 기하학적 구조로 인해 또는 인접한 반-강자성 층으로 인해 관련 전류가 그의 역치 미만이므로 변화하지 않은 채로 있을 수 있다.
MRAM(magnetic random access memory)에서의 능동 엘리먼트들을 뒤집기(flip) 위해 스핀 전달 토크를 사용할 수 있다. 스핀 전달 토크 메모리 또는 STTM은, 능동 엘리먼트들을 뒤집기 위해 자기장을 사용하는 종래의 MRAM(magnetic random access memory)보다 전력 소비가 더 낮고 확장성이 더 우수한 장점을 갖는다. 하지만, STTM 디바이스 제조 및 사용 분야에서 상당한 개선이 여전히 필요하다.
도 1은 종래의 스핀 전달 토크 메모리(STTM) 디바이스를 위한 재료 층 스택의 단면도를 예시한다.
도 2는 본 발명의 일 실시형태에 따른, 수직 STTM 디바이스를 위한 재료 층 스택의 단면도를 예시한다.
도 3은 본 발명의 일 실시형태에 따른, 비교의 STTM 디바이스들에 대한 자기장(mT)의 함수로서의 정규화 이상 홀 효과(EHE; Extraordinary Hall Effect)(임의 단위)의 그래프이다.
도 4는 본 발명의 다른 실시형태에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다.
도 5는 본 발명의 일 실시형태에 따른, 스핀 전달 토크 엘리먼트를 포함하는 스핀 전달 토크 메모리 비트 셀의 개략도를 예시한다.
도 6은 본 발명의 일 실시형태에 따른, 전자 시스템의 블록도를 예시한다.
도 7은 본 발명의 한 구현에 따른 컴퓨팅 디바이스를 예시한다.
안정성이 향상된 수직 스핀 전달 토크 메모리(STTM) 디바이스들 및 안정성이 향상된 수직 STTM 디바이스들의 제조 방법을 설명한다. 후속하는 설명에서, 본 발명의 실시형태들의 완전한 이해를 제공하기 위해, 특정 자성 층 통합 및 재료 체제들과 같은 다수의 특정 상세사항들이 서술된다. 이들 특정 상세사항들 없이 본 발명의 실시형태들을 실시할 수 있음이 통상의 기술자에게 명백할 것이다. 다른 경우에, 본 발명의 실시형태들을 불필요하게 모호하게 하지 않기 위해 집적 회로 설계 레이아웃들과 같은 공지된 피처들은 상세히 설명되지 않는다. 또한, 도면들에 도시된 각종 실시형태들은 예시적인 표현들이며 반드시 크기에 비례하여 그려질 필요는 없음이 이해될 것이다.
하나 이상의 실시형태들은 수직 STTM 시스템들에서의 안정성을 증가시키기 위한 방법론에 관한 것이다. 본 출원인들은 임베디드 메모리, 임베디드 비휘발성 메모리(NVM), MRAM(magnetic random access memory), MTJ(magnetic tunnel junction) 디바이스들, NVM, 수직 MTJ, STTM 및 비-임베디드 또는 독립형(stand-alone) 메모리들에서의 용도를 포함할 수 있다. 일 실시형태에서, 수직 STTM 디바이스들에서의 안정성은 하기에 더 상세히 설명된 바와 같이, 도전성 산화물층을 자유 자성 층에 인접하게 포함함으로써 달성된다. 도전성 산화물층은 전극의 일부로서 작용하고 자유 자성 층의 조성에 포함된 철/코발트(Fe/Co)의 일부를 산화시키는 이중 역할을 가질 수 있다.
안정성은 STTM 기반 디바이스들 및 그로부터 제조된 메모리 어레이들의 크기 조정에 직면하는 가장 중요한 쟁점들 중 하나이다. 크기조정이 계속됨에 따라, 크기조정된 셀 크기에 맞추기 위한 더 작은 메모리 엘리먼트들에 대한 요구는, 소형 메모리 엘리먼트 크기에 대해 더 높은 안정성을 갖는 수직 STTM 쪽으로의 사업을 추진하게 하였다. 통상적인 수직 STTM은 3가지 접근법에 의해 달성되며, 이 접근법들 모두는 최대량의 수직 강도, 및 따라서 자성 층들을 포함하는 재료 스택으로부터의 안정성을 유도하기 위한 계면 조율(interface tuning)에 의존한다.
본 명세서에 설명된 핵심 개념들을 예시하기 위한 기초로서, 도 1은 종래의 스핀 전달 토크 메모리(STTM) 디바이스를 위한 재료 층 스택의 단면도를 예시한다. 도 1을 참조하면, 평면 내(in-plane) STTM 디바이스를 위한 재료 층 스택(100)은 하부 전극(102), 고정 자성 층(106), 유전체 층(108), 자유 자성 층(110) 및 상부 전극(112)을 포함한다. 재료 층 스택(100)의 자기 터널 접합(magnetic tunnel junction, MTJ) 부분은 고정 자성 층(106), 유전체 층(108) 및 자유 자성 층(110)을 포함한다. 재료 스택(100)은 STTM을 제조하기 위한 기본 재료 스택이며 더 복잡하게 제조될 수 있다. 예를 들어, 비록 스택(100)에는 도시되지 않지만, 위치(104), 즉 하부 전극(102)과 고정 자성 층(106) 사이에 반-강자성 층도 또한 포함될 수 있다. 또한, 전극들(102 및 112)은 자체적으로 상이한 특성들을 갖는 재료의 다중 층들을 포함할 수 있다. 도 1에 도시된 재료 스택은, 가장 기본적인 형태로 평면 내 시스템일 수 있으며, 여기서 자성 층(106 및 110)의 스핀들은 도 1에서 120으로 예시된 바와 같이, 층들 자체와 동일한 평면 내에 있다.
추가 가공 없이, 도 1의 재료 스택(100)은 통상적으로 평면 내 스핀 시스템이다. 하지만, 층 또는 계면 가공이 있을 경우, 재료 스택은 수직 스핀 시스템을 제공하도록 제조될 수 있다. 첫 번째 예에서, 플랫폼으로서 다시 재료 스택(100)의 피처들을 참조하면, 자유 자성 층(110), 예를 들어 CoFeB로 구성된 자유 자성 층을 평면 내 STTM 디바이스들에 사용된 종래의 두께에서 더 박막화(thinned down)시킨다. 박막화의 정도는 유전체 층(108)의 산소와 상호작용하는(예를 들어, 도 1의 계면(1)의 마그네슘 산화물(MgO) 층(108)과 상호작용하는) 층(110)의 철/코발트(Fe/Co)로부터 수득된 수직 구성요소가 자유 CoFeB 층(110)의 평면 내 구성요소보다 더 우세하도록 하는 것이면 충분할 수 있다. 이 예는 자유 층의 한 계면(즉, CoFeB-MgO 계면)에 커플링되는 단일 층 시스템을 기반으로 한 수직 시스템을 제공한다. MgO 층으로부터의 산소에 의한 CoFeB 층의 표면 철/코발트 원자들(Fe/Co)의 산화도는 수직-우세 스핀 상태들(perpendicular-dominated spin states)을 갖기 위한 자유 층의 강도(안정성)를 제공한다. 이 예에서, 전극들(102 및 112)은 탄탈륨(Ta)과 같은 단일 금속으로 구성된다.
두 번째 예에서, 플랫폼으로서 다시 재료 스택(100)의 피처들을 참조하면, 상부 전극(112)은 자성(예를 들어, 코발트(Co)) 및 비-자성 층들(예를 들어, 팔라듐(Pd))이 교대하는 다층 스택 전극으로 교체된다. 이러한 다층 체제는 각 자성 박막 층(Co)이 스핀 방향에 수직인 계면을 갖도록 제공한다. 이 스택의 최종(하부) Co 층, 예를 들어 자유 층(110)상에 존재하며 계면(2)을 형성하는 Co 층은 아래의 CoFeB 자유 층(110)과 자기적으로 커플링된다. 대안적으로, 탄탈륨(Ta)의 박층이 스택의 최종(하부) Co 층과 자유 층(110) 사이에 포함될 수 있다. 가능하게는 계면(1)에 추가하여, 전체 자유 층에서의 교대의 자성 및 비-자성 층들을 갖는 전극(112)의 모든 계면들(계면(2)에서 출발)의 합은 자유 층(110) 재료가 수직이 되도록 안정성을 제공한다. 즉, 이러한 두 번째 예에서, 수직 스핀 디바이스를 위한 안정성 드라이버들(stability drivers)은 상술한 바와 같은 첫 번째 예의 MgO 커플링(즉, 계면(1)으로부터의)에 상부 수직 자석에 대한 자유 층(110)의 추가 커플링 계면(2)을 더한 조합을 포함한다.
세 번째 예에서, 플랫폼으로서 다시 재료 스택(100)의 피처들을 참조하면, 첫 번째 예와 유사한 구조체가 제공된다. 하지만, 도 1에 도시된 위치(130)에서 스택에 추가 터널링 배리어 필터 층(예를 들어, 제2 MgO 층)이 추가된다. 제2 MgO 층을 포함함으로써 그러한 상부 MgO 층으로부터의 산소가 CoFeB 자유 층(110)의 상부에서의 Fe/Co와 상호작용(예를 들어, 산화)하는 것이 가능하여, 첫 번째 예에 비해 셀의 안정성이 사실상 2배가 된다. 하지만, 이 접근법이 매력적인 만큼, 스택(100)에 제2 MgO 층을 추가하는 것에는 근본적인 문제가 존재한다. 즉, 이러한 제2 MgO 층은 사실상, 수득된 스택의 저항을 상당히 증가시킬 수 있는 얇은 유전체 막이다. 저항은 '1' 상태와 '0' 상태 간의 차이를 검출하는 능력을 방해하는 지점까지 증가할 수 있으며, 상기 검출은 하기에 더 상세히 설명된다.
다른 양태에서, STTM 셀의 수직 속성 또는 우세의 안정성은 스택 내에 도전성 산화물층을 사용함으로써 향상된다. 예로서, 도 2는 본 발명의 일 실시형태에 따른, 수직 STTM 디바이스를 위한 재료 층 스택의 단면도를 예시한다.
도 2를 참조하면, 수직 STTM 디바이스를 위한 재료 층 스택(200)은 하부 전극(202), 고정 자성 층(206), 유전체 층(208), 자유 자성 층(210) 및 상부 전극을 포함한다. 상부 전극은 도전성 산화물 층(214), 및 가능하게는 추가 금속 캡 층(216)으로 구성된다. 재료 층 스택(200)의 자기 터널 접합(MTJ) 부분은 고정 자성 층(206), 유전체 층(208) 및 자유 자성 층(210)을 포함한다. 재료 스택(200)은 수직 STTM을 제조하기 위한 기본 재료 스택이며 더 복잡하게 제조될 수 있다. 예를 들어, 비록 스택(200)에는 도시되지 않지만, 위치(204), 즉 하부 전극(202)과 고정 자성 층(206) 사이에 반-강자성 층이 또한 포함될 수 있다. 또한, 전극(202)은 자체적으로 상이한 특성들을 갖는 재료의 다중 층들을 포함할 수 있다. 일 실시형태에서, 도 2에 도시된 재료 스택은 수직 시스템이며, 여기서, 자성 층(206 및 210)의 스핀들은 도 2에서 220으로 예시된 바와 같이, 층들 자체의 평면에 대해 수직이다.
다시 도 2를 참조하면, 유전체 층(208)의 산소와 상호작용하는(예를 들어, 도 2의 계면(1)에서 마그네슘 산화물(MgO) 층(208)과 상호작용하는) 층(210)(예를 들어, CoFeB 층)의 철/코발트(Fe/Co)로부터 수득된 수직 구성요소는 자유 CoFeB 층(210)의 평면 내 구성요소보다 우세하다. 또한, 도전성 산화물 층(214)의 산소와 상호작용하는(예를 들어, 도 2의 계면(2)의 산소와 상호작용하는) CoFeB 층(210)의 철/코발트(Fe/Co)로부터 제2 수직 구성요소가 수득된다. 하지만, CoFeB 자유 층의 상부 표면을 산화하기 위해 제2 MgO 층이 사용된 상술한 세 번째 예와 달리, 도전성 산화물 층(214)은 스택(200)의 전체 저항에 어느 정도로 또는 상당히 기여하지 않는다. 이와 같이, 계면(1)에서의 Fe/Co 산화에 추가하여, 계면(2)의 Fe/Co를 산화시킴으로써 수직 우세(perpendicular dominance)가 더 증가한다. 산화는 저항을 추가하지 않고 달성되며, 따라서 계면(2)에서의 산화의 원인이 되는 도전성 산화물 층(214)은 자유 자성 층(210)을 위한 전극에서의 제1층이다. 상술한 바와 같이, 도전성 산화물 층(214) 상에 추가 금속 층(216)(예를 들어, 비-자성 및 무-산소 금속 층)을 포함시켜 자유 층(210)을 위한 전극을 완성할 수 있다. 따라서, 일 실시형태에서, 예를 들어 계면 1 및 2에서 자유 CoFeB 층(210)의 평면 내 구성요소보다 우세하기 위해 2개의 수직 구성요소들을 사용한다.
종래의 STTM 스택(예를 들어, 스택(100))과 도전성 산화물층을 포함하는 STTM 스택(예를 들어, 스택(200))에서의 수직 안정성 정도 간의 비교로서, 도 3은 본 발명의 일 실시형태에 따른, 비교가 되는 STTM 디바이스들에 대한 자기장(mT)의 함수로서의 정규화 EHE(임의 단위)의 그래프(300)이다.
그래프(300)를 참조하면, 제1 그래프(302)는 자유 자성 층에 인접하여 산화 탄탈륨 층(예를 들어, 도전성 산화물층)을 갖는 STTM 디바이스에 대한 것이다. 제2 그래프(304)는, 자유 자성 층에 인접하며 Ta의 산화가 발생하지 않도록 보장하기 위해 루테늄(Ru) 층으로 캡핑된 무-산소 탄탈륨(Ta) 층을 갖는 STTM 디바이스에 대한 것이다. 나타낸 보자성(coercivity)(상응하는 자기 이력 곡선(hysteresis loop)의 폭)은 자유 자성 층의 수직 스핀 상태들의(즉, 수직 자석의) 안정성을 측정한 것이다. 그래프(300)에 도시된 바와 같이, 보자성은 도전성 산화물층을 포함하는 디바이스(그래프(302))에 있어서 좀 더 종래의 재료 스택(그래프(304))에 비해 약 3-4배 증가한다. 또한, 그래프(302)의 스택은 탄탈륨의 산화가 유전체 층이 아니라 도전성 산화물층을 초래하므로 최소 추가 저항을 갖지 않음이 이해될 것이다. 이는 추가로, 도전성 산화물층의 두께를 비교적 얇게 유지함으로써 최소로 유지될 수 있으며, 예를 들어 그래프(302)의 도전성 산화물층에 대해 약 1 nm 두께의 산화 탄탈륨을 사용하였다. 그래프(300)에 특정한 데이터를 위해, 두 경우 모두에 대해 약 2 nm 두께를 갖는 아래의 MgO 층을 사용하였고, 두 경우 모두에 대해 약 1.4 nm의 두께를 갖는 Co20Fe60B20의 자유 층을 사용하였다.
도전성 산화물층을 포함하는 재료 스택의 두 번째 예에서, 도 4는 본 발명의 다른 실시형태에 따른, 수직 STTM 디바이스를 위한 다른 재료 층 스택의 단면도를 예시한다.
도 4를 참조하면, 재료 스택(400)은 도전성 산화물 층(214)과 캡 전극 층(216) 사이의 교대의 자성(419) 및 비-자성(421) 금속 층들의 쌍들과 함께, 도 2와 관련하여 상술한 재료 스택(200)의 층들을 포함한다. 예를 들어, 한 실시형태에서, 자성 금속 층들(419)은 코발트(Co) 층들이며 비-자성 층들(421)은 팔라듐(Pd) 층들이다. 특정 실시형태에서, 비록 더 적거나 더 많은 쌍이 포함될 수 있기는 하지만, 교대 층들(419 및 421)의 4개 쌍(418A,418B,418C 및 418D)이 포함된다. 상기 다층 상부 전극 접근법은 각 자성 박막 층(Co, 층(419))이 스핀 방향이 수직인 계면을 갖는 것을 제공한다. 이 스택의 최종(하부) Co 층, 예를 들어 도전성 산화물 층(214) 상에 존재하는 Co 층(419)은 아래의 CoFeB 자유 층(210)에 자기적으로 커플링된다. 교대의 자성(419) 및 비-자성 층들(421)을 갖는 쌍들(418A, 418B, 418C 및 418D)에서의 모든 계면들의 합을 사용하여 자유 층(210) 재료가 수직이 되도록 안정성을 제공할 수 있다. 그러한 한 실시형태에서, 충분히 얇은 도전성 산화물 층(214)을 위해, 하부 Co 층(419)과 자유 층(210) 간의 자기 커플링이 유지된다. 따라서, 재료 스택(400)은 3개의 수직 구성요소를 포함한다: CoFeB 층(210)의 산화된 하부 층(계면 1에서), 도전성 산화물 층(214)으로부터 수득된 CoFeB 층(210)의 산화된 상부 층(계면 2에서), 및 충분히 얇은 도전성 산화물 층(214)을 통한 Co/Pd 수직 스택과 CoFeB 자유 층(210) 간의 커플링. 도 4에 묘사된 바와 같이, 순수 Ru 층 또는 Ta 층과 같은 캡 층이 층(216)으로서 포함될 수 있다.
다시 도 2 및 4를 참조하면, 일 실시형태에서, 도전성 산화물 층(214)은 도 3의 예였던 탄탈륨의 산화물이다. 하지만, 다른 실시형태에서, 도전성 산화물 층(214)은, 이에 제한되지는 않지만, In2O3 -x(약 1-10 mΩ·cm 범위의 조정가능한 저항률), VO2 또는 V2O3(약 1 mΩ·cm 미만의 저항률), WO2(약 1 mΩ·cm 미만의 저항률), Sn 도핑 In2O3(ITO), 및 예를 들어 In 또는 Ga로 도핑된 ZnO(약 0.1 mΩ·cm 미만의 저항률), 또는 RuO(약 0.1 mΩ·cm 미만의 저항률)와 같은 재료로 구성된다. 일 실시형태에서, 도전성 산화물 층(214)(이어서 산화되는 금속이든지 도전성 금속 산화물이든지)은 저항률이 약 1 Ω·cm 인 MgO보다 100-1000배 더 도전성이다. 일 실시형태에서, 금속막을 퇴적한 다음 금속막을 산소로 소모(consuming)시키거나, 금속막을 산소의 존재하에 퇴적하여 금속을 인-시튜(in-situ)로 소모시키거나, 도전성 산화물막을 화학양론적(stoichiometric) 방식으로 퇴적함으로써 도전성 산화물 층(214)이 형성된다. 일 실시형태에서, 캡 금속 층(216)은 상술한 바와 같이 도전성 산화물 층(214) 상에 배치될 수 있다. 그러한 한 실시형태에서, 금속 층(216)은 루테늄(Ru), 구리 또는 알루미늄으로 구성된다.
다시 도 2 및 4를 참조하면, 일 실시형태에서, 고정 자성 층(206)은 고정된 다수 스핀을 유지하기에 적합한 재료 또는 재료들의 스택으로 구성된다. 따라서, 고정 자성 층(206)(또는 참조 층)이 강자성 층으로 지칭될 수 있다. 한 실시형태에서, 고정 자성 층(206)은 코발트 철 붕소(CoFeB)의 단일 층으로 구성된다. 하지만, 다른 실시형태에서, 고정 자성 층(206)은 코발트 철 붕소(CoFeB) 층, 루테늄(Ru) 층, 코발트 철 붕소(CoFeB) 층 스택으로 구성된다. 그러한 특정 실시형태에서, 고정 자성 층은 합성 반강자성체(SAF; synthetic antiferromagnet)의 형태이다. 위에서 아래로 볼 경우, 스택은 CoFeB/Ru/CoFe 스택(예를 들어, 하부 층에 붕소가 존재하지 않지만, 다른 실시형태에서는 존재할 수 있음)이다. CoFeB와 CoFe 간의 커플링이 반-강자성이도록 Ru 두께가 매우 특정적이고, 예를 들어 8-9 Å이고; 이들이 반대 방향을 향하는 것이 이해될 것이다.
다시 도 2 및 4를 참조하면, 일 실시형태에서, 유전체 층(208)은 다수 스핀의 전류가 층을 통과하는 것이 가능하도록 하면서, 적어도 어느 정도로 소수 스핀의 전류가 층을 통과하는 것을 지연시키기에 적합한 재료로 구성된다. 따라서, 유전체 층(208)(또는 스핀 필터층)은 터널링 층으로 지칭될 수 있다. 한 실시형태에서, 유전체 층(208)은, 이에 제한되지는 않지만, 마그네슘 산화물(MgO) 또는 알루미늄 산화물(Al2O3)과 같은 재료로 구성된다. 한 실시형태에서, 유전체 층(208)은 약 1 nm의 두께를 갖는다.
다시 도 2 및 4를 참조하면, 일 실시형태에서, 자유 자성 층(210)은 응용에 따라 다수 스핀과 소수 스핀 간의 전이에 적합한 재료로 구성된다. 따라서, 자유 자성 층(210)(또는 메모리 층)은 강자성 메모리 층으로 지칭될 수 있다. 한 실시형태에서, 자유 자성 층(210)은 코발트 철(CoFe) 또는 코발트 철 붕소(CoFeB)의 층으로 구성된다.
다시 도 2 및 4를 참조하면, 일 실시형태에서, 하부 전극(202)은 STTM 디바이스의 고정 자성 층 측과 전기적으로 접촉하기에 적합한 재료 또는 재료들의 스택으로 구성된다. 일 실시형태에서, 하부 전극(202)은 지형적으로 매끄러운 전극이다. 그러한 한 실시형태에서, 하부 전극(202)은 우수한 전도성을 위해 적합한 두께를 갖지만, 그렇지 않으면 거친 상부 표면을 초래할 원주 구조 형성이 거의 내지는 전혀 없다. 그러한 지형적으로 매끄러운 전극은 구조적으로 비정질로 지칭될 수 있다. 특정 실시형태에서, 하부 전극은 Ta 층들이 삽입된(interleaved) Ru 층들로 구성된다. 효과적으로는, 본 발명의 한 실시형태에 따라, 하부 전극(202)은 Ru 전극과 같은 종래의 두꺼운 단일 금속 전극이 아닐 수 있으며, 대신에 Ru/Ta 삽입 재료 스택이다. 하지만, 다른 실시형태들에서, 하부 전극(202)은 Ru 전극과 같은 종래의 두꺼운 단일 금속 전극이다.
다시 도 2 및 4를 참조하면, 일 실시형태에서, 강자성 층(204)은 고정 자성 층(206)과 같은 인접한 고정 자성 층에서 스핀들의 잠금(locking)을 용이하게 하기에 적합한 재료로 구성되며, 그 자체는, 이에 제한되지는 않지만, 한 실시형태에서는 418과 유사한 일련의 Co/Pd 다층과 같은 재료 스택, 또는 다른 실시형태에서는 스페이서에 의해 분리된 다층들(418)과 같은 스택에 후속하여 다른 다층 스택(418)으로 구성된 합성 반강자성체(SAF) 중 어느 하나로 구성될 수 있으며, 여기서 다층들의 수는 변화하고, 스페이서는 반-강자성 커플링을 유도하도록 선택된 두께를 갖는 Ta 또는 일부 다른 재료이다.
일 실시형태에서, 도 5와 관련하여 이후에 더 상세히 설명된 바와 같이, 비휘발성 메모리 디바이스는 제1 전극, 및 제1 전극 위에 배치된 고정 자성 층을 포함한다. 고정 자성 층 위에 자유 자성 층이 배치되고, 자유 자성 층 위에 제2 전극이 배치된다. 자유 자성 층과 고정 자성 층 사이에 유전체 층이 배치된다. 제2 전극은 자유 자성 층에 인접하여 도전성 산화물층을 포함한다. 비휘발성 메모리 디바이스는 또한, 자유 자성 층 전극, 소스 라인 및 워드 라인에 전기적으로 접속된 트랜지스터를 포함한다. 한 실시형태에서, 비휘발성 메모리 디바이스는 고정 자성 층과 제1 전극 사이에 배치된 반-강자성 층을 추가로 포함한다.
본 발명의 특정 양태들 및 적어도 일부 실시형태들에서, 특정 용어들은 특정한 정의가능한 의미들을 갖는다. 예를 들어, "자유" 자성 층은 계산상의 변수를 저장하는 자성 층이다. "고정" 자성 층은 고정 자화(자유 자성 층보다 자기적으로 더 견고함)를 갖는 자성 층이다. 터널링 유전체 또는 터널링 산화물과 같은 터널링 배리어는 자유 및 고정 자성 층들 사이에 배치된 것이다. 고정 자성 층은 관련 회로에 입력 및 출력을 생성하도록 패터닝될 수 있다. 자화는 입력 전극들을 통해 전류를 통과시키는 동안 스핀 전달 토크 효과에 의해 기록될 수 있다. 자화는 출력 전극들에 전압을 인가하는 동안 터널링 자기-저항 효과를 통해 판독될 수 있다. 일 실시형태에서, 유전체 층(208)의 역할은 큰 자기-저항 비를 유발하는 것이다. 자기-저항은 2개의 강자성 층들이 역-평행 자화(anti-parallel magnetization)를 가질 경우의 저항들과 평행 자화를 갖는 상태의 저항 간의 차이의 비이다.
다시 도 2 및 4를 참조하면, 자유 자성 층(210), 터널링 배리어 층(208) 및 고정 자성 층(206)을 포함하는 스핀 전달 토크 엘리먼트(200 또는 400)의 일부는 자기 터널링 접합으로 알려져 있다. 자유 자성 층(210) 및 고정 자성 층(206)은 강자성 층들일 수 있다. 자유 자성 층(210)과 고정 자성 층(206)을 분리하는 터널링 배리어 층(208)은, 자유 자성 층 전극(214/216)과 고정 자성 층 전극(202) 간에 바이어스 전압이 인가될 경우, 전자들이 거기를 통해 터널링할 수 있도록, 약 1 nm 이하의 두께, 예를 들어 자유 자성 층(210)과 고정 자성 층(206) 간의 거리를 가질 수 있다.
일 실시형태에서, MTJ는 필수적으로 저항기로서 작용하며, 여기서 MTJ를 통과하는 전기 경로의 저항은 자유 자성 층(210) 및 고정 자성 층(206)에서의 자화의 방향 또는 배향에 따라 "고(high)" 또는 "저(low)" 중 하나인, 2개의 저항 상태로 존재할 수 있다. 도 2 및 4를 참조하면, 스핀 방향이 자유 자성 층(210)에서 아래를 향하는 경우(소수), 고 저항 상태가 존재하며, 여기서 자유 자성 층(210) 및 고정 자성 층(206)에서 자화의 방향은 서로 실질적으로 반대이거나 역-평행이다. 다시 도 2 및 4를 참조하면, 스핀 방향이 자유 자성 층(210)에서 위를 향할 경우(다수), 저 저항 상태가 존재하며, 여기서 자유 자성 층(210) 및 고정 자성 층(206)에서 자화의 방향은 서로 실질적으로 정렬되거나 평행하다. MTJ의 저항 상태와 관련하여 용어 "저" 및 "고"는 서로에 대해 상대적인 것임이 이해될 것이다. 즉, 고 저항 상태는 단지, 저 저항 상태보다 감지가능하게 더 높은 저항이며, 그 반대도 마찬가지이다. 따라서, 감지가능한 저항의 차이가 있을 경우, 저 및 고 저항 상태는 상이한 비트의 정보(즉, "0" 또는 "1")를 나타낼 수 있다.
자유 자성 층(210)에서 자화의 방향은 스핀 분극 전류를 이용한 스핀 전달 토크(spin transfer torque, "STT")로 지칭되는 프로세스를 통해 스위칭 될 수 있다. 전류는 일반적으로 비-분극된다(예를 들어, 약 50% 스핀-업(spin-up) 및 약 50% 스핀-다운(spin-down) 전자들로 구성됨). 스핀 분극 전류는 고정 자성 층(206)을 통해 전류를 통과시킴으로써 생성될 수 있는, 스핀-업 또는 스핀-다운 중 어느 하나의 더 많은 수의 전자들을 갖는 것이다. 고정 자성 층(206)으로부터의 스핀 분극 전류의 전자들은 터널링 배리어 또는 유전체 층(208)을 통해 터널링하며 그의 스핀 각 운동량을 자유 자성 층(210)에 전달하고, 여기서 자유 자성 층(210)은 고정 자성 층(206)의 자성 방향에 역-평행 또는 평행으로 그의 자성 방향을 배향할 것이다. 자유 자성 층(210)은 전류를 역전시킴으로써 원래의 배향으로 돌아올 수 있다.
따라서, MTJ는 그의 자화 상태에 의해 단일 비트의 정보("0" 또는 "1")를 저장할 수 있다. MTJ에 저장된 정보는 MTJ를 통해 전류를 구동시킴으로써 감지된다. 자유 자성 층(210)은 그의 자기 배향을 유지하기 위한 전력을 필요로 하지 않는다. 이에 따라, 디바이스에 대한 전력이 제거될 경우 MTJ의 상태가 보존된다. 따라서, 도 2 또는 4의 스택(200 또는 400)으로 각각 구성된 스핀 전달 토크 메모리 비트 셀은 일 실시형태에서 비휘발성이다.
비록, 예를 들어 스핀 전달 토크 메모리 비트 셀을 위한 층들의 스택(200 또는 400)을 제조하는 방법은 여기서 완전히 상세하게 설명되지 않았지만, 제조 단계들은 리소그라피, 식각, 박막 퇴적, 평탄화(예를 들어, 화학기계적 연마(CMP)), 확산, 메트롤로지(metrology), 희생 층들(sacrificial layers)의 사용, 식각 정지 층들(etch stop layers)의 사용, 평탄화 정지 층들(planarization stop layers)의 사용, 및/또는 마이크로전자 부품 제조와 관련된 임의의 다른 공정과 같은 표준 마이크로전자 제조 공정들을 포함할 수 있음이 이해된다.
본 발명의 다른 실시형태에 따라, 고정 자성 층(206), 자유 자성 층(210) 중 하나, 또는 둘 모두는 반쪽금속(half-metal) 재료 층을 포함한다. 첫 번째 예에서, 한 실시형태에서, 반쪽금속 재료 층은 고정 자성 층(206)과 유전체 층(208)의 계면에 포함된다. 그러한 특정 실시형태에서, 고정 자성 층(206)은 반쪽금속 재료로 구성된 단일 층이다. 하지만, 다른 특정 실시형태에서는, 고정 자성 층(206)의 일부만 반쪽금속 재료로 구성된다. 두 번째 예에서, 다른 실시형태에서, 반쪽금속 재료 층은 자유 자성 층(210)과 유전체 층(208)의 계면에 포함된다. 그러한 특정 실시형태에서, 자유 자성 층(210)은 반쪽금속 재료로 구성된 단일 층이다. 하지만, 다른 특정 실시형태에서, 자유 자성 층(210)의 일부만이, 예를 들어 유전체 층(208)과 계면에서 서브-층으로서, 반쪽금속 재료로 구성된다. 세 번째 예에서, 또 다른 실시형태에서, 제1 반쪽금속 재료 층은 고정 자성 층(206)과 유전체 층(208)의 계면에 포함되고 제2 반쪽금속 재료 층은 자유 자성 층(210)과 유전체 층(208)의 계면에 포함된다. 일 실시형태에서, 자기 터널링 접합(MTJ) 디바이스들에서 역-평행 저항(RAP)과 평행 저항(RP) 간의 차이(즉, ΔR)를 증가시키기 위해 반쪽금속들(예를 들어, 호이슬러 합금들(Heusler alloys))이 포함된다.
일 실시형태에서, 상술한 반쪽금속 재료 층들은 호이슬러 상(Heusler phase)을 기반으로 한 강자성 금속 합금인 호이슬러 합금으로 지칭된다. 호이슬러 상들은 특정 조성 및 면심 입방 결정 구조를 갖는 금속간 화합물(intermetallics)일 수 있다. 비록 구성하는 엘리먼트들은 아니지만, 이웃하는 자성 이온들 간의 이중-교환 메커니즘(double-exchange mechanism)의 결과로서, 재료들은 강자성이다. 재료들은 통상적으로, 입방 구조의 체심들(body centers)에 위치하며 합금의 자기 모멘트 대부분을 실어 나르는 망간 이온들을 포함한다. 특정 실시형태에서, 고정 자성 층(206), 자유 자성 층(210) 중 어느 하나, 또는 둘 모두에 포함된 반쪽금속 재료 층은, 이에 제한되지는 않지만, Cu2MnAl, Cu2MnIn, Cu2MnSn, Ni2MnAl, Ni2MnIn, Ni2MnSn, Ni2MnSb, Ni2MnGa, Co2MnAl, Co2MnSi, Co2MnGa, Co2MnGe, Pd2MnAl, Pd2MnIn, Pd2MnSn, Pd2MnSb, Co2FeSi, Fe3Si, Fe2VAl, Mn2VGa, 또는 Co2FeGe와 같은 재료 층들이다.
다시 도 2 및 4와 관련된 설명을 참조하면, 예를 들어 자기 터널링 접합에 사용된, 자성 재료 층들 및 도전성 산화물층을 포함하는 층들의 스택을 사용하여 메모리 비트 셀로서 제조할 수 있다. 예를 들어, 도 5는 본 발명의 일 실시형태에 따른, 스핀 전달 토크 엘리먼트(510)를 포함하는 스핀 전달 토크 메모리 비트 셀(500)의 개략도를 예시한다.
도 5를 참조하면, 스핀 전달 토크 엘리먼트(510)는 자유 자성 층 전극(512)에 인접한 자유 자성 층(514)을 갖는 자유 자성 층 전극(512), 고정 자성 층(518)에 인접한 고정 자성 층 전극(516), 및 자유 자성 층(514)과 고정 자성 층(518) 사이에 배치된 터널링 배리어 또는 유전체 층(522)을 포함할 수 있다. 일 실시형태에서, 자유 자성 층 전극(512)은 자유 자성 층(514)에 인접하여 도전성 산화물층을 포함한다. 일 실시형태에서, 스핀 전달 토크 엘리먼트(510)는 수직 자성을 기반으로 한다.
제1 유전체 엘리먼트(523) 및 제2 유전체 엘리먼트(524)는 고정 자성 층 전극(516), 고정 자성 층(518) 및 터널링 배리어 또는 유전체 층(522)에 인접하여 형성될 수 있다. 고정 자성 층 전극(516)은 비트 라인(532)에 전기적으로 접속될 수 있다. 자유 자성 층 전극(512)은 트랜지스터(534)와 연결될 수 있다. 트랜지스터(534)는 통상의 기술자들에게 이해되는 방식으로 워드 라인(536) 및 소스 라인(538)과 연결될 수 있다. 스핀 전달 토크 메모리 비트 셀(500)의 동작을 위해, 통상의 기술자들에게 이해되는 바와 같이, 스핀 전달 토크 메모리 비트 셀(500)은 추가 판독 및 기록 회로(미도시), 감지 증폭기(미도시), 비트 라인 참조(reference)(미도시) 등을 추가로 포함할 수 있다. 복수의 스핀 전달 토크 메모리 비트 셀(500)은 서로 동작가능하게 접속되어 메모리 어레이(미도시)를 형성할 수 있으며, 여기서 메모리 어레이는 비휘발성 메모리 디바이스에 포함될 수 있음이 이해될 것이다. 트랜지스터(534)는, 비록 후자만 도시되었지만, 고정 자성 층 전극(516) 또는 자유 자성 층 전극(512)에 접속될 수 있음이 이해될 것이다.
도 6은 본 발명의 일 실시형태에 따른, 전자 시스템(600)의 블록도를 예시한다. 전자 시스템(600)은, 예를 들어 휴대용 시스템, 컴퓨터 시스템, 프로세스 제어 시스템, 또는 프로세서 및 관련 메모리를 사용하는 임의의 다른 시스템에 상응할 수 있다. 전자 시스템(600)은 마이크로프로세서(602)(프로세서(604) 및 제어 유닛(606)을 가짐), 메모리 디바이스(608), 및 입력/출력 디바이스(610)를 포함할 수 있다(전자 시스템(600)이 각종 실시형태들에서 복수의 프로세서들, 제어 유닛들, 메모리 디바이스 유닛들 및/또는 입력/출력 디바이스들을 가질 수 있음이 이해될 것이다). 한 실시형태에서, 전자 시스템(600)은 프로세서(604)에 의해 데이터에 대해 수행되는 동작들뿐만 아니라 프로세서(604), 메모리 디바이스(608) 및 입력/출력 디바이스(610) 간의 다른 거래들을 정의하는 한 세트의 명령들을 갖는다. 제어 유닛(606)은 명령들이 메모리 디바이스(608)로부터 검색되고 실시되도록 유발하는 한 세트의 동작들을 통해 순환시킴으로써 프로세서(604), 메모리 디바이스(608) 및 입력/출력 디바이스(610)의 동작들을 조정한다. 메모리 디바이스(608)는 본 명세서에 설명된 스핀 전달 토크 엘리먼트를 포함할 수 있다. 일 실시형태에서, 메모리 디바이스(608)는 도 6에 묘사된 바와 같이 마이크로프로세서(602)에 내장된다.
도 7은 본 발명의 한 구현에 따른 컴퓨팅 디바이스(700)를 예시한다. 컴퓨팅 디바이스(700)는 보드(702)를 수용한다. 보드(702)는 이에 제한되지는 않지만 프로세서(704) 및 적어도 하나의 통신 칩(706)을 포함하는 다수의 구성요소들을 포함할 수 있다. 프로세서(704)는 보드(702)에 물리적 및 전기적으로 연결된다. 일부 구현들에서, 적어도 하나의 통신 칩(706)은 또한 보드(702)에 물리적 및 전기적으로 연결된다. 추가 구현들에서, 통신 칩(706)은 프로세서(704)의 일부이다.
응용에 따라, 컴퓨팅 디바이스(700)는 보드(702)에 물리적 및 전기적으로 연결될 수 있거나 연결되지 않을 수 있는 다른 구성요소들을 포함할 수 있다. 이들 다른 구성요소들은, 이에 제한되지는 않지만 휘발성 메모리(예를 들어, DRAM), 비휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서, 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 제어기, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, GPS(global positioning system) 디바이스, 콤파스(compass), 가속도계, 자이로스코프, 스피커, 카메라 및 대용량 저장 디바이스(예를 들어, 하드 디스크 드라이브, CD(compact disk), DVD(digital versatile disk) 등)를 포함한다.
통신 칩(706)은 컴퓨팅 디바이스(700)에 및 이로부터 데이터를 전송하기 위한 무선 통신을 가능하게 한다. 용어 "무선" 및 그의 파생어는 비-고형 매체를 통해 변조된 전자기 복사를 이용함으로써 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기술들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 비록 일부 실시형태들에서는 그렇지 않을 수도 있지만, 용어는 관련 디바이스들이 임의의 와이어들을 포함하지 않는 것을 시사하지 않는다. 통신 칩(706)은, 이에 제한되지는 않지만, Wi-Fi(IEEE 802.11 페밀리), WiMAX(IEEE 802.16 페밀리), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그의 파생물 뿐만 아니라 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜들을 포함하는, 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(700)는 복수의 통신 칩(706)을 포함할 수 있다. 예를 들어, 제1 통신 칩(706)은 Wi-Fi 및 블루투스와 같은 근거리 무선 통신 전용일 수 있으며, 제2 통신 칩(706)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 및 기타와 같은 장거리 무선 통신 전용일 수 있다.
컴퓨팅 디바이스(700)의 프로세서(704)는 프로세서(704) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는 본 발명의 구현들에 따라 구축된 스핀 전달 토크 메모리와 같은 하나 이상의 디바이스들을 포함한다. 용어 "프로세서"는 레지스터들 및/또는 메모리로부터 전자 데이터를 처리하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(706)은 또한 통신 칩(706) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현에 따라 구축된 스핀 전달 토크 메모리와 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(700) 내에 수용된 다른 구성요소는 본 발명의 구현들에 따라 구축된 스핀 전달 토크 메모리와 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
각종 구현들에서, 컴퓨팅 디바이스(700)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 휴대폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 레코더일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(700)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
따라서, 본 발명의 하나 이상의 실시형태들은 일반적으로 마이크로전자 메모리의 제조에 관한 것이다. 마이크로전자 메모리는 비휘발성일 수 있으며, 여기서, 여기서전력이 인가되지 않은 경우에도 저장된 정보를 유지할 수 있다. 본 발명의 하나 이상의 실시형태들은 비휘발성 마이크로전자 메모리 디바이스들을 위한 수직 스핀 전달 토크 메모리 엘리먼트의 제조에 관한 것이다. 이러한 엘리먼트는 비휘발성을 위해서, 또는 내장형 동적 랜덤 액세스 메모리(eDRAM; embedded dynamic random access memory)의 대체로서 내장형 비휘발성 메모리에 사용될 수 있다. 예를 들어, 이러한 엘리먼트는 특정 기술 노드 내에서 경쟁력 있는 셀 크기로 1T-1X 메모리(X=캐패시터 또는 저항기)에 사용될 수 있다.
따라서, 본 발명의 실시형태들은 안정성이 향상된 수직 스핀 전달 토크 메모리(STTM) 디바이스들 및 안정성이 향상된 수직 STTM 디바이스들의 제조 방법을 포함한다.
일 실시형태에서, 자기 터널링 접합을 위한 재료 층 스택은 고정 자성 층을 포함한다. 고정 자성 층 위에 유전체 층이 배치된다. 유전체 층 위에 자유 자성 층이 배치된다. 자유 자성 층 위에 도전성 산화물 재료 층이 배치된다.
한 실시형태에서, 자유 자성 층은 철/코발트(Fe/Co) 원자들을 포함하며, 도전성 산화물 재료 층과 자유 자성 층 간의 계면의 Fe/Co 원자들의 적어도 일부는 산화된다.
한 실시형태에서, 자유 자성 층은 CoFeB로 구성되며, 도전성 산화물 재료 층과 자유 자성 층 간의 계면은 자기 터널링 접합을 위한 수직 자성 구성요소를 제공한다.
한 실시형태에서, 유전체 층은 마그네슘 산화물(MgO)로 구성되며, 유전체 층 상에 자유 자성 층이 배치되고, 유전체 층과 자유 자성 층 간의 계면의 Fe/Co 원자들의 적어도 일부는 산화되며, 유전체 층과 자유 자성 층 간의 계면은 자기 터널링 접합을 위한 제2 수직 자성 구성요소를 제공한다.
한 실시형태에서, 재료 층 스택은 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 추가로 포함한다.
한 실시형태에서, 교대의 자성 및 비-자성 층들은 각각 코발트(Co) 및 팔라듐(Pd)으로 구성되며, 도전성 산화물 재료 층 상에 Co 층이 배치되고, 도전성 산화물 재료 층과 Co 층 간의 계면은 자기 터널링 접합을 위한 제3 수직 자성 구성요소를 제공한다.
한 실시형태에서, 재료 층 스택은, 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 추가로 포함하고, 도전성 산화물 재료 층 상에 자성 층이 배치되고, 도전성 산화물 재료 층과 자성 층 간의 계면은 자기 터널링 접합을 위한 수직 자성 구성요소를 제공한다.
한 실시형태에서, 도전성 산화물 재료 층은, 이에 제한되지는 않지만, 탄탈륨의 산화물, In2O3 -x, VO2, V2O3, WO2, Sn-도핑 In2O3(ITO), 및 예를 들어 In 또는 Ga로 도핑된 ZnO, 또는 RuO와 같은 재료로 구성된다.
한 실시형태에서, 도전성 산화물 재료 층은 유전체 층보다 약 10-1000배 더 도전성이다.
한 실시형태에서, 자기 터널링 접합은 수직 자기 터널링 접합이다.
일 실시형태에서, 비휘발성 메모리 디바이스는 하부 전극을 포함한다. 하부 전극 위에 고정 자성 층이 배치된다. 고정 자성 층 위에 유전체 층이 배치된다. 유전체 층 위에 자유 자성 층이 배치된다. 자유 자성 층 상에 도전성 산화물 재료 층이 배치된다. 도전성 산화물 재료 층 위에 상부 전극이 배치된다. 트랜지스터는 상부 또는 하부 전극, 소스 라인 및 워드 라인에 전기적으로 접속된다.
한 실시형태에서, 자유 자성 층은 철/코발트(Fe/Co) 원자들을 포함하며, 도전성 산화물 재료 층과 자유 자성 층 간 계면의 Fe/Co 원자들의 적어도 일부가 산화된다.
한 실시형태에서, 자유 자성 층은 CoFeB로 구성되며, 도전성 산화물 재료 층과 자유 자성 층 간의 계면은 비휘발성 메모리 디바이스를 위한 수직 자성 구성요소를 제공한다.
한 실시형태에서, 유전체 층은 마그네슘 산화물(MgO)로 구성되며, 유전체 층 상에 자유 자성 층이 배치되고, 유전체 층과 자유 자성 층 간 계면의 Fe 원자들의 적어도 일부가 산화되며, 유전체 층과 자유 자성 층 간의 계면은 비휘발성 메모리 디바이스를 위한 제2 수직 자성 구성요소를 제공한다.
한 실시형태에서, 비휘발성 메모리 디바이스는 상부 전극 아래에, 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 추가로 포함한다.
한 실시형태에서, 교대의 자성 및 비-자성 층들은 각각 코발트(Co) 및 팔라듐(Pd)으로 구성되고, 도전성 산화물 재료 층 상에 Co 층이 배치되고, 도전성 산화물 재료 층과 Co 층 간의 계면은 비휘발성 메모리 디바이스를 위한 제3 수직 자성 구성요소를 제공한다.
한 실시형태에서, 비휘발성 메모리 디바이스는, 상부 전극 아래에, 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 추가로 포함하며, 도전성 산화물 재료 층 상에 자성 층이 배치되고, 도전성 산화물 재료 층과 자성 층 간의 계면은 비휘발성 메모리 디바이스를 위한 수직 자성 구성요소를 제공한다.
한 실시형태에서, 도전성 산화물 재료 층은, 이에 제한되지는 않지만, 탄탈륨의 산화물, In2O3 -x, VO2, V2O3, WO2, Sn-도핑 In2O3(ITO), 및 예를 들어 In 또는 Ga로 도핑된 ZnO, 또는 RuO와 같은 재료로 구성된다.
한 실시형태에서, 도전성 산화물 재료 층은 유전체 층보다 약 10-1000배 더 도전성이다.
한 실시형태에서, 비휘발성 메모리 디바이스는 수직 스핀 전달 토크 메모리(STTM) 디바이스이다.
한 실시형태에서, 비휘발성 메모리 디바이스는 하부 전극과 고정 자성 층 사이에 배치된 반-강자성 층을 추가로 포함한다.
일 실시형태에서, 자기 터널링 접합을 위한 재료 층 스택을 제조하는 방법은 유전체 층상에 자유 자성 층을 형성하는 단계, 및 자유 자성 층상에 도전성 산화물 재료 층을 형성하는 단계를 포함한다.
한 실시형태에서, 도전성 산화물 재료 층을 형성하는 단계는 금속막을 퇴적한 다음 금속막을 산소로 소모시키는 단계를 포함한다.
한 실시형태에서, 도전성 산화물 재료 층을 형성하는 단계는 금속막을 산소의 존재하에 퇴적하여 금속을 인-시튜로 소모시키는 단계를 포함한다.
한 실시형태에서, 도전성 산화물 재료 층을 형성하는 단계는 도전성 산화물막을 화학양론적으로 퇴적하는 단계를 포함한다.
한 실시형태에서, 도전성 산화물 재료 층을 형성하는 단계는, 이에 제한되지는 않지만 탄탈륨의 산화물, In2O3 -x, VO2, V2O3, WO2, Sn-도핑 In2O3(ITO), 및 예를 들어 In 또는 Ga로 도핑된 ZnO, 또는 RuO와 같은 재료의 층을 형성하는 단계를 포함한다.
한 실시형태에서, 도전성 산화물 재료 층을 형성하는 단계는 자유 자성 층의 일부를 산화시키는 단계를 포함한다.

Claims (29)

  1. 자기 터널링 접합(magnetic tunneling junction)을 위한 재료 층 스택(material layer stack)으로서,
    고정 자성 층;
    상기 고정 자성 층 위에 배치된 유전체 층;
    상기 유전체 층 위에 배치된 자유 자성 층; 및
    상기 자유 자성 층 상에 배치된 도전성 산화물 재료 층
    을 포함하는 재료 층 스택.
  2. 제1항에 있어서, 상기 자유 자성 층은 철/코발트(Fe/Co) 원자들을 포함하고, 상기 도전성 산화물 재료 층과 상기 자유 자성 층 간 계면에서의 상기 Fe/Co 원자들의 적어도 일부가 산화되는 재료 층 스택.
  3. 제2항에 있어서, 상기 자유 자성 층은 CoFeB를 포함하고, 상기 도전성 산화물 재료 층과 상기 자유 자성 층 간의 계면은 상기 자기 터널링 접합을 위한 수직 자성 구성요소를 제공하는 재료 층 스택.
  4. 제2항에 있어서, 상기 자유 자성 층은 코발트(Co), 철(Fe), 또는 둘 모두를 포함하는 호이슬러 재료(Heusler material)를 포함하는 재료 층 스택.
  5. 제3항에 있어서, 상기 유전체 층은 마그네슘 산화물(MgO)을 포함하고, 상기 자유 자성 층은 상기 유전체 층 상에 배치되고, 상기 유전체 층과 상기 자유 자성 층 간 계면에서의 상기 Fe 원자들의 적어도 일부가 산화되고, 상기 유전체 층과 상기 자유 자성 층 간의 계면은 상기 자기 터널링 접합을 위한 제2 수직 자성 구성요소를 제공하는 재료 층 스택.
  6. 제5항에 있어서,
    상기 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 더 포함하는 재료 층 스택.
  7. 제6항에 있어서, 상기 교대의 자성 및 비-자성 층들은 코발트(Co) 및 팔라듐(Pd)을 각각 포함하고, 상기 도전성 산화물 재료 층 상에 Co 층이 배치되고, 상기 도전성 산화물 재료 층과 상기 Co 층 간의 계면은 상기 자기 터널링 접합을 위한 제3 수직 자성 구성요소를 제공하는 재료 층 스택.
  8. 제1항에 있어서,
    상기 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 더 포함하고, 상기 도전성 산화물 재료 층 상에 자성 층이 배치되고, 상기 도전성 산화물 재료 층과 상기 자성 층 간의 계면은 상기 자기 터널링 접합을 위한 수직 자성 구성요소를 제공하는 재료 층 스택.
  9. 제1항에 있어서, 상기 도전성 산화물 재료 층은 탄탈륨의 산화물, In2O3 -x, VO2, V2O3, WO2, Sn-도핑 In2O3(ITO), In 또는 Ga-도핑 ZnO, 및 RuO로 구성된 그룹으로부터 선택된 재료를 포함하는 재료 층 스택.
  10. 제1항에 있어서, 상기 도전성 산화물 재료 층은 상기 유전체 층보다 대략 10배 내지 1000배 더 도전성인 재료 층 스택.
  11. 제1항에 있어서, 상기 자기 터널링 접합은 수직 자기 터널링 접합인 재료 층 스택.
  12. 비휘발성 메모리 디바이스로서,
    하부 전극;
    상기 하부 전극 위에 배치된 고정 자성 층;
    상기 고정 자성 층 위에 배치된 유전체 층;
    상기 유전체 층 위에 배치된 자유 자성 층;
    상기 자유 자성 층 상에 배치된 도전성 산화물 재료 층;
    상기 도전성 산화물 재료 층 위에 배치된 상부 전극; 및
    상기 상부 또는 하부 전극, 소스 라인 및 워드 라인에 전기적으로 접속된 트랜지스터
    를 포함하는 비휘발성 메모리 디바이스.
  13. 제12항에 있어서, 상기 자유 자성 층은 철/코발트(Fe/Co) 원자들을 포함하고, 상기 도전성 산화물 재료 층과 상기 자유 자성 층 간 계면에서의 상기 Fe/Co 원자들의 적어도 일부가 산화되는 비휘발성 메모리 디바이스.
  14. 제13항에 있어서, 상기 자유 자성 층은 CoFeB를 포함하고, 상기 도전성 산화물 재료 층과 상기 자유 자성 층 간의 계면은 상기 비휘발성 메모리 디바이스를 위한 수직 자성 구성요소를 제공하는 비휘발성 메모리 디바이스.
  15. 제13항에 있어서, 상기 자유 자성 층은 코발트(Co), 철(Fe), 또는 둘 모두를 포함하는 호이슬러 재료를 포함하는 비휘발성 메모리 디바이스.
  16. 제14항에 있어서, 상기 유전체 층은 마그네슘 산화물(MgO)을 포함하고, 상기 자유 자성 층은 상기 유전체 층 상에 배치되고, 상기 유전체 층과 상기 자유 자성 층 간 계면에서의 상기 Fe/Co 원자들의 적어도 일부가 산화되고, 상기 유전체 층과 상기 자유 자성 층간의 계면은 상기 비휘발성 메모리 디바이스를 위한 제2 수직 자성 구성요소를 제공하는 비휘발성 메모리 디바이스.
  17. 제16항에 있어서,
    상기 상부 전극 아래에, 상기 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 더 포함하는 비휘발성 메모리 디바이스.
  18. 제17항에 있어서, 상기 교대의 자성 및 비-자성 층들은 코발트(Co) 및 팔라듐(Pd)을 각각 포함하고, 상기 도전성 산화물 재료 층 상에 Co 층이 배치되고, 상기 도전성 산화물 재료 층과 상기 Co 층 간의 계면은 상기 비휘발성 메모리 디바이스를 위한 제3 수직 자성 구성요소를 제공하는 비휘발성 메모리 디바이스.
  19. 제12항에 있어서,
    상기 상부 전극 아래에, 상기 도전성 산화물 재료 층 상에 배치된 교대의 자성 및 비-자성 층들의 하나 이상의 쌍들을 더 포함하고, 상기 도전성 산화물 재료 층 상에 자성 층이 배치되고, 상기 도전성 산화물 재료 층과 상기 자성 층 간의 계면은 상기 비휘발성 메모리 디바이스를 위한 수직 자성 구성요소를 제공하는 비휘발성 메모리 디바이스.
  20. 제12항에 있어서, 상기 도전성 산화물 재료 층은 탄탈륨의 산화물, In2O3 -x, VO2, V2O3, WO2, Sn-도핑 In2O3(ITO), In 또는 Ga-도핑 ZnO, 및 RuO로 구성된 그룹으로부터 선택된 재료를 포함하는 비휘발성 메모리 디바이스.
  21. 제12항에 있어서, 상기 도전성 산화물 재료 층은 상기 유전체 층보다 대략 10배 내지 1000배 더 도전성인 비휘발성 메모리 디바이스.
  22. 제12항에 있어서, 상기 비휘발성 메모리 디바이스는 수직 스핀 토크 전달 메모리(STTM; spin torque transfer memory) 디바이스인 비휘발성 메모리 디바이스.
  23. 제12항에 있어서,
    상기 하부 전극과 상기 고정 자성 층 간에 배치된 반-강자성 층
    을 더 포함하는 비휘발성 메모리 디바이스.
  24. 자기 터널링 접합을 위한 재료 층 스택을 제조하는 방법으로서,
    유전체 층 상에 자유 자성 층을 형성하는 단계; 및
    상기 자유 자성 층 상에 도전성 산화물 재료 층을 형성하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서, 상기 도전성 산화물 재료 층을 형성하는 단계는 금속막을 퇴적한 다음 상기 금속막을 산소로 소모(consuming)시키는 단계를 포함하는 방법.
  26. 제24항에 있어서, 상기 도전성 산화물 재료 층을 형성하는 단계는 산소의 존재하에 금속막을 퇴적하여 상기 금속을 인-시튜(in situ)로 소모시키는 단계를 포함하는 방법.
  27. 제24항에 있어서, 상기 도전성 산화물 재료 층을 형성하는 단계는 도전성 산화물막을 화학양론적으로(stoichiometrically) 퇴적하는 단계를 포함하는 방법.
  28. 제24항에 있어서, 상기 도전성 산화물 재료 층을 형성하는 단계는 탄탈륨의 산화물, In2O3 -x, VO2, V2O3, WO2, Sn-도핑 In2O3(ITO), In 또는 Ga-도핑 ZnO, 및 RuO로 구성된 그룹으로부터 선택된 재료의 층을 형성하는 단계를 포함하는 방법.
  29. 제24항에 있어서, 상기 도전성 산화물 재료 층을 형성하는 단계는 상기 자유 자성 층의 일부를 산화시키는 단계를 포함하는 방법.
KR1020157011201A 2012-12-21 2013-06-12 안정성이 향상된 수직 스핀 전달 토크 메모리(sttm) 디바이스 및 그의 형성 방법 KR101708844B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/723,893 US8796797B2 (en) 2012-12-21 2012-12-21 Perpendicular spin transfer torque memory (STTM) device with enhanced stability and method to form same
US13/723,893 2012-12-21
PCT/US2013/045498 WO2014098969A1 (en) 2012-12-21 2013-06-12 Perpendicular spin transfer torque memory (sttm) device with enhanced stability and method to form same

Publications (2)

Publication Number Publication Date
KR20150063515A true KR20150063515A (ko) 2015-06-09
KR101708844B1 KR101708844B1 (ko) 2017-02-21

Family

ID=50973698

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157011201A KR101708844B1 (ko) 2012-12-21 2013-06-12 안정성이 향상된 수직 스핀 전달 토크 메모리(sttm) 디바이스 및 그의 형성 방법

Country Status (6)

Country Link
US (4) US8796797B2 (ko)
KR (1) KR101708844B1 (ko)
CN (1) CN104813472B (ko)
DE (1) DE112013005561B4 (ko)
GB (1) GB2523934B (ko)
WO (1) WO2014098969A1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796797B2 (en) * 2012-12-21 2014-08-05 Intel Corporation Perpendicular spin transfer torque memory (STTM) device with enhanced stability and method to form same
CN105308683B (zh) * 2013-03-28 2018-03-13 英特尔公司 高稳定性电子自旋存储器
US20140339661A1 (en) * 2013-05-20 2014-11-20 T3Memory, Inc. Method to make mram using oxygen ion implantation
US20150137286A1 (en) * 2013-05-31 2015-05-21 T3Memory, Inc. Method to form mram by dual ion implantation
JP2015060970A (ja) * 2013-09-19 2015-03-30 株式会社東芝 磁気抵抗素子および磁気メモリ
US9306063B2 (en) 2013-09-27 2016-04-05 Intel Corporation Vertical transistor devices for embedded memory and logic technologies
US9634237B2 (en) 2014-12-23 2017-04-25 Qualcomm Incorporated Ultrathin perpendicular pinned layer structure for magnetic tunneling junction devices
CN107667438B (zh) 2015-06-26 2021-09-07 英特尔公司 具有减小的开关电流的垂直磁性存储器
US10381556B2 (en) 2015-09-18 2019-08-13 Intel Corporation Spin transfer torque memory (STTM), methods of forming the same using a non-conformal insulator, and devices including the same
WO2017111851A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Memory cells with enhanced tunneling magnetoresistance ratio, memory devices and systems including the same
KR102511828B1 (ko) 2016-06-29 2023-03-21 삼성전자주식회사 자기 메모리 소자의 제조 방법
US10804460B2 (en) * 2016-07-01 2020-10-13 Intel Corporation Device, system and method for improved magnetic anisotropy of a magnetic tunnel junction
KR102511914B1 (ko) 2016-08-04 2023-03-21 삼성전자주식회사 자기 기억 소자 및 이의 제조 방법
WO2018063159A1 (en) * 2016-09-27 2018-04-05 Intel Corporation Spin transfer torque memory devices having heusler magnetic tunnel junctions
WO2018063177A1 (en) * 2016-09-28 2018-04-05 Intel Corporation Spin transfer torque memory device having a pmos transistor coupled to a spin transfer torque element
US20180151210A1 (en) * 2016-11-30 2018-05-31 Western Digital Technologies, Inc. Shared source line architectures of perpendicular hybrid spin-torque transfer (stt) and spin-orbit torque (sot) magnetic random access memory
WO2018125196A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Spin transfer torque memory devices having heusler magnetic tunnel junctions
WO2018125244A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Perpendicular magnetic tunnel junction (pmtj) devices having thermally resistive layers
WO2018125210A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Diffusion insensitive heusler spin transfer torque memory devices
US10177305B2 (en) * 2017-01-19 2019-01-08 International Business Machines Corporation Templating layers for perpendicularly magnetized heusler films
CN106816529B (zh) * 2017-01-22 2019-01-29 北京航空航天大学 一种应用相变材料作为隧穿层的自旋电子器件
WO2018182645A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Spintronic memory with perforated cap layer
WO2018182651A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Perpendicular spin transfer torque memory (psttm) devices with enhanced anisotropy and methods to form the same
US10896690B1 (en) 2017-06-07 2021-01-19 Sandisk Technologies Llc Magnetic head with current assisted magnetic recording and method of making thereof
US10891974B1 (en) 2017-06-07 2021-01-12 Sandisk Technologies Llc Magnetic head with current assisted magnetic recording and method of making thereof
WO2019005157A1 (en) * 2017-06-30 2019-01-03 Intel Corporation PERPENDICULAR SPIN TRANSFER TORQUE MEMORY DEVICES (PSTTM) WITH IMPROVED STABILITY AND HIGH TUNNEL MAGNEORESISTANCE RATES, AND METHODS OF FORMING THE SAME
WO2019005158A1 (en) * 2017-06-30 2019-01-03 Intel Corporation SPIN ORBIT TORQUE MEMORY DEVICES WITH ENHANCED THERMAL STABILITY AND METHODS OF FORMING THE SAME
US10396123B2 (en) 2017-07-26 2019-08-27 International Business Machines Corporation Templating layers for perpendicularly magnetized Heusler films
JP6832818B2 (ja) * 2017-09-21 2021-02-24 キオクシア株式会社 磁気記憶装置
US10672832B2 (en) 2017-11-08 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic detection circuit, MRAM and operation method thereof
WO2019135743A1 (en) * 2018-01-03 2019-07-11 Intel Corporation Filter layer for an in-plane top synthetic antiferromagnet (saf) stack for a spin orbit torque (sot) memory
WO2019172928A1 (en) 2018-03-09 2019-09-12 Intel Corporation Perpendicular spin transfer torque memory (psttm) devices with enhanced thermal stability and methods to form the same
US10516096B2 (en) * 2018-03-28 2019-12-24 Globalfoundries Singapore Pte. Ltd. Magnetic random access memory structures, integrated circuits, and methods for fabricating the same
US10839844B1 (en) 2018-06-18 2020-11-17 Western Digital Technologies, Inc. Current-assisted magnetic recording write head with wide conductive element in the write gap
US11386951B2 (en) * 2018-06-28 2022-07-12 Intel Corporation Multi-level magnetic tunnel junction (MTJ) devices including mobile magnetic skyrmions or ferromagnetic domains
US11430943B2 (en) 2018-06-28 2022-08-30 Intel Corporation Magnetic tunnel junction (MTJ) devices with a synthetic antiferromagnet (SAF) structure including a magnetic skyrmion
US10891975B1 (en) 2018-10-09 2021-01-12 SanDiskTechnologies LLC. Magnetic head with assisted magnetic recording and method of making thereof
US11017801B1 (en) 2018-10-09 2021-05-25 Western Digital Technologies, Inc. Magnetic head with assisted magnetic recording and method of making thereof
US10726892B2 (en) 2018-12-06 2020-07-28 Sandisk Technologies Llc Metallic magnetic memory devices for cryogenic operation and methods of operating the same
US11062752B2 (en) * 2019-01-11 2021-07-13 Intel Corporation Spin orbit torque memory devices and methods of fabrication
KR20210075405A (ko) 2019-12-13 2021-06-23 에스케이하이닉스 주식회사 전자 장치
JP2022049499A (ja) * 2020-09-16 2022-03-29 キオクシア株式会社 磁気記憶装置
CN114689090B (zh) * 2022-03-28 2024-04-09 杭州电子科技大学 一种霍尔条阵列输出偏置的自适应补偿方法及电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070106433A (ko) * 2006-04-28 2007-11-01 가부시끼가이샤 도시바 자기-저항 소자 및 이를 제조하는 방법
US20120063218A1 (en) * 2010-09-14 2012-03-15 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory with perpendicular magnetic anisotropy multilayers
US20130075839A1 (en) * 2011-09-24 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a mram device with an oxygen absorbing cap layer

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345855B2 (en) * 2005-09-07 2008-03-18 International Business Machines Corporation Tunnel barriers based on rare earth element oxides
US8623452B2 (en) 2010-12-10 2014-01-07 Avalanche Technology, Inc. Magnetic random access memory (MRAM) with enhanced magnetic stiffness and method of making same
US8593862B2 (en) 2007-02-12 2013-11-26 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory having magnetic tunnel junction with perpendicular magnetic anisotropy
US7573736B2 (en) * 2007-05-22 2009-08-11 Taiwan Semiconductor Manufacturing Company Spin torque transfer MRAM device
JP4835614B2 (ja) 2008-03-05 2011-12-14 ソニー株式会社 不揮発性磁気メモリ装置
US20110049659A1 (en) * 2008-05-02 2011-03-03 Yoshishige Suzuki Magnetization control method, information storage method, information storage element, and magnetic function element
US8217478B2 (en) 2008-10-10 2012-07-10 Seagate Technology Llc Magnetic stack with oxide to reduce switching current
US9165625B2 (en) 2008-10-30 2015-10-20 Seagate Technology Llc ST-RAM cells with perpendicular anisotropy
US7944738B2 (en) 2008-11-05 2011-05-17 Micron Technology, Inc. Spin torque transfer cell structure utilizing field-induced antiferromagnetic or ferromagnetic coupling
KR101532752B1 (ko) 2009-01-21 2015-07-02 삼성전자주식회사 자기 메모리 소자
US8363459B2 (en) 2009-06-11 2013-01-29 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US10446209B2 (en) * 2009-08-10 2019-10-15 Samsung Semiconductor Inc. Method and system for providing magnetic tunneling junction elements having improved performance through capping layer induced perpendicular anisotropy and memories using such magnetic elements
US8913350B2 (en) * 2009-08-10 2014-12-16 Grandis, Inc. Method and system for providing magnetic tunneling junction elements having improved performance through capping layer induced perpendicular anisotropy and memories using such magnetic elements
WO2011111473A1 (ja) * 2010-03-10 2011-09-15 株式会社日立製作所 磁気抵抗効果素子及び磁気メモリ
JP5010702B2 (ja) * 2010-03-19 2012-08-29 株式会社東芝 磁気抵抗効果素子、磁気ヘッドアセンブリ、及び磁気記録再生装置
US9385308B2 (en) 2010-03-26 2016-07-05 Qualcomm Incorporated Perpendicular magnetic tunnel junction structure
US8546896B2 (en) 2010-07-16 2013-10-01 Grandis, Inc. Magnetic tunneling junction elements having magnetic substructures(s) with a perpendicular anisotropy and memories using such magnetic elements
KR20120021539A (ko) * 2010-08-06 2012-03-09 삼성전자주식회사 비휘발성 메모리요소 및 이를 포함하는 메모리소자
JP2012043854A (ja) * 2010-08-16 2012-03-01 Fujitsu Semiconductor Ltd 磁気トンネル接合素子及びその製造方法
JP2012146727A (ja) * 2011-01-07 2012-08-02 Sony Corp 記憶素子及び記憶装置
JP5782715B2 (ja) * 2011-01-07 2015-09-24 ソニー株式会社 記憶素子及び記憶装置
JP5796349B2 (ja) * 2011-05-23 2015-10-21 ソニー株式会社 記憶素子の製造方法
JP2013033881A (ja) * 2011-08-03 2013-02-14 Sony Corp 記憶素子及び記憶装置
JP2013115400A (ja) * 2011-12-01 2013-06-10 Sony Corp 記憶素子、記憶装置
US8823118B2 (en) * 2012-01-05 2014-09-02 Headway Technologies, Inc. Spin torque transfer magnetic tunnel junction fabricated with a composite tunneling barrier layer
US10312433B2 (en) * 2012-04-06 2019-06-04 Taiwan Semiconductor Manufacturing Company, Ltd Reduction of capping layer resistance area product for magnetic device applications
US20140001586A1 (en) * 2012-06-28 2014-01-02 Industrial Technology Research Institute Perpendicularly magnetized magnetic tunnel junction device
US9252710B2 (en) * 2012-11-27 2016-02-02 Headway Technologies, Inc. Free layer with out-of-plane anisotropy for magnetic device applications
US8796797B2 (en) * 2012-12-21 2014-08-05 Intel Corporation Perpendicular spin transfer torque memory (STTM) device with enhanced stability and method to form same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070106433A (ko) * 2006-04-28 2007-11-01 가부시끼가이샤 도시바 자기-저항 소자 및 이를 제조하는 방법
US20120063218A1 (en) * 2010-09-14 2012-03-15 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory with perpendicular magnetic anisotropy multilayers
US20130075839A1 (en) * 2011-09-24 2013-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a mram device with an oxygen absorbing cap layer

Also Published As

Publication number Publication date
US20140308760A1 (en) 2014-10-16
US20170040530A1 (en) 2017-02-09
US9054302B2 (en) 2015-06-09
CN104813472B (zh) 2017-11-28
US9478734B2 (en) 2016-10-25
US9882123B2 (en) 2018-01-30
DE112013005561B4 (de) 2023-10-12
GB201510575D0 (en) 2015-07-29
WO2014098969A1 (en) 2014-06-26
KR101708844B1 (ko) 2017-02-21
CN104813472A (zh) 2015-07-29
US20150255711A1 (en) 2015-09-10
US20140175575A1 (en) 2014-06-26
GB2523934B (en) 2019-10-09
DE112013005561T5 (de) 2015-08-20
US8796797B2 (en) 2014-08-05
GB2523934A (en) 2015-09-09

Similar Documents

Publication Publication Date Title
KR101708844B1 (ko) 안정성이 향상된 수직 스핀 전달 토크 메모리(sttm) 디바이스 및 그의 형성 방법
US9496486B2 (en) Perpendicular spin transfer torque memory (STTM) device having offset cells and method to form same
TWI590242B (zh) 具有耦合的自由磁性層之垂直自旋轉移力矩記憶體（ｓｔｔｍ）裝置
GB2523932B (en) Electric field enhanced spin transfer torque memory (STTM) device
TWI529708B (zh) 具有半金屬的自旋轉移扭矩記憶體裝置以及用於寫入和讀取該裝置的方法
TWI552398B (zh) 具有地形平滑電極的自旋轉移扭矩記憶體（ｓｔｔｍ）裝置及其形成方法
WO2019066881A1 (en) CRITICAL CURRENT CURRENT SPIN TRANSFER TORQUE MEMORY DEVICES (STTM) AND COMPUTER DEVICE COMPRISING THE SAME

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20200129

Year of fee payment: 4