KR20150062836A - 적층형 전자부품, 그 제조방법 및 그 실장기판 - Google Patents

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Abstract

본 발명은 적층형 전자부품, 그 제조방법 및 그 실장기판에 관한 것으로, 보다 상세하게는 금속 자성체 재료를 적용하여 우수한 직류 중첩 특성을 가지며, 내부 코일의 두께를 증가시켜 낮은 직류 저항(Rdc) 값을 구현하고, 금속 자성체 재료의 손실(core loss)을 개선하면서도 높은 투자율을 확보하여 효율 특성이 향상된 적층형 전자부품, 그 제조방법 및 그 실장기판에 관한 것이다.

Description

적층형 전자부품, 그 제조방법 및 그 실장기판{Multilayered electronic component, manufacturing method thereof and board having the same mounted thereon}
본 발명은 적층형 전자부품, 그 제조방법 및 그 실장기판에 관한 것이다.
전자부품 중 인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로써, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품 등으로 사용된다.
스마트폰이나 모바일 IT 기기 등에 채용되어 사용되고 있는 파워 인덕터 등의 수동소자들은 1MHz 이상의 고주파 대역에서 사용된다. 이에 연자성 페라이트로 알려져 있는 다수의 금속산화물, 예를 들면 Fe2O3, NiO, CuO, ZnO 등을 혼합, 하소, 분쇄하여 제조된 연자성 재료를 주로 사용해왔다.
그러나 최근 스마트폰이나 모바일 IT 기기 등의 데이터 전송량 등이 크게 증가하고 있어 데이터의 고속처리를 위해 CPU의 스위칭 주파수가 빨라지고 스마트폰 화면의 고해상도화, 대면적화 등으로 인하여 모바일 기기 등에서의 전력 사용량이 급증하고 있는 추세이다. 이러한 모바일 기기에서의 전력 사용량 증가로 CPU, 디스플레이부, 전력관리 모듈 등의 구동회로 설계에 다수 투입되어 사용되는 파워 인덕터 등의 수동소자들에 대해 높은 전력소비 효율 특성을 요구하고 있다.
이러한 파워인덕터 등의 효율 개선 요구에 따라 연자성 페라이트 재료를 금속 미립 분말로 대체하여 1MHz 이상의 고주파대역에서 사용이 가능하고 와전류 손실 등을 크게 개선하여 에너지 소비 효율 및 직류중첩특성이 개선된 파워인덕터 소자가 제품화되고 있다.
종래에 금속 분말을 적용한 인덕터는 박막형 인덕터 및 권선형 인덕터가 있었다.
박막형 인덕터는 권선 형상의 구리 도선을 도금 공법으로 PCB 등 기판 위에 형성하고 금속 분말 및 에폭시 수지를 혼합한 금속, 에폭시 혼합 재료로 구리 도선이 감싸지도록 압착 성형하고 열처리에 의한 에폭시 수지의 경화공정을 거쳐 제작된다.
권선형 인덕터는 구리 와이어를 권선한 후 금속과 에폭시를 혼합한 복합 재료를 이용하여 권선형 구리 와이어를 감싼 후 성형틀에서 고압으로 압착 성형하여 칩 형상을 구현하고 열처리에 의해 에폭시를 경화하는 공정을 통해 제작된다.
이 두 가지 공법으로 제작된 인덕터는 직류중첩특성이 페라이트 적층형 인덕터에 비해 상당히 우수하고, 효율도 PMIC(Power Management IC) 모듈 세트 등의 특성 평가 결과 수 퍼센트 이상 개선된 결과를 보이고 있다.
이와 같이 금속 분말 적용에 따른 인덕터의 직류중첩특성, 효율 특성 등이 개선되는 장점과 더불어 양산성을 동시에 확보하기 위해 금속 자성체 적층형 인덕터가 검토되고 있다. 금속 자성체 적층형 인덕터는 산화물 페라이트 시트를 대체하여 금속 분말과 고분자의 균일 혼합물을 시트 형상으로 성형하고, 금속 자성체 시트 상에 비아홀 펀칭, 내부 도체 인쇄, 적층, 소성 등의 일련의 공정을 통해 제조한다.
이러한 금속 자성체 적층형 인덕터는 박막형이나 권선형 수준의 직류중첩특성이 구현되지만, 더 나아가 인덕터의 효율 특성에 영향을 끼치는 Q(quality factor) 값을 높이고, 직류 저항(Rdc) 값을 낮출 것을 요구하고 있다.
효율 특성은 저전류 영역에서는 자성체 재료가 가진 손실(core loss)이 지배적이며, 고전류 영역에서는 내부 코일의 저항에 의한 영향이 지배적이다. 특히, 대기 전원의 사용 시간에 직접적으로 관계되는 저전류에서 인덕터의 효율을 높이기 위해서는 금속 자성체의 손실(core loss)이 작고 투자율이 높은 자성체의 적용이 필요하다.
일본공개특허 제2007-027354호
본 발명에 따른 일 실시형태는 우수한 직류 중첩 특성을 가지며, 나아가 자성체 재료의 손실(core loss) 특성을 개선하고, 직류 저항(Rdc) 값을 감소시켜 효율을 향상시킨 적층형 전자부품, 그 제조방법 및 그 실장기판을 제공하는 것이다.
본 발명의 일 실시형태는 복수의 금속 자성체 층; 및 상기 금속 자성체 층 상에 형성된 내부 도체 형성층;을 포함하며, 상기 내부 도체 형성층은 내부 코일 패턴부 및 네거티브 인쇄부를 포함하고, 상기 네거티브 인쇄부의 일 단면은, 전체 입자 수에 대하여 장축의 길이가 5㎛ 이하인 입자의 수가 65% 내지 70% 이며, 장축의 길이가 10㎛ 내지 20㎛인 입자의 수가 8% 내지 12%인 적층형 전자부품을 제공한다.
상기 네거티브 인쇄부의 일 단면은 장축의 길이가 3㎛ 이하인 입자의 수가 35% 내지 45%일 수 있다.
상기 네거티브 인쇄부의 일 단면은 장축의 길이가 10㎛ 내지 14㎛인 입자의 수가 6% 내지 8%일 수 있다.
상기 금속 자성체 층의 일 단면은, 전체 입자 수에 대하여 장축의 길이가 4㎛ 내지 6㎛인 입자의 수가 15 내지 30%일 수 있다.
상기 금속 자성체 층 및 네거티브 인쇄부는 동일한 금속 자성 입자를 포함할 수 있다.
상기 금속 자성체 층 및 네거티브 인쇄부는 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금의 금속 자성 입자를 포함할 수 있다.
상기 금속 자성체 층 및 네거티브 인쇄부는 표면에 금속 산화막이 형성된 금속 자성 입자를 포함하며, 상기 금속 산화막은 인접하는 금속 자성 입자의 산화막과 결합하고 있을 수 있다.
상기 복수의 금속 자성체 층 및 내부 도체 형성층을 포함하는 액티브 층의 상부 및 하부에 형성된 상부 및 하부 커버층을 포함하며, 상기 상부 및 하부 커버층의 일 단면은, 전체 입자 수에 대하여 장축의 길이가 5㎛ 이하인 입자의 수가 65% 내지 70% 이며, 장축의 길이가 10㎛ 내지 20㎛인 입자의 수가 8% 내지 12%일 수 있다.
상기 금속 자성체 층의 두께는 10㎛ 내지 30㎛일 수 있다.
상기 내부 코일 패턴부는 폭에 대한 두께의 어스펙트 비(aspect ratio)가 3.0 내지 12.0일 수 있다.
또한, 본 발명의 다른 일 실시형태는 복수의 금속 자성체 층; 및 상기 금속 자성체 층 상에 형성된 내부 도체 형성층;을 포함하며, 상기 내부 도체 형성층은 내부 코일 패턴부 및 네거티브 인쇄부를 포함하고, 상기 네거티브 인쇄부는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 혼합될 수 있다.
상기 네거티브 인쇄부는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 10 : 90 내지 20 : 80의 중량비로 혼합될 수 있다.
상기 금속 자성체 층은 D50 4㎛ 내지 6㎛의 금속 자성입자를 포함할 수 있다.
상기 복수의 금속 자성체 층 및 내부 도체 형성층을 포함하는 액티브 층의 상부 및 하부에 형성된 상부 및 하부 커버층을 포함하며, 상기 상부 및 하부 커버층은 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 혼합될 수 있다.
상기 상부 및 하부 커버층은 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 10 : 90 내지 20 : 80의 중량비로 혼합될 수 있다.
또한, 본 발명의 다른 일 실시형태는 상부에 제 1 및 제 2 전극 패드를 갖는 인쇄회로기판; 및 상기 인쇄회로기판 상에 설치된 상기 적층형 전자부품;을 포함하는 적층형 전자부품의 실장기판을 제공한다.
또한, 본 발명의 다른 일 실시형태는 복수의 금속 자성체 시트를 마련하는 단계; 상기 금속 자성체 시트 상에 내부 코일 패턴부를 형성하는 단계; 상기 내부 코일 패턴부 주위에 자성체 페이스트로 네거티브 인쇄부를 형성하는 단계; 및 상기 내부 코일 패턴부 및 네거티브 인쇄부가 형성된 복수의 금속 자성체 시트를 적층하고 소결하는 단계;를 포함하며, 상기 자성체 페이스트는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 혼합하여 포함할 수 있다.
상기 자성체 페이스트는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 10 : 90 내지 20 : 80의 혼합 중량비로 포함할 수 있다.
상기 금속 자성체 시트는 D50 4㎛ 내지 6㎛의 금속 자성입자를 95중량% 이상 포함할 수 있다.
상기 금속 자성체 시트 및 자성체 페이스트는 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금의 금속 자성 입자를 포함할 수 있다.
상기 금속 자성체 시트의 두께는 10㎛ 내지 30㎛일 수 있다.
상기 내부 코일 패턴부는 폭에 대한 두께의 어스펙트 비(aspect ratio)가 3.0 내지 12.0일 수 있다.
상기 금속 자성체 시트 상에 1차로 네거티브 인쇄부를 형성한 후 상기 내부 코일 패턴부를 형성하고, 1차 네거티브 인쇄부 상에 2차 네거티브 인쇄부를 형성할 수 있다.
상기 내부 코일 패턴부 및 네거티브 인쇄부는 동일한 높이로 형성할 수 있다.
상기 내부 코일 패턴부 및 네거티브 인쇄부가 형성된 복수의 금속 자성체 시트를 적층한 적층체의 상부 및 하부에 복수의 금속 자성체 시트를 더 적층하여 상부 및 하부 커버층를 형성하는 단계를 포함하며, 상기 상부 및 하부 커버층을 형성하는 금속 자성체 시트는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 10 : 90 내지 20 : 80의 혼합 중량비로 포함할 수 있다.
본 발명의 일 실시형태의 적층형 전자부품은 금속 자성체 재료를 적용하여 우수한 직류 중첩 특성을 가지며, 내부 코일의 단면적을 증가시켜 낮은 직류 저항(Rdc) 값을 구현하고, 금속 자성체 재료의 손실(core loss)을 개선하면서도 높은 투자율을 확보하여 효율 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 사시도이다.
도 2는 도 1에 도시된 I-I' 선에 의한 단면도이다.
도 3은 도 2에서 A 부분을 확대하여 도시한 개략도이다.
도 4는 도 2에서 B 부분을 확대하여 도시한 개략도이다.
도 5는 도 2에서 C 부분을 확대하여 도시한 개략도이다.
도 6 a 내지 도 6c는 본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법을 개략적으로 설명하는 도면이다.
도 7은 본 발명의 다른 일 실시형태에 따른 적층형 전자부품의 제조방법을 개략적으로 설명하는 도면이다.
도 8은 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 9는 도 1의 적층형 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
적층형 전자부품
이하에서는 본 발명의 일 실시형태에 따른 적층형 전자부품을 설명하되, 특히 적층형 인덕터로 설명하지만 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태에 따른 적층형 전자부품의 사시도이고, 도 2는 도 1에 도시된 I-I' 선에 의한 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층형 전자부품(100)은 복수의 금속 자성체 층(10) 및 상기 금속 자성체 층(10) 상에 형성된 내부 도체 형성층(20)을 포함한다.
내부 도체 형성층(20)이 형성된 복수의 금속 자성체 층(10)은 적층되어 용량 형성에 기여하는 액티브 부(50)를 형성하며, 상기 액티브 부(50)의 상부 및 하부에는 상부 커버층(31) 및 하부 커버층(32)이 형성될 수 있다. 액티브 부(50), 상부 및 하부 커버층(31, 32)을 포함하는 금속 자성체 본체(110)는 길이 방향(L)의 양 단면, 폭 방향(W)의 양 단면 및 두께 방향(T)의 양 단면을 갖는 육면체로 형성될 수 있다.
금속 자성체 본체(110)의 양 측면에는 내부 코일과 전기적으로 연결되는 제 1 및 제 2 외부전극(131, 132)이 형성될 수 있다.
상기 금속 자성체 층(10)은 30㎛ 이하의 두께로 형성될 수 있다. 금속 자성체 층(10)이 30㎛ 이하의 두께로 얇게 형성됨에 따라 칩 내에서의 자로 확보에 유리하며, 내부 코일의 총 길이가 감소될 수 있다. 보다 바람직하게는 금속 자성체 층(10)은 10㎛ 내지 30㎛의 두께로 형성될 수 있다.
금속 자성체 층(10)은 금속 자성 입자를 포함할 수 있다.
상기 금속 자성 입자는 연자성 합금, 예를 들어 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금의 금속 자성 입자를 포함할 수 있고, 보다 바람직하게는 Fe-Si-Cr계 합금일 수 있으며, 이에 한정되는 것은 아니다.
금속 자성체 층(10) 상에 형성되는 내부 도체 형성층(20)은 내부 코일 패턴부(21) 및 네거티브 인쇄부(22)를 포함한다.
내부 코일 패턴부(21)는 폭에 대한 두께의 어스펙트 비(aspect ratio)가 3.0 내지 12.0을 만족하도록 형성될 수 있다. 상기 어스펙트 비를 만족하도록 내부 코일 패턴부(21)의 두께를 증가시킴으로써 직류 저항(Rdc) 값을 낮출 수 있다.
내부 코일 패턴부(21)의 어스펙트 비가 3.0 미만일 경우 직류 저항(Rdc)이 증가하여 효율이 떨어질 수 있으며, 12.0을 초과할 경우 칩에 인가되는 전류에 의해 발생되는 자기장의 흐름 경로가 좁아지는 결과로 용량(inductance, H)이 저하될 수 있다.
내부 코일 패턴부(21)는 칩 사이즈 및 용량에 따라 바람직한 어스펙트 비가 달라질 수 있으며 예를 들어, 3.0 내지 7.0의 어스펙트 비를 가지도록 형성될 수 있고, 두께가 40㎛ 내지 85㎛일 수 있다. (표 1 및 표2 참조)
내부 코일 패턴부(21)는 도전성 금속을 포함하는 도전성 페이스트를 인쇄하여 형성될 수 있고, 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다.
직류 저항(Rdc)을 낮추기 위해 내부 코일 패턴부(21)의 두께를 증가시키게 되면 내부 코일 패턴부(21)의 두께로 인한 적층 단차가 발생하게 되고, 이러한 단차는 적층체를 가압하는 공정에서 내부 코일 패턴부(21)의 함몰 및 변형을 가져오고, 층간 접착력 약화로 인한 층간 벌어짐, 크랙 발생 등의 문제가 발생하게 된다.
이에 내부 코일 패턴부(21)가 형성된 영역을 제외한 나머지 부분에 네거티브 인쇄부(22)를 형성할 수 있다.
네거티브 인쇄부(22)는 내부 코일 패턴부(21)와 동일한 두께로 형성하여 적층 단차 발생으로 인한 문제들을 해결할 수 있다.
네거티브 인쇄부(22)는 금속 자성 입자를 포함하는 자성체 페이스트를 인쇄하여 형성될 수 있고, 상기 금속 자성 입자는 연자성 합금, 예를 들어 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금의 금속 자성 입자를 포함할 수 있고, 보다 바람직하게는 Fe-Si-Cr계 합금일 수 있으며, 이에 한정되는 것은 아니다.
네거티브 인쇄부(22)는 금속 자성체 층(10)과 동일한 금속 자성 입자를 포함하여 형성될 수 있다.
용량 형성에 기여하는 액티브 부(50)의 상부 및 하부에 형성되는 상부 커버층(31) 및 하부 커버층(32)은 복수의 금속 자성체 시트가 적층되어 형성될 수 있다.
상부 및 하부 커버층(31, 32)을 형성하는 복수의 금속 자성체 시트는 소결된 상태로서, 인접하는 금속 자성체 층 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
상부 및 하부 커버층(31, 32)은 네거티브 인쇄부(22) 및 금속 자성체 층(10)과 동일한 금속 자성 입자를 포함하여 형성될 수 있다.
도 3은 도 2에서 네거티브 인쇄부(22)의 A 부분을 확대하여 도시한 개략도이고, 도 4는 도 2에서 금속 자성체 층(10)의 B 부분을 확대하여 도시한 개략도이며, 도 5는 도 2에서 하부 커버층(32)의 C 부분을 확대하여 도시한 개략도이다.
도 3 내지 도 5를 참조하면, 금속 자성체 층(10), 네거티브 인쇄부(22) 및 상부 및 하부 커버층(31, 32)을 형성하는 금속 자성 입자(40)의 표면에는 금속 산화막(45)이 형성될 수 있으며, 상기 금속 산화막(45)에 의해 금속 입자 간 및 금속 입자와 내부 전극 간의 절연성이 확보될 수 있다.
상기 금속 산화막(45)은 금속 자성 입자(40)의 적어도 일 성분이 산화되어 형성될 수 있으며, 바람직하게는 Cr2O3을 포함할 수 있다.
금속 산화막(45)은 인접하는 금속 자성 입자(40)의 금속 산화막(45)과 결합할 수 있으며, 금속 자성 입자(40)는 금속 산화막(45)끼리의 결합에 의해 결합될 수 있다. 금속 산화막(45)끼리의 결합에 의해 기계적 강도 및 절연성 향상의 효과가 있다.
한편, 네거티브 인쇄부(22)는 D50 4㎛ 내지 6㎛의 금속 자성입자(41) 및 D50 8㎛ 내지 12㎛의 금속 자성입자(42)가 혼합되어 형성될 수 있다.
입도가 큰 금속 자성 입자를 사용할 경우 투자율은 높지만 손실(core loss)이 커지게 되는데 입도 분포가 상이한 미분의 금속 자성 입자(41)와 조분의 금속 자성 입자(42)를 혼합 사용하게 되면 금속 자성 입자의 입도를 낮추어 손실(core loss)은 줄이면서도 충진율을 향상시킴으로써 투자율이 현저히 향상되어 입도 감소에 따른 투자율의 감소를 상쇄시킬 수 있다.
D50은 레이져 회절산란식 입도분포 측정법을 이용해서 얻어지는 볼륨 누적 50%에 있어서의 입경을 말한다.
상기 D50 4㎛ 내지 6㎛의 금속 자성입자(41) 및 D50 8㎛ 내지 12㎛의 금속 자성입자(42)는 10 : 90 내지 20 : 80의 중량비로 혼합될 수 있다.
미분의 금속 자성 입자(41)와 조분의 금속 자성 입자(42)가 상기 중량비 범위 내로 혼합될 때 충진율의 향상이 커 고 투자율을 나타낼 수 있으며, 우수한 Q 특성을 나타낼 수 있다. (표 3 참고)
이와 같이 미분의 금속 자성 입자(41) 및 조분의 금속 자성 입자(42)가 혼합된 네거티브 인쇄부(22)의 일 단면을 관찰했을 때, 관찰 및 측정된 전체 입자 개수에 대하여 장축의 길이가 5㎛ 이하인 입자 개수가 65% 내지 70% 이며, 장축의 길이가 10㎛ 내지 20㎛인 입자 개수가 8% 내지 12%일 수 있다.
이는 소결이 완료된 칩에 대해 W(폭)-T(두께)면을 이온빔 단면 가공 장치기(CP, Cross Section Polisher(모델명: SM-09010))로 가공하여 금속 자성체 본체의 단면이 드러나도록 하고, 이렇게 가공된 소성 칩 4개의 그 가공 단면에 대해 촬영한 SEM 사진을 분석하였다. 네거티브 인쇄부(22) 및 상부 및 하부 커버층(31, 32)은 5,000배로 촬영한 SEM 사진을 분석하였고, 금속 자성체 층(10)은 8,000배로 촬영한 SEM 사진을 분석하였다. 촬영된 SEM 사진을 이미지분석 프로그램을 이용하여 SEM 사진 상의 스케일 바(scale bar)를 기준으로 하여 입자의 크기를 측정하였다.
이때 SEM 사진 프레임에 걸려 부분적으로 잘려진 입자, 하나의 입자로 확실히 구분되지 않는 입자 및 CP 가공되지 않은 입자 등의 크기는 측정하지 않고, CP가공에 의해 입자 단면이 전체적으로 드러난 개별 입자 단면의 가장 장축을 기준으로 입자 크기를 측정하였다.
이렇게 측정된 입자 크기 데이터에서 20㎛를 초과하는 데이터는 이상점으로 제거하고 나머지 20㎛ 이하의 측정 데이터에 대해서 각 입자크기를 가지는 입자 개수를 전체 측정 입자 개수로 나누어 백분률로 표시하였다.
상기 네거티브 인쇄부(22)의 일 단면을 관찰했을 때, 전체 입자 개수에 대하여 장축의 길이가 3㎛ 이하인 입자 개수는 35% 내지 45%일 수 있으며, 장축의 길이가 10㎛ 내지 14㎛인 입자 개수는 6% 내지 8%일 수 있다.
내부 도체 형성층(20)이 형성되는 금속 자성체 층(10)은 D50 4㎛ 내지 6㎛의 금속 자성 입자(41)를 포함할 수 있다.
금속 자성체 층(10)을 형성하는 금속 자성 입자가 D50 4㎛ 미만일 경우 입도 감소로 인해 투자율이 감소할 수 있으며, D50 6㎛를 초과하는 조분의 금속 자성 입자를 적용하게 되면 분산성이 저하되고, 금속 자성체 시트의 표면 거칠기가 증가하며, 금속 자성체 층 내의 기공이 증가하여 강도가 감소하여 금속 자성체 층(10)을 30㎛ 이하의 두께로 형성하기 어려울 수 있다. (표 4 참조)
이와 같은 금속 자성체 층(10)의 일 단면을 관찰했을 때, 전체 입자 개수에 대하여 장축의 길이가 4㎛ 내지 6㎛인 입자 개수가 15 내지 30%일 수 있다.
또한, 액티브 부(50)의 상부 및 하부에 형성되는 상부 커버층(31) 및 하부 커버층(32)은 충진율을 높혀 투자율을 향상시키기 위해 D50 4㎛ 내지 6㎛의 금속 자성입자(41) 및 D50 8㎛ 내지 12㎛의 금속 자성입자(42)가 10 : 90 내지 20 : 80의 중량비로 혼합되어 형성될 수 있다.
미분의 금속 자성 입자(41)와 조분의 금속 자성 입자(42)가 상기 중량비 범위 내로 혼합될 때 충진율의 향상이 커 고 투자율을 나타낼 수 있으며, 우수한 Q 특성을 나타낼 수 있다.
이와 같이 미분의 금속 자성 입자(41) 및 조분의 금속 자성 입자(42)가 혼합된 상부 및 하부 커버층(31, 32)의 일 단면을 관찰했을 때, 전체 입자 개수에 대하여 장축의 길이가 5㎛ 이하인 입자 개수가 65% 내지 70% 이며, 장축의 길이가 10㎛ 내지 20㎛인 입자 개수가 8% 내지 12%일 수 있다.
하기 표 1은 내부 코일의 턴 수, 내부 전극 폭 및 두께에 따른 직류 저항(Rdc) 값과 용량과의 관계를 평가한 결과를 나타낸 것이다.
칩 사이즈(L*W*T)를 2.00 x 1.60 x 0.90 [mm], 층 간 자성체 간격 15[㎛], 투자율 35, 목표 용량(Ls) 0.470 (0.423~0.564)[uH], 최대 직류 저항(Rdc) 35[mOhm]을 조건으로 하였다.
내부 코일 턴수 폭 두께(T) W/T 비
 W*T Rdc 용량
W(㎛) T(㎛) (mm2) (mOhm) Ls(uH)
4.5 310 60 5.2 0.0186 33 0.443
4.5 320 55 5.8 0.0176 35 0.460
4.5 330 55 6.0 0.0182 34 0.449
4.5 340 55 6.2 0.0187 32 0.439
4.5 350 50 7.0 0.0175 34 0.456
5.5 310 70 4.4 0.0217 35 0.505
5.5 320 70 4.6 0.0224 34 0.493
5.5 330 65 5.1 0.0215 35 0.514
5.5 340 65 5.2 0.0221 33 0.501
5.5 350 60 5.8 0.0210 35 0.522
6.5 310 85 3.6 0.0264 34 0.465
6.5 320 80 4.0 0.0256 35 0.498
6.5 330 80 4.1 0.0264 33 0.486
6.5 340 75 4.5 0.0255 34 0.516
6.5 350 75 4.7 0.0263 33 0.503
7.5 360 80 4.5 0.0288 34 0.451
7.5 370 80 4.6 0.0296 33 0.439
7.5 380 75 5.1 0.0285 34 0.494
7.5 380 80 4.8 0.0304 32 0.427
7.5 390 75 5.2 0.0293 33 0.480
하기 표 2는 칩 사이즈(L*W*T)를 1.60 x 0.83 x 0.80[mm], 층 간 자성체 두께 15[㎛], 투자율 26, 목표용량(Ls) 0.160(0.144~0.192)[uH], 최대 직류 저항(Rdc) 80[mOhm]을 조건으로 하였다.
내부 코일
턴수		 폭 두께 W/T 비
 Rdc 용량
W(㎛) T(㎛) (mOhm) Ls(uH)
4.5 133 43 3.1 82 0.249
4.5 160 43 3.7 63 0.221
3.5 144 44 3.3 57 0.176
3.5 163 44 3.7 47 0.165
3.5 140 44 3.2 59 0.173
3.5 160 44 3.6 48 0.157
상기 표 1 및 표 2에서 알 수 있듯이, 상기 목표 용량과 직류 저항(Rdc) 값을 만족하기 위해서 내부 도체 코일부의 W/T 비는 3.0 내지 7.0일 수 있으며, 이때 내부 도체 코일부의 두께는 최대 85㎛까지 필요하게 된다. 이러한 높은 두께를 달성하기 위해서 내부 도체 코일부의 주위에는 네거티브 인쇄부를 형성할 수 있다. 칩 사이즈 및 용량에 따라 내부 도체 코일부의 W/T 비는 3.0 내지 12.0를 만족하는 범위 내에서 달라질 수 있다.
하기 표 3은 D50 5㎛의 금속 자성입자 및 D50 10㎛의 금속 자성입자의 혼합 중량비에 따른 toroidla core 성형체의 대기 중 소결 후 밀도(density) 및 Q 특성 등의 결과를 나타낸 것이다.
D50 5㎛
(중량%)		 D50 10㎛
(중량%)		 density
(g/cc)		 metal vol% Q(1MHz) Q(6MHz) 투자율
(μ)
0.0 100.0 5.30 70.0 80.6 55.4 39.3
6.5 93.5 5.54 73.2 69.7 32.2 38.6
10.0 90.0 5.37 71.0 79 57.3 40.6
13.0 87.0 5.28 69.7 77.6 52.6 40.8
15.0 85.0 5.35 70.8 78.6 57.9 38.6
18.0 82.0 5.35 70.7 79 53.5 40.3
20.0 80.0 5.41 71.5 81.7 63.5 39.6
30.0 70.0 5.12 67.7 73 49.5 37.7
40.0 60.0 5.07 67.0 70.9 54.0 39.5
100.0 0.0 5.17 68.3 94.7 98.1 31.9
상기 표 3에서 알 수 있듯이, D50 5㎛의 금속 자성입자 및 D50 10㎛의 금속 자성입자가 10 :90 내지 20 :80의 혼합 중량비로 혼합될 때 우수한 밀도, 고주파 Q 특성 등을 나타낼 수 있다. 가장 바람직하게는 20 : 80의 혼합 중량비로 혼합될 수 있다.
하기 표 4는 금속 자성체 시트의 금속 자성 입자 조성에 따른 막 밀도의 결과를 나타낸 것이다.
금속 조성 금속 (중량%) 유기물 (중량%) 유기물 막 밀도(g/cc)
D50 5㎛ 단독 95.8 4.2 PVB 4.48
D50 5㎛:10㎛
(2:8 중량비)		 96.6 3.4 PVB 3.98
상기 표 4에서 알 수 있듯이, D50 5㎛ 단독의 금속 자성 입자를 적용할 경우의 금속 자성 입자의 충진률이 향상되고 막 밀도가 현저히 커져 30㎛ 이하의 금속 자성체 층의 강도를 확보할 수 있다.
적층형 전자부품의 제조방법
도 6a 내지 도 6c는 본 발명의 일 실시형태에 따른 적층형 전자부품의 제조방법을 개략적으로 설명하는 도면이다.
도 6a를 참조하면 먼저, 복수의 금속 자성체 시트(10')를 마련할 수 있다.
상기 금속 자성체 시트(10')는 금속 자성 입자와 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제작할 수 있다.
상기 금속 자성체 시트(10')는 30㎛ 이하의 두께로 형성될 수 있다. 금속 자성체 시트(10')가 30㎛ 이하의 두께로 얇게 형성됨에 따라 칩 내에서의 자로 확보에 유리하며, 내부 코일의 총 길이가 감소될 수 있다. 보다 바람직하게는 금속 자성체 시트(10')는 10㎛ 내지 30㎛의 두께로 형성될 수 있다.
상기 금속 자성 입자는 연자성 합금, 예를 들어 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금일 수 있고, 보다 바람직하게는 Fe-Si-Cr계 합금일 수 있으며, 이에 한정되는 것은 아니다.
상기 금속 자성 입자는 D50 4㎛ 내지 6㎛의 입자 크기로 형성될 수 있다.
금속 자성체 시트(10')를 형성하는 금속 자성 입자가 D50 4㎛ 미만일 경우 입도 감소로 인해 투자율이 감소할 수 있으며, D50 6㎛를 초과하는 조분의 금속 자성 입자를 적용하게 되면 고주파 Q특성 저하 및 금속 입자의 분산성이 저하되고, 금속 자성체 시트의 표면 거칠기가 증가하며, 금속 자성체 층 내의 기공이 증가로 칩 강도가 감소하여 금속 자성체 시트(10')를 30㎛ 이하의 두께로 형성하는데 바람직하지 않을 수 있다.
금속 자성체 시트(10')의 막 밀도 향상을 위해서 유기물의 함량은 5.0중량% 이하인 것이 바람직하며, D50 4㎛ 내지 6㎛의 금속 자성 입자가 95중량% 이상 포함될 수 있다.
도 6b를 참조하면, 금속 자성체 시트(10') 상에 내부 코일 패턴부(21)를 형성할 수 있다.
내부 코일 패턴부(21)는 도전성 금속을 포함하는 도전성 페이스트를 인쇄 공법 등으로 도포하여 형성할 수 있다. 상기 도전성 금속은 전기 전도도가 우수한 금속이라면 특별히 제한되지 않으며 예를 들면, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu) 또는 백금(Pt) 등의 단독 또는 혼합 형태일 수 있다. 상기 도전성 페이스트의 인쇄 공법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
내부 코일 패턴부(21)는 폭에 대한 두께의 어스펙트 비(aspect ratio)가 3.0 내지 12.0을 만족하도록 형성할 수 있다. 상기 어스펙트 비를 만족하도록 내부 코일 패턴부(21)의 두께를 증가시킴으로써 직류 저항(Rdc) 값을 낮출 수 있다.
내부 코일 패턴부(21)의 어스펙트 비가 3.0 미만일 경우 직류 저항(Rdc)이 증가하여 효율이 떨어질 수 있으며, 12.0을 초과할 경우 칩에 인가되는 전류에 의해 발생되는 자기장의 흐름 경로가 좁아지는 결과로 용량(inductance, H)이 저하될 수 있다.
내부 코일 패턴부(21)는 칩 사이즈 및 용량에 따라 바람직한 어스펙트 비가 달라질 수 있으며 예를 들어, 3.0 내지 7.0의 어스펙트 비를 가지도록 형성할 수 있고, 두께가 40㎛ 내지 85㎛일 수 있다.
도 6c를 참조하면, 상기 내부 코일 패턴부(21) 주위에 자성체 페이스트로 네거티브 인쇄부(22)를 형성할 수 있다.
네거티브 인쇄부(22)를 내부 코일 패턴부(21) 주위에 형성함으로써 내부 코일 패턴부(21)의 두께로 인한 적층 단차 발생의 문제를 해결할 수 있다. 바람직하게는 네거티브 인쇄부(22)는 내부 코일 패턴부(21)와 동일한 두께로 형성할 수 있다.
상기 자성체 페이스트는 금속 자성 입자 및 바인더 등의 유기물을 포함할 수 있다.
상기 금속 자성 입자는 연자성 합금, 예를 들어 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금의 금속 자성 입자를 포함할 수 있고, 보다 바람직하게는 Fe-Si-Cr계 합금일 수 있으며, 이에 한정되는 것은 아니다.
네거티브 인쇄부(22)를 형성하는 자성체 페이스트는 금속 자성체 시트(10')와 동일한 종류의 금속 자성 입자를 포함할 수 있다.
상기 자성체 페이스트는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 10 : 90 내지 20 : 80의 혼합 중량비로 포함할 수 있다.
입도가 큰 금속 자성 입자를 사용할 경우 투자율은 높지만 손실(core loss)이 커지게 되는데 입도 분포가 상이한 미분의 금속 자성 입자와 조분의 금속 자성 입자를 혼합 사용하게 되면 금속 자성 입자의 입도를 낮추어 손실(core loss)은 줄이면서도 충진율을 향상시킴으로써 투자율이 현저히 향상되어 입도 감소에 따른 투자율의 감소를 상쇄시킬 수 있다.
미분의 금속 자성 입자와 조분의 금속 자성 입자가 상기 중량비 범위 내로 혼합될 때 충진율의 향상으로 높은 투자율을 나타낼 수 있으며, 우수한 Q 특성을 나타낼 수 있다.
상기 자성체 페이스트를 스크린 인쇄법 등으로 도포하고, 가열 건조하여 네거티브 인쇄부(22)를 형성할 수 있다.
도 7은 내부 도체 형성층(20)을 형성하는 다른 일 실시형태의 제조방법을 개략적으로 설명하는 도면이다.
도 7을 참조하면, 금속 자성체 시트(10') 상에 먼저 1차로 네거티브 인쇄부(22)를 형성한 후 내부 코일 패턴부(21)를 형성할 수 있다.
1차로 네거티브 인쇄부(22')를 형성하고 내부 코일 패턴부(21)를 인쇄함에 따라 내부 코일 패턴부(21)의 두께를 보다 높게 형성할 수 있고, 직류 저항(Rdc) 값을 낮출 수 있다.
내부 코일 패턴부(21)를 형성한 후, 1차 네거티브 인쇄부(22') 상에 2차로 네거티브 인쇄부(22'')를 또 형성하여 내부 코일 패턴부(21)와 네거티브 인쇄부(22)의 두께를 동일하게 할 수 있다.
도 8은 본 발명의 일 실시형태에 따른 적층형 전자부품의 분해 사시도이다.
도 8을 참조하면, 상기 내부 도체 형성층(20)이 형성된 금속 자성체 시트(10')를 적층하여 액티브 부(50)를 형성하고, 액티브 부(50)의 상부 및 하부에 복수의 금속 자성체 시트(31', 32')를 더 적층하여 상부 및 하부 커버층(31, 32)를 형성할 수 있다.
상부 및 하부 커버층(31, 32)을 형성하는 금속 자성체 시트(31', 32')는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 10 : 90 내지 20 : 80의 혼합 중량비로 포함할 수 있다.
미분의 금속 자성 입자와 조분의 금속 자성 입자가 상기 중량비 범위 내로 혼합될 때 충진율의 향상이 커 고 투자율을 나타낼 수 있으며, 우수한 Q 특성을 나타낼 수 있다.
이와 같이 내부 도체 형성층(20)이 형성된 금속 자성체 시트(10')를 적층한 액티브 부(50) 및 액티브 부(50)의 상부 및 하부에 내부 도체 형성층(20)이 형성되지 않은 금속 자성체 시트(31', 32')를 적층하고 압착, 소성하여 금속 자성체 본체를 형성할 수 있다.
이후 금속 자성체 본체의 양 측면에 도전성 페이스트를 도포하고 소성하여 제 1 및 제 2 외부전극(131, 132)을 형성할 수 있다. 외부전극(131, 132)은 구리(Cu), 은(Ag) 또는 니켈(Ni) 등의 단독 또는 혼합 형태를 포함하여 형성할 수 있으며, 외부전극 상에 주석(Sn) 또는 니켈(Ni) 도금층을 형성할 수 있다.
적층형 전자부품의 실장기판
도 9는 도 1의 적층형 전자부품이 인쇄회로기판에 실장된 모습을 도시한 사시도이다.
도 9를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자부품(100)의 실장 기판(200)은 적층형 전자부품(100)이 수평하도록 실장되는 인쇄회로기판(210)과, 인쇄회로기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)을 포함한다.
이때, 상기 적층형 전자부품(100)은 제 1 및 제 2 외부 전극(131, 132)이 각각 제1 및 제2 전극 패드(221, 222) 위에 접촉되게 위치한 상태에서 솔더링(230)에 의해 인쇄회로기판(210)과 전기적으로 연결될 수 있다.
상기의 설명을 제외하고 상술한 본 발명의 일 실시형태에 따른 적층형 전자부품의 특징과 중복되는 설명은 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 : 적층형 전자부품 31 : 상부 커버층
110 : 금속 자성체 본체 32 : 하부 커버층
131, 132 : 제 1 및 제 2 외부 전극 50 : 액티브 부
10 : 금속 자성체 층 40, 41, 42 : 금속 자성 입자
20 : 내부 도체 형성층 45 : 금속 산화막
21 : 내부 코일 패턴부 200 : 실장기판
22 : 네거티브 인쇄부 210 : 인쇄회로기판
221, 222 : 제 1 및 제 2 전극 패드
230 : 솔더링

Claims (25)

  1. 복수의 금속 자성체 층; 및
    상기 금속 자성체 층 상에 형성된 내부 도체 형성층;을 포함하며,
    상기 내부 도체 형성층은 내부 코일 패턴부 및 네거티브 인쇄부를 포함하고,
    상기 네거티브 인쇄부의 일 단면은, 전체 입자 수에 대하여 장축의 길이가 5㎛ 이하인 입자의 수가 65% 내지 70%이며, 장축의 길이가 10㎛ 내지 20㎛인 입자 의 수가 8% 내지 12%인 적층형 전자부품.
  2. 제 1항에 있어서,
    상기 네거티브 인쇄부의 일 단면은 장축의 길이가 3㎛ 이하인 입자의 수가 35% 내지 45%인 적층형 전자부품.
  3. 제 1항에 있어서,
    상기 네거티브 인쇄부의 일 단면은 장축의 길이가 10㎛ 내지 14㎛인 입자의 수가 6% 내지 8%인 적층형 전자부품.
  4. 제 1항에 있어서,
    상기 금속 자성체 층의 일 단면은, 전체 입자 수에 대하여 장축의 길이가 4㎛ 내지 6㎛인 입자의 수가 15 내지 30%인 적층형 전자부품.
  5. 제 1항에 있어서,
    상기 금속 자성체 층 및 네거티브 인쇄부는 동일한 금속 자성 입자를 포함하는 적층형 전자부품.
  6. 제 1항에 있어서,
    상기 금속 자성체 층 및 네거티브 인쇄부는 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금의 금속 자성 입자를 포함하는 적층형 전자부품.
  7. 제 1항에 있어서,
    상기 금속 자성체 층 및 네거티브 인쇄부는 표면에 금속 산화막이 형성된 금속 자성 입자를 포함하며, 상기 금속 산화막은 인접하는 금속 자성 입자의 산화막과 결합하고 있는 적층형 전자부품.
  8. 제 1항에 있어서,
    상기 복수의 금속 자성체 층 및 내부 도체 형성층을 포함하는 액티브 층의 상부 및 하부에 형성된 상부 및 하부 커버층을 포함하며,
    상기 상부 및 하부 커버층의 일 단면은, 전체 입자 수에 대하여 장축의 길이가 5㎛ 이하인 입자의 수가 65% 내지 70% 이며, 장축의 길이가 10㎛ 내지 20㎛인 입자의 수가 8% 내지 12%인 적층형 전자부품.
  9. 제 1항에 있어서,
    상기 금속 자성체 층의 두께는 10㎛ 내지 30㎛인 적층형 전자부품.
  10. 제 1항에 있어서,
    상기 내부 코일 패턴부는 폭에 대한 두께의 어스펙트 비(aspect ratio)가 3.0 내지 12.0인 적층형 전자부품.
  11. 복수의 금속 자성체 층; 및
    상기 금속 자성체 층 상에 형성된 내부 도체 형성층;을 포함하며,
    상기 내부 도체 형성층은 내부 코일 패턴부 및 네거티브 인쇄부를 포함하고,
    상기 네거티브 인쇄부는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 혼합된 적층형 전자부품.
  12. 제 11항에 있어서,
    상기 네거티브 인쇄부는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 10 : 90 내지 20 : 80의 중량비로 혼합된 적층형 전자부품.
  13. 제 11항에 있어서,
    상기 금속 자성체 층은 D50 4㎛ 내지 6㎛의 금속 자성입자를 포함하는 적층형 전자부품.
  14. 제 11항에 있어서,
    상기 복수의 금속 자성체 층 및 내부 도체 형성층을 포함하는 액티브 층의 상부 및 하부에 형성된 상부 및 하부 커버층을 포함하며,
    상기 상부 및 하부 커버층은 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 혼합된 적층형 전자부품.
  15. 제 14항에 있어서,
    상기 상부 및 하부 커버층은 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자가 10 : 90 내지 20 : 80의 중량비로 혼합된 적층형 전자부품.
  16. 상부에 제 1 및 제 2 전극 패드를 갖는 인쇄회로기판; 및
    상기 인쇄회로기판 상에 설치된 상기 제 1항 또는 제 11항의 적층형 전자부품;을 포함하는 적층형 전자부품의 실장기판.
  17. 복수의 금속 자성체 시트를 마련하는 단계;
    상기 금속 자성체 시트 상에 내부 코일 패턴부를 형성하는 단계;
    상기 내부 코일 패턴부 주위에 자성체 페이스트로 네거티브 인쇄부를 형성하는 단계; 및
    상기 내부 코일 패턴부 및 네거티브 인쇄부가 형성된 복수의 금속 자성체 시트를 적층하고 소결하는 단계;를 포함하며,
    상기 자성체 페이스트는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 혼합하여 포함하는 적층형 전자부품의 제조방법.
  18. 제 17항에 있어서,
    상기 자성체 페이스트는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 10 : 90 내지 20 : 80의 혼합 중량비로 포함하는 적층형 전자부품의 제조방법.
  19. 제 17항에 있어서,
    상기 금속 자성체 시트는 D50 4㎛ 내지 6㎛의 금속 자성입자를 95중량% 이상 포함하는 적층형 전자부품의 제조방법.
  20. 제 17항에 있어서,
    상기 금속 자성체 시트 및 자성체 페이스트는 Fe, Si, Cr, Al, Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 합금의 금속 자성 입자를 포함하는 적층형 전자부품의 제조방법.
  21. 제 17항에 있어서,
    상기 금속 자성체 시트의 두께는 10㎛ 내지 30㎛인 적층형 전자부품의 제조방법.
  22. 제 17항에 있어서,
    상기 내부 코일 패턴부는 폭에 대한 두께의 어스펙트 비(aspect ratio)가 3.0 내지 12.0인 적층형 전자부품의 제조방법.
  23. 제 17항에 있어서,
    상기 금속 자성체 시트 상에 1차로 네거티브 인쇄부를 형성한 후 상기 내부 코일 패턴부를 형성하고, 1차 네거티브 인쇄부 상에 2차 네거티브 인쇄부를 형성하는 적층형 전자부품의 제조방법.
  24. 제 17항에 있어서,
    상기 내부 코일 패턴부 및 네거티브 인쇄부는 동일한 높이로 형성하는 전자부품의 제조방법.
  25. 제 17항에 있어서,
    상기 내부 코일 패턴부 및 네거티브 인쇄부가 형성된 복수의 금속 자성체 시트를 적층한 적층체의 상부 및 하부에 복수의 금속 자성체 시트를 더 적층하여 상부 및 하부 커버층를 형성하는 단계를 포함하며,
    상기 상부 및 하부 커버층을 형성하는 금속 자성체 시트는 D50 4㎛ 내지 6㎛의 금속 자성입자 및 D50 8㎛ 내지 12㎛의 금속 자성입자를 10 : 90 내지 20 : 80의 혼합 중량비로 포함하는 적층형 전자부품의 제조방법.
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