KR20150059625A - Rram 디바이스의 상부 전극 차단층 - Google Patents

Rram 디바이스의 상부 전극 차단층 Download PDF

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Abstract

기판 위에 형성된 저항 변화형 랜덤 액세스 메모리(RRAM) 셀을 포함한 집적 회로 디바이스를 제공한다. RRAM 셀은 상부 표면을 가진 상부 전극을 포함한다. 차단 층은 상기 상부 표면의 일부를 덮는다. 비아는 유전체 매트릭스 내에서 상기 상부 전극 위로 연장된다. 상부 전극의 상부 표면은 상기 차단 층과 인터페이스하는 영역 및 상기 비아와 인터페이스하는 영역을 포함한다. 상기 비아와 인터페이스하는 상부 표면의 영역은 상기 차단 층과 인터페이스하는 상부 표면의 영역을 둘러싼다. 차단 층은 위에 있는 비아와 상부 전극 간의 접촉을 방해하지 않게 하는 방식으로 구성되면서 RRAM 셀을 에칭 손상으로부터 보호하도록 공정 중에 기능한다.

Description

RRAM 디바이스의 상부 전극 차단층{TOP ELECTRODE BLOCKING LAYER FOR RRAM DEVICE}
본 발명은 저항 변화형 랜덤 액세스 메모리 디바이스 및 그 제조 방법에 관한 것이다.
저항 변화형 랜덤 액세스 메모리(resistive random access memory, RRAM)는 단순한 구조, 낮은 동작 전압, 고속, 양호한 내구성 및 CMOS 처리 능력을 갖는다. RRAM은 종래의 플래시 메모리에 대한 소형화 교체를 제공하는 가장 유망한 대안 예이다. RRAM은 광디스크 및 비휘발성 메모리 어레이와 같은 디바이스에서 광범위한 응용을 제공하고 있다.
RRAM 셀은 위상 변화를 받도록 유도될 수 있는 물질 층 내에 데이터를 저장한다. 위상 변화는 고저항 상태와 저저항 상태 사이를 전환하도록 상기 층의 전부 또는 일부에서 유도될 수 있다. 저항 상태는 질의될 수 있고 "0" 또는 "1"을 나타내는 것으로서 해석될 수 있다. 전형적인 RRAM 셀에 있어서, 데이터 기억 층은 비정질 금속 산화물을 포함한다. 충분한 전압이 인가된 때, 데이터 기억 층을 가로질러 금속성 브리지가 형성되어 저저항 상태를 야기한다. 금속성 브리지는 분열될 수 있고, 금속성 구조의 전부 또는 일부를 용융시키거나 다른 방식으로 파괴하는 짧은 고전류 밀도 펄스를 인가함으로써 고저항 상태가 복원될 수 있다. 데이터 기억 층은 신속히 냉각되어 저저항 상태가 다시 유도될 때까지 고저항 상태를 유지한다.
본 발명은 저항 변화형 랜덤 액세스 메모리(RRAM) 셀, RRAM 셀 위의 차단 층, 및 RRAM 셀 위의 비아를 포함한 집적 회로 디바이스를 제공한다. RRAM 셀은 그 상부 표면 내에 오목부를 구비한다. 차단 층은 상기 오목부 내에 있고, 비아는 상기 차단 층을 둘러싸는 영역에서 상기 오목부 내의 RRAM 셀과 접촉한다.
본 발명은 집적 회로 디바이스를 제조하는 방법을 제공한다. 이 방법은 반도체 기판 위에 제1 코팅을 형성하는 단계와, 상기 제1 코팅을 통하여 콘택트를 위한 홀을 형성하는 단계와, 상기 콘택트 홀 내에 및 상기 제1 코팅 위에 저항 변화형 랜덤 액세스 메모리(RRAM) 스택을 형성하는 단계를 포함한다. 상기 RRAM 스택은 상기 콘택트 홀 위에서 중심이 맞춰진 오목부와 함께 형성된다. 차단 층은 상기 RRAM 스택의 상부에 형성된다. 차단 층은 상기 RRAM 스택의 상부의 일부를 노출시키고 상기 오목부의 가장 깊은 부분 내에서 상기 RRAM 스택의 상부를 덮는 상기 차단 층의 일부를 남기도록 에칭된다. 제2 코팅은 상기 RRAM 스택과 상기 차단 층 위에 형성된다. 상기 오목부 위의 제2 코팅을 통하여 홀이 에칭되고, 상기 홀은 상기 오목부 내에 남겨진 차단 층 및 상기 오목부 내의 상기 차단 층 부근에서 RRAM 스택의 상부의 일부도 역시 노출시킬 정도의 충분한 폭을 갖는다. 상기 코팅을 관통한 홀은 상기 RRAM 스택의 상부와 접촉을 형성하도록 채워진다.
도 1은 본 발명의 실시형태의 일례를 제공하는 방법의 흐름도이다.
도 2 내지 도 10은 도 1의 방법에 의해 제조되는, 본 발명의 다른 실시형태에 의해 제공된 디바이스의 일부를 보인 도이다.
도 11은 도 2 내지 도 10의 디바이스에 대한 더 큰 콘텍스트를 제공하는 도이다.
RRAM 디바이스는 적어도 상부 전극, 유전체 층 및 하부 전극을 각각 구비한 RRAM 셀들의 어레이를 포함한다. RRAM 셀의 패터닝 중에 손상 또는 오염의 결과로서 누설 경로가 형성되는 것이 관측되었다. 누설 경로의 형성은 상부 전극을 패터닝한 후 유전체 층 및 하부 전극을 패터닝하기 전에 측벽 스페이서를 형성함으로써 방지될 수 있다. 그러나, RRAM 셀은 측별 스페이서를 형성할 때 사용하는 에칭 공정 중에 손상될 가능성이 있다. 본 발명은 그러한 손상을 완화하거나 방지하는데 효과적인 차단 층(blocking layer) 및 관련 방법을 제공한다.
도 1은 본 발명의 실시형태의 일례를 제공하는 방법(100)의 흐름도이다. 도 2 내지 도 10은 방법(100)에 의해 제조되는 디바이스(200)의 일부를 보인 도이다. 디바이스(200)는 본 발명의 다른 실시형태의 예를 제공한다. 도 11은 추가의 구조를 보인 것이고, 도 2 내지 도 10의 견지(perspective)와 비교할 때 디바이스(200)에 대하여 더 큰 콘텍스트를 제공한다.
방법(100)은 프론트 엔드(front end of line, FEOL) 처리를 수행하는 단계 101에서 시작하고, 단계 103에서 제1(M1), 제2(M2), 제3(M3) 및 제4(M4) 금속 상호접속 층(306)(도 11 참조)을 형성한다. 대부분의 실시형태에 있어서, RRAM 셀(249)은 금속 상호접속 층(306) 위에 형성된다. 일부 실시형태에 있어서, RRAM 셀(249)은 도 11에 도시한 것처럼 제4 금속 상호접속 층(306)(M4) 위에 형성된다. 그러나, RRAM 셀(249)은 디바이스(200)의 다른 곳에 형성될 수 있고, 방법(100)에서 단계 101과 103의 순서는 선택적이다.
단계 105에서는 제4 금속 상호접속 층(306)(M4) 위에 에칭 정치 층(207)을 형성하고, 단계 107에서는 에칭 정지 층(207)을 패터닝하여 도 2에 도시한 것처럼 개구(234)를 형성한다. RRAM 셀(249)의 하부 콘택트는 개구(234)를 통하여 노출된다. 대부분의 실시형태에 있어서, 상기 하부 콘택트는 금속 상호접속 층(306) 내에 형성된 비아(307)이다. 일부 실시형태에 있어서, 상기 하부 콘택트는 도 2 내지 도 11에 도시한 것처럼 제4 금속 상호접속 층(306)(M4)에 제공된 비아(307D)이다.
층(207)은 제4(M4) 및 제5(M5) 금속 상호접속 층(306)을 접속하는 비아(도시 생략됨)를 형성하기 위한 에칭 정지를 제공하고, 그 기능에 적합한 임의의 조성을 가질 수 있으며, 임의의 적당한 공정에 의해 형성될 수 있다. 일부 실시형태에 있어서, 에칭 정지 층(207)은 SiC, SiON 또는 Si3N4이다. 층(207)이 일반적으로 에칭 정지 층이지만, 이 층은 프로세스(100)에서 RRAM 셀(249)의 형상에 영향을 주도록 기능한다. 이 기능은 에칭 정지 층인 층(207) 없이 실현될 수 있다. 따라서, 일부 실시형태에 있어서, 층(207)은 에칭 정지 층이 아니다. 일부 실시형태에 있어서, 층(207)은 그 위에 RRAM 스택(249)(RRAM 셀(249)을 구성하는 물질들의 층)이 형성되는 유전체 층이다.
개구(234)의 폭 및 층(207)의 두께는 RRAM 스택(249)의 형상에 영향을 준다. 대부분의 실시형태에 있어서, 층(207)의 두께는 150~600Å의 범위 내에 있다. 일부 실시형태에 있어서, 층(207)의 두께는 250~400Å의 범위 내에 있고, 예를 들면, 300Å이다. 층(207)은 임의의 적당한 공정에 의해 패터닝될 수 있다. 대부분의 실시형태에 있어서, 층(207)은 포토리소그래피 및 플라즈마 에칭에 의해 패터닝된다. 대부분의 실시형태에 있어서, 폭(244)은 10~100nm의 범위 내에 있다. 일부 실시형태에 있어서, 폭(244)은 45~100nm의 범위 내에 있고, 예를 들면 50nm이다. 대부분의 실시형태에 있어서, 개구(234)의 종횡비(층(207)의 두께에 대한 폭(244)의 비율)는 1:1~4:1의 범위 내에 있다. 일부 실시형태에 있어서, 개구(234)의 종횡비는 1.5:1~3:1의 범위 내에 있고, 예를 들면 5:3이다.
프로세스(100)는 단계 110으로 계속되고, 이 단계에서 RRAM 스택(249)이 형성된다. 일부 실시형태에 있어서, RRAM 스택(249)은 도 3에 도시한 것처럼 확산 장벽 층(211), 하부 전극 층(213), RRAM 유전체(217), 캐핑 층(219) 및 상부 전극 층(223)을 포함한다. 따라서, 일부 실시형태에 있어서, 단계 110은 도 1에 도시한 것처럼 확산 장벽 층(211)을 형성하는 단계(111), 하부 전극 층(213)을 형성하는 단계(113), RRAM 유전체(217)를 형성하는 단계(115), 캐핑 층(219)을 형성하는 단계(117) 및 상부 전극 층(223)을 형성하는 단계(119)를 포함한다.
확산 장벽 층(211)은 선택사양이다. 이 층은 비아(307D)와 같은 하부 콘택트로부터의 물질에 의한 하부 전극(213)의 오염을 방지하기 위해 포함될 수 있다. 확산 장벽 층(211)을 포함한 일부 실시형태에 있어서, 하부 콘택트는 구리이고, 하부 전극(213)은 구리에 의한 오염에 민감한 물질이다. 이러한 일부 실시형태에 있어서, 하부 전극(213)은 TiN이다. 확산 장벽 층(211)은 임의의 적당한 조성을 가질 수 있고 임의의 적당한 공정에 의해 형성될 수 있다. 대부분의 실시형태에 있어서, 확산 장벽 층(211)은 Al, Mn, Co, Ti, Ta, W, Ni, Sn, Mg로 이루어진 그룹으로부터 선택된 금속의 도전성 산화물, 질화물 또는 산질화물이다. 일부 실시형태에 있어서, 확산 장벽 층(211)은 TaN이다. 확산 장벽 층(211)은 임의의 적당한 두께를 가질 수 있다. 적당한 두께는 과도한 저항을 야기할 정도로 크지 않으면서 효과적인 확산 장벽을 제공하기에 충분한 크기를 갖는다. 대부분의 실시형태에 있어서, 확산 장벽 층(211)의 두께는 20~300Å의 범위 내에 있다. 일부 실시형태에 있어서, 확산 장벽 층(211)의 두께는 100~300Å의 범위 내에 있고, 예를 들면 200Å이다.
하부 전극 층(213)은 임의의 적당한 조성을 가질 수 있고 임의의 적당한 공정에 의해 형성될 수 있다. 적당한 조성의 예는, 비제한적인 예를 들자면, 금속, 금속 질화물 및 도핑된 폴리실리콘을 포함한다. 일부 실시형태에 있어서, 하부 전극 층(213)은 금속이다. 금속은, 예를 들면, Al, Ti, Ta, Au, Pt, W, Ni, Ir 또는 Cu일 수 있다. 일부 실시형태에 있어서, 하부 전극 층(213)은 금속 질화물이다. 금속 질화물은 예를 들면 TaN일 수 있다. 일부 실시형태에 있어서, 하부 전극 층(213)은 도핑된 폴리실리콘이다. 도핑된 폴리실리콘은 p+ 도핑된 폴리실리콘 또는 n+ 도핑된 폴리실리콘일 수 있다. 대부분의 실시형태에 있어서, 하부 전극 층(213)의 두께는 20~200Å의 범위 내에 있다. 일부 실시형태에 있어서, 하부 전극 층(213)의 두께는 50~150Å의 범위 내에 있고, 예를 들면 100Å이다.
RRAM 유전체(217)는 RRAM 셀의 데이터 기억 층에 적당한 임의의 물질일 수 있다. RRAM 셀의 데이터 기억 층에 적당한 물질은 고저항 상태와 저저항 상태 사이에서 가역적 위상 변화를 받도록 유도될 수 있는 물질이다. 일부 실시형태에 있어서, 상기 위상 변화는 비정질 상태와 금속성 상태 사이이다. 상기 위상 변화는 화학적 조성의 변화를 수반할 수 있고, 또는 화학적 조성의 변화와 관련될 수 있다. 예를 들면, 비정질 금속 산화물은 금속성 상태로의 위상 변화를 받을 때 산소를 잃을 수 있다. 산소는 비정질 상태로 유지되는 RRAM 유전체(217)의 일부에 또는 인접 층에 저장될 수 있다. 비록 유전체로서 설명하지만, 저저항 상태만이 유전체일 필요가 있다. 대부분의 실시형태에 있어서, RRAM 유전체(217)는 저저항 상태에 있는 동안 높은-k 유전체이다. 일부 실시형태에 있어서, RRAM 유전체(217)는 천이 금속 산화물이다. RRAM 유전체(217)에 적당한 물질의 예는 NiOx, TayOx, TiOx, HfOx, TayOx, WOx, ZrOx, AlyOx 및 SrTiOx를 포함한다. 대부분의 실시형태에 있어서, RRAM 유전체(217)의 두께는 20~100Å의 범위 내에 있다. 일부 실시형태에 있어서, RRAM 유전체(217)의 두께는 30~70Å의 범위 내에 있고, 예를 들면 50Å이다.
캐핑 층(219)은 선택사양이다. 일부 실시형태에 있어서, 캐핑 층(219)은 RRAM 유전체(217) 내에서 위상 변화를 촉진하는 산소 저장 기능을 제공한다. 일부 실시형태에 있어서, 캐핑 층(219)은 산소 농도가 비교적 낮은 금속 또는 금속 산화물이다. 캐핑 층(219)에 적당한 금속의 예는 Ti, Hf, Pt 및 Al을 포함한다. 캐핑 층(219)에 적당한 금속의 예는 TiOx, HfOx, ZrOx, GeOx, CeOx를 포함한다. 캐핑 층(219)은 임의의 적당한 두께를 가질 수 있다. 대부분의 실시형태에 있어서, 캐핑 층(219)의 두께는 20~100Å의 범위 내에 있다. 일부 실시형태에 있어서, 캐핑 층(219)의 두께는 30~70Å의 범위 내에 있고, 예를 들면 50Å이다.
상부 전극 층(223)은 도 3에 도시한 것처럼 표면(242)이 오목부(235)를 갖도록 형성된다. 오목부(235)는 RRAM 셀(249)이 콘택트(307D)와 인터페이스하는 에칭 정지 층(207)의 홀(234)의 결과로서 형성되고, 상기 에칭 정지 층(207)의 홀(234)에 중심이 맞추어진다. 표면(242)은 상부 전극 층(223)의 상부 표면이다. "상부" 및 "위" 등의 용어는 본 명세서에서 위에 RRAM 셀(249)이 형성되는 기판(201)의 표면과 관련한 위치를 묘사하기 위해 사용된다.
상부 전극 층(223)은 하부 전극 층(213)에 적당한 것으로 식별된 임의의 조성을 가질 수 있다. 비록 확산 장벽 층(211), 하부 전극 층(213), RRAM 유전체(217) 및 캐핑 층(219)이 등방성 또는 비등방성 퇴적 공정으로 퇴적될 수 있지만, 대부분의 실시형태에 있어서, 상부 전극 층(223)은 비등방성 퇴적 공정에 의해 퇴적된다. 등방성 퇴적 공정은 코팅되는 표면 위에 두께가 비교적 균일한 코팅을 형성한다. 비등방성 퇴적 공정은 두께가 상기 표면의 지세(topography)에 의존하는 코팅을 형성한다. 단계 119에서의 비등방성 퇴적 공정은 상부 전극 층(223)의 오목부(235)의 하부가 오목부가 없는 부근 영역에 비하여 훨씬 더 얇게 되게 한다. 등방성 퇴적 공정의 예는 원자 층 퇴적(ALD) 및 대부분의 화학 기상 퇴적(CVD) 공정을 포함한다. 스퍼터 증착은 상부 전극 층(223)을 형성하기에 적합한 비등방성 퇴적 공정의 일례이다.
상부 전극 층(223)은 임의의 적당한 두께를 가질 수 있다. 대부분의 실시형태에 있어서, 임의의 오목부 내가 아닌 영역에서 상부 전극 층(223)의 두께인 두께(230)는 100~400Å의 범위 내에 있다. 일부 실시형태에 있어서, 두께(230)는 150~300Å의 범위 내에 있고, 예를 들면 250Å이다. 대부분의 실시형태에 있어서, 상부 전극 층(223)은 오목부(235)의 베이스에서 상기 두께(230)보다 더 작은 최소 두께(231)로 형성된다. 일부 실시형태에 있어서, 두께(231)는 두께(230)의 절반 이하이다. 대부분의 실시형태에 있어서, 두께(231)는 50~200Å의 범위 내에 있다. 일부 실시형태에 있어서, 두께(231)는 75~150Å의 범위 내에 있고, 예를 들면 100Å이다.
도 1을 참조하면, 프로세스(100)는 단계 121로 계속되고, 이 단계(121)에서는 도 4에 도시한 것처럼 RRAM 스택(249) 위에 차단 층(209)이 형성된다. 단계 123은 도 5에 도시한 것처럼 대부분의 표면(242)으로부터 차단 층(209)을 제거하지만 오목부(235)와 같은 오목부 내에 유지되어 있는 차단 층(209)의 일부를 남기는 에칭 공정이다. 대부분의 실시형태에 있어서, 잔류하는 차단 층(209)에 의해 형성된 섬(island)은 오목부(235) 내에서 중심이 맞추어지고 오목부(235)의 가장 깊은 부분을 채운다. 섬은 가장 얇은 상부 전극 층(223)을 덮어서 이 위치에서 RRAM 셀(249)을 보호한다.
잔류 차단 층(209)에 인접한 RRAM 셀(249)의 영역은 이 위치에서 상부 전극 층(223)의 두께가 더 크기 때문에 에칭 손상을 받을 가능성이 더 낮다. 일부 실시형태에 있어서, RRAM 유전체(217)는 다른 곳보다 오목부(235) 내에서 다소 더 얇고, 가장 얇은 부분은 오목부(235)의 가장 깊은 부분 아래에 있다. 이러한 실시형태에 있어서, 잔류 차단 층(209)은 RRAM 유전체(217)가 가장 얇은 RRAM 셀(249)을 덮는다. 도전성 브리지는 RRAM 유전체(217)가 가장 얇은 곳에 바람직하게 형성된다. 잔류 차단 층(209)에 의해 덮여진 영역 부근의 상부 전극 층(223) 및 캐핑 층(219)에 대한 손상은 도전성 브리지가 바람직하게 상기 손상된 영역으로부터 멀리 떨어져서 형성되기 때문에 영향이 비교적 작다.
차단 층(209)을 에치백하는 단계(123)의 전부 또는 일부는 상부 전극 층(223)을 패터닝하는 단계(125) 이후까지 연기될 수 있다. 일부 실시형태에 있어서, 차단 층(209)은 에치백되고 스페이서(221)를 형성하기 위해 에칭하는 단계(129) 중에 상당한 정도로 더 얇아진다.
차단 층(209)은 임의의 적당한 공정에 의해 임의의 적당한 물질로 형성될 수 있다. 일부 실시형태에 있어서, 차단 층(209)은 유전체이다. 일부 실시형태에 있어서, 차단 층(209)은 측벽 스페이서에 대하여 공동으로 사용되는 물질이다. 차단 층(209)에 적당한 물질의 예는, 비제한적인 예를 들자면, SiN, SiON 및 SiO2를 포함한다. 차단 층(209)은 일반적으로 오목부(235)의 깊이에 필적하는 두께로 퇴적되고, 그 두께는 에칭 정치 층(207)의 두께에 필적할 수 있다. 대부분의 실시형태에 있어서, 차단 층(209)은 150~600Å 범위의 두께로 퇴적된다. 일부 실시형태에 있어서, 차단 층(209)은 250~400Å의 범위의 두께, 예를 들면 300Å의 두께로 퇴적된다. 일부 실시형태에 있어서, 프로세스(100)는 오목부(235) 내에서 50~150Å 범위 내의 최대 두께까지 차단 층(209)을 감소시킨다.
단계 125에서는 상부 전극 층(223)을 패터닝한다. 상부 전극 층(223)의 패터닝은 일반적으로 마스크(225)를 형성하고 도 6에 도시한 것처럼 에칭하는 공정을 포함한다. 에칭은 일반적으로 캐핑 층(219)을 통과할 때까지 계속된다. 대부분의 실시형태에 있어서, RRAM 유전체(217)는 상부 전극(223)의 패터닝에 대한 에칭 정지를 제공하고, RRAM 유전체(217) 및 하부 전극(213)의 패터닝은 측벽 스페이서(221)를 형성한 후까지 연기될 수 있다. 대부분의 실시형태에 있어서, 상부 전극(223)은 오목부(235)보다 더 넓게 되도록 패터닝된다.
단계 127에서는 도 7에 도시한 것처럼 스페이서 물질(221)의 층이 퇴적된다. 스페이서 물질(221)은 임의의 적당한 스페이서 물질일 수 있다. 스페이서(221)에 적당한 물질의 예는, 비제한적인 예를 들자면, SiN, SiON 및 SiO2를 포함한다. 대부분의 실시형태에 있어서, 스페이서(221)의 물질은 스페이서(221)와 차단 층(209) 사이에서 에칭 선택성이 가능하도록 선택된다. 예를 들면, 일 실시형태에 있어서, 차단 층(209)은 SiON이고 스페이서(221)는 SiN이다.
단계 129에서는 스페이서 물질(221)을 에칭하여 스페이서(221)를 형성한다. 대부분의 실시형태에 있어서, 단계 129는 하부 전극(213)을 패터닝하는 단계를 또한 포함하고, 그래서 이 에칭 공정을 완료한 후의 구조는 도 8에 도시한 바와 같이 된다. 대부분의 실시형태에 있어서, 단계 129는 도 8에 도시한 것처럼 확산 장벽 층(211) 및 RRAM 유전체(217)를 패터닝하는 공정을 또한 포함한다. 대부분의 실시형태에 있어서, 차단 층(209)은 스페이서(221)를 형성하기 위한 에칭 중에 오목부(235)의 베이스에서 RRAM 셀(249)을 보호하는 기능을 한다. 대부분의 실시형태에 있어서, 차단 층(209)은 하부 전극(213)을 패터닝하기 위한 에칭 중에 오목부(235)의 베이스에서 RRAM 셀(249)을 보호하는 기능을 한다. 단계 129에서의 에칭 조건은 에칭이 상기 각종 층들을 통하여 진행하기 때문에 변할 수 있다. 대부분의 실시형태에 있어서, 에칭 정지 층(207)은 단계 129에서의 에칭 공정에 대한 에칭 정지를 제공한다.
스페이서 물질(221)은 단계 129를 수행하는 동안의 손상 및 오염으로부터 상부 전극(223) 및 캐핑 층(219)을 보호하도록 기능할 수 있다. 스페이서 물질(221)은 RRAM 유전체(217), 하부 전극 층(213) 및 확산 장벽 층(211)이 도 8에 도시한 것처럼 RRAM 셀(249)의 기능적 영역(238)으로부터 벗어난 거리에서 절단되게 한다. 단계 129 중에 발생하는 임의의 손상 또는 오염은 도 8에 도시한 영역(240)과 같은 영역 내에 있고, 이 영역은 도전성 브리지가 형성되는 영역(238)으로부터 벗어난다.
도 1의 단계 133은 도 10에 도시한 것처럼 상부 전극(223)과 접촉하는 비아(229)의 형상을 규정하기 위해 도 9에 도시한 것처럼 비아 홀(236)을 형성하는 단계이다. 비아 홀(236)은 디바이스(200) 내에서 비아(229)를 둘러싸는 유전체(231) 내에 형성될 수 있다. 일부 실시형태에 있어서, 비아 홀(236)은 희생 물질의 매트릭스로 형성되고, 상기 희생 물질은 나중에 제거되어 유전체(231)로 교체된다. 이것은 유전체(231)가 비아 홀(236) 및 비아(229)를 형성하는 과정에서 손상될 수 있는 극히 낮은-k 유전체인 경우에 유리할 수 있다. 대부분의 실시형태에 있어서, 마스크(233)가 형성되고 포토리소그래피를 이용하여 패터닝되며, 비아 홀(236)은 도 9에 도시한 것처럼 마스크(233)의 개구를 통하여 에칭된다. 마스크(233)는 나중에 제거될 수 있다. 단계 135에서는 도 10에 도시한 것처럼 비아(229)를 형성하기 위해 비아 홀(236)을 도전성 물질로 채운다.
비아 홀(236)은 상부 전극(223)의 상부 표면(242) 내의 오목부(235) 위에 형성된다. 일부 실시형태에 있어서, 상부 전극(223)의 상부 표면(242) 중에서 비아 홀(236)에 노출되는 유일한 부분은 오목부(235) 내의 영역이다. 차단 층(209)의 섬은 비아 홀(236)에 노출된다. 상부 전극(223)의 상부 표면(242)의 일부(253)는 차단 층(209)에 의해 덮여지고, 차단 층(209) 부근에서 차단 층(209)을 둘러싸는 영역 내의 다른 부분(251)은 비아 홀(236)에 노출된다. 따라서, 비록 비아(229)가 차단 층(209) 위에 형성되지만, 비아(229)는 여전히 상부 전극(223)과 인터페이스하여 접촉한다. 차단 층(209)의 섬은 상부 전극(223)과 비아(229) 사이에 샌드위치되고 상부 전극(223)과 비아(229)에 의해 둘러싸인다.
비아 홀(236)에서 노출되는 상부 전극(223)의 폭(226)은 비아 홀(236)의 베이스에서 차단 층(209)의 섬의 폭(224)의 폭보다 더 크다. 대부분의 실시형태에 있어서, 상기 폭(226)은 10~100nm의 범위 내에 있다. 일부 실시형태에 있어서, 상기 폭(226)은 45~60nm의 범위 내에 있고, 예를 들면 50nm이다. 대부분의 실시형태에 있어서, 상기 폭(224)은 5~50nm의 범위 내에 있다. 일부 실시형태에 있어서, 상기 폭(224)은 20~40nm의 범위 내에 있고, 예를 들면 30nm이다.
도 11은 디바이스(200) 내에서 RRAM 셀(249)의 구성의 더 넓은 견지를 제공한다. RRAM 셀(249)은 RRAM 셀의 어레이 내에 있는 하나이다. 도 11은 도 2 내지 도 10에서 그 세부가 생략된 기판(201)이 격리 영역(303)들 사이에 트랜지스터가 형성된 반도체 기판(301)을 포함한 것을 보여준다. 트랜지스터는 소스 영역(321), 드레인 영역(339), 게이트(333) 및 게이트 유전체(337)을 포함한다. RRAM 셀(249)을 동작시키기 위한 소스 선(313)은 제2 금속 상호접속 층(306)(M2)에 형성되고 접촉 플러그(319), 제1 금속 상호접속 층(306)(M1) 내의 비아(317), 및 다른 비아(315)를 통하여 소스 영역(321)에 접속된다. RRAM 셀(249)을 어드레싱하기 위한 워드 선(335)은 제1 금속 상호접속 층(306)(M1)에 형성되고 게이트(333)와 접촉한다. RRAM 셀(249)의 하부 전극(211)은 접촉 플러그(305), 제1, 제2, 제3 및 제4 금속 상호접속 층(306)(M1-M4)에 형성된 콘택트(307) 및 상기 금속 상호접속 층(306)들 사이에 형성된 비아(309)를 통하여 드레인 영역(339)에 접속된다. 비아(229)는 상부 전극(223)을 제5 금속 상호접속 층(306)(M5)에 형성된 비트선(311)에 접속한다. 대부분의 실시형태에 있어서, 디바이스(200)는 도 11에 도시한 바와 같은 1T1R(1 트랜지스터, 1 저항기) RRAM 디바이스 구조를 사용하지만, 본 발명에 의해 제공되는 RRAM 셀(249) 및 프로세스(100)는 다른 RRAM 디바이스 구조에도 적용할 수 있다. 또한, 소스 선(313), 워드 선(335) 및 비트 선(311)은 이 예에서 보인 것과는 다른 층에 위치될 수 있다.
금속 상호접속 층(306)은 유전체 매트릭스 내에 도전성 선로 및 비아를 포함한다. 도전성 선로 및 비아는 임의의 도전성 물질로 형성될 수 있다. 일부 실시형태에 있어서, 도전성 물질은 구리이다. 유전체는 임의의 적당한 유전체일 수 있다. 대부분의 실시형태에 있어서, 유전체는 낮은-k 유전체이다. 일부 실시형태에 있어서, 유전체는 극히 낮은-k 유전체이다. 극히 낮은-k 유전체는 유전 상수가 약 2.1 이하인 물질이다. 극히 낮은-k 유전체는 일반적으로 20% 이상의 보이드(void)(구멍 또는 에어갭)를 가진 낮은 유전체 물질로 형성된다. 금속 상호접속 층(306)은 예를 들면 다마신(damascene) 및 이중 다마신 공정을 포함한 임의의 적당한 공정에 의해 형성될 수 있다.
본 발명은 기판 위에 형성된 저항 변화형 랜덤 액세스 메모리(RRAM) 셀을 포함한 집적 회로 디바이스를 제공한다. RRAM 셀은 하부 전극, 유전체 층, 및 상부 표면을 가진 상부 전극을 포함한다. 차단 층은 상기 상부 표면의 일부를 덮는다. 비아는 상기 유전체 매트릭스 내에서 상기 상부 전극 위로 연장된다. 상부 전극의 상부 표면은 상기 차단 층과 인터페이스하는 영역 및 상기 비아와 인터페이스하는 영역을 포함한다. 상기 비아와 인터페이스하는 상부 표면의 영역은 상기 차단 층과 인터페이스하는 상부 표면의 영역을 둘러싼다.
차단 층은 위에 있는 비아와 상부 전극 간의 접촉을 방해하지 않게 하는 방식으로 구성되면서 RRAM 셀이 에칭 손상으로부터 보호하도록 공정 중에 기능한다. 차단 층은 RRAM 셀이 에칭 손상에 가장 취약한 상부 전극의 가장 얇은 부분을 보호하도록 구성될 수 있다. 차단 층은 RRAM 셀이 측벽 스페이서와 함께 형성될 때 특히 유용하다. 측벽 스페이서는 차단 층이 없는 경우 RRAM 셀을 손상시킬 수 있는 에칭 공정으로 매우 쉽게 형성된다.
지금까지 본 발명의 컴포넌트 및 특징을 임의의 실시형태 및 예와 관련하여 도시 및/또는 설명하였다. 특정의 컴포넌트 또는 특징, 또는 상기 컴포넌트 또는 특징의 넓은 또는 좁은 형식화(formulation)를 단지 하나의 실시형태 또는 하나의 예와 관련하여 설명하였지만, 그들의 넓은 또는 좁은 형식화 내의 모든 컴포넌트 및 특징은 다른 컴포넌트 또는 특징들과 결합될 수 있고, 그러한 결합은 이 기술에 통상의 지식을 가진 사람들에게 논리적인 것으로 인식될 것이다.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    저항 변화형 랜덤 액세스 메모리(resistive random access memory, RRAM) 셀과,
    상기 RRAM 셀 위의 차단 층과,
    상기 RRAM 셀 위의 비아를 포함하며,
    상기 RRAM 셀은 그 상부 표면에 오목부(recess)를 가지며,
    상기 차단 층은 상기 오목부 내에 있으며,
    상기 비아는 상기 차단 층을 둘러싸는 영역에서 상기 오목부 내의 상기 RRAM 셀과 접촉하는 것인 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 RRAM 셀은 상부 전극을 포함하고,
    상기 상부 전극은 제1 두께를 가진 제1 영역 및 상기 제1 두께보다 더 큰 제2 두께를 가진 제2 영역을 가지며,
    상기 차단 층은 상기 제1 영역을 덮는 것인 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 RRAM 셀은 하부 전극 및 상부 전극을 포함하고,
    상기 하부 전극 위 및 상기 상부 전극의 측면에 배치된 측벽 스페이서를 더 포함하는 집적 회로 디바이스.
  4. 제1항에 있어서, 상기 RRAM 셀은 기판 위에 형성되고,
    상기 비아는, 상기 차단 층에 의해 도달되는 높이보다 위에 있는 기판 위의 높이에서 상기 상부 표면과 접촉하는 것인 집적 회로 디바이스.
  5. 제1항에 있어서, 상기 RRAM 셀은 상부 전극을 포함하고,
    상기 상부 전극은 상기 차단 층에 의해 덮여진 영역 내에서 그 최대 두께의 절반 이하로 좁아지는 것인 집적 회로 디바이스.
  6. 제1항에 있어서, 상기 비아는 상기 오목부 내에서만 상부 표면과 접촉하는 것인 집적 회로 디바이스.
  7. 제1항에 있어서, 상기 RRAM 셀은 기판 위에 형성되고,
    상기 기판은 금속 상호접속 층을 포함하며,
    상기 RRAM 셀은 상기 금속 상호접속 층 위에 형성되고 상기 금속 상호접속 층 내에서 비아와 접촉하는 것인 집적 회로 디바이스.
  8. 제1항에 있어서, 상기 RRAM 셀은 RRAM 유전체 층을 포함하고,
    상기 RRAM 유전체 층은 제1 두께를 가진 제1 영역 및 상기 제1 두께보다 더 큰 제2 두께를 가진 제2 영역을 가지며,
    상기 차단 층은 상기 제1 영역을 덮는 것인 집적 회로 디바이스.
  9. 집적 회로 디바이스에 있어서,
    기판 위에 형성되고, 하부 전극, RRAM 유전체 층 및 상부 전극을 포함하는 저항 변화형 랜덤 액세스 메모리(resistive random access memory, RRAM) 셀과,
    상기 상부 전극의 상부 표면의 일부를 덮는 차단 층과,
    상기 RRAM 셀 위의 유전체 층과,
    상기 RRAM 셀 위의 상기 유전체 층을 관통하여 상기 상부 전극 위로 연장되는 비아를 포함하고,
    상기 상부 전극의 상부 표면은, 상기 차단 층과 인터페이스하는 영역 및 상기 비아와 인터페이스하는 영역을 포함하고,
    상기 비아와 인터페이스하는 상기 상부 표면의 영역은, 상기 차단 층과 인터페이스하는 상기 상부 표면의 영역을 둘러싸는 것인 집적 회로 디바이스.
  10. 집적 회로 디바이스를 제조하는 방법에 있어서,
    반도체 기판 위에 제1 코팅을 형성하는 단계와,
    상기 제1 코팅을 관통하여 콘택트 홀을 형성하는 단계와,
    상기 콘택트 홀 내에 및 상기 제1 코팅 위에서, 상기 콘택트 홀에 중심이 맞춰진 오목부를 형성하도록 저항 변화형 랜덤 액세스 메모리(RRAM) 스택을 형성하는 단계와,
    상기 RRAM 스택의 상부에 차단 층을 형성하는 단계와,
    상기 RRAM 스택의 상부의 일부를 노출시키고 상기 오목부의 가장 깊은 부분 내에서 상기 RRAM 스택의 상부를 덮는 상기 차단 층의 일부를 남기도록 상기 차단 층을 에칭하는 단계와,
    상기 RRAM 스택과 상기 차단 층 위에 제2 코팅을 형성하는 단계와,
    상기 오목부 위의 제2 코팅을 관통하도록, 상기 오목부 내에 남겨진 차단 층 및 상기 오목부에 인접하는 상기 RRAM 스택의 상부의 일부도 또한 노출시킬 정도의 충분한 폭을 가진 홀을 에칭하는 단계와,
    상기 RRAM 스택의 상부와 접촉하도록 상기 제2 코팅을 관통한 홀을 채우는 단계를 포함하는 집적 회로 디바이스의 제조 방법.
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