KR20150044422A - 광전자 반도체 칩 - Google Patents

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KR20150044422A
KR20150044422A KR20147027327A KR20147027327A KR20150044422A KR 20150044422 A KR20150044422 A KR 20150044422A KR 20147027327 A KR20147027327 A KR 20147027327A KR 20147027327 A KR20147027327 A KR 20147027327A KR 20150044422 A KR20150044422 A KR 20150044422A
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마틴 만틀
마틴 슈트라스버그
크리스토퍼 쾰퍼
알렉산더 페우퍼
파트릭 로데
요하네스 레디히
리차드 노이만
안드레아스 바크
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오스람 옵토 세미컨덕터스 게엠베하
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Abstract

본 발명은, 상호 간에 이격되어 배치된 복수의 활성 영역(1)과, 복수의 활성 영역(1)의 바닥부(1a) 상에 배치된 캐리어(2)를 포함하는 광전자 반도체 칩에 관한 것이며, 활성 영역들(1) 중 하나의 활성 영역은 주 연장 방향(R)을 보유하고, 활성 영역(1)은 제1 반도체 재료로 형성된 코어 영역(10)을 포함하고, 활성 영역(1)은 적어도 활성 영역(1)의 주 연장 방향(R)에 대해 횡방향인 방향들(x, y)로 코어 영역(10)을 덮는 활성층(11)을 포함하며, 활성 영역(1)은 제2 반도체 재료로 형성되어 적어도 활성 영역(1)의 주 연장 방향(R)에 대해 횡방향인 방향들(x, y)로 활성층(11)을 덮는 덮개층(12)을 포함한다.

Description

광전자 반도체 칩{OPTOELECTRONIC SEMICONDUCTOR CHIP}
본 발명은 광전자 반도체 칩에 관한 것이다.
해결할 과제는, 특히 효율적으로 동작될 수 있는 광전자 반도체 칩을 명시하는 것에 있다.
본원에서 기술되는 광전자 반도체 칩은 특히 복사선을 방출하는 광전자 반도체 칩이다. 예컨대 본원에서는 동작 중에 UV 복사선, 가시광, 또는 적외선 복사선을 방출하는 광전자 반도체 칩이 다루어진다. 광전자 반도체 칩은 특히 발포토다이오드 칩이다. 또한, 반도체 칩은 복사선을 수신하는 광전자 반도체 칩, 예컨대 태양 전지 또는 포토다이오드일 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 광전자 반도체 칩은 하나 이상의 활성 영역을 포함한다. 특히 광전자 반도체 칩은 상호 간에 이격되어 배치되는 복수의 활성 영역을 포함한다. 광전자 반도체 칩의 동작 중에, 활성 영역들 내에서는, 반도체 칩에서 적어도 부분적으로 방출되는 전자기 복사선, 특히 광이 생성된다. 대체되는 방식으로, 활성 영역들 내에서 전자기 복사선은 전하 캐리어로 변환될 수 있다.
그 외에, 극단적인 경우에, 광전자 반도체 칩은 정확히 하나의 활성 영역을 포함할 수도 있다. 상기 타입의 반도체 칩은 특히 통신 기술에서 이용될 수 있다.
광전자 반도체 칩은 각각 상호 간에 소정의 이격 간격으로 이격되어 배치되는 복수의 활성 영역을 포함한다. 그 외에, 활성 영역들은 바닥부 상에서, 그리고/또는 상부 상에서 추가 소자(element)를 통해 상호 간에 연결될 수 있다. 이 경우에, 활성 영역들은 그 바닥부과 그 상부 사이의 영역에서 상호 간에 이격되고 이 이격된 영역에서는 상호 간에 연결되지 않는다.
활성 영역들은 예컨대 주기적 격자의 타입에 따라서 배치될 수 있다. 다시 말하면, 활성 영역들은 상호 간에 사전 설정된 이격 간격들로 이격되어 배치되며, 예컨대 활성 영역들의 상부에 대한 상부도에서, 예컨대 장방형 격자 또는 삼각형 격자의 구조와 같은 주기적 격자 구조가 확인될 수 있다. 그러나 활성 영역들의 임의적인 분포도 가능하다.
하기에는 대부분 복수의 활성 영역 중에서 하나의 활성 영역에 대한 논의가 이루어진다. 바람직하게는 대다수의 활성 영역, 특히 모든 활성 영역은 상기 하나의 영역에 대해 기술되는 특성들을 보유한다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 광전자 반도체 칩은 캐리어를 포함한다. 캐리어는 복수의 활성 영역의 바닥부 상에 배치된다. 캐리어는 복수의 활성 영역을 기계적으로 떠받치면서 지지하는 광전자 반도체 칩의 소자이다. 예컨대 캐리어는 복수의 활성 영역을 상호 간에 연결하는 광전자 반도체 칩의 소자이다.
캐리어는 예컨대 적어도 활성 영역들의 부분들을 위한 성장 기판일 수 있다. 이를 위해, 캐리어는 예컨대 GaAs, 규소, 유리 또는 사파이어로 형성될 수 있다. 그 밖에도, 캐리어는 언급한 재료들 중 하나 이상의 재료를 포함할 수 있다. 캐리어가 성장 기판이라면, 성장 기판은 반도체 칩에 잔존하고 특히 제거되지 않는다. 그러나 예컨대 연삭, 에칭 또는 화학 기계 연마를 통한 성장 기판의 박막화, 다시 말하면 성장 기판의 두께의 감소도 가능하다.
캐리어는 복사선 투과성으로, 예컨대 투명성으로, 복사선 반사성으로, 또는 확산 산란성으로 형성될 수 있다. 다시 말하면, 예컨대 반도체 칩의 동작 중에 활성 영역들 내에서 생성되거나 검출될 전자기 복사선은 캐리어를 통과할 수 있거나, 또는 상기 캐리어 상에서 반사되거나 산란된다.
추가로 캐리어는 전기 절연성으로 형성될 수 있다. 예컨대 캐리어는, 사파이어처럼, 복수의 활성 영역의 반도체 재료를 위한 성장 기판으로서 이용되는 복사선 투과성인 전기 절연성 재료로 형성될 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 활성 영역들 중 하나 이상의 활성 영역은 주 연장 방향을 보유한다. 다시 말하면, 활성 영역은 각각의 공간 방향으로 등거리로 연장되는 것이 아니라, 활성 영역이 그 최대 연장부를 포함하는 선호 방향, 즉 주 연장 방향이 존재하는 것이다.
예컨대 활성 영역은, 원기둥의 형태, 원뿔대의 형태, 각뿔의 형태, 또는 특히 육각형 또는 삼각형 베이스면을 갖는 각기둥의 형태를 보유할 수 있다. 이 경우, 주 연장 방향은, 원기둥, 원뿔대, 또는 각기둥의 높이가 결정되는 방향이다. 달리 말하면, 하나 이상의 활성 영역은 길쭉하게 신장된 3차원 몸체에 의해 형성되며, 예컨대 평면 층의 형태를 보유하지 않는다. 또한, 활성 영역은 예컨대 평면인 외부 표면을 포함하는 연속적인 비구조화된 층이 아니다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 하나 이상의 활성 영역은 제1 반도체 재료로 형성되는 코어 영역을 포함한다. 이 경우, 제1 반도체 재료는 제1 도체 타입을 보유한다. 예컨대 제1 반도체 재료는 n 전도성으로 형성된다. 제1 반도체 재료는 예컨대 n 도핑된 III/V 반도체 재료 시스템을 기반으로 할 수 있다. 예컨대 제1 반도체 재료는 n 도핑된 질화물 반도체 재료 시스템을 기반으로 한다. 특히 이 경우 제1 반도체 재료는 n-전도성 GaN, InGaN, AlGaN 또는 AlInGaN을 기반으로 할 수 있다.
예컨대 적어도 제1 반도체 재료는 활성 영역들을 향하는 캐리어의 외부 표면 상에 직접 증착된다. 제1 층으로서는 비도핑된 성장층도 증착될 수 있고, 이 성장층 상에는 다시 후속하여 n 전도성 재료가 도포된다.
활성 영역의 코어 영역은 특히 주 연장 방향을 따라서 연장되고 활성 영역과 동일한 형태를 보유할 수 있다. 활성 영역이 예컨대 원기둥 또는 각기둥의 형태로 형성된다면, 코어 영역도 원기둥 또는 각기둥의 형태를 보유할 수 있다. 이 경우, 코어 영역은, 특히 제1 반도체 재료로 구성되는 중실체로서 형성될 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 하나 이상의 활성 영역은, 적어도 활성 영역의 주 연장 방향에 대해 횡방향인 방향들에서 코어 영역을 덮는 활성층을 포함한다. 코어 영역은, 예컨대 활성층의 재료로 부분적으로, 또는 특히 완전하게 덮일 수 있는 외부면을 포함한다. 단부면도 적어도 국부적으로 덮일 수 있다. 이 경우, 코어 영역은 활성층에 직접 인접할 수 있다. 광전자 반도체 칩의 동작 중에, 광전자 반도체 칩에 의해 생성되는 복사선은 활성 영역 내에서, 그리고 이 활성 영역 중 특히 활성층 내에서 생성된다. 제조 공차의 범위에서, 활성층은 바람직하게는 균일한 두께를 보유하지만, 그러나 이 두께는 주 연장 방향을 따라서 달라질 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 하나 이상의 활성 영역은, 제2 반도체 재료로 형성되어 적어도 활성 영역의 주 연장 방향에 대해 횡방향인 방향들에서 활성층을 덮는 덮개층을 포함한다. 그 다음 예컨대 활성층은 덮개층과 코어 영역 사이에 배치된다. 이 경우, 덮개층은 활성층을 부분적으로 또는 완전하게 덮을 수 있다. 제조 공차의 범위에서, 덮개층은 바람직하게는 균일한 두께를 보유하지만, 그러나 이 두께는 주 연장 방향을 따라서 달라질 수 있다.
제2 반도체 재료는, 제1 도체 타입과 상이한 제2 도체 타입의 반도체 재료이다. 특히 제2 반도체 재료는 제1 반도체 재료와 동일한 반도체 재료 시스템을 기반으로 할 수 있지만, 그러나 이 경우 또 다른 도펀트를 포함할 수 있다. 제1 반도체 재료가 예컨대 n 전도성으로 형성된다면, 제2 반도체 재료는 p 전도성으로 형성된다. 예컨대 제2 반도체 재료는, p-GaN, p-InGaN, p-AlGaN 또는 p-AlInGaN을 기반으로 하거나, 또는 명시한 재료들 중 2개 이상의 재료로 이루어진 2개 이상의 층의 스택을 기반으로 한다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 반도체 칩은, 상호 간에 이격되어 배치되는 복수의 활성 영역을 포함한다. 그 밖에, 광전자 반도체 칩은, 복수의 활성 영역의 바닥부 상에 배치되는 캐리어를 포함한다. 이 경우, 활성 영역들 중 하나 이상의 활성 영역은 주 연장 방향을 보유하고, 활성 영역은 제1 반도체 재료로 형성되는 코어 영역을 포함하고, 활성 영역은 적어도 활성 영역의 주 연장 방향에 대해 횡방향인 방향들에서 코어 영역을 덮는 활성층을 포함하며, 활성 영역은, 제2 반도체 재료로 형성되어 적어도 활성 영역의 주 연장 방향에 대해 횡방향인 방향들에서 활성층을 덮는 덮개층을 포함한다.
그 외에, 광전자 반도체 칩은 바람직하게는 예컨대 동일한 타입으로 구성되는 복수의 활성 영역을 포함한다. 이 경우, 제조 공차의 범위에서, 상기 활성 영역들은 동일하게 형성될 수 있다. 이 경우, 다시 말하면, 활성 영역들 각각은, 제조 공차의 범위에서 각각 동일한 재료 조성을 보유하는 코어 영역, 활성층, 및 덮개층을 포함한다. 특히 제조 공차의 범위에서 광전자 반도체 칩의 모든 활성 영역은 동일하게 형성될 수 있다. 그러나 광전자 반도체 칩은 적어도 부분적으로 서로 다르게 형성되는 복수의 활성 영역을 포함할 수도 있다. 예컨대 활성 영역들은, 두께, 다시 말하면 주 연장 방향에 대해 횡방향인 방향들의 치수, 및/또는 길이, 다시 말해 주 연장 방향에 평행한 치수, 및/또는 조성의 관점에서 서로 다를 수 있다. 그에 따라 상이한 활성 영역들은 상이한 색상의 광을 방출할 수 있으며, 그럼으로써 반도체 칩은 전체적으로 예컨대 백색광을 방출하게 된다.
특히 GaN을 기반으로 한 발포토다이오드의 효율성은 동작 전류 조건하에서 이른바 "드룹(Droop)" 효과를 통해 제한된다. 상기 효과는 상승하는 전류 내지 전하 캐리어 밀도와 더불어 효율성의 유의적인 감소를 가리킨다. 그러므로 전형적인 동작 전류들은 효율성 곡선의 최댓값을 분명하게 초과한다. 그러므로 전류가 변하지 않는 조건에서 상대적으로 더 높은 효율성으로 나아가기 위해, 국소적 전하 캐리어 밀도의 감소가 바람직하다. 이는 예컨대 광전자 반도체 칩의 횡단면 면적의 확대를 통해, 또는 활성층들의 개수의 증가를 통해 달성될 수도 있다. 그러나 두 접근법은 문제를 나타낸다.
따라서 횡단면 면적의 확대는 수많은 적용에 대해, 예컨대 프로젝터에서 광전자 반도체 칩의 이용에 대해 실용적이지 못한데, 그 이유는 상기 확대가 에텐듀(etendue)의 증가를 수반하기 때문이다. 그 외에, 상기 해결 방법은, 대개 반도체 칩의 횡단면 면적의 증가에 대해 초과 비례하는 비용 상승과 항상 결부된다.
본원에서 기술되는 광전자 반도체 칩의 경우, 활성 영역들은 예컨대 "코어 셸 나노로드들 또는 마이크로로드들(Core-Sehll Nanorods or Microrods)"로서 형성된다. 복수의 활성 영역으로, 다시 말하면 예컨대 복수의 코어 셸 로드로 광전자 반도체 칩의 복사선 방출 영역을 분할하는 것을 통해, 동작 중에 그 내에서 전자기 복사선이 생성되는 활성 볼륨은 예컨대 비구조화된 단일의 활성 영역을 포함하는 광전자 반도체 칩에 비해 증가된다. 이런 방식으로, 반도체 칩의 효율성은 증가된다.
본원에서 기술되는 광전자 반도체 칩은 복수의 활성 영역을 포함한다는 사실을 바탕으로, 동작 전류 조건하에서 활성 면적의 유의적인 확대와 그에 따른 효율성의 증가가 달성되며 전하 캐리어 밀도도 감소된다. 또한, 상호 간에 이격되어 있는 활성 영역들의 에피택셜 성장의 경우, 폐쇄된 2차원 층에 비해, 활성 영역들의 반도체 재료 내 변형률의 감소가 달성될 수 있다.
특히, 본원에서 기술되는 광전자 반도체 칩은, 하나, 또는 2개보다 더 많은, 또는 100개보다 더 많은, 또는 바람직하게는 1000개보다 더 많은, 또는 특히 바람직하게는 10000개보다 더 많은, 또는 100000개보다 더 많은 활성 영역을 포함할 수 있다. 이 경우, 활성 영역들은 예컨대 그 외부면들의 영역에서 상호 간에 전기 절연된다. 그 외에, 활성 영역들은 함께, 그룹별로, 또는 개별적으로 제어될 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 제1 반도체 재료의 성장 방향은 실질적으로 주 연장 방향에 대해 평행하게 연장된다. 다시 말하면, 제조 공차의 범위에서, 제1 반도체 재료의 성장 방향은 주 연장 방향에 대해 평행하게 연장된다. 다시 말해, 하나 이상의 활성 영역의 코어 영역의 제1 반도체 재료는 주 연장 방향으로 성장된다. 활성 영역의 활성층 및 덮개층은 코어 영역의 반도체 재료의 성장 방향에 대해 횡방향으로, 그리고 그와 동일한 방향으로 연장되는 방향들에서 코어 영역을 덮는다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 활성 영역은 주 연장 방향으로 결정되는 길이를 보유한다. 다시 말하면, 활성 영역의 길이는 주 연장 방향을 따라서 측정된다. 그 밖에, 활성 영역은 주 연장 방향에 대해 수직인 방향으로 결정되는, 다시 말하면 주 연장 방향과 수직을 이루는 일 평면에서 연장되는 직경 또는 두께를 보유한다. 직경은 주 연장 방향을 따라서 가변할 수 있다. 이 경우, 광전자 반도체 칩의 활성 영역, 바람직하게는 그 모든 활성 영역의 길이 대 그 최대 직경의 비율은 1 이상, 특히 5 이상이며, 예컨대 최소 5와 최고 100 사이이다.
이 경우, 활성 영역의 직경, 다시 말하면 두께는 최소 20㎚과 최고 25㎛ 사이일 수 있다.
재료 품질의 개량과 관련하여, 특히 활성 영역의 반도체 재료 내 전위의 감소와 관련하여, 최소 100㎚와 최고 3㎛, 특히 최고 1㎛의 직경을 보유한 활성 영역들이 특히 바람직한 것으로서 입증되었다. 활성 영역들이 상기와 같이 얇을 경우, 전위는 대개 활성 영역의 전체 길이를 따라서 활성 영역을 관통하는 것이 아니라, 전체 활성 영역에 걸쳐서 연장되지 않으면서 얇은 두께를 바탕으로 상대적으로 짧은 경로 길이 후에 활성 영역의 외부면 상에서 종결된다. 또한, 전위는 활성 영역의 코어 영역의 전체 길이를 따라서 연장될 수 있지만, 그러나 코어 영역의 외부 표면 상에서 활성층을 관통하지 않는다.
그 외에, 활성 영역들은 바람직하게는 높은 밀도로, 다시 말하면 높은 충진율(fill factor)을 구비하여 배치된다. 이 경우, 충진율은 활성 영역들에 할당되는 캐리어의 상부의 총 면적에 대한 활성 영역들에 인접하는 캐리어의 면의 면적의 비율에 상응한다. 충진율은 바람직하게는 20% 이상, 특히 50% 이상, 예컨대 75% 이상에 달한다. 그 결과로, 광전자 반도체 칩의 활성 면적의 특히 유의적인 확대가 달성된다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 활성 영역은, 적어도 주 연장 방향에 대해 횡방향인 방향들에서 덮개층을 덮는 전류 확산층(current spreading layer)을 포함하며, 전류 확산층은 동작 중에 활성층 내에서 생성되는 전자기 복사선에 대해 투과성일 수 있다. 전류 확산층은 덮개층에 걸쳐서 특히 균일하게 전류를 분배하기 위해 이용된다. 이 경우, 전류 확산층은 특히 덮개층과 직접 접촉하면서 덮개층을 부분적으로 또는 완전하게 덮을 수 있다. 덮개층은 예컨대 p 전도성 질화물 화합물 반도체 재료로 형성된다면, 덮개층은 상대적으로 낮은 가로 전도도(transverse conductivity)를 보유한다. 그러므로 전류 확산층은 활성 영역의 활성층에 대한 더욱 균일한 전류 공급을 달성한다. 전류 확산층은 예컨대 제조 공차의 범위에서 균일한 두께를 보유할 수 있는 층으로서의 덮개층을 덮는다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 전류 확산층은 활성 영역 내에서 생성되는 전자기 복사선에 대해 투과성으로 형성된다. 다시 말하면, 이 경우, 전류 확산층은 복사선 투과성이다.
여기서, 그리고 하기에서, "복사선 투과성"이란 개념은, 복사선 투과성 컴포넌트가, 이 컴포넌트를 통과하는 활성층의 전자기 복사선을 흡수하지 않으면서, 상기 전자기 복사선 중 75% 이상이 통과하게 하는 것을 의미한다. 이 경우, 복사선 투과성 컴포넌트는 우윳빛으로, 흐리게, 또는 맑게 보이는 방식으로, 투명하게 형성될 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 전류 확산층은 투명 전도성 산화물(TCO - transparent conductive oxide)로 형성된다. 예컨대 전류 확산층의 형성을 위해서는 ITO 또는 ZnO와 같은 재료들이 적합하다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 전류 확산층은 활성 영역의 길이 중 적어도 대부분의 길이에 걸쳐 연장된다. 특히, 전류 확산층은 활성 영역의 전체 길이에 걸쳐서 덮개층을 균일하게 덮으면서, 그와 동시에 완전하게 덮을 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 절연 재료가 복수의 활성 영역 사이에 배치되며, 절연 재료는 동작 중에 활성층 내에서 생성되는 전자기 복사선에 대해 투과성일 수 있고, 절연 재료는 적어도 주 연장 방향에 대해 횡방향인 방향들에서 복수의 활성 영역을 에워싼다. 달리 말하면, 절연 재료는 활성 영역들 사이의 틈새들(clearance) 내에 충진되어, 절연 재료는 상기 틈새들을 채울 수 있으며, 특히 완전하게 채울 수 있다. 이 경우, 절연 재료는 전기 절연성으로, 그리고 경우에 따라 복사선 투과성으로 형성된다. 예컨대 알루미늄 산화물(AlOx), 이산화 규소, 질화 규소, 다이아몬드성 탄소(diamond-like carbon) 또는 폴리머와 같은 재료들이 절연 재료로서 적합하다.
절연 재료는, 특히 전류 확산층이 복사선 투과성으로 형성된다면, 복사선 투과성으로 형성된다. 전류 확산층이 예컨대 복사선 비투과성 금속층으로서 형성된다면, 절연 재료도 복사선 비투과성으로 형성될 수 있다.
절연 재료는, 개별 활성 영역들의 전기 분리 외에도, 기계적 손상, 대기 가스들 및 습기로부터 활성 영역들을 보호하게끔 한다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 절연 재료에 대체되거나 추가되는 방식으로, 기능성 재료가 복수의 활성 영역 사이에 배치될 수 있고, 기능성 재료는 적어도 주 연장 방향에 대해 횡방향인 방향들에서 활성 영역들을 에워싸며, 기능성 재료는 하나 이상의 발광 변환 재료 및/또는 하나 이상의 ESD(정전기 방전) 방지 재료를 함유한다. 예컨대 상기 재료들의 입자들은 절연 재료 내에도 내포될 수 있으며, 그럼으로써 충진된 절연 재료가 기능성 재료를 형성하게 된다. 발광 변환 재료는 예컨대 활성 영역들 내에서 생성되는 전자기 복사선의 적어도 일부분을 상대적으로 더 높은 파장의 전자기 복사선으로 변환하기 위해 적합하다. 이 경우에, 반도체 칩은 예컨대 혼합 복사선, 특히 백색광을 방출한다. ESD 방지 재료는 예컨대 ZnO와 같은 배리스터 재료(varistor material)일 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 절연 재료는 적어도 국부적으로 활성 영역의 외부 표면에 직접 인접한다. 예컨대 절연 재료는 각각의 활성 영역의 외부면을 완전하게 덮으면서, 이 덮는 위치에서 활성 영역의 최외부 층, 특히 전류 확산층에 직접 인접한다. 이 경우에, 절연 재료는 활성 영역들을 매입한다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 복수의 활성 영역에 할당된 캐리어의 면 상에 마스크 층이 배치되며, 마스크 층은 활성 영역들 각각에 대해 제1 반도체 재료에 의해 관통되는 개구부를 포함한다. 활성 영역들의 제조를 위해, 예컨대 마스크 층은 제1 반도체 재료로 이루어진 층 상에, 또는 캐리어 상에 도포된다. 마스크 층은 제1 반도체 재료로 이루어진 층 쪽으로 향하거나, 또는 캐리어 쪽을 향하는 개구부들을 포함한다. 이 경우에, 각각의 활성 영역의 코어 영역을 형성하는 제1 반도체 재료는, 개구부들의 영역에서만, 제1 반도체 재료로 이루어진 층 상에서, 또는 캐리어 상에서 성장한다. 개구부의 위치를 통해 활성 영역의 위치가 결정된다. 마스크 층은 완성된 광전자 반도체 칩 내에 잔존할 수 있다. 마스크 층의 개구부들은 제1 반도체 재료에 의해 관통된다.
그 밖에도, 마스크 층이 복사선 투과성이 아닌 경우, 마스크 층은 반도체 칩에서 제거될 수도 있다. 대체되는 방식으로, 마스크 없이 코어 영역들의 자기 유기화 성장(self-organized growth)도 가능하다. 이 경우에 마스크는 배제된다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 마스크 층은 동작 중에 활성층 내에서 생성되는 전자기 복사선에 대해 투과성이다. 이를 위해, 마스크 층은 예컨대 절연층과 동일한 재료로 형성될 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 캐리어를 등지는 활성 영역의 상부 상에서 코어 영역은 활성층 없이 전기 전도성 콘택층과 직접 접촉한다. 다시 말하면, 캐리어로부터 이격되는 방향으로 향하는 활성 영역의 정점은 국부적으로 제거되며, 덮개층 및 활성층도 제거된다. 이런 방식으로, 코어 영역, 다시 말하면 활성 영역의 제1 반도체 재료는 노출되어 전기 전도성 콘택층과 직접 전기 접촉될 수 있다.
예컨대 코어 영역은 n 전도성으로 형성된다. 다시 말하면, 활성 영역의 n 측의 접촉은 전기 전도성 콘택층에 의해 가능하다. 단락 또는 전류 누설 경로를 방지하기 위해, 덮개층과 경우에 따른 전류 확산층은 패시베이션을 통해 전기 전도성 콘택층으로부터 분리된다. 이 외에, 패시베이션은 활성 영역의 코어 영역과 직접 접촉할 수 있고, 이 경우 캐리어를 등지는 활성 영역의 면에서 활성 영역의 외부 표면 상에서 예컨대 덮개층 및 경우에 따른 전류 확산층과 직접 접촉하여 위치된다. 패시베이션은 상기 해당 위치에서 캐리어를 등지는 코어 영역의 상부과 동일 평면을 이루면서 종결될 수 있고 캐리어를 등지는 패시베이션의 면 상에서 전기 전도성 콘택층과 직접 접촉하여 위치될 수 있다.
부동태화는, 예컨대 전기 전도성 재료로 덮개층 및 경우에 따른 전류 확산층을 덮는 것을 통해, 또는 덮개층의 반도체 재료의 부동태화를 통해, 예컨대 이온 주입을 통해, 또는 예컨대 수소 플라스마 단계의 범위에서 도핑 원소들의 전기 비활성화를 통해, 또는 재스퍼터링 단계(re-sputtering step)에 의한 표면 결함의 생성을 통해 수행될 수 있다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 콘택층은 광전자 반도체 칩의 적어도 대부분의, 특히 모든 활성 영역의 코어 영역들과 직접 접촉한다. 다시 말하면, 모든 코어 영역, 또는 모든 코어 영역 중 적어도 대부분의 코어 영역은 단일의 공통 콘택층을 통해 전기 전도성으로 연결된다.
그 외에, 콘택층은 특히 적어도 국부적으로 복수의 활성 영역을 향하는 캐리어의 외부 표면에 대해 평행하게 또는 실질적으로 평행하게 연장되는 일 평면에서 연장될 수 있다. 이 경우, 활성 영역들은 캐리어와 콘택층 사이에 포함된다.
이 경우, '활성 영역들 중 적어도 대부분의 활성 영역'이란 광전자 반도체 칩의 활성 영역들 중 75% 이상, 바람직하게는 85% 이상, 특히 바람직하게는 95% 이상을 가리킨다. '실질적으로 평행하게'란, 콘택층이 적어도 국부적으로, 제조 공차의 범위에서 활성 영역들을 향하는 캐리어의 외부 표면에 대해 평행하게 연장되는 일 평면에서 연장되는 것을 의미한다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 콘택층은 동작 중에 활성 영역 내에서 생성되는 전자기 복사선에 대해 투과성으로, 또는 반사성으로 형성된다. 투과성 콘택층은 예컨대 앞에서 기술한 투명 전도성 산화물로 형성될 수 있다. 반사성 콘택층은 예컨대 은, Au, Ti, Pt, Pd, Wf, Os 및/또는 알루미늄과 같은 반사성 금속으로 형성될 수 있다. 반사성 콘택층의 경우에, 캐리어는 바람직하게는 복사선 투과성으로 형성되며, 이 경우 광전자 반도체 칩에 의해 동작 중에 방출되는 적어도 대부분의 전자기 복사선은 캐리어를 통과하여 방출된다.
광전자 반도체 칩의 하나 이상의 실시예에 따라서, 활성 영역은 캐리어를 등지는 그 상부 상에 재료 제거의 흔적들을 포함한다. 다시 말하면, 활성 영역의 코어 영역은 예컨대 재료 제거 공정을 통해 제거된다. 이 경우, 적어도 코어 영역은 상기 재료 제거의 흔적들을 포함한다. 예컨대 재료 제거는 에칭, 화학 기계 연마(CPM) 또는 소잉(sawing)일 수 있다. 재료 제거를 위해 이용되는 기술은 활성 영역의 재료 내에서 특징을 나타내는 흔적들을 생성하며, 이 흔적들은 완성된 부품 상에서 재료 제거의 흔적들로서 증명될 수 있다.
그 외에, 재료 제거, 다시 말하면 흔적들을 바탕으로, 콘택층을 통한 접촉을 위해 가용한 코어 영역의 면적은 증가될 수 있다. 예컨대 캐리어를 등지는 코어 영역의 면은 평면인 표면에 비해 접촉 면적을 증가시키는 파세팅(faceting) 또는 표면 주름을 포함한다. 이런 방식으로, 상대적으로 더 낮은 접촉 저항이 가능하다.
본원에서 기술되는 광전자 반도체 칩은 특히 하기 장점들을 특징으로 한다.
반도체 칩은 특히 비용 절약 방식으로 제조될 수 있는데, 그 이유는 3차원 결정 구조들, 예컨대 3차원 코어-셸 구조들을 포함하는 광전자 반도체 칩의 제조를 위해 필요한 공정 단계들 및 공정들의 개수가 감소될 수 있기 때문이다. 또한, 3차원 결정 구조들의 접촉은 표준화된 공정들을 통해 수행될 수 있는데, 그 이유는 접촉 자체가 나노미터 범위의 분해능을 필요로 하는 것이 아니라, 전체 활성 영역들에 걸쳐서 연장되는 콘택층에 의해 가능하기 때문이다. 본원에서 기술되는 활성 영역들의 제조를 위해 평면 에피택셜 구조가 필요하지 않기 때문에, 특이하고, 그리고/또는 대면적의 외부 기판들 상에서도 에피택셜 성장이 이루어질 수 있다. 특히 전기 절연성 성장 기판들도 이용될 수 있다. 또한, 반도체 재료로서, GaN을 기반으로 하여 N 면 방향으로 성장되는 반도체 재료도 이용될 수 있다. 주 연장 방향의 방향으로 활성 영역들의 길이에서의 차이는 평탄화 단계를 통해 보상될 수 있으며, 이와 동시에 p 측에 대한 접촉을 위해 이용되는 p 전도성 영역의 특성도 저하되지 않는다. 그 밖에도, 각각의 활성 영역의 가용한 활성 면적을 특히 효율적으로 활용하기 위해, 평탄화를 배제할 수도 있다.
하기에는 본원에서 기술되는 광전자 반도체 칩과 이 광전자 반도체 칩을 제조하기 위한 방법이 실시예들 및 대응하는 도들과 결부되어 더욱 상세하게 설명된다.
도 1a 내지 도 1g는, 본원에서 기술되는 광전자 반도체 칩의 일 실시예를 제조하기 위한 방법 단계들을 더욱 상세하게 설명하도록 각각 도시한 개략적 단면도이다.
도 2a 내지 도 2h는, 본원에서 기술되는 광전자 반도체 칩의 추가 실시예를 제조하기 위한 방법 단계들을 더욱 상세하게 설명하도록 각각 도시한 개략적 단면도이다.
도 3a 내지 도 3f는, 본원에서 기술되는 추가 광전자 반도체 칩의 일 실시예를 제조하기 위한 방법 단계들을 더욱 상세하게 설명하도록 각각 도시한 개략적 단면도이다.
도 4a 내지 도 4c는, 본원에서 기술되는 광전자 반도체 칩의 추가 실시예를 제조하기 위한 방법 단계들을 더욱 상세하게 설명하도록 각각 도시한 개략적 단면도이다.
도들에서 동일하거나, 동일한 타입이거나, 동일하게 동작하는 소자들은 각각 동일한 도면 부호들로 표시되어 있다. 도들 및 이 도들에 도시된 소자들의 상호 간 크기 비율은 일정한 축척 비율에 부합하는 것으로 간주해서는 안 된다. 오히려, 개별 소자들은 더욱 나은 형태성을 위해, 그리고/또는 더욱 나은 이해를 위해 과장된 방식으로 크게 도시되어 있을 수 있다.
도 1a 내지 도 1g와 관련하여, 개략적 단면도들에 따라서, 본원에서 기술되는 광전자 반도체 칩을 제조하기 위한 방법 단계들이 더욱 상세하게 설명된다. 도 1f 및 도 1g의 개략적 단면도들에는, 본원에서 기술되는 광전자 반도체 칩의 실시예들이 도시되어 있다.
도 1a에 따라서, 우선, 예컨대 사파이어 또는 유리처럼 복사선 투과성이면서 전기 절연성인 성장 기판인 캐리어(2)는 마스크 층(5)을 구비한다. 마스크 층(5) 상에는 활성 영역들(1)이 성장된다. 각각의 활성 영역은 본 실시예에서 예컨대 원기둥의 형태를 보유한다. 각각의 활성 영역(1)은 주 연장 방향(R)을 따라서 연장된다. 활성 영역들(1)은 예컨대 주기적인 격자, 본 실시예에서는 예컨대 삼각형 격자의 격자점들 상에 배치된다.
활성 영역들(1) 각각은 코어 영역(10)을 포함한다. 코어 영역(10)은 본 실시예에서 n 도핑되고 GaN을 기반으로 하는 제1 반도체 재료로 형성된다. 코어 영역(10)은 마찬가지로 원기둥의 형태를 보유한다. 상기 원기둥의 외부면은 활성층(11)에 의해 완전하게 덮이며, 활성층 내에서는 광전자 반도체 칩의 동작 중에 예컨대 전자기 복사선이 생성된다. 캐리어(2)를 등지는 코어 영역(10)의 면도 우선 활성층(11)의 재료로 덮인다.
활성층(11)은 중공 원기둥의 형태를 보유하고, 중공 원기둥의 내부 표면은 코어 영역(10)의 제1 반도체 재료로 완전하게 덮인다. 활성층(11)의 외부 표면은 덮개층(12)에 의해 완전하게 덮이며, 덮개층은 도 1의 실시예에서 p 도핑되고 GaN을 기반으로 하는 제2 반도체 재료로 형성될 수 있다.
후속 방법 단계, 즉 도 1b에서, 활성층(11)을 등지는 덮개층(12)의 외부 표면은 전류 확산층(13)으로 완전하게 덮인다. 전류 확산층(13)은 활성층(11) 내에서 생성되는 전자기 복사선에 대해 투과성이면서, 예컨대 ITO와 같은 TCO 재료로 구성된다. 대체되는 방식으로, 덮개층(12)은, 전류 확산층(13)으로서 특히 복사선 반사성인 접촉 재료, 예컨대 은 및/또는 알루미늄과 같은 금속으로 덮일 수도 있다. 또한, 전류 확산층(13)은 코어 영역들(10) 사이의 중간 영역들을 채울 수 있다. 다시 말해, 이 경우에, 전류 확산층(13)은 특히 균일한 두께의 박층으로서 형성되는 것이 아니라, 전류 확산층이 코어 영역들 사이에서 충진 재료를 형성한다.
후속 방법 단계, 즉 도 1c에서, 활성 영역들(1) 사이의 틈새들은 절연 재료(4)로 채워진다. 이 경우, 절연 재료(4)는, 캐리어(2)를 등지는 활성 영역들의 면 상에서도 활성 영역들(1)을 완전하게 덮는다. 절연 재료(4)는 각각의 활성 영역(1)의 전류 확산층(13)의 외부 표면이면서 코어 영역(10)을 등지는 상기 외부 표면에 직접 인접할 수 있다. 절연 재료(4)는, 활성층(11) 내에서 생성되는 전자기 복사선에 대해 바람직하게는 투과성으로 형성되고 전기 절연성이다. 예컨대 절연 재료(4)는 이산화 규소로 구성된다. 절연 재료(4)는 예컨대 스핀온 증착(spin-on deposition), 증기 증착, 스퍼터링, ALD 또는 CVD에 의해 도포될 수 있다.
선택에 따라서, 활성 영역들(1) 사이의 틈새들은 기능성 재료로도 채워질 수 있으며, 기능성 재료는 예컨대 광전자 반도체 칩의 ESD 방지를 위해 이용되거나, 또는 활성 구역 내에서 생성되는 전자기 복사선을 또 다른 파장의 전자기 복사선으로 변환한다. 다시 말해, 기능성 재료는, 하나 이상의 발광 변환 재료를 함유하는 재료일 수도 있다.
후속하여, 도 1d에서는, 예컨대 화학 기계 연마 또는 건식 화학 공정에 의해 평탄화가 수행된다. 본 실시예에서, 평탄화 단계 동안, 캐리어(2)를 등지는 각각의 활성 영역(1)의 면 상에서 전류 확산층(13), 덮개층(12) 및 활성층(11)이 제거된다. 다시 말하면, 각각의 활성 영역의 코어 영역(10)이 노출된다. 각각의 활성 영역의 코어 영역(10)은 캐리어(2)를 등지는 코어 영역의 면 상에 재료 제거의 흔적들, 다시 말하면 예컨대 화학 기계 연마 또는 건식 화학 공정의 흔적들을 포함한다.
후속하여, 도 1e에서는, 활성 영역들(1)의 테두리들 상에서 노출된 덮개층들(12)을 위한 패시베이션들(3)이 예컨대 수소 플라스마에 의한 p 도핑된 덮개층들의 비활성화를 통해 제조된다. 본 실시예에서, 전류 확산층(13)도 캐리어(2)를 등지는 전류 확산층의 면 상에서 패시베이션에 의해 덮인다.
패시베이션(3)를 바탕으로, 후속하여 콘택층(6)을 통한 접촉 시(도 1f 또는 도 1g 비교) 콘택층(6)과 각각의 활성 영역의 p 전도성 영역 및 그 전류 확산층 사이의 접촉은 방지된다.
전류 확산층(13)이 코어 영역들(10) 사이의 중간 영역들을 채우는 경우, 패시베이션(3)는 전류 확산층(13) 상에서 연장될 수 있고, 이런 방식으로 코어 영역들(10) 사이의 영역들을 덮는다.
도 1f에 따라서, 접촉을 위해, 전면 반사성 콘택층(whole-surface reflective contact layer)이 이용된다. 이 경우에, 활성 영역들(1) 내에서 생성되는 전자기 복사선은 바람직하게는 캐리어(2)를 통과하여 분리된다. 대체되는 방식으로, 콘택층(6)은 유전체 미러 및 전기 전도성 영역을 포함할 수 있다. 전기 전도성 영역은 예컨대 복사선 투과성인 전도성 산화물로 형성될 수 있다.
콘택층(6)은 패시베이션(3)를 통해 전류 확산층(13)으로부터 전기 절연된다.
대체되는 실시예(도 1g 참조)에서, 콘택층(6)은 복사선 투과성인 전도성 재료, 예컨대 ITO와 같은 TCO 재료로 형성된다. 이 경우, 전자기 복사선의 분리는 예컨대 캐리어(2)를 등지는 콘택층(6)의 면을 통과해서도 가능하다. 이런 방식으로 볼륨 이미터가 제조될 수 있다. 분리의 향상을 위해, 캐리어(2)를 등지는 콘택층(6)의 면은 전반사에 대한 확률을 감소시키는 표면 주름들을 포함할 수 있다.
접촉은, 도 1f 및 도 1g에 도시된 것처럼, 측면에서부터, 또는 캐리어(2)를 등지는 콘택층(6)의 면으로부터도 수행될 수 있다.
도 2a 내지 도 2i에서는, 본원에서 기술되는 광전자 반도체 칩을 제조하기 위한 추가 방법이 더욱 상세하게 설명된다. 도 2h 및 도 2i와 관련하여, 본원에서 기술되는 광전자 반도체 칩의 실시예들이 단면도들에 따라서 더욱 상세하게 기술된다.
도 1a 내지 도 1g와 관련하여 기술한 실시예와 달리, 도 2의 실시예에서는, 활성 영역들(1)이 캐리어(2)를 등지는 절연 재료(4)의 면 상에서 다시 노출될 때까지 절연 재료(4)가 재에칭된다(도 2d 참조). 대체되는 방식으로, 단계 2c에서 절연 재료(4)를 이용한 충진이 캐리어(2)를 등지는 활성 영역들(1)의 면 너머로 수행되는 것이 아니라, 활성 영역들(1)로부터 돌출된 정해진 충진 높이까지만 충진이 수행될 수 있다.
후속하여, 각각의 활성 영역(1)의 정점은 습식 화학적으로, 예컨대 고온의 KOH를 이용한 에칭을 통해 제거된다. 이는, 이용되는 제1 반도체 재료의 결정 구조를 바탕으로, 각각의 활성 영역(1)의 코어 영역(10) 상에서 파세팅과 그에 따른 확대된 접촉 면적을 달성한다. 예컨대 활성 영역들(1)의 상부들(1b)은 코어 영역의 영역에서 습식 화학 공정 후에 각뿔형 정점을 각각 보유한다.
방법 단계 2f에서는, 다시, 앞에서 기술한 것처럼, p 전도성 반도체 재료의 부동태화를 통해, 또는 절연 재료(4)를 다시 도포하는 것을 통해, 패시베이션(3)의 제조가 수행된다(이에 대해서는 도 2f 및 2g 참조). 후속하여, 도 2h 및 도 2i에서는, 도 1f 및 도 1g와 관련하여 이미 설명한 것처럼, 콘택층들을 이용한 접촉이 수행된다. 파세팅을 통해 증가된 접촉 면적을 바탕으로, 특히 높은 밀도의 전류가 각각의 코어 영역 내에 인가될 수 있다.
도 3a 내지 도 3f와 관련하여, 본원에서 기술되는 광전자 반도체 칩을 제조하기 위한 추가 방법이 더욱 상세하게 설명된다. 상기 방법에서 평탄화 단계는 수행되지 않으며, 다시 말하면, 활성 영역들(1)의 길이는 상호 간에 매칭되지 않는다. 이런 방식으로, 자연히 발생하는, 개별 활성 영역들의 서로 다른 길이들이 이용되며, 다시 말하면 각각의 활성 영역(1)의 활성층(11)의 최대한 큰 부분이 효율적으로 이용된다. 그러므로 방법 단계 3c에서, 앞에서 기술한 방법과 달리, 절연 재료(4)의 도포는 재형성하는 방식으로 수행되는 것이 아니라, 예컨대 ALD 방법을 통해 높은 적합성을 갖는 박층으로서 수행된다. 추가되는 방식으로, 주 연장 방향(R)으로 활성 영역들(1)보다 돌출되지 않는 추가 절연 재료(7)의 층이 활성 영역들 사이에 내포될 수 있다. 후속하여(도 3e 참조), 절연 재료(4, 7)는 에칭을 통해 제거된다. 활성 영역들(1) 사이에서 절연 재료의 증가된 두께를 통해, 활성 영역들(1) 사이의 부동태화 재료(7)가 완전하게 제거되지 않으면서, 활성 영역들(1)의 상부(1b) 상에서 코어 영역들(10)이 노출될 수 있다. 대체되는 방식으로, 활성 영역들의 상부(1b) 상에서 증가된 에칭 비율로 에칭이 이루어지는 점도 생각해볼 수도 있다. 어느 경우에서든, 각각의 활성 영역(1)의 코어 영역(10)은 캐리어(2)를 등지는 상부(1b) 상에서 노출된다.
노출은 건식 화학 또는 습식 화학 공정을 통해, 예컨대 플라스마 에칭, 예컨대 ICP RIE(유도 결합 플라스마 반응성 이온 에칭, Inductively coupled plasma reactive ion etching)으로, 또는 추가로 각각의 활성 영역(1)의 코어 영역(10)의 영역에서 파세팅과 그에 따른 확대된 접촉 면적을 제공할 수 있는 KOH로 수행된다.
후속하여, 예컨대 도 2f 또는 도 2g와 관련하여 기술한 것처럼, 패시베이션(3)의 제조가 수행된다.
마지막으로, 콘택층(6)은, 평탄화하는 방식으로 형성될 수 있는 활성 영역들(1)의 면이면서 캐리어(2)를 등지는 상기 면 상에 도포된다. 이 경우, 콘택층(6)은 앞에서 기술한 것처럼 복사선 투과성으로, 또는 복사선 반사성으로 형성될 수 있다.
도 4a 내지 도 4c와 관련하여, 앞에서 기술한 방법들에 대한 변형예로서 이용될 수 있는, 본원에서 기술되는 방법의 추가 실시예가 도시되어 있다. 도 4c에는, 그에 상응하게 제조된 광전자 반도체 칩이 개략적 단면도로 도시되어 있다.
앞에서 기술한 방법들과 달리, 본 실시예에서, 전류 확산층(13)은 마스크 층(5) 상에 직접 도포되는 것이 아니라, 전류 확산층(13)을 도포하기 전에, 활성 영역들(1)의 절두체들이 절연 재료(4)로 부동태화된다. 절연 재료(4)는 예컨대 스핀 코팅(spin coating) 공정을 통해 도포될 수 있다. 활성 영역들(1)은 주 연장 방향(R)의 방향으로 절연 재료(4)보다 더 돌출된다(이에 대해서는 도 4b 참조). 이어서, 예컨대 도 1b 내지 도 1g와 관련하여 기술한 것처럼, 추가 공정 과정이 수행된다. 이 경우, 절두체 상의 부동태화는, 누설 전류의 발생 확률이 감소되는 광전자 반도체 칩을 제공한다.
본 발명은 실시예들에 따르는 기술 내용을 통해 상기 실시예들로만 국한되지 않는다. 오히려 본 발명은 각각의 새로운 특징, 및 특징들의 각각의 조합도 포함하며, 이는 특히, 비록 대응하는 특징 또는 대응하는 조합 자체가 특허청구범위 또는 실시예들에 분명하게 명시되어 있지 않다고 하더라도, 특허청구범위 내 특징들의 각각의 조합도 포함한다.
본 특허 출원은, 그 공개 내용이 재귀적 관계를 통해 본원에 의해 수용되는 독일 특허 출원 102012101718.2의 우선권을 청구한 것이다.

Claims (16)

  1. 광전자 반도체 칩에 있어서,
    적어도 하나의 활성 영역(1), 특히 상호 간에 이격되어 배치되는 복수의 활성 영역(1); 및
    상기 활성 영역들(1)의 바닥부(1a) 상에 배치되는 캐리어(2)
    를 포함하며,
    상기 활성 영역들(1) 중 하나의 활성 영역은 주 연장 방향(R)을 갖고,
    상기 활성 영역(1)은 제1 반도체 재료로 형성되는 코어 영역(10)을 포함하고,
    상기 활성 영역(1)은 적어도, 상기 활성 영역(1)의 주 연장 방향(R)에 대해 횡방향인 방향들(x, y)로 상기 코어 영역(10)을 덮는 활성층(11)을 포함하며,
    상기 활성 영역(1)은 덮개층(12)을 포함하고,
    상기 덮개층은 제2 반도체 재료로 형성되고, 적어도, 상기 활성 영역(1)의 주 연장 방향(R)에 대해 횡방향인 방향들(x, y)로 상기 활성층(11)을 덮는 것인 광전자 반도체 칩.
  2. 청구항 1에 있어서,
    복수의 활성 영역(1)을 포함하며,
    상기 캐리어(2)를 등지는 각각의 활성 영역(1)의 상부(1b) 상에서 상기 활성 영역(1)의 코어 영역(10)은 상기 활성층(11) 없이 전기 전도성 콘택층(6)과 직접 접촉하고,
    상기 콘택층(6)은 적어도 대부분의 또는 모든 활성 영역(1)의 상기 코어 영역들(10)과 직접 접촉하면서, 상기 복수의 활성 영역(1)을 향하는 상기 캐리어의 외부 표면(2a)에 대해 평행하게 또는 실질적으로 평행하게 연장되는 평면에서 국부적으로 연장되는 것인 광전자 반도체 칩.
  3. 청구항 1 또는 청구항 2에 있어서, 적어도 상기 제1 반도체 재료는 상기 캐리어(2) 상에 에피택셜 증착되는 것인 광전자 반도체 칩.
  4. 청구항 3에 있어서, 상기 제1 반도체 재료의 성장 방향(z)은 상기 주 연장 방향(R)에 대해 평행하거나 또는 실질적으로 평행한 것인 광전자 반도체 칩.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서, 상기 활성 영역(1)은 상기 주 연장 방향(R)으로 결정된 길이(L)를 가지고, 상기 활성 영역(1)은 상기 주 연장 방향(R)에 대해 수직인 평면에서 결정된 직경(D)을 가지며, 상기 길이(L)에 대한 상기 직경(D)의 비율은 적어도 1인 것인 광전자 반도체 칩.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 상기 활성 영역(1)은 전류 확산층(13)을 포함하고, 상기 전류 확산층은 적어도, 상기 주 연장 방향(R)에 대해 횡방향인 방향들(x, y)로 상기 덮개층(12)을 덮는 것인 광전자 반도체 칩.
  7. 청구항 6에 있어서, 상기 전류 확산층(13)은 동작 중에 상기 활성층(11)에서 생성되는 전자기 복사선에 대해 투과성이며, 특히 투명 전도성 산화물로 형성되는 것인 광전자 반도체 칩.
  8. 청구항 6 또는 청구항 7에 있어서, 상기 전류 확산층(13)은 상기 활성 영역(1)의 길이(L)의 적어도 대부분에 걸쳐서 연장되는 것인 광전자 반도체 칩.
  9. 청구항 1 내지 청구항 8 중 어느 한 항에 있어서, 절연 재료(4)가 상기 복수의 활성 영역들(1) 사이에 배치되며, 상기 절연 재료(4)는 적어도, 상기 주 연장 방향(R)에 대해 횡방향인 방향들(x, y)로 상기 활성 영역들(1)을 에워싸는 것인 광전자 반도체 칩.
  10. 청구항 9에 있어서, 상기 절연 재료(4)는 적어도 국부적으로 상기 활성 영역의 외부 표면, 특히 상기 전류 확산층(13)에 직접 접하는 것인 광전자 반도체 칩.
  11. 청구항 1 내지 청구항 10 중 어느 한 항에 있어서, 상기 복수의 활성 영역들(1)을 향하는 상기 캐리어의 면 상에 마스크 층(5)이 배치되며, 상기 마스크 층(5)은 상기 활성 영역들(1) 각각에 대해, 상기 캐리어(2)를 향하면서 제1 반도체 재료에 의해 관통되는 개구부(5a)를 포함하는 것인 광전자 반도체 칩.
  12. 청구항 11에 있어서, 상기 마스크 층(5)은 국부적으로 상기 절연 재료(4)에 직접 접하는 것인 광전자 반도체 칩.
  13. 청구항 1 내지 청구항 12 중 어느 한 항에 있어서, 상기 캐리어(2)를 등지는 상기 활성 영역(1)의 상부(1b) 상에서 상기 코어 영역(10)은 상기 활성층(11) 없이 전기 전도성 콘택층(6)과 직접 접촉하는 것인 광전자 반도체 칩.
  14. 청구항 13에 있어서, 상기 콘택층(6)은 적어도 대부분의, 특히 모든 활성 영역(1)의 상기 코어 영역들(10)과 직접 접촉하면서, 상기 복수의 활성 영역들(1)을 향하는 상기 캐리어의 외부 표면(2a)에 대해 평행하게 또는 실질적으로 평행하게 연장되는 평면에서 국부적으로 연장되는 것인 광전자 반도체 칩.
  15. 청구항 1 내지 청구항 14 중 어느 한 항에 있어서, 상기 복수의 활성 영역들(1) 사이에 기능성 재료가 배치되고, 상기 기능성 재료는 적어도, 상기 주 연장 방향(R)에 대해 횡방향인 방향들(x, y)로 상기 활성 영역들(1)을 에워싸며, 상기 기능성 재료는 적어도 하나의 발광 변환 재료 및/또는 적어도 하나의 ESD 방지 재료를 함유하는 것인 광전자 반도체 칩.
  16. 청구항 1 내지 청구항 15 중 어느 한 항에 있어서, 상기 활성 영역(1)은 상기 캐리어(2)를 등지는 상기 상부(1b) 상에 재료 제거의 흔적들을 포함하는 것인 광전자 반도체 칩.
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