KR20150035797A - 스위칭된 전력 변환기의 출력에서의 발진들의 억제 - Google Patents

스위칭된 전력 변환기의 출력에서의 발진들의 억제 Download PDF

Info

Publication number
KR20150035797A
KR20150035797A KR20147036881A KR20147036881A KR20150035797A KR 20150035797 A KR20150035797 A KR 20150035797A KR 20147036881 A KR20147036881 A KR 20147036881A KR 20147036881 A KR20147036881 A KR 20147036881A KR 20150035797 A KR20150035797 A KR 20150035797A
Authority
KR
South Korea
Prior art keywords
switching
switch element
duty cycle
voltage
output
Prior art date
Application number
KR20147036881A
Other languages
English (en)
Inventor
파블로 모레노 갈비스
제임스 이.씨. 브라운
코리 세버슨
Original Assignee
알투 세미컨턱터, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 알투 세미컨턱터, 인코포레이티드 filed Critical 알투 세미컨턱터, 인코포레이티드
Publication of KR20150035797A publication Critical patent/KR20150035797A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Dc-Dc Converters (AREA)

Abstract

스위칭 전압 조정기의 시스템들, 방법들 및 장치들의 실시예들이 개시된다. 하나의 스위칭 전압 조정기는 직렬 스위치 소자, 션트 스위치 소자, PWM 제어기, 및 모드 제어기를 포함한다. PWM 제어기는 에러 증폭기 및 스위칭 제어기를 포함한다. 에러 증폭기는 기준 전압과 출력 전압 사이의 차에 기초하여 에러 신호를 생성한다. 게다가, 스위칭 제어기는 직렬 스위치 소자 및 션트 스위치 소자의 개방 및 폐쇄를 제어하기 위해, 에러 신호에 기초하여 스위치 소자 제어 전압들을 생성하도록 동작하고, 직렬 스위치 소자 및 션트 스위치 소자의 개방 및 폐쇄는 스위칭 전압을 생성한다. 모드 제어기는 출력 전압에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 선택된 범위의 주파수들에 걸쳐 에러 증폭기의 이득을 조정하도록 동작한다.

Description

스위칭된 전력 변환기의 출력에서의 발진들의 억제{SUPPRESSING OSCILLATIONS IN AN OUTPUT OF A SWITCHED POWER CONVERTER}
본 특허 출원은 본 명세서에 참조로써 통합되는, 2012년 7월 8일에 출원된 미국 가 특허 출원 제 61/669,093호의 우선권을 주장한다.
설명된 실시예들은 일반적으로 전력 변환에 관한 것이다. 특히, 설명된 실시예들은 일시적 또는 준정적 진폭(quasi-static excursion)들 동안 DC-DC 변환기의 동작을 높은 듀티 사이클(duty cycle)들로 안정화하기 위한 방법들 및 장치들에 관한 것이다.
벅 DC-DC 변환기(101)는 2개의 스위치들, 즉 인덕터(LOUT)가 2개의 스위치들 사이의 노드(VSW)에 접속된 상태의(도 1) 직렬 스위치(SW1) 및 션트 스위치(shunt switch)(SW2)로부터 구성된다. 펄스-폭-변조(PWM) 동작에서, 각각의 스위칭 사이클 동안, 직렬 스위치(SW1)는 기간(TSW1=DTSW) 동안 턴 온(turn on)되고, 여기서 D는 듀티 사이클이고 TSW는 스위칭 기간이다(도 2). 직렬 스위치 상태(210)에 의해 도시된 바와 같이, 직렬 스위치(SW1)는 그 다음, 턴 오프(turn off)되고 션트 스위치 상태(220)에 의해 도시된 바와 같이, 션트 스위치(SW2)는 시간(TSW2=(1-D)TSW-Tdead) 동안 턴 온되며, 여기서 Tdead는 스위치들 둘 모두가 오프되는 지연 시간(dead time)이다(지연 시간들은 2개의 스위치들(SW1, SW2)이 동시에 온되지 않음을 보장하기 위해 개재되고, 이는 전류가 결과적으로 발생하는 과도한 전력 손실 및 가능한 신뢰성 손상을 갖고, 전원으로부터 접지로 직접적으로 흐르도록 허용할 것이다). 이상적인 변환기의 출력 전압은 DVIN이고, VIN은 입력 공급 전압이다. 실제 변환기에서, 출력 전압은 유한한 기생 저항, 인덕턴스, 및 커패시턴스(capacitance)의 존재로 인해 이상적인 값으로부터 감소된다.
변환기가 입력 전압에 가까운 출력 전압들로 동작할 때, D는 1에 접근해야 한다. 결과적으로, 션트 스위치 온-타임(on-time)(TSW2)은 직렬 스위치 온-타임(TSW1)보다 훨씬 짧아진다. 특히, 스위칭 기간이 수십 나노초로 감소될 수 있는 고속 변환기에서, TSW2의 매우 짧은 값들은 입력 전압에 가까운 출력 전압을 성취하기 위해 지원되어야 한다. 예를 들면, 35MHz의 스위칭 주파수(fsw)가 이용되면, 스위칭 기간은 28나노초이다. 3.7V의 입력 전압으로부터 3.4V의 출력 전압을 생성하기 위해, 모바일 무선 송신기에서의 RF 전력 증폭기의 요구조건들에 적합한 출력 전류들은 약 95%의 듀티 사이클을 요구할 것이다. SW1 및 SW2의 턴온에 앞서는 300 피코초의 지연 시간들로 인해, 95%의 듀티 사이클에서 동작하는 이상적인 변환기는 SW2에 대해 (0.05)(28)-0.6=0.8의 온-타임을 요구한다. PWM 제어기는 매우 짧은 펄스를 생성해야 하고, 상기 매우 짧은 펄스는 그 다음, 큰 스위칭 트랜지스터를 구동하기 위해 구동기 증폭기를 통해 양호한 충실도를 갖고 전달되어야 한다.
일 예시적인 벅 변환기는 도 3에 더 상세하게 도시된다. PWM 제어기(310)는, 변환기가 안정적인 동작을 유지하는 동안 원하는 출력 전압에 대해 듀티 사이클을 조정하는 것을 가능하게 하기 위해, 주파수-의존 보상부(330 및 335)를 갖는 에러 증폭기(320)를 포함한다. 에러 증폭기 출력은 타이밍 펄스(Vt)를 생성하기 위해 비교기(315)에 의해 톱날 파형(325)과 비교되고, 상기 타이밍 펄스(Vt)는 직렬 및 션트 제어 신호들을 생성하기 위해 타이밍 블록(340)에 의해 이용된다. 타이밍 블록은 직렬 스위치가 온 될 때, 션트 스위치를 턴 오프하는 단순한 배타적 논리합(exclusive-or) 함수일 수 있거나, 다양한 더 많은 정교한 방식들이 직렬 및 션트 스위치들의 상대적 타이밍을 제어하기 위해 이용될 수 있다. 결과적으로 발생하는 출력 신호들은, 그들이 상대적으로 큰 스위칭 트랜지스터들의 상태를 제어하기 위해 이용될 수 있기 전에 일반적으로 증폭을 요구한다. 도 3에 개략적으로 도시된 바와 같이, 355 또는 360과 같은, 스위치 블록(350)의 전형적인 구동기 증폭기는, 제 1 스테이지가 디지털 제어 회로에 의해 용이하게 구동될 수 있도록, 및 마지막 스테이지가 수 밀리미터의 주변부를 갖는 스위칭 트랜지스터의 커패시턴스를 구동하기 위해 충분히 크도록, 각각이 이전 것보다 큰, 직렬의 인버터들로 구성된다. 각각의 인버터 스테이지는, 넓은 펄스에 대해, 펄스의 상승 및 하강 에지들이, 그들이 인버터 스테이지들의 최소 상승 및 하강 시간들에 의해 제한될 때까지 그들이 입력에서보다 인버터의 출력에서 더 급격하도록 강한 비선형 응답을 갖는다. 이 비선형 응답은 정상적으로 이롭지만, 결과적으로, 매우 짧은 펄스들은 인버터 체인 내에서 함께 사라질 수 있다. 따라서, 구동기 증폭기로 송신된 펄스의 진폭과, 스위칭 트랜지스터의 게이트에 전달된 펄스의 진폭 사이의 관계는 유한 입력 펄스 진폭에서 0의 출력 펄스 진폭으로의 급격한 단계를 포함할 수 있다. 스위칭 노드 전위(VSW)는, 션트 스위치가, 빠르게 변경될 수 없는 출력 인덕터를 통한 전류 흐름으로 인해 턴 온하지 않을지라도, 직렬 스위치가 턴 오프할 때 여전히 하강할 수 있다. 그러나, 직렬 스위치 구동기(355)에 대한 오프 펄스가 부분적으로 또는 완전하게 손실되면, 직렬 스위치는 온으로 유지될 것이고, 이는 공칭 듀티 사이클의 함수로서 출력 전압에서의 갑작스런 상향 단계를 야기한다.
이러한 급격한 단계는 원하지 않는 제어 거동을 야기한다. 구동기 증폭기를 통해 성공적으로 송신되는 가장 짧은 펄스 사이의 D의 영역에서의 타겟 전압들(D=DMAX, 및 D=1)에 대해, 발진이 발생할 수 있다. 이 발진은 상대적으로 높은 출력 전압을 생성할, SW1이 언제나 온이고 SW2가 언제나 오프인 제 1 상태와 상대적으로 낮은 출력 전압을 생성하는, D=DMAX에 대응하는 상대적으로 긴 시간 동안 SW1이 오프이고 SW2가 온인 제 2 상태 사이의 제한 사이클 거동으로서 간주될 수 있다. 각각의 상태에서 소비된 상대적인 시간은 원하는 평균 출력 전압을 생성하기 위해 조정될 것이지만, 낮은-D 및 높은-D 동작 상태들 사이의 교번(alternation)은 몇몇 스위칭 사이클들에 걸쳐 평균화될 때, 출력 전압에서의 발진들을 야기한다.
이러한 원하지 않는 발진의 일례는, 집적 회로 구현을 위해 측정된 데이터를 도시하는 도 4a 및 도 4b에 도시된다. 이 예에서, 변환기는 약 32MHz의 공칭 스위칭 주파수로 동작하고 있다. 출력 전압이 3.7V의 입력 전압에 대해 약 3.3V로 설정될 때(89%의 변환 비), 발진은 약 8MHz에서 대략 100mV 피크-투-피크(peak-to-peak)의 진폭(fsw/4)을 갖는, 출력 전압(410)에서 보여질 수 있다(도 4a). 스위칭 노드 전압(VSW)의 검사(도 4b에서 420)는 변환기가 2개의 동작 모드들: 각각의 30-ns 스위칭 사이클 동안 턴 오프하는 SW1 및 접지를 향해 강하하는 노드 전압을 이용하여, 스위칭이 정상적으로 진행하는 제 1 모드와, 정상적인 30-ns 스위칭 사이클에 걸쳐 SW1이 온인 제 2 모드 사이를 교번하고 있다. 최종적인 결과는 약 8MHz의 유효 주파수에서의 방해이다. 이것이 인벨로프 추적 변환기가 고의적으로 그것의 출력을 다르게 해야하는 주파수보다 단지 약간 크기 때문에, 출력 필터는 단지 완화된 거절을 제공하고, 결과로 발생한 스퓨리어스 주파수(spurious frequency)는 변환기에 접속된 전력 증폭기의 출력에서 나타날 수 있다.
이러한 제한 사이클 발진들은 디지털로 제어된 변환기들에서 공지되고, 여기서 상기 제한 사이클 발진들은 감지된 전압의 아날로그-디지털 변환의 분해능(resolution) 및 펄스-진폭-변환 제어기의 분해능의 차이로부터 전형적으로 발생한다. 애플리케이션에서 목적지향적일 때, 발진들은 변환기 분해능들 및 제어기 대역폭의 적절한 제어에 의해 회피된다. 제한 사이클 발진들은 보상기 최적화를 위해 고의적으로 유도되고 이용될 수 있다. 발진들은 아날로그-제어된 벅/부스트 변환기들에서 또한 보고되었다. 기입하기 위해 설명된 발진 억제 방법들은 벅 모드 및 부스트 모드에 대해 제어 체제들의 중첩을 이용하고, 이는 4개의 스위치 구성을 요구하고 부스트 모드에서 저하된 효율성을 야기한다.
제어 대역폭(보상기 및 출력 필터의 대역폭)이 스위칭 주파수보다 훨씬 적은 종래의 느린 변환기에 대해, 출력 필터는 출력 전압의 임의의 결과적인 변화들을 억제하기 위해 의존될 수 있다. 그러나, DC-DC 변환기가 무선-주파수 전력 증폭기(RF PA)에 대해 인벨로프 추적 전원으로서 이용될 때, 변환기의 출력 전압이, 요구된 전압을 RF PA를 통해 송신될 각각의 심볼에 제공하는데 충분히 빠르게 변화하거나, 직교 주파수-분할 멀티플렉싱(OFDM)과 같은 광-대역폭 변조들의 경우에서, 출력 송신 전력에서 의사-랜덤 변화를 따르는데 충분히 빠르게 변화할 필요가 있다. WCDMA 또는 LTE와 같은, 근대의 통신 표준들에서, 3.8, 5, 10, 또는 심지어 20MHz의 송신 대역폭들이 이용될 수 있다. 최상의 효율성을 위해 가능한 한 낮게 스위칭 주파수를 유지하기 위해, 출력 필터는 fsw/6 또는 심지어 fsw/4 만큼 높게 주파수들에서의 전압 변화들의 통과를 허용하도록 구성된다. 이들 상태들 하에서, 변환기의 동작 시의 발진들은 RF PA에 제공된 전압에서의 변화들로서 나타날 것이다. 이러한 변화들은 송신된 신호의 진폭에서의 변화들로 변환될 수 있고, 이는 변환기의 발진의 주파수에 의해 반송파로부터 오프셋된 주파수들에서의 원하지 않는 (스퓨리어스) 송신기 출력을 야기한다. 발진들은 인벨로프 추적 신호의 대역폭이 발진 주파수보다 적을 때 특별히 중요해서, 변환기의 출력 전압이 발생할 발진들에 대해 충분한 시간 동안 대략 일정하게 한다.
따라서, 인벨로프 추적 전원으로서 이용된 DC-DC 변환기에서, RF 전원 증폭기의 효율적인 동작을 허용하기 위해 빠르게 변화하는 요청된 공급 전압에 적응하여 출력 전압을 변조하는 능력을 보존하는 동안, 매우 높은 듀티 사이클에서 발진들을 억제하기 위한 수단을 갖는 것이 바람직하다.
일 실시예는 스위칭 전압 조정기를 포함한다. 스위칭 전압 조정기는 직렬 스위치 소자, 션트 스위치 소자, 펄스 폭 변조(PWM) 제어기, 및 모드 제어기를 포함한다. 일 실시예에 대해, PWM 제어기는 에러 증폭기 및 스위칭 제어기를 포함한다. 일 실시예에 대해, 에러 증폭기는 기준 전압(VREF)과 출력 전압(VOUT) 사이의 차에 기초하여 에러 신호를 생성한다. 게다가, 스위칭 제어기는 직렬 스위치 소자 및 션트 스위치 소자의 개방 및 폐쇄를 제어하기 위해, 에러 신호에 기초하여 스위치 소자 제어 전압들(직렬 제어 및 션트 제어)을 생성하도록 동작하고, 직렬 스위치 소자 및 션트 스위치 소자의 개방 및 폐쇄는 스위칭 주파수(FSW)를 가지는 스위칭 전압(VSW)을 생성하고, 출력 인덕터(LOUT) 및 부하 커패시터(COUT)로 스위칭 전압을 필터링하는 것은 출력 전압(VOUT)을 생성한다. 일 실시예에 대해, 모드 제어기는 출력 전압(VOUT)에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 선택된 범위의 주파수들에 걸쳐 에러 증폭기의 이득을 조정하도록 동작한다.
일 실시예는 스위칭 전압 조정기를 제어하는 방법을 포함한다. 방법은 에러 증폭기에 의해, 스위칭 전압 조정기의 기준 전압과 스위칭 전압 조정기의 출력 전압 사이의 차에 기초하여 에러 신호를 생성하는 단계, 직렬 스위치 소자 및 션트 스위치 소자의 개방 및 폐쇄를 제어하기 위해 에러 신호에 기초하여 스위치 소자 제어 전압들을 생성하는 단계로서, 직렬 스위치 소자 및 션트 스위치 소자의 개방 및 폐쇄는 스위칭 주파수(FSW)를 가지는 스위칭 전압(VSW)을 생성하고, 출력 인덕터 및 부하 커패시터로 스위칭 전압을 필터링하는 것은 출력 전압을 생성하는, 상기 생성하는 단계, 및 출력 전압에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 선택된 범위의 주파수들에 걸쳐 에러 증폭기의 이득을 조정하는 단계를 포함한다.
설명된 실시예들의 다른 양태들 및 장점들은 예로서 설명된 실시예들의 원리들을 도시하는 첨부된 도면들과 결부하여 취해진, 다음의 상세한 설명으로부터 명백해질 것이다.
도 1은 종래 기술에 따른, PWM 제어기를 갖는 종래의 벅 변환기를 도시한 도면.
도 2는 종래 기술에 따른, 예시적인 벅 변환기 스위치 타이밍을 도시한 도면.
도 3은 종래 기술에 따른, 에러 증폭기, 쏘우 비교기(saw comparator), 타이밍 블록, 및 구동기 증폭기들을 도시하는, 일 예시적인 벅 변환기의 더 상세한 도면.
도 4a는 종래 기술에 따른, 고-주파수 변환기에서 AC-결합 출력 전압 대 원하지 않는 제한-사이클 발진의 일례에 대한 시간을 도시한 도면.
도 4b는 종래 기술에 따른, 고-주파수 변환기에서 스위칭 노드 전압 대 원하지 않는 제한-사이클 발진의 일례에 대한 시간을 도시한 도면.
도 5는 일 실시예에 따른, 스위칭 전압 조정기를 도시한 도면.
도 6은 일 실시예에 따른, 스위칭 전압 조정기를 제어하는 방법의 단계들을 포함하는 흐름도.
도 7a는 일 실시예에 따른, PWM 제어기의 출력 신호를 이용하는 듀티 사이클 검출을 도시한 도면.
도 7b는 일 실시예에 따른, 스위치 블록 출력을 이용하는 듀티 사이클 검출을 도시한 도면.
도 8a는 일 실시예에 따른, 신호(Vt)를 분석하기 위한 듀티 사이클 검출기의 예시적인 구현을 도시한 도면.
도 8b는 일 실시예에 따른, 신호(VSW)를 분석하기 위한 듀티 사이클 검출기의 예시적인 구현을 도시한 도면.
도 9는 일 실시예에 따른, 출력이 2개의 구성 변경들 중 하나 또는 둘 모두를 행하기 위해 이용되는 구성가능한 히스테리시스를 갖는, 구성가능한 임계치에 대한 듀티 사이클의 비교를 도시한 도면.
도 10은 일 실시예에 따른, 에러 증폭기 이득 변경을 구현하기 위한 일 대안적인 구성을 도시한 도면.
도 11은 도 10의 에러 증폭기 구성에 대한 이득 대 주파수를 도시한 도면.
도 12는 도 10의 구성을 이용하는, 발진 억제의 일례를 도시한 도면.
도 13은 일 실시예에 따른, SW2로의 제어 신호가 제한-사이클 발진들을 억제하기 위해 차단되는 일 대안적인 실시예를 도시한 도면.
도 14는 손실된 펄스 검출이 발진 억제를 제어하기 위해 이용되는 일 대안적인 실시예를 도시한 도면.
도 15a는 발진 억제에 대한 임계치의 검출이 명령 출력 전압 신호를 이용하여 수행되는 일 실시예를 도시한 도면.
도 15b는 발진 억제에 대한 임계치의 검출이 실제 변환기 출력 전압을 이용하여 수행되는 일 실시예를 도시한 도면.
도 16은 발진 억제에 대한 임계치의 검출이 에러 증폭기 출력 신호의 값을 이용하여 수행되는 일 실시예를 도시한 도면.
설명된 실시예들은 DC-DC 변환기의 출력 전압에서의 발진들을 억제하기 위한 시스템들, 방법들 및 장치들을 제공한다. 적어도 일부 실시예들에 대해, DC-DC 변환기는 인벨로프 추적 전원으로서 이용되고, 출력 전압은 RF 전력 증폭기의 효율적인 동작을 허용하기 위해 빠르게 변화하는 요청된 공급 전압에 적응한다.
도 5는 일 실시예에 따른, 스위칭 전압 조정기를 도시한다. 스위칭 전압 조정기는 직렬 스위치 소자(SW1)(512), 션트 스위치 소자(SW2)(514), 펄스 폭 변조(PWM) 제어기(520), 및 모드 제어기(530)를 포함한다.
일 실시예에 대해, PWM 제어기(520)는 에러 증폭기(522) 및 스위칭 제어기(524)를 포함한다. 일 실시예에 대해, 에러 증폭기(522)는 기준 전압(VREF)과 출력 전압(VOUT) 사이의 차에 기초하여 에러 신호를 생성한다. 게다가, 스위칭 제어기(524)는 직렬 스위치 소자(512) 및 션트 스위치 소자(514)의 개방 및 폐쇄를 제어하기 위해, 에러 신호에 기초하여 스위치 소자 제어 전압들(직렬 제어 및 션트 제어)을 생성하도록 동작하고, 직렬 스위치 소자(512) 및 션트 스위치 소자(514)의 개방 및 폐쇄는 스위칭 주파수(FSW)를 가지는 스위칭 전압(VSW)을 생성하고, 출력 인덕터(LOUT) 및 부하 커패시터(COUT)로 스위칭 전압을 필터링하는 것은 출력 전압(VOUT)을 생성한다.
일 실시예에 대해, 모드 제어기(530)는 출력 전압(VOUT)에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 선택된 범위의 주파수들에 걸쳐 에러 증폭기(522)의 이득을 조정하도록 동작한다.
설명된 실시예들에 대해, 출력 전압(VOUT)에서의 발진들이 출력에서의 임의의 요청된 변화에 대응하지 않는 출력 전압에서의 발진들을 표시함이 이해되어야 한다. 즉, 요청된 전압은 일반적으로, 예를 들면 출력 전압이 기준 전압(VREF)의 임계치 내에 있을 때, 출력 전압(VOUT)에서 발생할 수 있는 원하지 않는 발진들과 실질적으로 상이한 주파수에서의 발진 거동을 포함할 수 있다.
출력 전압에서의 발진들의 가능성을 나타내는 파라미터
일 실시예에 대해, 파라미터는 제 1 스위치 소자의 온-타임 또는 제 2 스위치 소자의 온-타임 중 적어도 하나와, 스위칭 주파수의 기간 사이의 관계에 기초한다.
일 실시예에 대해, 파라미터는 듀티 사이클에 기초하고, 듀티 사이클은 스위칭 주파수의 기간에 관련된 제 1 스위치 소자의 온-타임에 기초한다. 일 실시예에 대해, 에러 증폭기의 이득은, 듀티 사이클이 제 1 임계치보다 큰 것으로 감지될 때 선택된 범위의 주파수들에 걸쳐 감소된다. 일 실시예에 대해, 듀티 사이클은 PWM 제어기의 출력부에서 측정된다. 일 대안적인 실시예에서, 듀티 사이클은 스위칭 노드에서 측정된다.
일 실시예에 대해, 듀티 사이클이 제 1 임계값보다 높을 때, PMW 제어기 에러 증폭기 이득은 저조파(sub-harmonic) 발진들의 억제와 관련된 주파수 범위에서 감소된다. 이득은, 듀티 사이클이 제 2 임계값 아래로 떨어질 때 디폴트 상태로 리턴된다. 이득 구성의 변경은 아래에 설명된 바와 같이, SW2를 오프로 유지하는 절차와 결부하여 수행될 수 있거나, SW2 제어에서의 변경들과 관계없이 이용될 수 있다. 이득 변경들은 에러 증폭기 피드백 네트워크의 구성의 변경, 에러 증폭기 입력 네트워크의 구성의 변경, 또는 둘 모두의 구성의 변경을 통해 행해질 수 있다. 이득 변경들은 주파수의 상대적으로 좁은 영역으로 제한될 수 있거나, 에러 증폭기의 실질적으로 전체의 유용한 주파수 범위에 걸쳐 확대할 수 있다.
일 실시예에 대해, 션트 스위치 소자의 제어된 폐쇄 및 개방은 일련의 펄스들을 포함하고, 파라미터는 션트 스위치 소자의 제어된 폐쇄 및 개방의 손실된 펄스들을 검출하는 것에 기초한다. 일 실시예에 대해, 션트 스위치(SW2)에서의 게이트 전압이 모니터링(monitoring)되고, 하나의 완전한 스위칭 사이클 동안 제어 전압에서의 상승 에지의 부족으로서 정의된, 손실된 펄스는 상기 설명된 보상기 거동 및 션트 스위치 제어에서의 변경들을 구현하기 위해 검출되고 이용된다.
일 실시예에 대해, 파라미터는 미리 결정된 출력 전압 임계치를 초과하는 출력 전압의 감지에 기초한다.
일 실시예에 대해, 파라미터는 미리 결정된 기준 전압 임계치를 초과하는 기준 전압의 감지에 기초한다. 기준 또는 요청된 전압이 아날로그 값 또는 디지털 값의 형태일 수 있음이 이해되어야 한다.
일 실시예에 대해, 파라미터는 미리 결정된 에러 증폭기 신호 임계치를 초과하는 에러 증폭기의 출력을 감지하는 것에 기초한다.
일 실시예는 출력 전압에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 제 2 스위치(즉, 션트 스위치(SW2))를 턴 오프하는 단계를 추가로 포함한다. 일 실시예에 대해, 션트 스위치(SW2)의 제어는, 듀티 사이클이 제 1 임계값보다 높을 때 턴 오프되고, 듀티 사이클이 제 2 임계값보다 낮을 때 다시 턴 온된다. SW2가 오프로 유지되지만, 출력 인덕터 전류가 클 때, 출력 노드(VSW)에서의 전압은, SW2의 드레인 접합으로 구성된 프리휠링 다이오드(freewheeling diode)가 턴 온할 때까지, SW1이 턴 오프될 때 하강한다. 따라서, 변환기 출력 전압은 여전히 듀티 사이클에 의존하지만, SW2 펄스 폭에서의 불연속부가 억제되고, 따라서 발진들은 발생하지 않는다. 일 실시예에 대해, 제 1 및 제 2 듀티 사이클 임계치들은 동일하다.
일 실시예에 대해, 파라미터는 듀티 사이클에 기초하고, 듀티 사이클은 스위칭 주파수의 기간에 관련된 제 1 스위치 소자의 온-타임에 기초한다. 게다가, 모드 제어기는, 듀티 사이클이 제 1 임계치보다 큰 것으로 감지될 때 선택된 범위의 주파수들에 걸쳐 에러 증폭기의 이득을 감소시키도록 동작하고, 듀티 사이클이 제 2 임계치 미만인 것으로 감지될 때 이득을 다시 원래 설정으로 증가시키도록 동작한다. 일 실시예에 대해, 듀티 사이클은 스위칭 노드에서 스위칭 전압을 감지함으로써 감지된다. 일 실시예에 대해, 듀티 사이클은 스위칭 제어기의 출력에서 감지된다.
일 실시예에 대해, 이득에서의 변경은, 입력 전압에 관련된 변환기 출력 전압이 제 1 임계치를 초과할 때 구현되고, 입력 전압에 관련된 출력 전압이 제 2 임계치 아래로 리턴할 때 디폴트 구성으로 리턴된다. 일 실시예에서, 출력 전압은 측정된 출력 전압이고; 일 대안적인 실시예에서, 출력 전압은 변환기에 입력된 아날로그 또는 디지털 값으로서 얻어진 명령된 출력 전압이다.
일 실시예에 대해, 이득에서의 변경은, 에러 증폭기 출력 레벨이 제 1 임계치를 초과할 때 구현되고, 에러 증폭기 출력 레벨이 제 2 임계치 아래로 리턴할 때 디폴트 구성으로 리턴된다.
도 6은 일 실시예에 따른, 스위칭 전압 조정기를 제어하는 방법의 단계들을 포함하는 흐름도이다. 이 방법은 듀티 사이클의 값을 검출하고 모니터링하는 단계를 포함한다. 시작(600) 후에, 변환기의 듀티 사이클이 검출되고(605) 제 1 임계값과 비교된다(610). 현재 듀티 사이클이 제 1 임계치를 초과하면, 2개의 가능한 변경들 중 하나 또는 둘 모두가 행해진다. 제 1 구성 변경(615)은 션트 스위치(SW2)를 오프(개방) 상태로 유지한다. 제 2 구성 변경(620)은 에러 증폭기 보상기의 이득 대 주파수 거동을 수정한다. 듀티 사이클의 모니터링은 그 다음, 계속된다(625); 듀티 사이클이 제 2 임계치 미만인 것으로 발견되면(630), 변환기의 구성은 디폴트 상태로 리턴되고(635), 모니터링은 계속된다.
듀티 사이클 검출에 대한 2개의 예시적인 실시예들은 도 7a 및 도 7b에 개략적으로 도시된다. 일 실시예에서(도 7a), PWM 제어기(710)의 출력부에서의 신호(Vt)는 듀티 사이클(D)의 현재 값을 결정하기 위해 분석된다. 일 예시적인 실시예에서(도 7b), 스위치 블록(750)의 출력부에서의 신호(VSW)는 듀티 사이클(D)의 현재 값을 결정하기 위해 분석된다. 도 7a는 PWM 제어기(710), 타이밍 블록(740), 스위치 차단(750), 듀티 사이클 검출기(760) 및 결정 회로(770)를 포함한다. 도 7b는 PWM 제어기(710), 타이밍 블록(740), 및 스위치 블록(750)을 또한 포함한다. 그러나, 듀티 사이클 검출기(765)는 스위치 블록(750)의 출력부로부터 그것의 입력을 대안적으로 수신하고, 출력을 결정 회로(775)에 제공한다.
도 7a 및 도 7b에 도시된 2개의 실시예들 각각에 대응하는 듀티 사이클 검출 회로의 일 예시적인 구현은 도 8a에 도시된다. 도 8a는 도 7a에 대응하는, 듀티 사이클을 추정하기 위해 신호(Vt)를 분석하기 위한 일 예시적인 회로를 도시한다. 도 8b는 도 7b에 대응하는, 듀티 사이클을 추정하기 위해 신호(VSW)를 분석하기 위한 일 예시적인 회로를 도시한다. 둘 모두의 경우들에서, 관심 있는 신호는 벅 변환기의 듀티 사이클과 연관될 수 있는 평균 전압을 추출하기 위해 저역-통과 필터를 통해 통과된다.
도 8a의 회로에서, PWM 제어기(710)로부터의 신호는 본 명세서에서 인버터들(815 및 820)의 쌍으로 구성되는, 신호 클린업 블록(810)을 통해 먼저 통과된다. 이들 인버터들은 전형적으로 소형이고 빠른 상승 및 하강 시간들을 디스플레이하여, 순수 효과가 입력 신호가, 2개의 극값(extreme value)들 사이의 매우 빠른 전이들로 인해, 언제나 낮거나 높은 것으로서 특성화됨을 보장하게 하는 것이다. 이들 인버터들은 또한, 후속적인 필터 회로에 의해 Vt 노드의 부하를 최소화하는 역할을 한다.
신호는 복수의 선택적 커패시터들(C2 내지 C4)과 조합되고, 제어 라인(835)에 의해 제어가능한 2단 R-C 필터로 구성되는, 구성가능한 필터(830)에 의해 수신된다. 필터는 스위칭 주파수를 거절하는 동안, 고의적인 출력 전압 변화들의 시간 스케일로 듀티 사이클의 변화들을 추출한다. 예를 들면, 벅 변환기가 WCDMA 통신 증폭기를 위해 인벨로프 추적 전원으로서 이용되는 경우에, 송신된 신호는 약 3.8MHz의 RF 대역폭을 갖는다. 신호의 인벨로프는 훨씬 넓은 대역폭을 갖지만, 높은 주파수에서의 구성요소들은 효율성에 미미한 영향을 미치고, 실제 인벨로프 변조는 송신된 신호의 대역폭에 비교가능한 대역폭으로 일반적으로 처리되거나 필터링된다. 따라서, 변환기의 출력 전압은 몇몇 MHz의 대역폭으로 고의적으로 변경될 것이다. 최적의 듀티 사이클 필터 대역폭은 인벨로프 신호를 처리하는데 이용된 방식에 의존하고, 특정 애플리케이션을 위해 결정되어야 한다. 듀티 사이클 필터의 일 예시적인 구현에서, 구성요소들의 값들은 35MHz의 스위칭 주파수에 대해, 약 1 내지 4MHz로부터의 3-dB 필터 대역폭을 제공하기 위해 선택된다.
벅 변환기의 전형적인 집적 회로 구현에서, 전압(Vt)은 외부 액세스가능한 패드에 직접적으로 접속되지 않은, 내부 제어 전압이다. VSW는 오프-칩 인덕터가 이용되는 그들의 설계들에 대한, 출력값이고, 따라서 외부적으로 액세스가능한 패드에 접속된다. 따라서, 보호가, VSW 패드가 정전기 방전 이벤트, 인덕터 포화, 스위치 전이들 그들 자신들로부터의 스파이크(spike)들, 및 다른 가능한 원인들로 인해 전압에서의 갑작스러운 진폭을 겪는 경우에 대해 내부 회로에 제공되어야 한다. VSW는 또한 공칭의 높고 낮은 값들로서 입력 전압 및 접지에 또한 참조되는 반면에, Vt는 예를 들면, 내부 전압 조정기에 의해 생성된, 더 낮은 피크 전압에 일반적으로 참조된 내부 제어 신호이다. 따라서, 도 8b의 회로는 신호 클린업 블록(850) 및 구성가능한 필터 블록(830)에 더하여, ESD/스파이크 보호 블록(840) 및 레벨 시프트 블록(845)을 포함한다. ESD/스파이크 보호 블록(840)은 단일 다이오드들(D1 및 D2)을 이용하는 것으로서 도시되지만, ESD 보호를 위해 직렬의 다수의 다이오드들, 또는 전압들을 클램핑(clamping)하는 다른 많은 수단들이 대신에 이용될 수 있다. 신호 클린업 블록(850)은 레벨 시프터(845)에 의해 출력된 상대적으로 느린 에지들을 정정하기 위해 부가적인 버퍼들(865 및 870)을 또한 포함한다.
듀티 사이클 검출기의 출력은 결정 회로로 지향된다. 일 예시적인 실시예는 도 9에 도시된다. 듀티 사이클 검출기 출력(VDUTY)은 임계치 전압에 비교되고, 그것의 값은 특정 애플리케이션의 요구조건들을 설명하기 위해 구성가능하다. 임계치 전압은 도면에 도시된 바와 같이 디지털-아날로그 변환기(910)에 의해, 또는 등가의 수단에 의해 제공될 수 있다. 비교는, 듀티 사이클이 임계치에 가까울 때 동작 구성들 사이의 채터링(chattering)을 회피하기 위해, 히스테리틱 비교기(920)에 의해 수행된다. 히스테리시스 값은 유사하게 구성가능하다.
인버터의 출력은 그 다음, 높은 듀티 사이클에서의 발진들을 억제하기 위해 이용된 구성 변경들 중 하나 또는 둘 모두를 구현하는 AND 게이트들(930 및 940)로 지향된다. 단순한 로직 회로가 이 예에서 도시될지라도, 주문형 로직, 구성가능한 로직, 처리기의 소프트웨어 제어, 또는 등가물에 기초한 임의의 결정 처리는 측정된 듀티 사이클에 기초하여 변환기의 구성을 변경하도록 이용될 수 있다.
일단 듀티 사이클이 원하는 임계치를 초과했다고 확립되었으면, 보상기 이득에서의 변경은 신호(GAIN_CHG)의 높은 값에 응답하여 구현될 수 있다. 응답에서의 비선형 단계는 설명 함수로 대략적으로 처리될 수 있고, 그것의 효과는 입력 및 출력의 위상 관계를 변경하지 않고 등가의 선형 이득을 증가시키는 것이다. 발진은 PWM 제어기 샘플링 거동의 효과들을 포함하는, 선형 제어 시스템이 180도의 루프 위상 시프트(제어기에서 반전 증폭기를 포함하는 360도)를 갖는 주파수에서 발생할 수 있다. 선형 시스템은 이 주파수에서 저절로 안정적일 수 있는데, 이는 선형 시스템의 이득이 실질적으로 1 미만이기 때문이다 - 즉, 시스템은 실질적인 이득 여유도(gain margin)를 갖는다. 그러나, 비선형 거동이 1보다 훨씬 큰 효과적인 설명 함수 이득의 원인이 될 때, 전체 시스템의 이득 여유도는 발진들이 발생하는 지점으로 저하될 수 있다. 발진들을 방지하기 위해, 부가적인 이득 여유도는 발진들이 예상되는 주파수 범위에 포함되어야 한다.
일 실시예에서, 이득 변경은 입력 네트워크의 상태에 영향을 주지 않고 피드백 네트워크의 상태를 수정함으로써 구현될 수 있다. 일 예시적인 구성은 도 10에 도시된다.
도 10에 도시된 보상기는 때때로 "유형 Ⅲ 보상기"로서 언급된다. U1은 고-이득 동작 증폭기이다. 저항기(R4) 및 커패시터(C5)는 피드포워드 브랜치(feedforward branch)를 형성한다. 저항기들(R5 내지 R8) 및 커패시터들(C6 내지 C8)은 피드백 네트워크를 형성한다. GAIN_CHG가 낮을 때, 스위치(S4)는 개방되고, R7은 접속해제된다. GAIN_CHG가 높아질 때, S4는 폐쇄된다. 예시적인 구현에서, R6은 R7보다 훨씬 크고, R7 및 R8은 같고, C7 및 C8은 같다. 따라서, S4가 폐쇄될 때, R6은 무시될 수 있고, R7/C7/R8/C8은 함께 R8/C8과 같은 주파수 응답을 갖지만, 절대적 임피던스의 절반을 갖는다. 증폭기의 이득이 대략 Zfb/Zin이기 때문에, S4를 폐쇄하는 것은 주파수 범위에서 에러 증폭기의 전압 이득에서의 대략 두 배의(6dB) 감소를 야기하고, 여기서 R8/C8은 피드백 임피던스를 좌우한다. R8/C8 하위네트워크의 폴(pole)이, 제한 사이클 발진들이 펄스 응답 비선형성의 존재에 있을 것 같은 범위에 있도록 선택되고, 부가적인 이득 여유도는 S4가 폐쇄될 때 제공된다.
대안적인 이득 변경의 일 예시적인 실시예에 대한 이득 대 주파수에서의 결과적으로 발생하는 변경은 도 11에 도시된다. GAIN_CHG가 높을 때(흔적(1110))의 보상기의 이득은 약 500kMz와 30MHz 사이의 영역에서, GAIN_CHG가 낮을 때(흔적(1120))와 비교하여 약 6dB 만큼 감소되고, 여기서 비선형성으로 인한 발진들이 관심사가 된다. 이득에서의 상이한 변경들은 그들의 곱을 변경되지 않게 유지하는 동안 R7 및 C7에 대해 상이한 구성요소 값들을 이용함으로써 얻어질 수 있다. 버랙터(varactor) 커패시터들 및/또는 FET 저항기들의 이용과 같은, 구성요소 값들을 변화시키기 위한 대안적인 수단은 도시된 스위칭된 네트워크로 대체될 수 있다.
상기 설명된 실시예를 이용하는, 발진 억제의 일례는 도 12에 도시된다. 2개의 오실로스코프 흔적들(1210 및 1220)은 동일한 도면에, 명료성을 위해 시간에 따른 오프셋으로 도시된다. 둘 모두의 경우들에서, 입력 전압은 3.74V이고, 공칭 출력 전압은 2.83V 만큼 오프셋된 200kHz 사인파이다: Vout=2.83+.055cos(1.26t)이고, 여기서 시간은 마이크로초로 측정된다. 피크 출력 전압은 따라서 변환율(Vout/Vin)=90.4%에 대응하는 약 3.38V이다. 평균 출력 전류는 둘 모두의 경우들에서 105mA이다. 흔적(1210)은 디폴트 구성을 이용하여 얻어진 결과를 보여주고, 여기서 SW2 펄스는 항상 션트 스위치 구동기로 송신되며 보상 이득은 일정하게 유지된다. 불안정한 영역이 약 3.3 내지 3.4 볼트에서 발생함이 명백하다. 흔적(1220)의 경우에, 흔적이 점선(1230) 위에 있는 영역에서(즉, 4 마이크로초와 5.5 마이크로초 사이의 시간 동안), 상기 설명된 발진 억제 측정치들이 이용된다: 즉, SW2 신호는 스위치 블록 구동기 증폭기로 진입하는 것이 차단되고, 보상기 이득은 도 10에서 도시된 바와 같이 S4를 폐쇄함으로써 감소된다. 출력 전압이, 구성이 변경될 때 출력 전압에서의 미미한 방해들로 인해, 피크 출력 전압 영역에서 불안정성이 없이 완만하게 변화함이 명백하다.
제한 사이클 발진들의 존재가 접지 인덕턴스에서의 작은 변경들 및 루프 입력으로의 동기 잡음의 결합에 민감하다는 것이 결정될 수 있다. 제한 사이클 발진들은 상기 설명된 조건들에 대한 어떠한 요구도 없이 일부 상태들에서 존재하지 않을 수 있거나, 설명된 변경들보다 이득에서의 더 큰 변경들은 발진을 억제하기 위해 필요할 수 있다. 특정 구현의 경험적 최적화는 주어진 애플리케이션에서 신뢰가능한 수행을 위해 필요하다.
도 13은 일 실시예에 따른, SW2로의 제어 신호가 제한-사이클 발진들을 억제하기 위해 차단되는 일 대안적인 실시예를 도시한다. 도 13의 회로는 발진을 억제하는 일 대안적인 수단으로서, 360과 같은 션트 스위치 구동기로의 신호를 억제하기 위한 수단을 제공한다. 구동기 증폭기로의 접속을 종료시킴으로써, 효율성의 미미한 대가로, 이전에 논의된 입력 펄스 지속기간에 응답하는 불연속성이 방지된다(션트 스위치가 더 이상 턴 온하지 않기 때문에, 스위치 노드는, 션트 스위치의 바디 다이오드가 턴 온할 때까지 항상 지하로 끌어당겨질 것이고, 따라서 출력 전류는 다이오드를 통해 부가적인 전압 강하에 접할 것이다. 그러나, 이들 측정치들이 이용되는 동작 상태가 항상 높은 듀티 사이클에 있기 때문에, 직렬 스위치는 대부분의 시간 동안 온되고, 션트 스위치 바디 다이오드의 활성화로 인한 부가적인 손실은 최소이다). 도 3과 관련하여 설명된 바와 같이, 340 또는 1340과 같은, 타이밍 블록(PWM 제어기(1310)로부터 출력을 수신하는)은 PWM 제어기 블록에서 쏘우 비교기의 출력으로부터 SW1 및 SW2를 위한 제어 신호들을 생성하기 위해 일반적으로 이용된다. SW2 신호를 구성가능하게 하기 위해, AND 게이트(1370)는 타이밍 블록의 SW2 출력부와 스위치 블록(1350)의 SW2 입력부 사이에 놓여진다. NO_SW2가 높아질 때, AND 게이트(1370)로의 입력은 낮게 유지되어, 출력이 낮게 유지되게 하고, SW2가 오프(개방)로 유지하게 한다. NO_SW2가 낮아질 때, 1370의 출력은 타이밍 블록으로부터의 SW2 신호를 따른다. 제 2 AND 게이트(1360)는 SW1 및 SW2에 대한 신호 경로들 사이에 임의의 상대적인 지연을 도입하는 것을 회피하기 위해 삽입된다. 부가적인 회로는, SW1 및 SW2 경로들 사이의 지연의 균등이 유지되는 한 2개의 스위치들 중 하나가 강제로 온 또는 오프되는 대안적인 모드들을 지원할 수 있다.
발진이 션트 스위치 입력부에서 제어 펄스들의 갑작스러운 소멸과 연관되는 경우에서, 손실된 펄스 검출기(1460)에 의한 손실된 펄스들의 검출은 도 14에 개략적으로 도시된 바와 같은, 발진 억제를 개시하기 위해 이용될 수 있다. 이전에 도시되고 설명된 바와 같이, PWM 제어기(1410)의 출력은 타이밍 블록(1440)에 의해 수신된다. 타이밍 블록(1440)의 출력은 스위치 블록(1450)에 의해 수신되고, 스위치 블록(1450)은 손실된 펄스 검출기를 포함한다. 결정 회로(1470)는 손실된 펄스 검출기(1460)의 출력을 수신한다.
SW2의 게이트 상의 에지 검출기는 손실된 펄스 검출기로서 이용될 수 있고, 여기서 손실된 펄스는, SW2 게이트 신호의 어떠한 상승 에지도 완전한 스위칭 사이클을 함께 정의하는, 스위칭 클록의 2개의 상승 에지들 사이에서 검출되지 않을 때 보고된다. 보상기의 이득은 발진들에 대한 여유도를 향상시키기 위해 상기 설명된 바와 같이 감소될 수 있고, 손실된 펄스들의 주파수가 충분히 감소될 때까지 그렇게 유지된다. 손실된 펄스 검출 방법은 션트 스위치 신호 억제의 이용과 호환가능하지 않다.
일 실시예에서, 발진 억제는, 변환기의 출력 전압이 제 1 임계치를 초과할 때 개시될 수 있다. 결정은 도 15a에 도시된 바와 같은, 명령된 출력 전압(VCON)에 기초할 수 있거나 도 15b에 도시된 바와 같은, 실제 출력 전압(도 11에 도시된 전압(VSENSE)과 같은)에 기초할 수 있다. 결정 회로는 비교기, 또는 아날로그-대-디지털 변환기와 같은, 특정 전압 임계치들을 검출하는 임의의 종래의 수단을 이용할 수 있다. 명령된 전압은 아날로그 값 또는 디지털 값일 수 있다. 적어도 일부 실시예들에 대해, 결정은 모바일 디바이스들에서 전형적으로 이용가능한 Vin의 값에 부가적으로 기초한다.
도 15a에 도시된 바와 같이, PWM 제어기(1510) 및 결정 회로(1470)는 명령된 출력 전압(VCON)을 수신한다. 게다가, PWM 제어기(1510)의 출력은 타이밍 블록(1540)에 의해 수신되고, 타이밍 블록(1540)의 출력은 스위치 블록(1550)에 의해 수신된다.
도 15b에 도시된 바와 같이, PWM 제어기(1510)는 명령된 출력 전압(VCON)을 수신한다. 그러나, 결정 회로(1470)는 출력 전압(VOUT)을 대안적으로 수신한다. 게다가, PWM 제어기(1510)의 출력은 타이밍 블록(1540)에 의해 수신되고, 타이밍 블록(1540)의 출력은 스위치 블록(1550)에 의해 수신된다.
일 실시예에서, 발진 억제는 도 16에 도시된 바와 같이, 에러 증폭기의 출력 전압이 제 1 임계치를 초과할 때 개시될 수 있다. PWM 제어기(1610)는 변환기가 안정적인 동작을 유지하는 동안에 원하는 출력 전압에 대한 듀티 사이클을 조정하게 하기 위해, 주파수-의존 보상(1630 및 1635)을 갖는 에러 증폭기(1620)를 포함한다. 에러 증폭기(1620) 출력은 정상적으로 비교기(1615)로 지향되고, 그것의 기준 전압은 톱날 파형(1625)이다; 따라서, 에러 증폭기 출력 값은 변환기의 요청된 듀티 사이클을 결정한다. 1620의 출력은 결정 회로(1670)로 지향된다. 결정 회로는 비교기, 또는 아날로그-대-디지털 변환기와 같은, 특정 전압 임계치들을 검출하는 임의의 종래의 수단을 이용할 수 있다. 에러 증폭기 출력은 타이밍 펄스를 생성하기 위해 비교기(1615)에 의해 톱날 파형(1625)과 비교되고, 상기 타이밍 펄스는 스위치 블록(1650)을 위한 직렬 및 션트 제어 신호들을 생성하기 위해 타이밍 블록(1640)에 의해 이용된다.
특정 실시예들이 설명되고 도시되었을지라도, 실시예들은 그렇게 설명되고 도시된 특정 형태들 또는 부분들의 배열들로 제한되어서는 안된다.
101: 벅 DC-DC 변환기
310, 520, 710, 1310, 1410, 1510: PMW 제어기
320, 522, 1620: 에러 증폭기 315, 1615: 비교기
340, 740, 1440, 1540: 타이밍 블록
350, 750, 1450, 1550, 1650: 스위치 블록
355: 직렬 스위치 구동기 512: 직렬 스위치 소자
514: 션트 스위치 소자 524: 스위칭 제어기
530: 모드 제어기
760, 765: 듀티 사이클 검출기
770, 775, 1470, 1670: 결정 회로 810: 신호 클린업 블록
815, 820: 인버터들
830: 구성가능한 필터 블록 835: 제어 라인
840: ESD/스파이크 보호 블록 845: 레벨 스프트 블록
865, 870: 부가적인 버퍼들
910: 디지털-아날로그 변환기 920: 히스테리틱 비교기
930, 940: AND 게이트들
1460: 손실된 펄스 검출기

Claims (19)

  1. 스위칭 전압 조정기에 있어서:
    직렬 스위치 소자;
    션트 스위치 소자(shunt switch element); 및
    펄스 폭 변조(PWM) 제어기로서,
    기준 전압과 출력 전압 사이의 차에 기초하여 에러 신호를 생성하는, 에러 증폭기; 및
    상기 직렬 스위치 소자 및 상기 션트 스위치 소자의 개방 및 폐쇄를 제어하기 위해, 상기 에러 신호에 기초하여 스위치 소자 제어 전압들을 생성하도록 동작하는 스위칭 제어기로서, 상기 직렬 스위치 소자 및 상기 션트 스위치 소자의 개방 및 폐쇄는 스위칭 주파수(FSW)를 가지는 스위칭 전압을 생성하고, 출력 인덕터 및 부하 커패시터로 상기 스위칭 전압을 필터링하는 것은 상기 출력 전압을 생성하는, 상기 스위칭 제어기를 포함하는, 상기 펄스 폭 변조(PWM) 제어기를 포함하고,
    상기 스위칭 전압 조정기는,
    모드 제어기로서,
    출력 전압에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 선택된 범위의 주파수들에 걸쳐 에러 증폭기의 이득을 조정하도록 동작하는, 상기 모드 제어기를 추가로 포함하는, 스위칭 전압 조정기.
  2. 제 1 항에 있어서,
    상기 파라미터는 상기 제 1 스위치 소자의 온-타임(on-time) 또는 상기 제 2 스위치 소자의 온-타임 중 적어도 하나와, 상기 스위칭 주파수의 기간 사이의 관계에 기초하는, 스위칭 전압 조정기.
  3. 제 1 항에 있어서,
    상기 파라미터는 듀티 사이클(duty cycle)에 기초하고, 상기 듀티 사이클은 상기 스위칭 주파수의 기간에 관련된 상기 제 1 스위치 소자의 온-타임에 기초하는, 스위칭 전압 조정기.
  4. 제 3 항에 있어서,
    상기 에러 증폭기의 이득은, 상기 듀티 사이클이 제 1 임계치보다 큰 것으로 감지될 때 상기 선택된 범위의 주파수들에 걸쳐 감소되는, 스위칭 전압 조정기.
  5. 제 1 항에 있어서,
    상기 션트 스위치 소자의 제어된 폐쇄 및 개방은 일련의 펄스들을 포함하고, 상기 파라미터는 상기 션트 스위치 소자의 제어된 폐쇄 및 개방의 손실된 펄스들을 검출하는 것에 기초하는, 스위칭 전압 조정기.
  6. 제 1 항에 있어서,
    상기 파라미터는 미리 결정된 출력 전압 임계치를 초과하는 상기 출력 전압의 감지에 기초하는, 스위칭 전압 조정기.
  7. 제 1 항에 있어서,
    상기 파라미터는 미리 결정된 기준 전압 임계치를 초과하는 상기 기준 전압의 감지에 기초하는, 스위칭 전압 조정기.
  8. 제 1 항에 있어서,
    상기 파라미터는 미리 결정된 에러 증폭기 신호 임계치를 초과하는 상기 에러 증폭기의 출력을 감지하는 것에 기초하는, 스위칭 전압 조정기.
  9. 제 1 항에 있어서,
    상기 출력 전압에서의 발진들의 가능성을 나타내는 상기 파라미터에 기초하여 상기 제 2 스위치를 턴 오프(turn off)하는 것을 추가로 포함하는, 스위칭 전압 조정기.
  10. 제 1 항에 있어서,
    상기 파라미터는 듀티 사이클에 기초하고, 상기 듀티 사이클은 상기 스위칭 주파수의 기간에 관련된 상기 제 1 스위치 소자의 온-타임에 기초하고,
    상기 모드 제어기는:
    상기 듀티 사이클이 제 1 임계치보다 큰 것으로 감지될 때 상기 선택된 범위의 주파수들에 걸친 상기 에러 증폭기의 이득을 감소시키고;
    상기 듀티 사이클이 제 2 임계치 미만인 것으로 감지될 때 상기 이득을 다시 원래 설정으로 증가시키도록 동작하는, 스위칭 전압 조정기.
  11. 제 10 항에 있어서,
    상기 듀티 사이클은 스위칭 노드에서 상기 스위칭 전압을 감지함으로써 감지되는, 스위칭 전압 조정기.
  12. 제 10 항에 있어서,
    상기 듀티 사이클은 상기 스위칭 제어기의 출력에서 감지되는, 스위칭 전압 조정기.
  13. 스위칭 전압 조정기에 있어서:
    직렬 스위치 소자;
    션트 스위치 소자; 및
    펄스 폭 변조(PWM) 제어기로서,
    기준 전압과 출력 전압 사이의 차에 기초하여 에러 신호를 생성하는, 에러 증폭기; 및
    상기 직렬 스위치 소자 및 상기 션트 스위치 소자의 개방 및 폐쇄를 제어하기 위해, 상기 에러 신호에 기초하여 스위치 소자 제어 전압들을 생성하도록 동작하는 스위칭 제어기로서, 상기 직렬 스위치 소자 및 상기 션트 스위치 소자의 개방 및 폐쇄는 스위칭 주파수(FSW)를 가지는 스위칭 전압을 생성하고, 출력 인덕터 및 부하 커패시터로 상기 스위칭 전압을 필터링하는 것은 상기 출력 전압을 생성하는, 상기 스위칭 제어기를 포함하는, 상기 펄스 폭 변조(PWM) 제어기를 포함하고,
    상기 스위칭 전압 조정기는,
    모드 제어기로서,
    출력 전압에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 제 2 스위치를 턴 오프하도록 동작하는, 상기 모드 제어기를 추가로 포함하는, 스위칭 전압 조정기.
  14. 스위칭 전압 조정기를 제어하는 방법에 있어서:
    에러 증폭기에 의해, 상기 스위칭 전압 조정기의 기준 전압과 상기 스위칭 전압 조정기의 출력 전압 사이의 차에 기초하여 에러 신호를 생성하는 단계;
    직렬 스위치 소자 및 션트 스위치 소자의 개방 및 폐쇄를 제어하기 위해 상기 에러 신호에 기초하여 스위치 소자 제어 전압들을 생성하는 단계로서, 상기 직렬 스위치 소자 및 상기 션트 스위치 소자의 개방 및 폐쇄는 스위칭 주파수(FSW)를 가지는 스위칭 전압을 생성하고, 출력 인덕터 및 부하 커패시터로 상기 스위칭 전압을 필터링하는 것은 상기 출력 전압을 생성하는, 상기 생성하는 단계; 및
    상기 출력 전압에서의 발진들의 가능성을 나타내는 파라미터에 기초하여 선택된 범위의 주파수들에 걸친 상기 에러 증폭기의 이득을 조정하는 단계를 포함하는, 스위칭 전압 조정기를 제어하는 방법.
  15. 제 14 항에 있어서,
    상기 파라미터는 듀티 사이클에 기초하고, 상기 듀티 사이클은 상기 스위칭 주파수의 기간에 관련된 상기 제 1 스위치 소자의 온-타임에 기초하는, 스위칭 전압 조정기를 제어하는 방법.
  16. 제 15 항에 있어서,
    상기 에러 증폭기의 이득은, 상기 듀티 사이클이 제 1 임계치보다 큰 것으로 감지될 때 상기 선택된 범위의 주파수들에 걸쳐 감소되는, 스위칭 전압 조정기를 제어하는 방법.
  17. 제 14 항에 있어서,
    상기 파라미터는 미리 결정된 출력 전압 임계치를 초과하는 상기 출력 전압의 감지에 기초하는, 스위칭 전압 조정기를 제어하는 방법.
  18. 제 14 항에 있어서,
    상기 파라미터는 듀티 사이클에 기초하고, 상기 듀티 사이클은 상기 스위칭 주파수의 기간에 관련된 상기 제 1 스위치 소자의 온-타임에 기초하고,
    상기 방법은:
    상기 듀티 사이클이 제 1 임계치보다 큰 것으로 감지될 때 상기 선택된 범위의 주파수들에 걸친 상기 에러 증폭기의 이득을 감소시키는 단계; 및
    상기 듀티 사이클이 제 2 임계치 미만인 것으로 감지될 때 상기 이득을 다시 원래 설정으로 증가시키는 단계를 추가로 포함하는, 스위칭 전압 조정기를 제어하는 방법.
  19. 제 18 항에 있어서,
    상기 듀티 사이클은 상기 스위칭 제어기의 출력에서 감지되는, 스위칭 전압 조정기를 제어하는 방법.
KR20147036881A 2012-07-08 2013-06-11 스위칭된 전력 변환기의 출력에서의 발진들의 억제 KR20150035797A (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201261669093P 2012-07-08 2012-07-08
US61/669,093 2012-07-08
US13/795,505 2013-03-12
US13/795,505 US8975887B2 (en) 2012-07-08 2013-03-12 Suppressing oscillations in an output of a switched power converter
PCT/US2013/045111 WO2014011338A1 (en) 2012-07-08 2013-06-11 Suppressing oscillations in an output of a switched power converter

Publications (1)

Publication Number Publication Date
KR20150035797A true KR20150035797A (ko) 2015-04-07

Family

ID=49878020

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20147036881A KR20150035797A (ko) 2012-07-08 2013-06-11 스위칭된 전력 변환기의 출력에서의 발진들의 억제

Country Status (4)

Country Link
US (1) US8975887B2 (ko)
EP (1) EP2870518A4 (ko)
KR (1) KR20150035797A (ko)
WO (1) WO2014011338A1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012186987A (ja) * 2011-02-17 2012-09-27 Ricoh Co Ltd スイッチング電源装置、ａｃ電源装置、及び画像形成装置
GB201200342D0 (en) * 2012-01-10 2012-02-22 Texas Instr Cork Ltd Hybrid peak/average current mode control using digitally assisted analog control schemes
CN103051177B (zh) * 2012-12-20 2015-03-11 矽力杰半导体技术(杭州)有限公司 一种快速响应的控制电路及其控制方法
US9356512B2 (en) * 2013-07-29 2016-05-31 Broadcom Corporation Envelope tracking power supply with direct connection to power source
TWI584567B (zh) * 2013-08-12 2017-05-21 Ｉｄｔ歐洲有限公司 功率轉換器及用於功率轉換器的控制方法
JP2015097460A (ja) * 2013-11-15 2015-05-21 株式会社東芝 Ｄｃ−ｄｃコンバータ
US20150207426A1 (en) * 2014-01-20 2015-07-23 Transistor Devices, Inc. D/B/A Tdi Power Non-isolated AC input DC Driver
US9948181B2 (en) 2014-05-23 2018-04-17 Texas Instruments Incorporated Circuits and methods to linearize conversion gain in a DC-DC converter
KR20170039153A (ko) * 2014-06-30 2017-04-10 스카이워크스 솔루션즈, 인코포레이티드 전압 레귤레이터들의 전압 레귤레이션을 바이패싱하기 위한 회로들, 디바이스들, 및 방법들
TWI549409B (zh) * 2014-10-03 2016-09-11 立錡科技股份有限公司 電壓轉換控制器以及電壓轉換控制方法
US10148174B2 (en) 2016-03-28 2018-12-04 Qualcomm Incorporated Duty cycle estimator for a switch mode power supply
FR3080235B1 (fr) * 2018-04-17 2021-01-29 St Microelectronics Alps Sas Alimentation a decoupage
US10965212B2 (en) 2018-04-17 2021-03-30 STMicroelectronics (Alps) SAS Switched-mode power supply with bypass mode
US10972007B2 (en) * 2019-03-01 2021-04-06 Apple Inc. Sense circuit for buck converter circuit
US11601045B2 (en) * 2019-04-01 2023-03-07 Texas Instruments Incorporated Active electromagnetic interference filter with damping network
KR20200125006A (ko) 2019-04-25 2020-11-04 삼성전자주식회사 출력 전압의 발진을 검출하는 전력 변환기
CN112838748B (zh) * 2021-01-27 2022-04-12 陕西亚成微电子股份有限公司 一种包络追踪电源的控制方法及电路
US11632045B2 (en) * 2021-03-11 2023-04-18 Nxp Usa, Inc. Compensating gain loss for a power converter in DCM and CCM
CN116960990B (zh) * 2023-09-21 2023-12-12 国网湖北省电力有限公司 抑制电力系统宽频振荡的方法、装置、系统及存储介质

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481178A (en) 1993-03-23 1996-01-02 Linear Technology Corporation Control circuit and method for maintaining high efficiency over broad current ranges in a switching regulator circuit
US6900995B2 (en) 2001-11-29 2005-05-31 Iwatt, Inc. PWM power converter controlled by transistion detection of a comparator error signal
US7602167B2 (en) 2003-01-06 2009-10-13 Texas Instruments Incorporated Reconfigurable topology for switching and linear voltage regulators
US7301488B2 (en) 2005-03-31 2007-11-27 Silicon Laboratories Inc. Digital PWM controller for preventing limit cycle oscillations
EP1746712B1 (en) 2005-07-19 2011-01-12 STMicroelectronics Srl Nonlinear digital control circuit and method for a DC/DC converter
US7521907B2 (en) 2006-03-06 2009-04-21 Enpirion, Inc. Controller for a power converter and method of operating the same
JP4810283B2 (ja) * 2006-04-05 2011-11-09 三洋電機株式会社 スイッチング制御回路
US7586767B1 (en) 2007-03-16 2009-09-08 Aleksandar Prodic Limit-cycle oscillation (LCO) based switch-mode power supply (SMPS) response evaluation
US7622820B1 (en) 2007-03-16 2009-11-24 Aleksandar Prodic Switch-mode power supply (SMPS) with auto-tuning using limit-cycle oscillation response evaluation
US8077490B1 (en) 2007-03-16 2011-12-13 Maxim Integrated Products, Inc. Limit-cycle oscillation (LCO) generation by altering a digital transfer function of a feedback loop element
JP5211523B2 (ja) * 2007-03-27 2013-06-12 富士通セミコンダクター株式会社 Ｄｃ−ｄｃコンバータ、電源供給方法および電源供給システム
GB2447874B (en) 2007-03-30 2009-07-29 Cambridge Semiconductor Ltd Forward power converter controllers
US7705577B2 (en) 2007-05-30 2010-04-27 Virginia Tech Intellectual Properties, Inc. Digital power supply control
US7881079B2 (en) 2008-03-24 2011-02-01 American Power Conversion Corporation UPS frequency converter and line conditioner
US8575908B2 (en) 2008-09-24 2013-11-05 Intersil Americas LLC Voltage regulator including constant loop gain control
TWI358184B (en) 2008-10-09 2012-02-11 Richtek Technology Corp Method for improving a dc gain of a digitally cont
US8143871B1 (en) 2008-11-20 2012-03-27 Linear Technology Corporation Dynamically-compensated controller
US8294445B2 (en) 2008-12-04 2012-10-23 Qualcomm Incorporated Switching voltage regulator with frequency selection
EP2309628A1 (en) 2009-10-09 2011-04-13 Nxp B.V. Controller for a power conversion circuit
US8183848B2 (en) * 2010-01-21 2012-05-22 Anpec Electronics Corporation Switching regulator and constant frequency compensating circuit for fixing operating frequency
US8248044B2 (en) 2010-03-24 2012-08-21 R2 Semiconductor, Inc. Voltage regulator bypass resistance control
JP5730520B2 (ja) * 2010-09-03 2015-06-10 スパンション エルエルシー スイッチングレギュレータ

Also Published As

Publication number Publication date
US20140009130A1 (en) 2014-01-09
WO2014011338A1 (en) 2014-01-16
EP2870518A1 (en) 2015-05-13
EP2870518A4 (en) 2016-03-02
US8975887B2 (en) 2015-03-10

Similar Documents

Publication Publication Date Title
US8975887B2 (en) Suppressing oscillations in an output of a switched power converter
US9209690B2 (en) Spread-spectrum switching regulator for eliminating modulation ripple
US6229389B1 (en) Class D modulator with peak current limit and load impedance sensing circuits
US9641081B2 (en) Boost converter
KR20130088008A (ko) 전압 조정기 바이패스 저항 제어 방법 및 그 장치
US8994347B2 (en) Assisting a load current of a switching voltage regulator
JP2006136190A (ja) レギュレータ、これを制御するための方法、回路、および負荷端子に印加された電圧を調整するための方法
US9350299B2 (en) Power supply device for high frequency power amplifying circuit and high frequency power amplifying apparatus
US7388358B2 (en) Method and apparatus for a pulse width modulated DC-DC converter
US8917067B2 (en) Assisting an output current of a voltage converter
KR20140020295A (ko) 다중모드 동작 ｄｃ―ｄｃ 변환기
US8433028B2 (en) Latency locked loop circuit for driving a buffer circuit
CN108377141B (zh) 切换速率监测与控制
US10778160B2 (en) Class-D dynamic closed loop feedback amplifier
CN109687853B (zh) 脉冲宽度调制电路、对应的设备和方法
US10609477B1 (en) Control system for regulation of boosted audio amplifier
EP3055925B1 (en) Circuit and method to compensate for equivalent series inductance (esl) effects in a buck regulator
EP0903838B1 (en) Switching current mode converter with reduced turn-on delay of power devices
JP7152642B2 (ja) デューティサイクル制御を備えるｄ級アンプ
US20130154692A1 (en) Low-power programmable oscillator and ramp generator
US11081957B2 (en) Power converter with multi-mode timing control
KR101997831B1 (ko) Dc-dc 컨버터
US11139782B2 (en) Amplification apparatus and transmission apparatus
Hu et al. A Buck Converter for 5G NR RF-PA with 400ns Rise-and Fall-Time and Spread Spectrum Switching
KR101434424B1 (ko) 전력변환 정류 제어장치 및 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid