KR20150031209A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20150031209A
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semiconductor region
region
gate electrode
insulating film
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다께시 가미노
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 반도체 장치의 성능을 향상시키기 위한 것으로, 반도체 장치는, 화소 영역(1A)에 형성된 포토 다이오드(PD) 및 전송트랜지스터(TX)를 갖는다. 또한, 당해 반도체 장치는, 주변 회로 영역(2A)에 형성된 트랜지스터(LTH)를 갖는다. 전송 트랜지스터(TX)는, 게이트 전극(GEt)과, 게이트 전극(GEt) 상에 형성된 두꺼운 하드 마스크막을 포함하는 막부(FPt)를 포함한다. 트랜지스터(LTH)는, 게이트 전극(GEH)과, 소스·드레인 영역(SD)과, 게이트 전극(GEH)의 상면 및 소스·드레인 영역(SD)의 상면에 형성된 실리사이드층(SIL)을 포함한다.

Description

반도체 장치 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND A MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 예를 들어 고체 촬상 소자를 포함하는 반도체 장치 및 그 제조 방법에 적절하게 이용할 수 있는 것이다.
고체 촬상 소자로서, CMOS(Complementary Metal Oxide Semiconductor)를 사용한 CMOS 이미지 센서의 개발이 진행되고 있다. 이 CMOS 이미지 센서는, 포토 다이오드와 전송 트랜지스터를 갖는 복수의 화소를 포함한다. 포토 다이오드 및 전송 트랜지스터는, 반도체 기판의 화소 영역에 형성되어 있다. 한편, 반도체 기판의 주변 회로 영역에는, 논리 회로를 구성하는 트랜지스터, 즉 로직 트랜지스터가 형성되어 있다.
고체 촬상 소자로서의 CMOS 이미지 센서를 구비한 반도체 장치의 제조 공정은, 화소 영역에 있어서, 포토 다이오드를 형성하기 위해서, 반도체 기판에 이온을 주입하는 공정을 갖는다. 이 이온을 주입하는 공정에서는, 예를 들어 반도체 기판의 상면측에 형성된 p형 웰 중에, 반도체 기판의 상면측으로부터, 예를 들어 n형의 불순물 이온을 주입하고, p형 웰의 내부에, n형 웰을 형성한다. 이에 의해, p형 웰과 n형 웰과의 사이의 pn 접합을 갖는 포토 다이오드가 형성된다.
또한, CMOS 이미지 센서를 구비한 반도체 장치의 제조 공정은, 화소 영역 및 주변 회로 영역에 있어서, 실리사이드층을 형성하는 공정을 갖는다. 이 실리사이드층을 형성하는 공정에서는, 화소 영역에 있어서, 포토 다이오드를 형성한 후, 주변 회로 영역에 있어서, 로직 트랜지스터의 게이트 전극의 상면 및 이 게이트 전극의 양측 소스·드레인 영역의 상면에, 실리사이드층을 형성한다.
일본 특허 공개 제2010-40636호 공보(특허문헌 1)에는, 화소 영역에서, 전송 트랜지스터의 게이트 전극 상에 남겨진 레지스트 패턴을 마스크로 하여 반도체 기판에 이온을 주입하고, 포토 다이오드를 형성하는 기술이 개시되어 있다.
일본 특허 공개 제2010-40636호 공보
CMOS 이미지 센서에서는, 적색광을 포함한 광을 수광하여 전자를 효율적으로 발생시키고, 발생한 전자를 효율적으로 포획하기 위해서, 포토 다이오드의 pn 접합이 반도체 기판의 상면으로부터 깊은 위치에 배치되는 것이 바람직하다. 따라서, 포토 다이오드의 pn 접합을 구성하는 p형 웰과 n형 웰 중, p형 웰의 상층부에 형성되는 n형 웰에 대해서는, n형 웰의 하면이 가능한 한 깊은 위치에 배치되는 것이 바람직하다.
그런데, 게이트 전극에 정합시켜서 이온을 주입하는 경우에는, 게이트 전극을 관통하여, 게이트 전극 아래의 게이트 절연막 및 반도체 기판에 이온이 주입될 우려가 있다. 그래서, 게이트 전극 아래의 게이트 절연막 및 반도체 기판에 이온이 주입되는 것을 방지 또는 억제하기 위해서, 예를 들어 게이트 전극 상에 절연막이 형성된 상태에서, 이온을 주입하는 것이 고려된다.
그러나, 주변 회로 영역에서는, 게이트 전극의 상면 및 소스·드레인 영역의 상면에 실리사이드층이 형성된다. 그 때문에, 이온을 주입하여 포토 다이오드를 형성한 후, 주변 회로 영역에 있어서의 게이트 전극 상의 절연막을 제거할 필요가 있다. 그러나, 주변 회로 영역에 있어서의 게이트 전극 상의 두꺼운 절연막을 예를 들어 웨트 에칭에 의해 제거할 때에, 소자 분리 영역 또는 게이트 절연막의 일부가 제거될 우려가 있다. 따라서, 포토 다이오드를 형성한 후, 주변 회로 영역에 있어서의 게이트 전극 상의 절연막을 제거하는 것은 곤란하다.
즉, 실리사이드층을 용이하게 형성하기 위해서는, 게이트 전극 상에 두꺼운 절연막을 형성할 수 없고, 포토 다이오드를 형성하는 영역에서, 반도체 기판의 상면으로부터 깊은 위치까지 n형의 불순물 이온을 주입할 수 없다. 그 결과, 포토 다이오드가, 반도체 기판의 상면으로부터 얕은 위치에 형성되게 되고, 반도체 기판의 상면 부근의 부분에 형성된 p+형 반도체 영역 중의 불순물 이온이, 포토 다이오드의 내부로 확산된다. 그리고, 포토 다이오드에 있어서의 포화 전자수가 저감하여, CMOS 이미지 센서의 감도가 저하될 우려가 있고, 반도체 장치의 성능을 저하시킨다.
또한, CMOS 이미지 센서에서는, 포토 다이오드 중에 결정 결함이 많이 포함되어 있으면, 광이 조사되지 않았음에도 불구하고, 광이 조사되었다고 판단되어 오점등을 일으켜서 백색점이 발생한다. 반도체 기판의 상면 부근의 부분에는, 결정 결함이 많이 포함된다. 그로 인해, 반도체 기판의 상면으로부터 얕은 위치에 포토 다이오드가 형성됨으로써, 광을 조사하지 않은 상태에서의 백색점의 발생, 즉 화소 결함의 발생 빈도가 증가하여, CMOS 이미지 센서의 성능이 저하될 우려가 있고, 반도체 장치의 성능을 저하시킨다.
그밖의 과제와 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 따르면, 반도체 장치는, 반도체 기판의 상면 측의 화소 영역에 형성된 포토 다이오드 및 전송 트랜지스터를 갖는다. 또한, 당해 반도체 장치는, 반도체 기판의 상면 측의 주변 회로 영역에 형성된 트랜지스터를 갖는다. 전송 트랜지스터는, 제1 게이트 전극과, 제1 게이트 전극 상에 형성된 두꺼운 하드 마스크막을 포함하는 제1 막부를 포함한다. 주변 회로 영역에 형성된 트랜지스터는, 제2 게이트 전극과, 소스·드레인 영역과, 제2 게이트 전극의 상면 및 소스·드레인 영역의 상면에 형성된 실리사이드층을 포함한다. 또한, 당해 반도체 장치는, 전송 트랜지스터를 덮도록 형성된 층간 절연막을 갖는다.
또한, 다른 실시 형태에 따르면, 반도체 장치의 제조 방법에 있어서, 반도체 기판의 상면 측의 화소 영역에서, 도전막 상에 형성된 두꺼운 하드 마스크막을 포함하는 제1 막부를 형성하고, 반도체 기판의 상면 측의 주변 회로 영역에서, 도전막 상에 형성된 얇은 하드 마스크막을 포함하는 제2 막부를 형성한다. 계속해서, 도전막을 에칭함으로써, 제1 막부로 덮인 도전막을 남겨서 제1 게이트 전극을 형성하고, 제2 막부로 덮인 도전막을 남겨서 제2 게이트 전극을 형성한다. 계속해서, p형 웰 중, 제1 게이트 전극의 제1측에 위치하는 부분의 내부에, n형 웰을, 제1 게이트 전극에 정합하여 이온 주입법으로 형성하고, p형 웰과 n형 웰을 포함하는 포토 다이오드를 형성한다. 계속해서, 제2 막부를 제거한다. 계속해서, p형 웰 중, 제1 게이트 전극의 제1측과 반대측에 위치하는 제2 부분에, 드레인 영역을 형성하고, 제1 게이트 전극과 드레인 전극과 제1 막부를 포함하는 전송 트랜지스터를 형성한다. 또한, 주변 회로 영역에서, p형 웰에 소스·드레인 영역을 형성하고, 제2 게이트 전극과 소스·드레인 영역을 포함하는 트랜지스터를 형성한다. 계속해서, 제2 게이트 전극의 상면 및 소스·드레인 영역의 상면에, 실리사이드층을 형성한다.
일 실시 형태에 따르면, 반도체 장치의 성능을 향상시킬 수 있다.
도 1은 실시 형태 1의 반도체 장치의 구성예를 도시하는 회로 블록도.
도 2는 화소의 구성예를 도시하는 회로도.
도 3은 실시 형태 1의 반도체 장치의 구성을 도시하는 단면도.
도 4는 실시 형태 1의 반도체 장치의 구성을 도시하는 단면도.
도 5는 실시 형태 1의 반도체 장치의 제조 공정의 일부를 도시하는 제조 프로세스의 흐름도.
도 6은 실시 형태 1의 반도체 장치의 제조 공정의 일부를 도시하는 제조 프로세스의 흐름도.
도 7은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 8은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 9는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 10은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 17은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 19는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 20은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 21은 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 22는 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 23은 비교예 1의 반도체 장치의 구성을 도시하는 단면도.
도 24는 비교예 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 25는 비교예 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 26은 비교예 1의 반도체 장치의 제조 공정을 도시하는 단면도.
도 27은 실시 형태 2의 반도체 장치의 구성을 도시하는 단면도.
도 28은 실시 형태 2의 반도체 장치의 구성을 도시하는 단면도.
도 29는 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 30은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 31은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 32는 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 33은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 34는 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 35는 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 36은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 37은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
도 38은 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도.
이하의 실시 형태에 있어서는 편의상 그 필요가 있을 때는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 관계가 없는 것이 아니라, 한쪽은 다른쪽의 일부 또는 모두의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에 있어서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)으로 언급할 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수에 한정될 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에 있어서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수적이라고 생각되는 경우 등을 제외하고, 반드시 필수인 것이 아니라는 것은 물론이다. 마찬가지로, 이하의 실시 형태에 있어서, 구성 요소 등의 형상, 위치 관계 등으로 언급할 때는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
이하, 대표적인 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 실시 형태를 설명하기 위한 전체 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 부여하고, 그 반복적인 설명은 생략한다. 또한, 이하의 실시 형태에서는, 특별히 필요할 때 이외에는 동일 또는 마찬가지의 부분의 설명을 원칙으로서 반복하지 않는다.
또한, 실시 형태에서 사용하는 도면에 있어서는, 단면도라도 도면을 보기 쉽게 하기 위해서 해칭을 생략하는 경우도 있다.
또한, 단면도에 있어서, 각 부위의 크기는 실제 디바이스와 대응하는 것이 아니라, 도면을 이해하기 쉽게 하기 위해서, 특정 부위를 상대적으로 크게 표시하는 경우가 있다.
(실시 형태 1)
이하, 도면을 참조하면서 본 실시 형태 1의 반도체 장치에 대하여 상세하게 설명한다.
<반도체 장치의 구성>
도 1은, 실시 형태 1의 반도체 장치의 구성예를 도시하는 회로 블록도이다. 도 2는, 화소의 구성예를 도시하는 회로도이다. 또한, 도 1에서는, 어레이 형상으로 배치된 4행 4열의 16개의 화소를 나타낸다. 그러나, 실시 형태 1의 반도체 장치가 카메라 등의 전자 기기에 적용되는 경우, 예를 들어 수백만의 화소가 마련된다.
도 1에 도시하는 화소 영역(1A)에는, 복수의 화소(PU)가 어레이 형상으로 배치되고, 그 주위에는, 수직 주사 회로(102)나 수평 주사 회로(105) 등의 구동 회로가 배치되어 있다. 즉, 본 실시 형태 1의 반도체 장치는, 화소(PU)가 어레이 형상으로 복수 배치된 화소 어레이를 갖는다. 바꿔 말하면, 본 실시 형태 1의 반도체 장치는, 어레이 형상으로 배치된 복수의 화소(PU)를 갖는다.
각 화소(PU)는, 선택선(SL) 및 출력선(OL)의 교점에 배치되어 있다. 선택선(SL)은 수직 주사 회로(102)와 접속되고, 출력선(OL)은 각각 열회로(103)와 접속되어 있다. 열회로(103)는 스위치(Sw)를 개재하여 출력 증폭기(104)와 접속되어 있다. 각 스위치(Sw)는 수평 주사 회로(105)와 접속되고, 수평 주사 회로(105)에 의해 제어된다.
예를 들어, 수직 주사 회로(102) 및 수평 주사 회로(105)에 의해 선택된 화소(PU)로부터 읽어내어진 전기 신호는, 출력선(OL) 및 출력 증폭기(104)를 통하여 출력된다.
화소(PU)는, 예를 들어 도 2에 도시하는 바와 같이, 포토 다이오드(PD)와, 4개의 MOSFET를 구비하고 있다. 이들 MOSFET는, n채널형이며, RST는 리셋 트랜지스터, TX는 전송 트랜지스터, SEL은 선택 트랜지스터, AMI는 증폭 트랜지스터이다. 전송 트랜지스터(TX)는, 포토 다이오드(PD)에 의해 생성된 전하를 전송한다. 또한, 이 트랜지스터 이외에, 다른 트랜지스터 또는 용량 소자 등의 소자가 내장되는 경우도 있다. 또한, 이들 트랜지스터의 접속 형태로서, 여러가지의 변형예를 사용하는 것이 가능하다. 그리고, MOSFET는, Metal Oxide Semiconductor Field Effect Transistor의 약자이며, MISFET(Metal Insulator Semiconductor Field Effect Transistor)라고 표시되는 경우도 있다. 또한, FET(Field Effect Transistor)는 전계 효과 트랜지스터의 약자이다.
도 2에 도시하는 회로예에 있어서는, 화소(PU)에 있어서, 접지 전위(GND)와 노드(n1)와의 사이에 포토 다이오드(PD)와 전송 트랜지스터(TX)가 직렬로 접속되어 있다. 노드(n1)와 전원 전위(VDD)와의 사이에는 리셋 트랜지스터(RST)가 접속되어 있다. 전원 전위(VDD)는, 전원 전위선의 전위이다. 전원 전위(VDD)와 출력선(OL)과의 사이에는, 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMI)가 직렬로 접속되어 있다. 이 증폭 트랜지스터(AMI)의 게이트 전극은 노드(n1)에 접속되어 있다. 또한, 리셋 트랜지스터(RST)의 게이트 전극은 리셋선(LRST)에 접속되어 있다. 그리고, 선택 트랜지스터(SEL)의 게이트 전극은 선택선(SL)과 접속되고, 전송 트랜지스터(TX)의 게이트 전극은 전송선(LTX)과 접속되어 있다.
예를 들어, 전송선(LTX) 및 리셋선(LRST)을 상승시켜서 H 레벨로 하고, 전송 트랜지스터(TX) 및 리셋 트랜지스터(RST)를 온 상태로 한다. 이 결과, 포토 다이오드(PD)의 전하가 제거되어 공핍화 된다. 그 후, 전송 트랜지스터(TX)를 오프 상태로 한다.
이 다음, 예를 들어 카메라 등의 전자 기기의 예를 들어 메커니컬 셔터 등의 셔터를 개방하면, 셔터가 개방되어 있는 사이, 포토 다이오드(PD)에 있어서, 입사광에 의해 전하가 발생하고, 축적된다. 즉, 포토 다이오드(PD)는, 입사광을 수광하여 전하를 생성한다.
계속해서, 셔터를 폐쇄한 후, 리셋선(LRST)을 하강시켜서 L레벨로 하고, 리셋 트랜지스터(RST)를 오프 상태로 한다. 또한, 선택선(SL) 및 전송선(LTX)을 상승시켜서 H레벨로 하고, 선택 트랜지스터(SEL) 및 전송 트랜지스터(TX)를 온 상태로 한다. 이에 의해, 포토 다이오드(PD)에 의해 생성된 전하가 전송 트랜지스터(TX)의 노드(n1) 측의 단부(후술하는 도 3에 도시하는 플로팅 디퓨전(FD))에 전송된다. 이때, 플로팅 디퓨전(FD)의 신호, 즉 전위는, 포토 다이오드(PD)로부터 전송된 전하에 따른 값으로 변화되고, 이 신호의 값이, 증폭 트랜지스터(AMI)에 의해 증폭되어 출력선(OL)에 출력된다. 이 출력선(OL)의 신호, 즉 전위가, 전기 신호(수광 신호)로 되고, 열회로(103) 및 스위치(Sw)를 개재하여 출력 증폭기(104)로부터 출력 신호로서 읽어내어진다.
<화소 영역 및주변 회로 영역의 소자 구조>
계속해서, 화소 영역 및 주변 회로 영역의 소자 구조를 설명한다. 도 3 및 도 4는, 실시 형태 1의 반도체 장치의 구성을 도시하는 단면도이다. 또한, 도 3 및 도 4에서는, 화소 영역의 소자 구조와, 주변 회로 영역의 소자 구조를, 아울러 도시하고 있다. 또한, 도 4에서는, 도 3 중, 층간 절연막(IL1)보다도 상방 부분의 도시를 생략하고 있다.
도 3에 도시하는 바와 같이, 본 실시 형태 1의 반도체 장치는, 반도체 기판(1S)과, 반도체 기판(1S)의 주면으로서의 상면 측의 화소 영역(1A)에 형성된 반도체 영역인 활성 영역(AcTP, AcAS 및 AcR)과, 반도체 기판(1S)의 상면 측의 주변 회로 영역(2A)에 형성된 반도체 영역인 활성 영역(AcH 및 AcL)을 갖는다.
본 실시 형태 1의 반도체 장치는, 화소 영역(1A)에 있어서, 포토 다이오드(PD)와, 전송 트랜지스터(TX)와, 증폭 트랜지스터(AMI)와, 선택 트랜지스터(SEL)와, 리셋 트랜지스터(RST)를 갖는다.
포토 다이오드(PD)는, 활성 영역(AcTP)에 형성되어 있고, 광전 변환에 의해 전하를 생성한다. 전송 트랜지스터(TX)는, 활성 영역(AcTP)에 형성되어 있고, 포토 다이오드(PD)에 의해 생성된 전하를 전송한다. 증폭 트랜지스터(AMI)는, 활성 영역(AcAS)에 형성되어 있고, 전송 트랜지스터(TX)에 의해 전송된 전하에 따라서 신호를 증폭한다. 선택 트랜지스터(SEL)는, 활성 영역(AcAS)에 형성되어 있고, 포토 다이오드(PD) 및 전송 트랜지스터(TX)가 포함된 화소(PU)(도 1 및 도 2 참조)를 선택한다. 바꿔 말하면, 선택 트랜지스터(SEL)는, 증폭 트랜지스터(AMI)를 선택한다. 리셋 트랜지스터(RST)는, 활성 영역(AcR)에 형성되어 있고, 포토 다이오드(PD)의 전하를 소거한다.
본 실시 형태 1의 반도체 장치는, 주변 회로 영역(2A)에 있어서, 논리 회로를 구성하는 로직 트랜지스터로서의 트랜지스터(LTH)와, 트랜지스터(LTL)를 갖는다. 주변 회로 영역(2A)에 있어서의 논리 회로는, 전자를 캐리어로 하는 n채널형의 MISFET 및 정공을 캐리어로 하는 p채널형의 MISFET에 의해 구성되어 있다. 도 3에는, 일례로서, 주변 회로 영역(2A)에 있어서의 논리 회로를 구성하는 트랜지스터 중, n채널형의 MISFET인 트랜지스터(LTH 및 LTL)를 나타내고 있다.
트랜지스터(LTH)는, 활성 영역(AcH)에 형성되어 있고, 트랜지스터(LTL)는, 활성 영역(AcL)에 형성되어 있다. 트랜지스터(LTH)의 구동 전압은, 트랜지스터(LTL)의 구동 전압보다도 크다. 트랜지스터(LTH)의 구동 전압은, 예를 들어 3.3V이며, 트랜지스터(LTL)의 구동 전압은, 예를 들어 1.5V이다. 즉, 주변 회로 영역(2A)에는, 구동 전압이 상이한 복수 종류의 n채널형의 트랜지스터가 형성되어 있다. 또한, 도시는 생략하지만, 주변 회로 영역(2A)에는, 구동 전압이 상이한 복수 종류의 p채널형 트랜지스터가 형성되어 있어도 된다.
반도체 기판(1S)은, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물을 함유하는 단결정 실리콘이다. 활성 영역(AcTP, AcAS, AcR, AcH 및 AcL) 각각의 외주에는, 소자 분리 영역(LCS)이 배치되어 있다. 이와 같이, 반도체 기판(1S)의 상면측에서, 소자 분리 영역(LCS)으로 둘러싸인 각 부분이, 활성 영역(AcTP, AcAS, AcR, AcH 및 AcL )등의 활성 영역이 된다.
화소 영역(1A)에서는, 활성 영역(AcTP) 중 포토 다이오드(PD)가 형성되는 부분에, 예를 들어 붕소(B) 등의 p형의 불순물을 도입한 반도체 영역으로서의 p형 웰(PW1)이 형성되어 있다. 또한, 화소 영역(1A)에서는, 활성 영역(AcTP) 중 포토 다이오드(PD)가 형성되는 부분 이외의 부분 및 활성 영역(AcAS 및 AcR)에는, 예를 들어 붕소(B) 등의 p형의 불순물을 도입한 반도체 영역으로서의 p형 웰(PW2)이 형성되어 있다. 또한, 주변 회로 영역(2A)에서는, 활성 영역(AcH 및 AcL)에는, 예를 들어 붕소(B) 등의 p형의 불순물을 도입한 반도체 영역으로서의 p형 웰(PW3)이 형성되어 있다. 또한, 본원 명세서에서는, p형 웰(PW1)과 p형 웰(PW2)을 통합하여 반도체 영역(PW)이라고 정의한다.
p형 웰(PW1, PW2 및 PW3) 각각에 있어서의 p형의 불순물 농도는, 특별히 한정되지 않고, 임의의 값으로 할 수 있다. 이때, 활성 영역(AcH) 중 p형 웰(PW3)에 있어서의 p형의 불순물 농도와, 활성 영역(AcL) 중 p형 웰(PW3)에 있어서의 p형의 불순물 농도를, 상이하게 할 수도 있다.
활성 영역(AcTP) 상에는, p형 웰(PW1) 상으로부터 p형 웰(PW2) 상에 걸쳐서, 게이트 절연막(GOX1)을 개재하여 게이트 전극(GEt)이 형성되어 있다. 게이트 전극(GEt)은, 전송 트랜지스터(TX)의 게이트 전극이다. 평면에서 보아, 게이트 전극(GEt)의 한쪽 측(도 3 중 좌측)에는, 포토 다이오드(PD)가 형성되어 있다. 또한, 평면에서 보아, 게이트 전극(GEt)의 다른쪽 측(도 3 중 우측), 즉 게이트 전극(GEt)의 포토 다이오드(PD) 측과 반대측에는, 전하 축적부 또는 부유 확산층으로서의 기능을 갖는 플로팅 디퓨전(FD)이 형성되어 있다.
p형 웰(PW1)의 내부에는, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물을 도입한 반도체 영역으로서의 n형 웰(NW)이 형성되어 있다. 구체적으로는, n형 웰(NW)은, p형 웰(PW1)의 상층부에 형성되어 있다. 이 p형 웰(PW1)과 n형 웰(NW)에 의해, 포토 다이오드(PD)가 형성되어 있다. 즉, 포토 다이오드(PD)는, 활성 영역(AcTP)에 형성된 p형 웰(PW1)과, p형 웰(PW1)의 내부에 형성된 n형 웰(NW)을 포함한다. 또한, 포토 다이오드(PD)는, p형 웰(PW1)과 n형 웰(NW)과의 사이의 pn 접합을 포함한다.
이 n형 웰(NW)의 상면의 일부에는, p+형 반도체 영역(PR)이 형성되어 있다. 이 p+형 반도체 영역(PR)은, 반도체 기판(1S)의 상면에 다수 형성되어 있는 계면 준위에 기초한 전자의 발생을 억제할 목적으로 형성된다. 즉, 반도체 기판(1S)의 상면 부근의 부분에서는, 계면 준위의 영향에 의해, 광이 조사되지 않은 상태에서도 전자가 발생하여, 암전류의 증가를 일으키는 경우가 있다. 이로 인해, 전자를 다수 캐리어로 하는 n형 웰(NW)의 상면에, 정공을 다수 캐리어로 하는 p+형 반도체 영역(PR)을 형성함으로써, 광이 조사되지 않은 상태에서의 전자의 발생을 억제할 수 있어, 암전류의 증가를 억제할 수 있다. 즉, 포토 다이오드(PD)는, n형 웰(NW)의 상면의 일부에 형성된 p+형 반도체 영역(PR)을 갖는다.
게이트 전극(GEt) 상에는, 막부(FPt)가 형성되어 있다. 막부(FPt)는, 절연막으로서의 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPt1)(후술하는 도 13 참조)와, 막부(FPt1)의 측면에 형성된 얇은 하드 마스크막(HM2)을 포함하는 측벽부로서의 사이드 월(SWt)(후술하는 도 13 참조)을 포함한다.
여기서, 하드 마스크막(HM1)의 막 두께(TH5)(후술하는 도 13 참조)는 예를 들어 200 내지 300㎚ 정도이고, 하드 마스크막(HM2)의 막 두께(TH6)(후술하는 도 13 참조)는, 예를 들어 20㎚ 정도이다. 또한, 막부(FPt) 및 막부(FPt1)(후술하는 도 13 참조)의 막 두께는, 하드 마스크막(HM1)의 막 두께(TH5)(후술하는 도 13 참조)와 동일하고, 사이드 월(SWt)(후술하는 도 13 참조)의 폭은, 하드 마스크막(HM2)의 막 두께(TH6)(후술하는 도 13 참조)와 동일하다.
본 실시 형태 1에서는, 게이트 전극(GEt) 상에 막부(FPt)가 형성되어 있다. 이에 의해, 포토 다이오드(PD)의 n형 웰(NW)을 형성하기 위하여 예를 들어 n형의 불순물 이온을 주입할 때에, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 p형 웰(PW1)에, 불순물 이온이 주입되는 것을 방지 또는 억제할 수 있다. 그로 인해, p형 웰(PW1)의 상면으로부터 깊은 위치까지 n형의 불순물 이온을 주입할 수 있고, p형 웰(PW1)의 상면으로부터 깊은 위치에 n형 웰(NW)을 형성할 수 있다. 그 결과, 포토 다이오드(PD)에 있어서의 포화 전자수가 저감되는 것을 방지 또는 억제할 수 있고, 광을 조사하지 않은 상태에서의 백색점의 발생, 즉 화소 결함의 발생의 빈도를 저감할 수 있다.
반도체 기판(1S)의 상면으로부터, n형 웰(NW)의 하면, 즉 n형 웰(NW)의 반도체 기판(1S)의 상면측과 반대측의 면까지의 거리(TH7)(후술하는 도 15 참조)는, 게이트 전극(GEt)의 막 두께(TH4)(후술하는 도 15 참조)보다도 커도 된다. 이러한 경우에도, 본 실시 형태 1에 의하면, n형 웰(NW)을 형성하기 위하여 예를 들어 n형의 불순물 이온을 주입할 때에, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 p형 웰(PW1)에, 불순물 이온이 주입되는 것을 방지 또는 억제할 수 있다. 또한, 게이트 전극(GEt)의 막 두께(TH4)는, 예를 들어 200㎚ 정도이다.
적합하게는, 막부(FPt)를 구성하는 두꺼운 하드 마스크막(HM1)(후술하는 도 13 참조)으로서, 산화 실리콘(SiO2)막, 질화 실리콘(SiN)막 및 산질화 실리콘(SiON)막 중, 1종을 포함하는 단층막, 또는 2종 이상을 포함하는 적층막인 절연막을 사용할 수 있다. 불순물 이온을 주입할 때의 마스크로서 막부(FPt)를 사용하는 본 실시 형태 1에서는, 예를 들어 막부(FPt) 대신에 레지스트막을 사용하는 경우에 비해, 막부(FPt)가 변질 또는 변성되는 것을 방지 또는 억제할 수 있다.
더욱 적합하게는, 막부(FPt)를 구성하는 두꺼운 하드 마스크막(HM1)으로서, 산화 실리콘막을 사용할 수 있다. 이에 의해, 하드 마스크막(HM1)이 두꺼운 경우에도, 용이하게 패터닝할 수 있다.
한편, 막부(FPt)를 구성하는 얇은 하드 마스크막(HM2)(후술하는 도 13 참조)으로서, 산화 실리콘막, 질화 실리콘막 및 산질화 실리콘막 중 1종을 포함하는 단층막 또는, 2종 이상을 포함하는 적층막인 절연막을 사용할 수 있다.
또한, 막부(FPt)는 단차부(STP)(후술하는 도 18 참조)를 가져도 된다. 이때, 단차부(STP)보다도 포토 다이오드(PD) 측과 반대측 부분의 막부(FPt)의 막 두께는, 단차부(STP)보다도 포토 다이오드(PD) 측 부분의 막부(FPt)의 막 두께(TH5)(후술하는 도 13 참조)보다도 작다.
p+형 반도체 영역(PR)의 상면으로부터, 막부(FPt)의 상면에 걸쳐서, 캡 절연막(CAP)이 형성되어 있다. 이 캡 절연막(CAP)은, n형 웰(NW) 및 p+형 반도체 영역(PR)의 상면에 있어서의 특성을 양호하게 유지하기 위하여 형성된다. 또한, 이 캡 절연막(CAP)은, 반사 방지막(ARF)으로서도 기능한다. 즉, 포토 다이오드(PD)는, n형 웰(NW) 상 및 p+형 반도체 영역(PR) 상에 형성된 반사 방지막(ARF)을 갖는다.
또한, 게이트 전극(GEt)의 포토 다이오드(PD) 측과 반대측의 측면 및 막부(FPt)의 포토 다이오드(PD) 측과 반대측의 측면에는, 절연막을 포함하는 사이드 월(SW)이 형성되어 있다.
게이트 전극(GEt)의 포토 다이오드(PD) 측과 반대측, 즉 활성 영역(AcTP) 중, p형 웰(PW2)이 형성된 부분의 상층부에는, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물을 도입한 n형의 고농도 반도체 영역(NR)이 형성되어 있다. n형의 고농도 반도체 영역(NR)은, 플로팅 디퓨전(FD)으로서의 반도체 영역이고, 전송 트랜지스터(TX)의 드레인 영역이기도 하다. 즉, 전송 트랜지스터(TX)는, 활성 영역(AcTP) 상에 형성된 게이트 전극(GEt)과, 활성 영역(AcTP)의 상층부에, 게이트 전극(GEt)에 정합하여 형성된 드레인 영역인 n형의 고농도 반도체 영역(NR)을 포함한다.
활성 영역(AcAS) 중 p형 웰(PW2) 상에, 각각 게이트 절연막(GOX1)을 개재하여 게이트 전극(GEa) 및 게이트 전극(GEs) 각각이 형성되어 있다. 게이트 전극(GEa)은, 증폭 트랜지스터(AMI)의 게이트 전극이며, 게이트 전극(GEs)은, 선택 트랜지스터(SEL)의 게이트 전극이다. 게이트 전극(GEa) 상에는, 막부(FPa)가 형성되어 있고, 게이트 전극(GEs) 상에는, 막부(FPs)가 형성되어 있다. 막부(FPa)는, 절연막으로서의 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPa1)(후술하는 도 13 참조)와, 막부(FPa1)의 측면에 형성된 얇은 하드 마스크막(HM2)을 포함하는 측벽부로서의 사이드 월(SWa)(후술하는 도 13 참조)을 포함한다. 막부(FPs)는, 절연막으로서의 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPs1)(후술하는 도 13 참조)와, 막부(FPs1)의 측면에 형성된 얇은 하드 마스크막(HM2)을 포함하는 측벽부로서의 사이드 월(SWs)(후술하는 도 13 참조)을 포함한다.
막부(FPa1)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)은, 막부(FPt1)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)과 동일층에 형성된 절연막이다. 사이드 월(SWa)을 구성하는 하드 마스크막(HM2)(후술하는 도 13 참조)은, 사이드 월(SWt)을 구성하는 하드 마스크막(HM2)(후술하는 도 13 참조)과 동일층에 형성된 절연막이다. 막부(FPs1)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)은, 막부(FPt)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)과 동일층에 형성된 절연막이다. 사이드 월(SWs)을 구성하는 하드 마스크막(HM2)(후술하는 도 13 참조)은, 사이드 월(SWt)을 구성하는 하드 마스크막(HM2)(후술하는 도 13 참조)과 동일층에 형성된 절연막이다.
게이트 전극(GEa) 및 막부(FPa) 양측의 측면에는, 절연막을 포함하는 사이드 월(SW)이 형성되어 있고, 게이트 전극(GEs) 및 막부(FPs) 양측의 측면에는, 절연막을 포함하는 사이드 월(SW)이 형성되어 있다.
양측의 측면에 사이드 월(SW)이 형성된 게이트 전극(GEa)의 더욱 양측의 p형 웰(PW2)에는, 증폭 트랜지스터(AMI)의 소스·드레인 영역(SD)이, 게이트 전극(GEa)에 정합하여 형성되어 있다. 이 소스·드레인 영역은, LDD(Lightly Doped Drain) 구조를 갖고, n형의 저농도 반도체 영역(NM), 즉 n-형 반도체 영역(NM) 및 n형의 고농도 반도체 영역(NR), 즉 n+형 반도체 영역(NR)을 포함한다. 또한, n형의 고농도 반도체 영역(NR)의 상면에는, 예를 들어 니켈 실리사이드 등의 금속 실리사이드층을 포함하는 실리사이드층(SIL)이 형성되어 있다. 즉, n형의 고농도 반도체 영역(NR)의 상층부에는, 실리사이드층(SIL)이 형성되어 있다.
또한, 본원 명세서에서는, 소스·드레인 영역(SD)이란, 소스 영역 또는 드레인 영역인 반도체 영역을 의미한다.
또한, 양측의 측면에 사이드 월(SW)이 형성된 게이트 전극(GEs)의 더욱 양측의 p형 웰(PW2)에는, 선택 트랜지스터(SEL)의 소스·드레인 영역(SD)이, 게이트 전극(GEs)에 정합하여 형성되어 있다. 이 소스·드레인 영역(SD)은, LDD 구조를 갖고, n형의 저농도 반도체 영역(NM) 및 n형의 고농도 반도체 영역(NR)을 포함한다. 선택 트랜지스터(SEL) 및 증폭 트랜지스터(AMI)는, 서로 직렬로 접속되어 있으므로, 한쪽의 소스·드레인 영역(SD)을 공유하고 있다.
활성 영역(AcR) 중 p형 웰(PW2) 상에는, 게이트 절연막(GOX1)을 개재하여 게이트 전극(GEr)이 형성되어 있다. 게이트 전극(GEr)은, 리셋 트랜지스터(RST)의 게이트 전극이다. 게이트 전극(GEr) 상에는, 막부(FPr)가 형성되어 있다. 막부(FPr)는, 절연막으로서의 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPr1)(후술하는 도 13 참조)와, 막부(FPr1)의 측면에 형성된 얇은 하드 마스크막(HM2)을 포함하는 측벽부로서의 사이드 월(SWr)(후술하는 도 13 참조)을 포함한다.
막부(FPr1)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)은, 막부(FPt)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)과 동일층에 형성된 절연막이다. 사이드 월(SWr)을 구성하는 하드 마스크막(HM2)(후술하는 도 13 참조)은, 사이드 월(SWt)을 구성하는 하드 마스크막(HM2)(후술하는 도 13 참조)과 동일층에 형성된 절연막이다. 게이트 전극(GEr) 및 막부(FPr) 양측의 측면에는, 사이드 월(SW)이 형성되어 있다.
또한, 양측의 측면에 사이드 월(SW)이 형성된 게이트 전극(GEr)의 더욱 양측의 p형 웰(PW2)에는, 소스·드레인 영역(SD)이, 게이트 전극(GEr)에 정합하여 형성되어 있다. 이 소스·드레인 영역(SD)은, LDD 구조를 갖고, n형의 저농도 반도체 영역(NM) 및 n형의 고농도 반도체 영역(NR)을 포함한다. 또한, n형의 고농도 반도체 영역(NR)의 상면에는, 예를 들어 니켈 실리사이드 등의 금속 실리사이드층을 포함하는 실리사이드층(SIL)이 형성되어 있다. 즉, n형의 고농도 반도체 영역(NR)의 상층부에는, 실리사이드층(SIL)이 형성되어 있다.
즉, 증폭 트랜지스터(AMI)는, 게이트 전극(GEa)과, 소스·드레인 영역(SD)과, 막부(FPa)와, 소스·드레인 영역(SD)의 상면에 형성된 실리사이드층(SIL)을 갖는다. 또한, 선택 트랜지스터(SEL)는, 게이트 전극(GEs)과, 소스·드레인 영역(SD)과, 막부(FPs)와, 소스·드레인 영역(SD)의 상면에 형성된 실리사이드층(SIL)을 갖는다. 또한, 리셋 트랜지스터(RST)는, 게이트 전극(GEr)과, 소스·드레인 영역(SD)과, 막부(FPr)와, 소스·드레인 영역(SD)의 상면에 형성된 실리사이드층(SIL)을 갖는다.
한편, 활성 영역(AcH) 중 p형 웰(PW3) 상에는, 게이트 절연막(GOX2)을 개재하여 게이트 전극(GEH)이 형성되어 있다. 게이트 전극(GEH)은, 트랜지스터(LTH)의 게이트 전극이다. 게이트 전극(GEH) 양측의 측면에는, 절연막을 포함하는 사이드 월(SW)이 형성되어 있다.
또한, 활성 영역(AcL) 중 p형 웰(PW3) 상에는, 게이트 절연막(GOX3)을 개재하여 게이트 전극(GEL)이 형성되어 있다. 게이트 전극(GEL)은, 트랜지스터(LTL)의 게이트 전극이다. 게이트 전극(GEL) 양측의 측면에는, 절연막을 포함하는 사이드 월(SW)이 형성되어 있다.
게이트 절연막(GOX2)의 막 두께(TH2)(후술하는 도 9 참조)는, 게이트 절연막(GOX3)의 막 두께(TH3)(후술하는 도 9 참조)보다도 크다. 이에 의해, 트랜지스터(LTH)의 구동 전압을, 트랜지스터(LTL)의 구동 전압보다도 크게 할 수 있다. 또한, 게이트 절연막(GOX1)의 막 두께(TH1)(후술하는 도 9 참조)는, 예를 들어 게이트 절연막(GOX2)의 막 두께(TH2)(후술하는 도 9 참조)와 동일하게 할 수 있다.
또한, 양측의 측면에 사이드 월(SW)이 형성된 게이트 전극(GEH)의 더욱 양측의 p형 웰(PW3)에는, 소스·드레인 영역(SD)이 게이트 전극(GEH)에 정합하여 형성되어 있다. 또한, 양측의 측면에 사이드 월(SW)이 형성된 게이트 전극(GEL)의 더욱 양측의 p형 웰(PW3)에는, 소스·드레인 영역(SD)이 게이트 전극(GEL)에 정합하여 형성되어 있다. 이 소스·드레인 영역(SD)은, LDD 구조를 갖고, n형의 저농도 반도체 영역(NM) 및 n형의 고농도 반도체 영역(NR)을 포함한다.
또한, 게이트 전극(GEH)의 상면, 게이트 전극(GEL)의 상면 및 n형의 고농도 반도체 영역(NR)의 상면에는, 예를 들어 니켈 실리사이드 등의 금속 실리사이드층을 포함하는 실리사이드층(SIL)이 형성되어 있다. 바꿔 말하면, 게이트 전극(GEH)의 상층부, 게이트 전극(GEL)의 상층부 및 n형의 고농도 반도체 영역(NR)의 상층부에는, 실리사이드층(SIL)이 형성되어 있다.
즉, 트랜지스터(LTH)는, 게이트 전극(GEH)과, 소스·드레인 영역(SD)과, 게이트 전극(GEH)의 상면에 형성된 실리사이드층(SIL)과, 소스·드레인 영역(SD)의 상면에 형성된 실리사이드층(SIL)을 갖는다. 또한, 트랜지스터(LTL)는, 게이트 전극(GEL)과, 소스·드레인 영역(SD)과, 게이트 전극(GEL)의 상면에 형성된 실리사이드층(SIL)과, 소스·드레인 영역(SD)의 상면에 형성된 실리사이드층(SIL)을 갖는다.
또한, 플로팅 디퓨전(FD)인 n형의 고농도 반도체 영역(NR)의 상면에는, 실리사이드층(SIL)이 형성되어 있어도 된다. 즉, 플로팅 디퓨전(FD)인 n형의 고농도 반도체 영역(NR)의 상층부에는, 실리사이드층(SIL)이 형성되어 있어도 된다. 또는, 플로팅 디퓨전(FD)인 n형 고농도 반도체 영역(NR)의 표면에는, 실리사이드층이 형성되어 있지 않아도 된다.
또한, 전송 트랜지스터(TX)의 게이트 전극(GEt)의 상면에는, 실리사이드층이 형성되어 있지 않다. 그러나, 게이트 전극(GEt) 중, p형 웰(PW1 및 PW2) 상에 위치하는 부분과, 플러그에 접속되는 부분과의 거리가 짧은 경우에는, 게이트 전극(GEt) 중, p형 웰(PW1 및 PW2) 상에 위치하는 부분과, 플러그와 접속되는 부분과의 사이의 저항은 작다. 따라서, 전송 트랜지스터(TX)의 게이트 전극(GEt) 상면에, 실리사이드층이 형성되어 있지 않아도, 게이트 전극(GEt)과 플러그를 저저항으로 접속할 수 있다.
화소 영역(1A)에서는, 전송 트랜지스터(TX) 및 포토 다이오드(PD)를 포함시켜 활성 영역(AcTP)을 덮도록, 층간 절연막(IL1)이 형성되어 있다. 이때, 층간 절연막(IL1)은, 막부(FPt) 상에 형성되어 있다. 그리고, 층간 절연막(IL1)에는, 층간 절연막(IL1)을 관통하여, 플로팅 디퓨전(FD)인 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGt)가 형성되어 있다.
또한, 화소 영역(1A)에서는, 증폭 트랜지스터(AMI) 및 선택 트랜지스터(SEL)를 포함시켜서 활성 영역(AcAS)을 덮도록, 층간 절연막(IL1)이 형성되어 있다. 이때, 층간 절연막(IL1)은, 막부(FPa)상 및 막부(FPs) 상에 형성되어 있다. 그리고, 층간 절연막(IL1)에는, 층간 절연막(IL1)을 관통하여, 게이트 전극(GEa)을 사이에 끼워서 게이트 전극(GEs)과 반대측의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGa)가 형성되어 있다. 또한, 층간 절연막(IL1)에는, 층간 절연막(IL1)을 관통하여, 게이트 전극(GEs)을 사이에 두고 게이트 전극(GEa)과 반대측의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGs)가 형성되어 있다.
또한, 화소 영역(1A)에서는, 리셋 트랜지스터(RST)를 포함시켜서 활성 영역(AcR)을 덮도록, 층간 절연막(IL1)이 형성되어 있다. 이때, 층간 절연막(IL1)은, 막부(FPr) 상에 형성되어 있다. 그리고, 층간 절연막(IL1)에는, 층간 절연막(IL1)을 관통하여, 게이트 전극(GEr) 양측의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGr)가 형성되어 있다. 또한, 도 3에서는, 게이트 전극(GEr)의 한쪽 측(도 3 중 우측)의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGr)만을 도시하고 있다.
또한, 주변 회로 영역(2A)에서는, 트랜지스터(LTH)를 포함시켜서 활성 영역(AcH)을 덮도록, 층간 절연막(IL1)이 형성되어 있다. 이때, 게이트 전극(GEH)의 상면에 형성된 실리사이드층(SIL)과 층간 절연막(IL1)과의 사이에는, 막부(FPt)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)과 동일층에 형성된 절연막을 포함하는 막부는, 형성되어 있지 않다. 그리고, 층간 절연막(IL1)에는, 층간 절연막(IL1)을 관통하여, 게이트 전극(GEH) 양측의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGH)가 형성되어 있다. 또한, 도 3에서는, 게이트 전극(GEH)의 한쪽 측(도 3 중 우측)의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGH)만을 도시하고 있다.
또한, 주변 회로 영역(2A)에서는, 트랜지스터(LTL)를 포함시켜서 활성 영역(AcL)을 덮도록, 층간 절연막(IL1)이 형성되어 있다. 이때, 게이트 전극(GEL)의 상면에 형성된 실리사이드층(SIL)과 층간 절연막(IL1)과의 사이에는, 막부(FPt)를 구성하는 하드 마스크막(HM1)(후술하는 도 13 참조)과 동일층에 형성된 절연막을 포함하는 막부는 형성되어 있지 않다. 그리고, 층간 절연막(IL1)에는, 층간 절연막(IL1)을 관통하여, 게이트 전극(GEL) 양측의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGL)가 형성되어 있다. 또한, 도 3에서는, 게이트 전극(GEL)의 한쪽 측(도 3 중 우측)의 n형의 고농도 반도체 영역(NR)에 도달하는 플러그(PGL)만을 도시하고 있다.
층간 절연막(IL1)은, 예를 들어 TEOS(Tetra Ethyl Ortho Silicate)를 원료로 한 산화 실리콘(SiO2)막으로 형성되어 있다. 또한, 도 4에 도시하는 바와 같이, 층간 절연막(IL1)에는, 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL)이 형성되어 있다. 이 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL) 각각에는, 예를 들어 티타늄막 및 티타늄막 상에 형성된 질화티타늄막을 포함하는 배리어 도체막과, 배리어 도체막 상에 형성된 텅스텐막을 포함하는 주도체막이 매립되어 있다. 이에 의해, 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL) 각각이 형성되어 있다.
화소 영역(1A) 및 주변 회로 영역(2A)에서, 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL)가 형성된 층간 절연막(IL1) 상에는, 도 3에 도시하는 바와 같이, 예를 들어 층간절연막(IL2)이 형성되어 있고, 이 층간 절연막(IL2) 내에 배선(M1)이 형성되어 있다. 상기 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL)는, 배선(M1)과 접속되어 있다.
층간 절연막(IL2)은, 예를 들어 질화 실리콘(SiN)막과 산화 실리콘(SiO2)막과의 적층막으로 형성되지만, 이것에 한정되는 것이 아니라, 예를 들어 산화 실리콘막보다도 유전율이 낮은 저유전율막으로 형성할 수도 있다. 저유전율막으로서는, 예를 들어 탄소 함유 산화 실리콘(SiOC)막을 들 수 있다. 또한, 배선(M1)은, 예를 들어, 구리 배선으로 형성되어 있고, 예를 들어 다마신법에 의해 형성할 수 있다. 또한, 배선(M1)은, 구리 배선에 한정되는 것이 아니라, 알루미늄 배선으로 형성할 수도 있다.
배선(M1)이 형성된 층간 절연막(IL2) 상에는, 예를 들어 산화 실리콘막이나 저유전율막을 포함하는 층간 절연막(IL3)이 형성되어 있고, 이 층간 절연막(IL3) 내에 배선(M2)이 형성되어 있다. 또한, 배선(M2)이 형성된 층간 절연막(IL3) 상에는, 층간 절연막(IL4)이 형성되어 있고, 이 층간 절연막(IL4) 내에 배선(M3)이 형성되어 있다. 배선(M1 내지 M3)은, 배선층을 형성하고 있다. 상기 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL)는, 배선(M1 내지 M3)을 포함하는 배선층에 의해 접속된다. 이에 의해, 도 1 및 도 2에 도시하는 회로를 형성할 수 있다.
또한, 배선(M1 내지 M3)은, 포토 다이오드와 평면적으로 겹치지 않도록 형성되어 있다. 이것은, 포토 다이오드에 입사하는 광이 배선(M1 내지 M3)에 의해 차단되지 않도록 하기 위해서이다.
또한, 화소 영역(1A)에서는, 배선(M3)이 형성된 층간 절연막(IL4) 상에는, 마이크로렌즈(ML)가 탑재되어 있다. 또한, 도 3에 도시하는 바와 같이, 마이크로렌즈(ML)와 층간 절연막(IL4)과의 사이에, 반도체 기판(1S) 측으로부터 순서대로 패시베이션막(PF) 및 컬러 필터(CL)가 형성되어 있어도 된다. 이때, 도 3에 도시하는 바와 같이, 주변 회로 영역(2A)에서도, 층간 절연막(IL4) 상에 패시베이션막(PF)이 형성되어 있어도 된다.
도 3에 있어서, 광이 화소(PU)(도 1 참조)에 조사되면, 먼저, 입사광은, 마이크로렌즈(ML)를 통과한다. 그 후, 가시광에 대하여 투명한 층간 절연막(IL4 내지 IL1)을 통과한 후, 반사 방지막(ARF)에 입사된다. 반사 방지막(ARF)에서는, 입사광의 반사가 억제되어 충분한 광량의 입사광이 포토 다이오드(PD)에 입사된다. 포토 다이오드(PD)에서는, 입사광의 에너지가 실리콘의 밴드 갭보다도 크기 때문에, 광전 변환에 의해 입사광이 흡수되어 정공 전자쌍이 생성된다. 이때 생성된 전자는, n형 웰(NW)에 축적된다.
그리고, 적절한 타이밍에서, 전송 트랜지스터(TX)를 온한다. 구체적으로는, 전송 트랜지스터(TX)의 게이트 전극(GEt)에, 임계값 전압 이상의 전압을 인가한다. 그러면, p형 웰(PW1 및 PW2) 중, 게이트 절연막(GOX1) 아래의 부분에, 채널 영역이 형성되고, 전송 트랜지스터(TX)의 소스 영역인 n형 웰(NW)과, 전송 트랜지스터(TX)의 드레인 영역인 n형의 고농도 반도체 영역(NR)이, 전기적으로 도통되게 된다. 이 결과, n형 웰(NW)에 축적된 전자는, 채널 영역을 통하여 드레인 영역에 도달하고, 드레인 영역으로부터 배선층을 통하여 외부로 취출된다.
<반도체 장치의 제조 방법>
계속해서, 본 실시 형태 1의 반도체 장치의 제조 방법에 대하여 설명한다. 도 5 및 도 6은, 실시 형태 1의 반도체 장치의 제조 공정의 일부를 도시하는 제조 프로세스의 흐름도이다. 도 7 내지 도 22는, 실시 형태 1의 반도체 장치의 제조 공정을 도시하는 단면도이다. 또한, 도 7 내지 도 22에서는, 화소 영역(1A)에 있어서의 제조 공정과, 주변 회로 영역(2A)에 있어서의 제조 공정을 아울러 도시하고 있다.
먼저, 도 7에 도시하는 바와 같이, 반도체 기판(1S)을 준비한다(도 5의 스텝 S11). 이 스텝 S11에서는, 먼저, 반도체 기판(1S)으로서, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물을 함유한 n형 단결정 실리콘 기판을 준비한다.
계속해서, 반도체 기판(1S)에 소자 분리 영역(LCS)을 형성한다. 소자 분리 영역(LCS)은, 열산화막을 포함한다. 예를 들어, 반도체 기판(1S) 중, 활성 영역(AcTP, AcAS, AcR, AcH 및 AcL) 등의 활성 영역이 되는 영역을 질화 실리콘(SiN)막으로 덮고, 열산화시킴으로써, 산화 실리콘(SiO2)막 등의 절연 부재를 포함하는 소자 분리 영역(LCS)을 형성한다. 이러한 소자 분리 방법을 LOCOS(Local oxidation of silicon)법이라고 한다. 이 소자 분리 영역(LCS)에 의해 활성 영역(AcTP, AcAS, AcR, AcH 및 AcL) 등의 활성 영역이 구획, 즉 형성된다. 활성 영역(AcTP, AcAS 및 AcR)은, 화소 영역(1A)에 형성되고, 활성 영역(AcH 및 AcL)은, 주변 회로 영역(2A)에 형성된다.
또한, LOCOS법 대신에 STI(Shallow Trench Isolation)법을 사용하여 소자 분리 영역을 형성해도 된다. 이 경우, 소자 분리 영역은, 반도체 기판(1S) 중의 홈 내에 매립된 절연 부재를 포함한다. 예를 들어, 상기 질화 실리콘막을 마스크로 하여 반도체 기판(1S)을 에칭함으로써, 분리 홈을 형성한다. 계속해서, 이 분리 홈의 내부에 산화 실리콘막 등의 절연막을 매립함으로써, 소자 분리 영역을 형성한다.
계속해서, 도 8에 도시하는 바와 같이, p형 웰(PW1, PW2 및 PW3)을 형성한다(도 5의 스텝 S12). 이 스텝 S12에서는, 화소 영역(1A)에서, 활성 영역(AcTP) 중 일부분(도 8 중 좌측 부분)에, p형 웰(PW1)을 형성한다. 또한, 스텝 S12에서는, 화소 영역(1A)에서, 활성 영역(AcTP) 중 다른 부분(도 8 중 우측 부분) 및 활성 영역(AcAS 및 AcR)에 p형 웰(PW2)을 형성한다. 또한, 스텝 S12에서는, 주변 회로 영역(2A)에서, 활성 영역(AcH 및 AcL)에 p형 웰(PW3)을 형성한다.
이 스텝 S12에서는, 포토리소그래피 기술 및 이온 주입법을 사용함으로써, 활성 영역(AcTP, AcAS 및 AcR), 및 활성 영역(AcH 및 AcL)에서, 반도체 기판(1S) 내에, 예를 들어 붕소(B) 등의 p형의 불순물을 도입한다. 이에 의해, 화소 영역(1A) 및 주변 회로 영역(2A)에서, p형 웰(PW1, PW2 및 PW3)을 형성한다. p형 웰(PW1, PW2 및 PW3)의 도전형은 p형이며, 반도체 기판(1S)의 도전형인 n형의 반대 도전형이다.
p형 웰(PW1, PW2 및 PW3) 각각에 있어서의 p형의 불순물 농도는, 특별히 한정되지 않고, 임의의 값으로 할 수 있다. 또한, 활성 영역(AcH) 중 p형 웰(PW3)에 있어서의 p형의 불순물 농도와, 활성 영역(AcL) 중 p형 웰(PW3)에 있어서의 p형의 불순물 농도를 상이하게 할 수도 있다.
계속해서, 도 9에 도시하는 바와 같이, 게이트 절연막(GOX1, GOX2 및 GOX3) 및 도전막(CF1)을 형성한다(도 5의 스텝 S13). 이 스텝 S13에서는, 먼저, 반도체 기판(1S)을 열산화시킴으로써, 화소 영역(1A)에서, p형 웰(PW1 및 PW2) 각각의 상면에, 산화 실리콘(SiO2)막을 포함하고, 막 두께(TH1)를 갖는 게이트 절연막(GOX1)을 형성한다. 또한, 반도체 기판(1S)을 열산화시킴으로써, 주변 회로 영역(2A)에서, 활성 영역(AcH) 중 p형 웰(PW3)의 상면에, 산화 실리콘막을 포함하고, 막 두께(TH2)를 갖는 게이트 절연막(GOX2)을 형성한다. 또한, 반도체 기판(1S)을 열산화시킴으로써, 주변 회로 영역(2A)에서, 활성 영역(AcL) 중 p형 웰(PW3)의 상면에, 산화 실리콘막을 포함하고, 막 두께(TH3)를 갖는 게이트 절연막(GOX3)을 형성한다.
게이트 절연막(GOX2)의 막 두께(TH2)는, 게이트 절연막(GOX3)의 막 두께(TH3)보다도 크다. 이에 의해, 트랜지스터(LTH)(후술하는 도 19 참조)의 구동 전압을, 트랜지스터(LTL)(후술하는 도 19 참조)의 구동 전압보다도 크게 할 수 있다.
또한, 게이트 절연막(GOX1)의 막 두께(TH1)는, 예를 들어 게이트 절연막(GOX2)의 막 두께(TH2)와 동일하게 할 수 있다.
게이트 절연막(GOX1, GOX2 및 GOX3)으로서, 질화 실리콘(SiN)막이나 산질화 실리콘(SiON)막 등을 사용해도 된다. 또한, 산화하프늄(HfO2)막에 산화란탄(La2O3)을 도입한 하프늄계 절연막 등의 소위 고유전체막, 즉 질화 실리콘막보다도 유전율이 높은 막을 사용해도 된다. 이 막을, 예를 들어 CVD(Chemical Vapor Deposition)법을 사용하여 형성할 수 있다.
계속해서, 도 9에 도시하는 바와 같이, 게이트 절연막(GOX1, GOX2 및 GOX3) 상에 도전막(CF1)으로서, 예를 들어 다결정 실리콘막을, CVD법 등을 사용하여 형성한다.
계속해서, 도 10에 도시하는 바와 같이, 두꺼운 하드 마스크막(HM1)을 형성한다(도 5의 스텝 S14). 이 스텝 S14에서는, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 도전막(CF1) 상에 절연막으로서의 하드 마스크막(HM1)을, 예를 들어 CVD법에 의해 형성한다. 하드 마스크막(HM1)의 막 두께(TH5)는, 하드 마스크막(HM2)의 막 두께(TH6)(후술하는 도 12 참조)보다도 크다.
적합하게는, 하드 마스크막(HM1)으로서, 산화 실리콘(SiO2)막, 질화 실리콘(SiN)막 및 산질화 실리콘(SiON)막 중, 1종을 포함하는 단층막, 또는 2종 이상을 포함하는 적층막인, 절연막을 형성할 수 있다. 불순물 이온을 주입할 때의 마스크로서, 하드 마스크막(HM1)을 포함하는 막부(FPt)(후술하는 도 15 참조)를 사용하는 본 실시 형태 1에서는, 예를 들어 막부(FPt) 대신에 레지스트막을 사용하는 경우에 비해, 막부(FPt)가 변질 또는 변성되는 것을 방지 또는 억제할 수 있다.
더욱 적합하게는, 하드 마스크막(HM1)으로서, 산화 실리콘막을 형성할 수 있다. 이에 의해, 하드 마스크막(HM1)이 두꺼운 경우에도, 하드 마스크막(HM1)을 용이하게 패터닝할 수 있다.
계속해서, 도 11에 도시하는 바와 같이, 두꺼운 하드 마스크막(HM1)을 패터닝한다(도 5의 스텝 S15). 이 스텝 S15에서는, 화소 영역(1A)에서, 두꺼운 하드 마스크막(HM1)을 패터닝함으로써, 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPt1, FPa1, FPs1 및 FPr1)를 형성하고, 주변 회로 영역(2A)에서, 두꺼운 하드 마스크막(HM1)을 제거한다.
구체적으로는, 두꺼운 하드 마스크막(HM1) 상에 포토레지스트막(도시는 생략)을 형성하고, 포토리소그래피 기술을 사용하여 노광 및 현상 처리한다. 이 포토레지스트막을, 레지스트막이라고도 칭한다. 이에 의해, 주변 회로 영역(2A)에서는, 포토레지스트막을 잔존시키지 않지만, 화소 영역(1A)에서, 막부(FPt1, FPa1, FPs1 및 FPr1)를 형성하는 영역에, 포토레지스트막을 잔존시킨다.
계속해서, 이 포토레지스트막을 마스크로 하여, 두꺼운 하드 마스크막(HM1)을 에칭한다. 이에 의해, 화소 영역(1A)에 있어서, 활성 영역(AcTP)의 상방에서, 도전막(CF1) 상에 두꺼운 하드 마스크막(HM1)을 남겨서 막부(FPt1)를 형성한다. 또한, 화소 영역(1A)에 있어서, 활성 영역(AcAS)의 상방에서, 도전막(CF1) 상에 두꺼운 하드 마스크막(HM1)을 남겨서 막부(FPa1 및 FPs1)를 형성한다. 또한, 화소 영역(1A)에 있어서, 활성 영역(AcR)의 상방에서, 도전막(CF1) 상에 두꺼운 하드 마스크막(HM1)을 남겨서 막부(FPr1)를 형성한다. 계속해서, 포토레지스트막을 애싱 등에 의해 제거한다. 이러한 포토레지스트막의 형성으로부터 제거까지의 공정을 패터닝이라고 한다.
또한, 막부(FPt1)는, 활성 영역(AcTP) 중, p형 웰(PW1) 상으로부터, p형 웰(PW2) 상에 걸쳐서, 연속적으로 형성된다.
계속해서, 도 12에 도시하는 바와 같이, 얇은 하드 마스크막(HM2)을 형성한다(도 5의 스텝 S16). 이 스텝 S16에서는, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 막부(FPt1) 상, 막부(FPa1) 상, 막부(FPs1) 상 및 막부(FPr1) 상을 포함시켜서 도전막(CF1) 상에, 절연막으로서의 하드 마스크막(HM2)을, 예를 들어 CVD법에 의해 형성한다. 하드 마스크막(HM2)의 막 두께(TH6)는, 하드 마스크막(HM1)의 막 두께(TH5)보다도 작다.
하드 마스크막(HM2)으로서, 산화 실리콘(SiO2)막, 질화 실리콘(SiN)막 및 산질화 실리콘(SiON)막 중, 1종을 포함하는 단층막, 또는 2종 이상을 포함하는 적층막인, 절연막을 형성할 수 있다.
또한, 하드 마스크막(HM1)의 막 두께(TH5)는, 예를 들어 200 내지 300㎚ 정도이고, 하드 마스크막(HM2)의 막 두께(TH6)는, 예를 들어 20㎚ 정도이다.
계속해서, 도 13에 도시하는 바와 같이, 얇은 하드 마스크막(HM2)을 패터닝한다(도 5의 스텝 S17). 이 스텝 S17에서는, 주변 회로 영역(2A)에 있어서, 얇은 하드 마스크막(HM2)을 패터닝함으로써, 얇은 하드 마스크막(HM2)을 포함하는 막부(FPH 및 FPL)를 형성한다.
구체적으로는, 얇은 하드 마스크막(HM2) 상에 포토레지스트막(도시는 생략)을 형성하고, 포토리소그래피 기술을 사용하여 노광 및 현상 처리한다. 이에 의해, 화소 영역(1A)에서는, 포토레지스트막을 잔존시키지 않지만, 주변 회로 영역(2A)에서, 막부(FPH 및 FPL)를 형성하는 영역에, 포토레지스트막을 잔존시킨다. 계속해서, 이 포토레지스트막을 마스크로 하여, 얇은 하드 마스크막(HM2)을 에칭한다. 이에 의해, 주변 회로 영역(2A)에서, 도전막(CF1) 상에 얇은 하드 마스크막(HM2)을 남겨서 막부(FPH 및 FPL)를 형성한다.
이때, 화소 영역(1A)에서는, 얇은 하드 마스크막(HM2)을 에치백한다. 이에 의해, 활성 영역(AcTP)의 상방에서, 막부(FPt1)의 측면에 얇은 하드 마스크막(HM2)을 남겨서 사이드 월(SWt)을 형성하고, 도전막(CF1) 상에 막부(FPt1)와 사이드 월(SWt)을 포함하는 막부(FPt)를 형성한다.
또한, 활성 영역(AcAS)의 상방에서, 막부(FPa1)의 측면에 얇은 하드 마스크막(HM2)을 남겨서 사이드 월(SWa)을 형성하고, 도전막(CF1) 상에 막부(FPa1)와 사이드 월(SWa)을 포함하는 막부(FPa)를 형성한다. 또한, 활성 영역(AcAS)의 상방에서, 막부(FPs1)의 측면에 얇은 하드 마스크막(HM2)을 남겨서 사이드 월(SWs)을 형성하고, 도전막(CF1) 상에 막부(FPs1)와 사이드 월(SWs)을 포함하는 막부(FPs)를 형성한다. 또한, 활성 영역(AcR)의 상방에서, 막부(FPr1)의 측면에 얇은 하드 마스크막(HM2)을 남겨서 사이드 월(SWr)을 형성하고, 도전막(CF1) 상에 막부(FPr1)와 사이드 월(SWr)을 포함하는 막부(FPr)를 형성한다.
또한, 화소 영역(1A)에 있어서, 막부(FPt1, FPa1, FPs1 및 FPr1) 각각의 측면에 얇은 하드 마스크막(HM2)을 남기지 않아도 된다. 그리고, 화소 영역(1A)에 있어서, 막부(FPt1)만을 포함하는 막부(FPt), 막부(FPa1)만을 포함하는 막부(FPa), 막부(FPs1)만을 포함하는 막부(FPs) 및 막부(FPr1)만을 포함하는 막부(FPr)를 형성해도 된다.
또한, 막부(FPt)는, p형 웰(PW1) 상으로부터, p형 웰(PW2) 상에 걸쳐서, 연속적으로 형성된다.
계속해서, 도 14에 도시하는 바와 같이, 게이트 전극(GEt, GEa, GEs, GEr, GEH 및 GEL)을 형성한다(도 5의 스텝 S18). 이 스텝 S18에서는, 화소 영역(1A)에서, 게이트 전극(GEt, GEa, GEs 및 GEr)을 형성하고, 주변 회로 영역(2A)에서, 게이트 전극(GEH 및 GEL)을 형성한다.
구체적으로는, 막부(FPt, FPa, FPs 및 FPr)와 막부(FPH 및 FPL)를 마스크로 하여, 도전막(CF1) 및 게이트 절연막(GOX1, GOX2 및 GOX3)을 에칭한다.
이때, 화소 영역(1A)에서는, 막부(FPt, FPa, FPs 및 FPr) 중 어느 것으로도 덮여 있지 않은 부분의 도전막(CF1) 및 게이트 절연막(GOX1)을 제거한다. 이에 의해, 막부(FPt)로 덮인 부분의 도전막(CF1) 및 게이트 절연막(GOX1)을 남기고, 활성 영역(AcTP) 상에, 게이트 절연막(GOX1)을 개재하여 도전막(CF1)을 포함하는 게이트 전극(GEt)을 형성한다.
또한, 막부(FPa)로 덮인 부분의 도전막(CF1) 및 게이트 절연막(GOX1)을 남기고, 활성 영역(AcAS) 상에, 게이트 절연막(GOX1)을 개재하여 도전막(CF1)을 포함하는 게이트 전극(GEa)을 형성한다. 그리고, 막부(FPs)로 덮인 부분의 도전막(CF1) 및 게이트 절연막(GOX1)을 남기고, 활성 영역(AcAS) 상에, 게이트 절연막(GOX1)을 개재하여 도전막(CF1)을 포함하는 게이트 전극(GEs)을 형성한다. 또한, 막부(FPr)로 덮인 부분의 도전막(CF1) 및 게이트 절연막(GOX1)을 남기고, 활성 영역(AcR) 상에, 게이트 절연막(GOX1)을 개재하여 도전막(CF1)을 포함하는 게이트 전극(GEr)을 형성한다.
한편, 주변 회로 영역(2A)에서는, 막부(FPH 및 FPL) 중 어느 것으로도 덮여 있지 않은 부분의 도전막(CF1) 및 게이트 절연막(GOX2 및 GOX3)을 제거한다. 이에 의해, 막부(FPH)로 덮인 부분의 도전막(CF1) 및 게이트 절연막(GOX2)을 남기고, 활성 영역(AcH) 상에, 게이트 절연막(GOX2)을 개재하여 도전막(CF1)을 포함하는 게이트 전극(GEH)을 형성한다. 또한, 막부(FPL)로 덮인 부분의 도전막(CF1) 및 게이트 절연막(GOX3)을 남기고, 활성 영역(AcL) 상에, 게이트 절연막(GOX3)을 개재하여 도전막(CF1)을 포함하는 게이트 전극(GEL)을 형성한다.
또한, 게이트 전극(GEt)은, p형 웰(PW1) 상으로부터, p형 웰(PW2) 상에 걸쳐서, 연속적으로 형성된다.
계속해서, 도 15에 도시하는 바와 같이, n형 웰(NW)을 형성한다(도 5의 스텝 S19). 이 스텝 S19에서는, 화소 영역(1A)에서, 활성 영역(AcTP) 중, 게이트 전극(GEt)의 한쪽 측(도 15 중의 좌측)에 위치하는 p형 웰(PW1)의 내부에, 이온 주입법에 의해 n형 웰(NW)을 형성한다.
예를 들어, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 반도체 기판(1S) 상에 포토레지스트막(R1)을 형성하고, 포토리소그래피 기술을 사용하여 노광 및 현상 처리를 행한다. 이에 의해, 화소 영역(1A)에 있어서, 포토레지스트막(R1)을 관통하여, 활성 영역(AcTP) 중, 게이트 전극(GEt)의 한쪽 측(도 15 중의 좌측)에 위치하는 부분, 즉 p형 웰(PW1)에 도달하는 개구부(OP1)를 형성한다. 그리고, 화소 영역(1A)에 있어서, 활성 영역(AcTP) 중, n형 웰(NW)이 형성되는 부분인 p형 웰(PW1)은, 개구부(OP1)의 저부에 노출된다.
한편, 화소 영역(1A)에 있어서, 활성 영역(AcTP) 중, n형 웰(NW)이 형성되지 않는 부분인 p형 웰(PW2), 및 활성 영역(AcAS 및 AcR) 중 p형 웰(PW2)은, n형의 불순물 이온이 주입되지 않도록, 포토레지스트막(R1)에 의해 덮여 있다. 또한, 주변 회로 영역(2A)에 있어서, 활성 영역(AcH 및 AcL) 중 p형 웰(PW3)은, n형의 불순물 이온이 주입되지 않도록, 포토레지스트막(R1)에 의해 덮여 있다.
이와 같이, 개구부(OP1)가 형성된 포토레지스트막(R1)을 마스크로 하여, n형의 불순물 이온(IM1)을 주입한다. 이에 의해, 도 15에 도시하는 바와 같이, p형 웰(PW1)의 상층부에 n형의 불순물 이온(IM1)이 주입되어 n형 웰(NW)이 형성된다. 즉, p형 웰(PW1)의 내부에 n형 웰(NW)이 형성된다. 이 p형 웰(PW1)과 n형 웰(NW)과의 사이의 pn 접합에 의해, 포토 다이오드(PD)가 형성된다.
적합하게는, n형의 불순물 이온(IM1)이 조사되는 방향은, 게이트 전극(GEt)의 포토다이오드(PD) 측의 측면에 n형의 불순물 이온(IM1)이 조사되도록, 반도체 기판(1S)의 주면의 법선 방향에 대하여 각도 θ1만큼 경사져 있다. 각도 θ1은, 예를 들어 30° 정도이다. 또한, 상기한 n형의 불순물 이온(IM1)의 주입은, 수직 방향에 의한 이온 주입과, 각도 θ1에 의한 경사 이온 주입의 2회로 행해도 된다. 수직 방향에 의한 이온 주입의 각도는 0° 내지 7°의 범위가 바람직하다.
반도체 기판(1S)의 주면의 법선 방향에 평행한 방향으로 불순물 이온(IM1)을 주입할 경우에는, 불순물 이온(IM1)을 주입하는 깊이가 매우 큰 값일 때를 제외하고, n형 웰(NW)을, 평면에서 보아, 게이트 전극(GEt)과 겹치도록 형성하는 것은 곤란하다.
한편, 게이트 전극(GEt)의 포토 다이오드(PD) 측의 측면에 n형의 불순물 이온(IM1)이 조사되도록, 반도체 기판(1S)의 주면의 법선 방향에 경사진 방향으로 불순물 이온(IM1)을 주입하는 경우를 생각한다. 이 경우, 불순물 이온(IM1)을 주입하는 깊이가 매우 큰 값이 아니어도, n형 웰(NW)을, 평면에서 보아, 게이트 전극(GEt)과 겹치도록 형성할 수 있다. 이렇게 n형 웰(NW)의 일부와 게이트 전극(GEt)이, 평면에서 보아 겹치는 것에 의해, n형 웰(NW)을 전송 트랜지스터(TX)(후술하는 도 19 참조)의 소스 영역으로서도 기능시킬 수 있다.
본 실시 형태 1에서는, 포토 다이오드(PD)를 형성하기 위하여 예를 들어 n형의 불순물 이온을 주입할 때, 막부(FPt)로 덮인 게이트 전극(GEt)에 자기 정합시켜서 주입한다. 이에 의해, 불순물 이온이, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 p형 웰(PW1)에 주입되기 어려워진다. 그로 인해, p형 웰(PW1)의 상면으로부터 깊은 위치까지 n형의 불순물 이온을 주입할 수 있고, p형 웰(PW1)의 상면으로부터 깊은 위치에 n형 웰(NW)을 형성할 수 있다. 그 결과, 포토 다이오드(PD)에 있어서의 포화 전자수가 저감되는 것을 방지 또는 억제할 수 있고, 광을 조사하지 않은 상태에서의 백색점의 발생, 즉 화소 결함의 발생 빈도를 저감할 수 있다.
반도체 기판(1S)의 상면으로부터 n형 웰(NW)의 하면까지의 거리(TH7)는, 게이트 전극(GEt)의 막 두께(TH4)보다도 커도 된다. 이러한 경우에도, 본 실시 형태 1에 의하면, n형 웰(NW)을 형성하기 위하여 예를 들어 n형의 불순물 이온을 주입할 때, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 p형 웰(PW1)에, 불순물 이온이 주입되는 것을 방지 또는 억제할 수 있다. 또한, 게이트 전극(GEt)의 막 두께(TH4)는, 예를 들어 200㎚ 정도이다.
적합하게는, 개구부(OP1)는, 노광 시의 위치 맞춤 정밀도를 고려한 후에, 평면에서 보아, 게이트 전극(GEt)과 인접하는 부분의 p형 웰(PW1)이 개구부(OP1)의 저부에 확실하게 노출되도록 형성된다. 즉 개구부(OP1)는, 포토레지스트막(R1)을 관통하여, 막부(FPt) 중 한쪽 측(도 15 중의 좌측)의 단부에 도달하도록 형성된다. 이에 의해, 평면에서 보아, 게이트 전극(GEt)과 인접하는 부분의 p형 웰(PW1)의 상층부에, 확실하게 n형의 불순물 이온을 주입하여 n형 웰(NW)을 형성할 수 있다.
계속해서, 도 16에 도시하는 바와 같이, p+형 반도체 영역(PR)을 형성한다(도 5의 스텝 S20). 이 스텝 S20에서는, n형 웰(NW)의 상층부에, p+형 반도체 영역(PR)을 형성한다.
예를 들어, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 반도체 기판(1S) 상에 포토레지스트막(R2)을 형성하고, 포토리소그래피 기술을 사용하여 노광 및 현상 처리를 행한다. 이에 의해, 화소 영역(1A)에 있어서, 포토레지스트막(R2)을 관통하여, 활성 영역(AcTP) 중 n형 웰(NW)에 도달하는 개구부(OP2)를 형성한다. 그리고, 화소 영역(1A)에 있어서, 활성 영역(AcTP) 중, p+형 반도체 영역(PR)이 형성되는 부분인 n형 웰(NW)은, 개구부(OP2)의 저부에 노출된다.
한편, 화소 영역(1A)에 있어서, 활성 영역(AcTP) 중, p+형 반도체 영역(PR)이 형성되지 않는 부분인 p형 웰(PW2), 및 활성 영역(AcAS 및 AcR) 중 p형 웰(PW2)은, p형의 불순물 이온이 주입되지 않도록, 포토레지스트막(R2)에 의해 덮여 있다. 또한, 주변 회로 영역(2A)에 있어서, 활성 영역(AcH 및 AcL) 중 p형 웰(PW3)은, p형의 불순물 이온이 주입되지 않도록, 포토레지스트막(R2)에 의해 덮여 있다.
이와 같이, 개구부(OP2)가 형성된 포토레지스트막(R2)을 마스크로 하여, p형의 불순물 이온(IM2)을 주입한다. 이에 의해, 도 16에 도시하는 바와 같이, n형 웰(NW)의 상층부에 p형의 불순물 이온(IM2)이 주입되어 p+형 반도체 영역(PR)이 형성된다.
적합하게는, p형의 불순물 이온(IM2)이 조사되는 방향은, 게이트 전극(GEt)의 포토다이오드(PD) 측의 측면에 n형의 불순물 이온이 조사되지 않도록, 반도체 기판(1S)의 상면의 법선 방향에 대하여 각도 θ2만큼 경사져 있다. 각도θ2는, 예를 들어 10 내지 30° 정도이다.
이에 의해, n형 웰(NW)의 상층부 중, 게이트 전극(GEt)과 이격된 부분에, p형의 불순물 이온이 주입된다. 따라서, p+형 반도체 영역(PR)은, n형 웰(NW)의 상층부 중, 게이트 전극(GEt)과 이격된 부분에 형성된다.
또한, 포토레지스트막(R2)으로서, 포토레지스트막(R1)(도 15 참조)을 그대로 사용해도 된다.
계속해서, 도 17에 도시하는 바와 같이, n형의 저농도 반도체 영역(NM)을 형성한다(도 6의 스텝 S21). 이 스텝 S21에서는, 화소 영역(1A)에 있어서, 활성 영역(AcAS) 중, 게이트 전극(GEa) 양측의 p형 웰(PW2) 및 게이트 전극(GEs) 양측의 p형 웰(PW2)에, n형의 저농도 반도체 영역(NM)을 형성한다. 또한, 화소 영역(1A)에 있어서, 활성 영역(AcR) 중, 게이트 전극(GEr) 양측의 p형 웰(PW2)에, n형의 저농도 반도체 영역(NM)을 형성한다. 또한, 주변 회로 영역(2A)에 있어서, 활성 영역(AcH) 중, 게이트 전극(GEH) 양측의 p형 웰(PW3)에, n형의 저농도 반도체 영역(NM)을 형성하고, 활성 영역(AcL) 중, 게이트 전극(GEL) 양측의 p형 웰(PW3)에, n형의 저농도 반도체 영역(NM)을 형성한다.
예를 들어, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 반도체 기판(1S) 상에 포토레지스트막(R3)을 형성하고, 포토리소그래피 기술을 사용하여 노광 및 현상 처리를 행한다. 이에 의해, 화소 영역(1A)에 있어서, 활성 영역(AcAS 및 AcR)에서, 게이트 전극(GEa, GEs 및 GEr), 및 p형 웰(PW2)이 노출되도록, 포토레지스트막(R3)을 패터닝한다. 또한, 주변 회로 영역(2A)에 있어서, 활성 영역(AcH 및 AcL)에서, 게이트 전극(GEH 및 GEL), 및 p형 웰(PW3)이 노출되도록, 포토 레지스트막(R3)을 패터닝한다. 한편, 화소 영역(1A)에 있어서, 활성 영역(AcTP) 중 n형 웰(NW) 및 p+형 반도체 영역(PR)은, n형의 불순물 이온이 주입되지 않도록, 포토레지스트막(R3)에 의해 덮여 있다.
그리고, 포토레지스트막(R3) 및 게이트 전극(GEa, GEs, GEr, GEH 및 GEL)을 마스크로 하여, n형의 불순물 이온을 주입한다. 이에 의해, 화소 영역(1A)에 있어서, 게이트 전극(GEa, GEs 및 GEr) 각각의 양측의 p형 웰(PW2) 중에, n형의 저농도 반도체 영역(NM)이 형성된다. 또한, 주변 회로 영역(2A)에 있어서, 게이트 전극(GEH 및 GEL) 각각의 양측의 p형 웰(PW3) 중에, n형의 저농도 반도체 영역(NM)이 형성된다.
이때, 전송 트랜지스터(TX)(후술하는 도 19 참조)의 드레인 영역이 형성되는 부분의 p형 웰(PW2)이 노출되고, 노출된 p형 웰(PW2)에, n형의 저농도 반도체 영역(NM)이 형성되어도 된다.
또한, 스텝 S21에서는, 먼저, 활성 영역(AcAS, AcR 및 AcH)에서, 어떤 조건에서 n형의 불순물 이온을 주입하여 n형의 저농도 반도체 영역(NM)을 형성한 후, 활성 영역(AcL)에서, 다른 조건으로 n형의 불순물 이온을 주입하여 n형의 저농도 반도체 영역(NM)을 형성해도 된다.
또한, 주변 회로 영역(2A)에 p채널형의 MISFET가 형성되는 경우에는, 주변 회로 영역(2A)에 있어서, 예를 들어 붕소(B) 등의 p형의 불순물 이온을 주입함으로써, p형의 저농도 반도체 영역을 형성해도 된다.
계속해서, 도 18에 도시하는 바와 같이, 캡 절연막(CAP)의 형성 및 패터닝을 행한다(도 6의 스텝 S22).
먼저, 도 18에 도시하는 바와 같이, 반도체 기판(1S) 상에, 산화 실리콘(SiO2)막, 질화 실리콘(SiN)막 및 산질화 실리콘(SiON)막 중 1종을 포함하는 단층막, 또는 2종 이상을 포함하는 적층막인 절연막(CAP1)을, 예를 들어 CVD법 등을 사용하여 형성한다.
계속해서, 도 18에 도시하는 바와 같이, 절연막(CAP1)을 패터닝한다. 예를 들어, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 절연막(CAP1) 상에 포토레지스트막(R4)을 형성하고, 포토리소그래피 기술을 사용하여 노광 및 현상 처리를 행한다. 이에 의해, 화소 영역(1A)에 있어서, 막부(FPt) 상, n형 웰(NW) 상 및 p+형 반도체 영역(PR) 상의 부분의 포토레지스트막(R4)을 남기고, 그 이외의 부분의 포토레지스트막(R4)을 제거한다.
그리고, 막부(FPt), n형 웰(NW) 및 p+형 반도체 영역(PR)이 포토레지스트막(R4)으로 덮인 상태에서, 화소 영역(1A)에 있어서, 활성 영역(AcAS 및 AcR) 각각의 위의 절연막(CAP1)을, RIE(Reactive Ion Etching)법 등에 의해 이방성 에칭한다. 또한, 주변 회로 영역(2A)에 있어서, 활성 영역(AcH 및 AcL) 각각의 위의 절연막(CAP1)을, RIE법 등에 의해 이방성 에칭한다.
이때, 화소 영역(1A)에 있어서, n형 웰(NW) 상, p+형 반도체 영역(PR) 상, 및 막부(FPt) 상에 절연막(CAP1)을 남겨서 캡 절연막(CAP)을 형성한다. 또한, 이 캡 절연막(CAP)은, 반사 방지막(ARF)으로서 기능한다.
한편, 주변 회로 영역(2A)에 있어서, 절연막(CAP1)이 에치백되어 막부(FPH 및 FPL)가 노출되고, 또한, 노출된 막부(FPH 및 FPL)가 제거된다. 그리고, 게이트 전극(GEH 및 GEL) 각각의 측면에 절연막(CAP1)을 남겨서 사이드 월(SW)을 형성한다. 즉, 사이드 월(SW)는, 절연막(CAP1)을 포함한다.
한편, 화소 영역(1A)에 있어서, 활성 영역(AcAS 및 AcR) 각각의 위에서, 절연막(CAP1)이 에치백되어 막부(FPa, FPs 및 FPr)가 노출된다. 여기서, 막부(FPa, FPs 및 FPr)의 막 두께(TH5)(도 13 참조)는, 막부(FPH 및 FPL)의 막 두께(TH6)(도 13 참조)보다도 크다. 따라서, 막부(FPH 및 FPL)가 제거될 때까지 막부(FPa, FPs 및 FPr)를 에치백한 경우에도, 막부(FPa, FPs 및 FPr)를 완전히 제거하지 않고 잔존시킬 수 있다. 이에 의해, 게이트 전극(GEa)의 측면 및 남겨진 막부(FPa)의 측면에, 절연막(CAP1)을 남겨서 사이드 월(SW)을 형성한다. 또한, 게이트 전극(GEs)의 측면 및 남겨진 막부(FPs)의 측면에, 절연막(CAP1)을 남겨서 사이드 월(SW)을 형성한다. 또한, 게이트 전극(GEr)의 측면 및 남겨진 막부(FPr)의 측면에, 절연막(CAP1)을 남겨서 사이드 월(SW)을 형성한다.
또한, 도 18에 도시하는 바와 같이, 노광 시의 위치 맞춤 정밀도를 고려한 후에, 평면에서 보아, 게이트 전극(GEt)과 인접하는 부분의 p형 웰(PW2)이 확실하게 노출되도록, 막부(FPt)의 포토 다이오드(PD) 측과 반대측의 단부 상의 포토레지스트막(R4)은 제거된다. 이에 의해, 절연막(CAP1)이 에치백되어 막부(FPt)의 포토 다이오드(PD) 측과 반대측의 단부가 노출된다. 그리고, 막부(FPH 및 FPL)가 제거될 때까지, 막부(FPt)의 포토 다이오드(PD) 측과 반대측의 단부를 에치백한 경우에도, 막부(FPt)의 포토 다이오드(PD) 측과 반대측의 단부를 완전히 제거하지 않고 잔존시킬 수 있다. 이에 의해, 게이트 전극(GEt)의 포토 다이오드(PD) 측과 반대측의 측면 및 남겨진 막부(FPt)의 포토 다이오드(PD) 측과 반대측의 측면에, 절연막(CAP1)을 남겨서 사이드 월(SW)을 형성한다.
이와 같이, 막부(FPt)의 포토 다이오드(PD) 측과 반대측의 단부를 에치백한 경우, 막부(FPt)는 단차부(STP)를 갖는 경우가 있다. 이때, 단차부(STP)보다도 포토 다이오드(PD) 측과 반대측 부분의 막부(FPt)의 막 두께는, 단차부(STP)보다도 포토다이오드(PD) 측의 부분의 막부(FPt)의 막 두께(TH5)(도 13 참조)보다도 작다.
계속해서, 도 19에 도시하는 바와 같이, n형의 고농도 반도체 영역(NR)을 형성한다(도 6의 스텝 S23).
이 스텝 S23에서는, 화소 영역(1A)에 있어서, 활성 영역(AcTP)에서, 반사 방지막(ARF)으로서의 캡 절연막(CAP) 및 게이트 전극(GEt)을 마스크로 하여, 예를 들어 인(P) 또는 비소(As) 등의 n형의 불순물 이온을 주입한다. 이에 의해, 화소 영역(1A)에 있어서, 활성 영역(AcTP) 중, 게이트 전극(GEt)의 포토 다이오드(PD) 측과 반대측(도 19 중의 우측)에 위치하는 부분인 p형 웰(PW2)에, n형의 고농도 반도체 영역(NR)을 형성한다. 이 n형의 고농도 반도체 영역(NR)은, 전송 트랜지스터(TX)의 드레인 영역이기도 하고, 플로팅 디퓨전(FD)이 되는 반도체 영역이다. 즉, 게이트 전극(GEt)과, 드레인 영역인 n형의 고농도 반도체 영역(NR)과, 막부(FPt)를 포함하는 전송 트랜지스터(TX)가 형성된다.
또한, 스텝 S23에서는, 화소 영역(1A)에 있어서, 활성 영역(AcAS)에서, 게이트 전극(GEa)과, 게이트 전극(GEa) 양측의 측면에 형성된 사이드 월(SW)을 마스크로 하여, n형의 불순물 이온을 주입한다. 이에 의해, 게이트 전극(GEa)과, 게이트 전극(GEa) 양측의 측면에 형성된 사이드 월(SW)을 포함하는 합성체의 양측의 p형 웰(PW2)에, n형의 고농도 반도체 영역(NR)을 형성한다. 그리고, 게이트 전극(GEa)과, 소스·드레인 영역(SD)인 n형의 고농도 반도체 영역(NR)과, 막부(FPa)를 포함하는 증폭 트랜지스터(AMI)가 형성된다.
또한, 화소 영역(1A)에 있어서, 활성 영역(AcAS)에서, 게이트 전극(GEs)과, 게이트 전극(GEs) 양측의 측면에 형성된 사이드 월(SW)을 마스크로 하여, n형의 불순물 이온을 주입한다. 이에 의해, 게이트 전극(GEs)과, 게이트 전극(GEs) 양측의 측면에 형성된 사이드 월(SW)을 포함하는 합성체의 양측의 p형 웰(PW2)에, n형 고농도 반도체 영역(NR)을 형성한다. 그리고, 게이트 전극(GEs)과, 소스·드레인 영역(SD)인 n형의 고농도 반도체 영역(NR)과, 막부(FPs)를 포함하는 선택 트랜지스터(SEL)가 형성된다.
또한, 화소 영역(1A)에 있어서, 활성 영역(AcR)에서, 게이트 전극(GEr)과, 게이트 전극(GEr) 양측의 측면에 형성된 사이드 월(SW)을 마스크로 하여, n형의 불순물 이온을 주입한다. 이에 의해, 활성 영역(AcR)에서, 게이트 전극(GEr)과, 게이트 전극(GEr) 양측의 측면에 형성된 사이드 월(SW)을 포함하는 합성체의 양측의 p형 웰(PW2)에, n형의 고농도 반도체 영역(NR)을 형성한다. 그리고, 게이트 전극(GEr)과, 소스·드레인 영역(SD)인 n형의 고농도 반도체 영역(NR)과, 막부(FPr)를 포함하는 리셋 트랜지스터(RST)가 형성된다.
한편, 스텝 S23에서는, 주변 회로 영역(2A)에 있어서, 활성 영역(AcH)에서, 게이트 전극(GEH)과, 게이트 전극(GEH) 양측의 측면에 형성된 사이드 월(SW)을 마스크로 하여, n형의 불순물 이온을 주입한다. 이에 의해, 게이트 전극(GEH)과, 게이트 전극(GEH) 양측의 측면에 형성된 사이드 월(SW)을 포함하는 합성체의 양측의 p형 웰(PW3)에, n형의 고농도 반도체 영역(NR)을 형성한다. 그리고, 게이트 전극(GEH)과, 소스·드레인 영역(SD)인 n형의 고농도 반도체 영역(NR)을 포함하는 트랜지스터(LTH)가 형성된다.
또한, 주변 회로 영역(2A)에 있어서, 활성 영역(AcL)에서, 게이트 전극(GEL)과, 게이트 전극(GEL) 양측의 측면에 형성된 사이드 월(SW)을 마스크로 하여, n형의 불순물이온을 주입한다. 이에 의해, 게이트 전극(GEL)과, 게이트 전극(GEL) 양측의 측면에 형성된 사이드 월(SW)을 포함하는 합성체의 양측의 p형 웰(PW3)에, n형의 고농도 반도체 영역(NR)을 형성한다. 그리고, 게이트 전극(GEL)과, 소스·드레인 영역(SD)인 n형의 고농도 반도체 영역(NR)을 포함하는 트랜지스터(LTL)가 형성된다.
또한, 주변 회로 영역(2A)에 p채널형의 MISFET가 형성되는 경우에는, 주변 회로 영역(2A)에 있어서, 예를 들어 붕소(B) 등의 p형의 불순물 이온을 주입함으로써, p채널형의 MISFET의 소스·드레인 영역이 되는 p형의 고농도 반도체 영역을 형성해도 된다.
그 후, 이상의 공정에서 주입한 불순물을 활성화시키기 위해서, 활성화 어닐을 행한다. 또한, 각 불순물의 주입 순서는 상기 공정의 순서에 제한되는 것이 아니다. 또한, 복수의 동일한 도전형의 반도체 영역에 대해서는, 한번의 공정으로 동시에 불순물을 주입하는 것이 가능하고, 각 불순물의 주입 공정을 조정할 수 있다. 또한, 활성화 어닐 후에도, p+형 반도체 영역(PR)은, n형 웰(NW)의 상층부 중, 게이트 전극(GEt)과 이격된 부분에 형성되어 있다.
계속해서, 도 20에 도시하는 바와 같이, 실리사이드층(SIL)을 형성한다(도 6의 스텝 S24). 이 스텝 S24의 공정에서는, 실리사이드층을 형성하지 않는 영역에서, 반도체 기판(1S) 상에 실리사이드 블로킹막(도시는 생략)을 형성한다. 한편, 예를 들어 게이트 전극(GEH 및 GLH), 및 n형의 고농도 반도체 영역(NR) 등, 실리사이드층(SIL)을 형성하는 영역에서는, 반도체 기판(1S) 상에 실리사이드 블로킹막(도시는 생략)을 형성하지 않는다.
계속해서, 반도체 기판(1S) 상에 예를 들어 니켈(Ni)막을 포함하는 금속막(도시는 생략)을 스퍼터링법 등을 사용하여 형성한다. 이 금속막으로서, 니켈막 외에, 티타늄(Ti)막, 코발트(Co)막 또는 백금(Pt)막 등의 금속막 및 이들 금속을 포함하는 합금막을 사용해도 된다.
계속해서, 반도체 기판(1S)에 대하여 열처리를 실시함으로써, 금속막(도시는 생략)과, 게이트 전극(GEH 및 GLH)을 구성하는 실리콘, 및 n형의 고농도 반도체 영역(NR)을 구성하는 실리콘을 반응시켜서, 예를 들어 니켈 실리사이드층을 포함하는 실리사이드층(SIL)을 형성한다. 그 후, 미반응된 금속막(도시는 생략)을 제거한다. 이렇게 해서, 화소 영역(1A)에 있어서, 활성 영역(AcTP, AcAS 및 AcR)에서는, 막부(FPt, FPa, FPs 및 FPr) 각각의 상면에는, 실리사이드층을 형성하지 않는다.
한편, 화소 영역(1A)에 있어서, 활성 영역(AcTP)에서는, n형의 고농도 반도체 영역(NR)의 상면에, 실리사이드층(SIL)을 형성하고, 활성 영역(AcAS 및 AcR)에서는, n형의 고농도 반도체 영역(NR)의 상면에, 실리사이드층(SIL)을 형성한다. 또한, 주변 회로 영역(2A)에 있어서, 활성 영역(AcH 및 AcL)에서는, n형의 고농도 반도체 영역(NR)의 상면, 및 게이트 전극(GEH 및 GEL) 각각의 상면에, 실리사이드층(SIL)을 형성한다. 이 실리사이드층에 의해, 각 영역과 플러그의 접속 저항을 작게 할 수 있다.
또한, 이 스텝 S24의 공정에서, 화소 영역(1A)에 있어서, 전송 트랜지스터(TX)의 드레인 영역인 n형의 고농도 반도체 영역(NR)의 상면에 실리사이드층(SIL)을 형성하지 않아도 된다. 이 경우, 전송 트랜지스터(TX)의 드레인 영역인 n형의 고농도 반도체영역(NR)의 상면에도, 실리사이드 블로킹막(도시는 생략)을 형성한다.
계속해서, 도 21에 도시하는 바와 같이, 층간 절연막(IL1)을 형성한다(도 6의 스텝 S25). 이 스텝 S25에서는, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 반도체 기판(1S) 상에, 층간 절연막(IL1)을 형성한다. 즉, 포토 다이오드(PD), 전송 트랜지스터(TX), 증폭 트랜지스터(AMI), 선택 트랜지스터(SEL) 및 리셋 트랜지스터(RST), 및 트랜지스터(LTH 및 LTL)를 덮도록, 층간 절연막(IL1)을 형성한다.
예를 들어, 반도체 기판(1S) 상에 TEOS 가스를 원료 가스로 한 CVD법에 의해 산화 실리콘막을 퇴적한다. 이 후, 필요에 따라, 층간 절연막(IL1)의 상면을 CMP(Chemical Mechanical Polishing: 화학적 기계적 연마)법 등을 사용하여 평탄화한다.
계속해서, 도 22에 도시하는 바와 같이, 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL)을 형성한다(도 6의 스텝 S26). 이 스텝 S26에서는, 층간절연막(IL1)을 패터닝함으로써, 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL)을 형성한다.
전송 트랜지스터(TX)의 n형의 고농도 반도체 영역(NR)의 상방에서, 층간 절연막(IL1)을 관통하여 n형의 고농도 반도체 영역(NR)에 도달하는 콘택트 홀(CHt)을 형성한다. 증폭 트랜지스터(AMI)의 n형의 고농도 반도체 영역(NR)의 상방에서, 층간 절연막(IL1)을 관통하여, n형의 고농도 반도체 영역(NR)의 상면에 형성된 실리사이드층(SIL)에 도달하는 콘택트 홀(CHa)을 형성한다. 선택 트랜지스터(SEL)의 n형의 고농도 반도체 영역(NR)의 상방에서, 층간 절연막(IL1)을 관통하여, n형의 고농도 반도체 영역(NR)의 상면에 형성된 실리사이드층(SIL)에 도달하는 콘택트 홀(CHs)을 형성한다. 리셋 트랜지스터(RST)의 n형의 고농도 반도체 영역(NR)의 상방에서, 층간 절연막(IL1)을 관통하여, n형 고농도 반도체 영역(NR)의 상면에 형성된 실리사이드층(SIL)에 도달하는 콘택트 홀(CHr)을 형성한다.
트랜지스터(LTH)의 n형의 고농도 반도체 영역(NR)의 상방에서, 층간 절연막(IL1)을 관통하여, n형의 고농도 반도체 영역(NR)의 상면에 형성된 실리사이드층(SIL)에 도달하는 콘택트 홀(CHH)을 형성한다. 트랜지스터(LTL)의 n형의 고농도 반도체 영역(NR)의 상방에서, 층간 절연막(IL1)을 관통하여, n형의 고농도 반도체 영역(NR)의 상면에 형성된 실리사이드층(SIL)에 도달하는 콘택트 홀(CHL)을 형성한다.
이때, 게이트 전극(GEt, GEa, GEs, GEr, GEH 및 GEL)의 상방에도, 콘택트 홀(도시는 생략)이 형성된다.
계속해서, 도 4에 도시하는 바와 같이, 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL)를 형성한다(도 6의 스텝 S27). 이 스텝 S27에서는, 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL) 각각의 내부에 도전막을 매립함으로써, 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL) 각각을 형성한다.
먼저, 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL)의 저면 및 내벽을 포함하는 층간 절연막(IL1) 상에 배리어 도체막을 형성한다. 배리어 도체막은, 티타늄막 및 티타늄막 상에 형성된 질화티타늄막을 포함하고, 예를 들어 스퍼터링법을 사용함으로써 형성할 수 있다. 이 배리어 도체막은, 예를 들어 이후의 공정에서 매립하는 주도체막의 재료인 텅스텐이 실리콘 중으로 확산되는 것을 방지하는, 소위 확산 배리어성을 갖는다.
그리고, 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL)의 각각을 매립하도록, 배리어 도체막 상에, 텅스텐막을 포함하는 주도체막을 형성한다. 이 주도체막은, 예를 들어 CVD법을 사용하여 형성할 수 있다. 그리고, 층간 절연막(IL1) 상에 형성된 불필요한 주도체막 및 배리어 도체막을 예를 들어 CMP법으로 제거함으로써, 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL) 각각을 형성할 수 있다.
계속해서, 도 3에 도시하는 바와 같이, 층간 절연막(IL1) 상에 층간 절연막(IL2 내지 IL4) 및 배선(M1 내지 M3)을 형성한다. 예를 들어, 층간 절연막(IL1) 상에 층간 절연막(IL2)으로서 질화 실리콘(SiN)막과 산화 실리콘(SiO2)막의 적층막을 CVD법 등으로 형성한다. 계속해서, 층간 절연막(IL2)을 관통하여 배선(M1)에 도달하는 콘택트 홀을 형성한다. 계속해서, 그 콘택트 홀의 내부를 포함하는 층간 절연막(IL2) 상에 배리어막으로서 탄탈륨(Ta)막과, 그 위의 질화 탄탈륨(TaN)막과의 적층막을 스퍼터링법 등으로 퇴적한다. 계속해서, 배리어막 상에 시드막(도시는 생략)으로서 얇은 구리(Cu) 막을 스퍼터링법 등으로 퇴적하고, 전해 도금법에 의해 시드막 상에 구리막을 퇴적한다. 계속해서, 층간 절연막(IL2) 상의 불필요한 배리어막, 시드막 및 구리막을 CMP법 등에 의해 제거한다. 이와 같이, 배선 홈의 내부에 배리어막, 시드막 및 구리막을 매립함으로써 배선(M1)을 형성할 수 있다(싱글 다마신법).
이하, 마찬가지로 하여, 도 3에 도시하는 바와 같이, 배선(M1)을 형성한 층간 절연막(IL2) 상에 층간 절연막(IL3)을 형성하고, 층간 절연막(IL3) 중에 배선(M2)을 형성하고, 배선(M2)을 형성한 층간 절연막(IL3) 상에 층간 절연막(IL4)을 형성하고, 층간 절연막(IL4) 내에 배선(M3)을 형성한다.
또한, 본 실시 형태에서는, 배선(M1)이나 배선(M2)을 다마신법에 의한 구리 배선으로 형성한 예를 나타내고 있지만, 이것에 한정되지 않고, 알루미늄을 사용하여 패터닝법에 의해 형성해도 된다.
계속해서, 도 3에 도시하는 바와 같이, 최상층의 층간 절연막(IL4) 상이며, 평면적으로 화소 영역(1A)을 포함하는 영역에 마이크로렌즈(ML)를 형성한다. 즉, 포토 다이오드(PD)를 구성하는 n형 웰(NW)과 평면에서 보아 겹치도록, 온 칩 렌즈로서의 마이크로 렌즈(ML)를 형성한다. 또한, 도 3에 도시하는 바와 같이, 마이크로렌즈(ML)와 층간 절연막(IL4)과의 사이에, 아래부터 순서대로, 패시베이션막(PF) 및 컬러 필터(CL)를 형성해도 된다.
이상의 공정에 의해, 도 3에 도시하는 바와 같이, 본 실시 형태 1의 반도체 장치를 제조할 수 있다.
또한, 본 실시 형태 1에 있어서, 예를 들어 반도체 기판(1S), p형 웰(PW1, PW2 및 PW3), n형 웰(NW), p+형 반도체 영역(PR), n형의 저농도 반도체 영역(NM), 및, n형의 고농도 반도체 영역(NR) 각각의 도전형을, 일괄하여 반대의 도전형으로 변경해도 된다(실시 형태 2에 있어서도 마찬가지).
<포토 다이오드를 형성하기 위한 이온 주입에 대해서>
계속해서, 포토 다이오드를 형성하기 위한 이온 주입에 대해서, 비교예 1의 반도체 장치와 비교하면서 설명한다.
도 23은, 비교예 1의 반도체 장치의 구성을 도시하는 단면도이다. 도 24 내지 도 26은, 비교예 1의 반도체 장치의 제조 공정을 도시하는 단면도이다. 또한, 도 23에서는, 층간 절연막(IL1)보다도 상방 부분의 도시를 생략하고 있다.
도 23에 도시하는 바와 같이, 비교예 1의 반도체 장치에서는, 실시 형태 1의 반도체 장치와 달리, 전송 트랜지스터(TX)(100)의 게이트 전극(GEt)과 층간 절연막(IL1)과의 사이에, 막부(FPt)(도 3 참조)가 형성되어 있지 않다. 또한, 증폭 트랜지스터(AMI)의 게이트 전극(GEa)과 층간 절연막(IL1)과의 사이에, 막부(FPa)(도 3 참조)가 형성되어 있지 않고, 선택 트랜지스터(SEL)의 게이트 전극(GEs)과 층간 절연막(IL1)과의 사이에, 막부(FPs)(도 3 참조)가 형성되어 있지 않다. 또한, 리셋 트랜지스터(RST)의 게이트 전극(GEr)과 층간절연막(IL1)과의 사이에, 막부(FPr)(도 3 참조)가 형성되어 있지 않다. 한편, 게이트 전극(GEa, GEs 및 GEr) 각각의 상면에는, 실리사이드층(SIL)이 형성되어 있다.
비교예 1의 반도체 장치의 제조 공정에서는, 실시 형태 1에서 도 7 내지 도 9를 사용하여 설명한 스텝 S11 내지 스텝 S13의 공정을 행한 후, 도 10을 사용하여 설명한 스텝 S14를 행하지 않고, 도 24에 도시하는 바와 같이, 도전막(CF1) 상에 막 두께(TH6)를 갖고, 얇은 하드 마스크막(HM2)을 형성한다.
계속해서, 도 25에 도시하는 바와 같이, 얇은 하드 마스크막(HM2)을 패터닝하여 형성된 막부(FPt100, FPa100, FPs100 및 FPr100)를 마스크로 하여, 도전막(CF1) 및 게이트 절연막(GOX1, GOX2 및 GOX3)을 에칭한다.
이에 의해, 활성 영역(AcTP) 상에, 게이트 절연막(GOX1)을 개재하여, 도전막(CF1)을 포함하는 게이트 전극(GEt)을 형성한다. 또한, 활성 영역(AcAS) 상에, 게이트 절연막(GOX1)을 개재하여, 도전막(CF1)을 포함하는 게이트 전극(GEa)을 형성하고, 게이트 절연막(GOX1)을 개재하여, 도전막(CF1)을 포함하는 게이트 전극(GEs)을 형성한다. 또한, 활성 영역(AcR) 상에, 게이트 절연막(GOX1)을 개재하여, 도전막(CF1)을 포함하는 게이트 전극(GEr)을 형성한다.
한편, 주변 회로 영역(2A)에 대해서는, 실시 형태 1에서 도 14를 사용하여 설명한 스텝 S18과 마찬가지이다.
계속해서, 도 26에 도시하는 바와 같이, n형 웰(NW)을 형성한다. 그 후, 실시 형태 1에서 도 16 내지 도 22 등을 사용하여 설명한 바와 같이, 스텝 S20 이후의 공정을 행함으로써, 비교예 1의 반도체 장치를 형성한다.
비교예 1에서는, 도 26에 도시하는 n형 웰(NW)을 형성하는 공정에 있어서, 화소 영역(1A) 및 주변 회로 영역(2A)에서, 반도체 기판(1S) 상에 포토레지스트막(R1)을 형성한다. 그리고, 화소 영역(1A)에서, 활성 영역(AcTP) 중, n형 웰(NW)이 형성되는 부분인 p형 웰(PW1)이, 개구부(OP1)의 저부에 노출되도록, 개구부(OP1)를 형성한다. 그리고, 개구부(OP1)가 형성된 포토레지스트막(R1)을 마스크로 하여, n형의 불순물 이온(IM1)을 주입한다.
이때, 개구부(OP1)는, 노광 시의 위치 맞춤 정밀도를 고려한 후에, 평면에서 보아, 게이트 전극(GEt)과 인접하는 부분의 p형 웰(PW1)이 개구부(OP1)의 저부에 확실하게 노출되도록 형성된다. 즉, 개구부(OP1)는, 포토레지스트막(R1)을 관통하여, 막부(FPt100) 중 한쪽 측(도 26 중의 좌측)의 단부에 도달하도록 형성된다. 또한, 비교예 1에서는, 게이트 전극(GEt) 상에 얇은 하드 마스크막(HM2)만을 포함하는 막부(FPt100)(도 25 참조)가 형성되어 있지만, 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPt)(도 15 참조)가 형성되어 있지 않다. 따라서, 막부(FPt100), 게이트 전극(GEt) 및 게이트 절연막(GOX1)을 관통하여, 게이트 절연막(GOX1) 바로 아래의 p형 웰(PW1)에, 이온이 주입될 우려가 있다.
상기 비교예 1의 제조 공정을 예시하여 설명한 바와 같이, CMOS 이미지 센서에서는, 게이트 전극(GEt)을 형성한 후에, 반도체 기판(1S)의 상면으로부터 깊은 위치까지, 게이트 전극(GEt)에 자기 정합시켜서 이온 주입함으로써, 포토 다이오드(PD)를 형성한다. 게이트 전극(GEt)에 자기 정합시켜서 이온을 주입하는 것은, 게이트 전극(GEt)과 포토 다이오드(PD)와의 위치 관계가 어긋나면, 포토 다이오드(PD)에서 생성된 전자를 전송할 때의 특성이 열화되기 때문이다.
또한, CMOS 이미지 센서에서는, 적색광이 실리콘을 포함하는 반도체 기판(1S)의 상면으로부터 깊은 위치까지 도달한다. 따라서, 적색광도 포함한 광을 수광하여 전자를 효율적으로 발생시키고, 발생한 전자를 효율적으로 포획하기 위해서는, 포토 다이오드(PD)의 pn 접합이 반도체 기판(1S)의 상면으로부터 깊은 위치에 배치되는 것이 바람직하다. 따라서, 포토 다이오드(PD)의 pn 접합을 구성하는 p형 웰(PW1)과 n형 웰(NW) 중, n형 웰에 대해서는, n형 웰(NW)의 하면이 가능한 한 깊은 위치에 배치되는 것이 바람직하다.
그런데, 게이트 전극(GEt)에 정합시켜서 이온을 주입하는 경우에는, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 반도체 기판(1S)에 이온이 주입될 우려가 있다. 따라서, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 반도체 기판(1S)에 이온이 주입되는 것을 방지 또는 억제하기 위해서, 예를 들어 게이트 전극(GEt) 상에 절연막이 형성된 상태에서, 이온을 주입하는 것이 생각된다.
그러나, 주변 회로 영역(2A)에서는, 동작 속도의 증가에 수반하여 치수가 미세해진 경우에도 저저항으로 접속하기 위해서, 게이트 전극(GEH 및 GEL) 각각의 상면 및 소스·드레인 영역(SD)의 상면에 실리사이드층이 형성된다. 그로 인해, 주변 회로 영역(2A)에 있어서의 게이트 전극(GEH 및 GEL) 각각의 위도 포함시켜 게이트 전극(GEt) 상에 두꺼운 절연막이 형성된 상태에서, 이온을 주입하여 포토 다이오드(PD)를 형성한 후, 주변 회로 영역(2A)에 있어서의 게이트 전극(GEH 및 GEL) 각각의 위의 절연막을 제거할 필요가 있다. 그러나, 주변 회로 영역(2A)에 있어서의 게이트 전극(GEH 및 GEL) 각각의 위의 두꺼운 절연막을 예를 들어 웨트 에칭에 의해 제거할 때, 소자 분리 영역(LCS) 또는 게이트 절연막(GEH 및 GEL)의 일부가 제거될 우려가 있다. 따라서, 포토 다이오드(PD)를 형성한 후, 주변 회로 영역(2A)에 있어서의 게이트 전극(GEH 및 GEL)의 각각의 위의 절연막을 제거하는 것은 곤란하다.
즉, 실리사이드층(SIL)을 용이하게 형성하기 위해서는, 게이트 전극(GEt) 상에 두꺼운 절연막을 형성할 수 없다. 따라서, 포토 다이오드(PD)를 형성하기 위해서 예를 들어 n형의 불순물 이온을 주입할 때, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 반도체 기판(1S)에, 불순물 이온이 주입되지 않도록 하기 위해서, 반도체 기판(1S)의 상면으로부터 깊은 위치까지 n형의 불순물 이온을 주입할 수 없다.
그 결과, 포토 다이오드(PD)가, 반도체 기판(1S)의 상면으로부터 얕은 위치에 형성되게 되고, 반도체 기판(1S)의 상면 부근의 부분에, 결정 결함을 보상하기 위해 형성된 p+형 반도체 영역(PR) 중의 불순물 이온이, 포토 다이오드(PD)의 내부로 확산된다. 그리고, p+형 반도체 영역(PR)으로부터의 불순물 이온이 포토 다이오드(PD)의 내부로 확산됨으로써, 포토 다이오드(PD)에 있어서의 포화 전자수가 저감되어, CMOS 이미지 센서의 감도가 저하될 우려가 있고, 반도체 장치의 성능을 저하시킨다.
또한, CMOS 이미지 센서에서는, 광을 조사하지 않은 상태에서 흐르는 암전류가 증가하면, 광이 조사되지 않았음에도 불구하고, 광이 조사되었다고 판단되어 오점등을 일으켜서 백색점이 발생한다. 이 암전류의 원인의 하나로서 생각되는 것이, 포토 다이오드(PD)를 구성하는 반도체 영역에 형성되는 결정 결함이다. 특히, 반도체 기판(1S)의 상면 부근의 부분에는, 결정 결함이 많이 포함된다. 그로 인해, 반도체 기판(1S)의 상면으로부터 얕은 위치에 포토 다이오드(PD)가 형성됨으로써, 광을 조사하지 않은 상태에서의 백색점의 발생, 즉 화소 결함의 발생의 빈도가 증가하여, CMOS 이미지 센서의 감도가 저하될 우려가 있고, 반도체 장치의 성능을 저하시킨다.
<본 실시 형태가 주요한 특징과 효과>
본 실시 형태 1에서는, 게이트 전극(GEt) 상에 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPt)가 형성되어 있다. 또한, 포토 다이오드(PD)를 형성하기 위하여 예를 들어 n형의 불순물 이온을 주입할 때에, 막부(FPt)로 덮인 게이트 전극(GEt)에 자기 정합시켜서 불순물 이온을 주입한다.
이에 의해, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 p형 웰(PW1)에, 불순물 이온이 주입되기 어려워진다. 그로 인해, 포토 다이오드(PD)를 형성하는 영역에서, p형 웰(PW1)의 상면으로부터 깊은 위치까지 n형의 불순물 이온을 주입할 수 있고, p형 웰(PW1)의 상면으로부터 깊은 위치에 n형 웰(NW)을 형성할 수 있다. 그 결과, p형 웰(PW1)의 상면 부근의 부분에 있어서의 결정 결함을 보상하기 위하여 형성되는 p+형 반도체 영역(PR)에 주입된 불순물 이온이, 포토 다이오드(PD)의 내부로 확산되는 것을 방지 또는 억제할 수 있다. 따라서, 포토 다이오드(PD)에 있어서의 포화 전자수가 저감되는 것을 방지 또는 억제할 수 있고, CMOS 이미지 센서의 감도를 향상시킬 수 있어, 반도체 장치의 성능을 향상시킬 수 있다.
또한, 결정 결함이 많이 포함되는 p형 웰(PW1)의 상면 부근의 부분으로부터 멀리 떨어진 부분에 포토 다이오드(PD)를 형성할 수 있다. 따라서, 광을 조사하지 않은 상태에서의 백색점의 발생, 즉 화소 결함의 발생 빈도를 저감할 수 있고, CMOS 이미지 센서의 감도를 향상시킬 수 있어, 반도체 장치의 성능을 향상시킬 수 있다.
한편, 본 실시 형태 1에서는, 후술하는 실시 형태 2와 달리, 화소 영역(1A)에 있어서의 전송 트랜지스터(TX) 이외의 트랜지스터의 게이트 전극(GEa, GEs 및 GEr) 각각의 위에도, 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPa, FPs 및 FPr)의 각각이 형성되어 있다. 따라서, 반도체 장치의 제조 공정의 도중에, 화소 영역(1A)의 내부에서, 전송 트랜지스터(TX)의 게이트 전극(GEt) 상의 막부를 남기면서, 화소 영역(1A)에 있어서의 전송 트랜지스터(TX) 이외의 트랜지스터의 게이트 전극(GEa, GEs 및 GEr) 상의 막부를 제거하는 공정을 행할 필요가 없다. 따라서, 후술하는 실시 형태 2에 비해, 반도체 장치를 용이하게 제조할 수 있다.
(실시 형태 2)
실시 형태 1에서는, 전송 트랜지스터의 게이트 전극 상 외에, 화소 영역에 있어서의 전송 트랜지스터 이외의 트랜지스터의 게이트 전극 상에도, 두꺼운 하드 마스크막을 포함하는 막부가 형성되어 있는 예에 대하여 설명하였다. 한편, 실시 형태 2에서는, 전송 트랜지스터의 게이트 전극 상에는, 두꺼운 하드 마스크막을 포함하는 막부가 형성되어 있지만, 화소 영역에 있어서의 전송 트랜지스터 이외의 트랜지스터의 게이트 전극 상에는, 두꺼운 하드 마스크막을 포함하는 막부가 형성되어 있지 않은 예에 대하여 설명한다.
본 실시 형태 2의 반도체 장치의 구성에 대해서는, 도 1 및 도 2를 사용하여 설명한 실시의 형태 1의 반도체 장치의 구성과 마찬가지이며, 그들의 설명을 생략한다. 또한, 주변 회로 영역의 소자 구조에 대해서는, 도 3 및 도 4를 사용하여 설명한 주변 회로 영역의 소자 구조와 마찬가지이고, 그들의 설명을 생략한다.
<화소 영역의 소자 구조>
계속해서, 화소 영역의 소자 구조를 설명한다. 도 27 및 도 28은, 실시 형태 2의 반도체 장치의 구성을 도시하는 단면도이다. 또한, 도 27 및 도 28에서는, 도 3 및 도 4와 마찬가지로, 화소 영역(1A)의 소자 구조와, 주변 회로 영역(2A)의 소자 구조를 아울러 도시하였다. 또한, 도 28에서는, 도 27 중, 층간 절연막(IL1)보다도 상방의 부분의 도시를 생략하고 있다.
본 실시 형태 2의 반도체 장치의 화소 영역(1A)의 소자 구조에 있어서의, 증폭 트랜지스터(AMI), 선택 트랜지스터(SEL) 및 리셋 트랜지스터(RST) 이외의 각 부분에 대해서는, 실시 형태 1의 반도체 장치의 화소 영역(1A)의 소자 구조에 있어서의 각 부분과 동일하고, 그들의 설명을 생략한다.
증폭 트랜지스터(AMI)는, 게이트 전극(GEa) 상에 막부(FPa)(도 3 참조)가 형성되어 있지 않은 점을 제외하고, 실시 형태 1에 있어서의 증폭 트랜지스터(AMI)와 마찬가지의 구조를 갖는다. 그리고, 본 실시 형태 2에서는, 게이트 전극(GEa)의 상면에는, 실리사이드층(SIL)이 형성되어 있다. 이에 의해, 게이트 전극(GEa)과 플러그(도시는 생략)를 저저항으로 접속할 수 있다.
선택 트랜지스터(SEL)는, 게이트 전극(GEs) 상에 막부(FPs)(도 3 참조)가 형성되어 있지 않은 점을 제외하고, 실시 형태 1에 있어서의 선택 트랜지스터(SEL)와 마찬가지의 구조를 갖는다. 그리고, 본 실시 형태 2에서는, 게이트 전극(GEs)의 상면에는, 실리사이드층(SIL)이 형성되어 있다. 이에 의해, 게이트 전극(GEs)과 플러그(도시는 생략)를 저저항으로 접속할 수 있다.
리셋 트랜지스터(RST)는, 게이트 전극(GEr) 상에 막부(FPr)(도 3 참조)가 형성되어 있지 않은 점을 제외하고, 실시 형태 1에 있어서의 리셋 트랜지스터(RST)와 마찬가지의 구조를 갖는다. 그리고, 본 실시 형태 2에서는, 게이트 전극(GEr)의 상면에는, 실리사이드층(SIL)이 형성되어 있다. 이에 의해, 게이트 전극(GEr)과 플러그(도시는 생략)를 저저항으로 접속할 수 있다.
이 게이트 전극(GEa, GEs 및 GEr) 각각의 상면에 형성된 실리사이드층(SIL)은, 게이트 전극(GEa, GEs 및 GEr) 각각의 양측의 소스·드레인 영역(SD)의 상면에 형성된 실리사이드층(SIL)과 마찬가지로, 예를 들어 니켈 실리사이드 등의 금속 실리사이드층을 포함한다.
<반도체 장치의 제조 방법>
계속해서, 본 실시 형태 2의 반도체 장치의 제조 방법에 대하여 설명한다. 도 29 내지 도 38은, 실시 형태 2의 반도체 장치의 제조 공정을 도시하는 단면도이다.
또한, 도 29 내지 도 38에서는, 화소 영역(1A)에 있어서의 제조 공정과, 주변 회로 영역(2A)에 있어서의 제조 공정을 아울러 도시하고 있지만, 주변 회로 영역(2A)에 있어서의 제조 공정에 대해서는, 도 7 내지 도 22를 사용하여 설명한 실시 형태 1의 주변 회로 영역(2A)에 있어서의 제조 공정과 마찬가지이며, 그들의 설명을 생략한다.
또한, 본 실시 형태 2의 반도체 장치의 제조 공정은, 실시 형태 1의 반도체 장치의 제조 공정과 개략적으로 마찬가지이다. 따라서, 이하에서는, 실시 형태 1의 반도체 장치의 제조 공정의 일부를 도시하는 제조 프로세스의 흐름도인 도 5 및 도 6을 사용하여 설명한다.
본 실시 형태 2의 반도체 장치의 제조 공정에서는, 실시 형태 1에서 도 7 내지 도 9를 사용하여 설명한 도 5의 스텝 S11 내지 스텝 S13의 공정을 행한 후, 도 5의 스텝 S14의 공정을 행하고, 도 10에 도시한 바와 같이, 두꺼운 하드 마스크막(HM1)을 형성한다.
계속해서, 도 5의 스텝 S15에 상당하는 공정을 행하고, 두꺼운 하드 마스크막(HM1)을 패터닝한다. 이 스텝 S15에 상당하는 공정에서는, 도 29에 도시하는 바와 같이, 화소 영역(1A)에서, 두꺼운 하드 마스크막(HM1)을 패터닝함으로써, 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPt1)를 형성하지만, 막부(FPa1, FPs1 및 FPr1)(도 11 참조)를 형성하지 않는다.
계속해서, 도 5의 스텝 S16에 상당하는 공정을 행하고, 얇은 하드 마스크막(HM2)을 형성한다. 전술한 바와 같이, 막부(FPa1, FPs1 및 FPr1)(도 11 참조)가 형성되지 않는다. 그로 인해, 이 스텝 S16에 상당하는 공정에서는, 도 30에 도시하는 바와 같이, 화소 영역(1A)에서, 막부(FPt1) 상을 포함시켜 도전막(CF1) 상에 하드 마스크막(HM1)보다도 얇은 하드 마스크막(HM2), 즉 하드 마스크막(HM1)의 막 두께(TH5)보다도 얇은 막 두께(TH6)를 갖는 하드 마스크막(HM2)을 형성한다. 그 이외의 점에 대해서는, 도 5의 스텝 S16의 공정과 마찬가지로 할 수 있다.
계속해서, 도 5의 스텝 S17에 상당하는 공정을 행하여, 얇은 하드 마스크막(HM2)을 패터닝한다. 이 스텝 S17에 상당하는 공정에서는, 도 31에 도시하는 바와 같이, 화소 영역(1A)에서, 막부(FPa2, FPs2 및 FPr2)를 형성하는 영역에, 포토레지스트막을 잔존시킨다. 계속해서, 이 포토레지스트막을 마스크로 하여, 얇은 하드 마스크막(HM2)을 에칭한다. 이에 의해, 도 31에 도시하는 바와 같이, 화소 영역(1A)에서, 도전막(CF1) 상에 얇은 하드 마스크막(HM2)을 남겨서 막부(FPa2, FPs2 및 FPr2)를 형성한다. 그 이외의 점에 대해서는, 도 5의 스텝 S17의 공정과 마찬가지로 할 수 있다.
계속해서, 도 5의 스텝 S18에 상당하는 공정을 행하여, 도 32에 도시하는 바와 같이, 게이트 전극(GEt, GEa, GEs, GEr, GEH 및 GEL)을 형성한다. 이 스텝 S18에 상당하는 공정에서는, 막부(FPa2, FPs2 및 FPr2)의 막 두께(TH6)(도 30 참조)가, 막부(FPa, FPs 및 FPr)의 막 두께(TH5)(도 13 참조)보다도 작다. 그 이외의 점에 대해서는, 도 5의 스텝 S18의 공정과 마찬가지로 할 수 있다.
계속해서, 도 5의 스텝 S19와 마찬가지의 공정을 행하여, 도 33에 도시하는 바와 같이, n형 웰(NW)을 형성한다. 계속해서, 도 5의 스텝 S20과 마찬가지의 공정을 행하여, 도 34에 도시하는 바와 같이, p+형 반도체 영역(PR)을 형성한다. 계속해서, 도 6의 스텝 S21과 마찬가지의 공정을 행하여, 도 35에 도시하는 바와 같이, n형의 저농도 반도체 영역(NM)을 형성한다.
계속해서, 도 6의 스텝 S22에 상당하는 공정을 행하여, 도 36에 도시하는 바와 같이, 캡 절연막(CAP)의 형성 및 패터닝을 행한다. 이 스텝 S22에 상당하는 공정에서는, 화소 영역(1A)에 있어서, 절연막(CAP1)이 에치백되어 막부(FPa2, FPs2 및 FPr2)가 노출되고, 또한, 노출된 막부(FPa2, FPs2 및 FPr2)가 제거된다. 그리고, 게이트 전극(GEa, GEs 및 GEr) 각각의 측면에 절연막(CAP1)을 남기고, 남겨진 절연막(CAP1)을 포함하는 사이드 월(SW)을 형성한다. 그 이외의 점에 대해서는, 도 6의 스텝 S22의 공정과 마찬가지로 할 수 있다.
계속해서, 도 6의 스텝 S23과 마찬가지의 공정을 행하고, 도 37에 도시하는 바와 같이, n형의 고농도 반도체 영역(NR)을 형성한다.
계속해서, 도 6의 스텝 S24에 상당하는 공정을 행하여, 도 38에 도시하는 바와 같이, 실리사이드층(SIL)을 형성한다. 이 스텝 S24에 상당하는 공정에서는, 활성 영역(AcAS 및 AcR)에서, 게이트 전극(GEa, GEs 및 GEr) 각각의 상면에, 실리사이드층(SIL)을 형성한다. 그 이외의 점에 대해서는, 도 6의 스텝 S24의 공정과 마찬가지로 할 수 있다.
또한, 본 실시 형태 2에서도, 실시 형태 1과 마찬가지로, 이 스텝 S24에 상당하는 공정에서, 전송 트랜지스터(TX)의 드레인 영역인 n형의 고농도 반도체 영역(NR)의 상면에, 실리사이드층(SIL)을 형성하지 않아도 된다.
계속해서, 실시 형태 1의 반도체 장치의 제조 공정에서 설명한, 도 6의 스텝 S25 내지 스텝 S27의 공정과 마찬가지의 공정을 행하여, 도 28에 도시하는 바와 같이, 층간 절연막(IL1), 콘택트 홀(CHt, CHa, CHs, CHr, CHH 및 CHL), 및 플러그(PGt, PGa, PGs, PGr, PGH 및 PGL)를 형성한다.
그 후, 실시 형태 1과 마찬가지로, 층간 절연막(IL2 내지 IL4), 배선(M1 내지 M3) 및 마이크로렌즈(ML)를 형성함으로써, 도 27에 도시하는 바와 같이, 본 실시 형태 2의 반도체 장치를 제조할 수 있다. 또한, 도 27에 도시하는 바와 같이, 마이크로렌즈(ML)와 층간 절연막(IL4)과의 사이에, 아래부터 순서대로, 패시베이션막(PF) 및 컬러 필터(CL)를 형성해도 된다.
<본 실시 형태가 주요한 특징과 효과>
본 실시 형태 2에서는, 실시 형태 1과 마찬가지로, 게이트 전극(GEt) 상에 두꺼운 하드 마스크막(HM1)을 포함하는 막부(FPt)가 형성되어 있다. 또한, 포토 다이오드(PD)를 형성하기 위해서 예를 들어 n형의 불순물 이온을 주입할 때, 막부(FPt)로 덮인 게이트 전극(GEt)에 자기 정합시켜서 불순물 이온을 주입한다. 이에 의해, 실시 형태 1과 마찬가지로, 게이트 전극(GEt)을 관통하여, 게이트 전극(GEt) 아래의 게이트 절연막(GOX1) 및 p형 웰(PW1)에, 불순물 이온이 주입되기 어려워진다. 그로 인해, 본 실시 형태 2의 반도체 장치는, 실시 형태 1의 반도체 장치가 갖는 효과와 마찬가지의 효과를 갖는다.
예를 들어, 실시 형태 1과 마찬가지로, 포토 다이오드(PD)에 있어서의 포화 전자수가 저감되는 것을 방지 또는 억제할 수 있어, CMOS 이미지 센서의 감도를 향상시킬 수 있고, 반도체 장치의 성능을 향상시킬 수 있다. 또한, 실시 형태 1과 마찬가지로, 광을 조사하지 않은 상태에서의 백색점의 발생, 즉 화소 결함의 발생 빈도를 저감할 수 있어, CMOS 이미지 센서의 감도를 향상시킬 수 있고, 반도체 장치의 성능을 향상시킬 수 있다.
한편, 본 실시 형태 2에서는, 실시 형태 1과 달리, 화소 영역(1A)에 있어서의 전송 트랜지스터(TX) 이외의 트랜지스터의 게이트 전극(GEa, GEs 및 GEr) 각각의 위에는, 두꺼운 하드 마스크막(HM1)을 포함하는 막부가 형성되어 있지 않다. 따라서, 증폭 트랜지스터(AMI), 선택 트랜지스터(SEL) 및 리셋 트랜지스터(RST) 등, 화소 영역(1A)에 있어서의 전송 트랜지스터(TX) 이외의 트랜지스터 각각의 게이트 전극과 플러그를, 저저항으로 접속할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명했지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능한 것은 물론이다.
1A 화소 영역
1S 반도체 기판
2A 주변 회로 영역
102 수직 주사 회로
103 열회로
104 출력 증폭기
105 수평 주사 회로
AcAS, AcH, AcL, AcR, AcTP 활성 영역
AMI 증폭 트랜지스터
ARF 반사 방지막
CAP 캡 절연막
CAP1 절연막
CF1 도전막
CHa, CHH, CHL, CHr, CHs, CHt 콘택트 홀
CL 컬러 필터
FD 플로팅 디퓨전
FPa, FPa1, FPa2, FPH, FPL 막부
FPr, FPr1, FPr2, FPs, FPs1, FPs2, FPt, FPt1 막부
GEa, GEH, GEL, GEr, GEs, GEt 게이트 전극
GND 접지 전위
GOX1 내지 GOX3 게이트 절연막
HM1, HM2 하드 마스크막
IL1 내지 IL4 층간 절연막
IM1, IM2 불순물 이온
LCS 소자 분리 영역
LRST 리셋선
LTH, LTL 트랜지스터
LTX 전송선
M1 내지 M3 배선
ML 마이크로렌즈
n1 노드
NM 저농도 반도체 영역(n-형 반도체 영역)
NR 고농도 반도체 영역(n+형 반도체 영역)
NW n형 웰
OL 출력선
OP1, OP2 개구부
PD 포토 다이오드
PF 패시베이션막
PGa, PGH, PGL, PGr, PGs, PGt 플러그
PR p+형 반도체 영역
PU 화소
PW 반도체 영역
PW1 내지 PW3 p형 웰
R1 내지 R4 포토레지스트막
RST 리셋 트랜지스터
SD 소스·드레인 영역
SEL 선택 트랜지스터
SIL 실리사이드층
SL 선택선
STP 단차부
Sw 스위치
SW, SWa, SWr, SWs, SWt 사이드 월
TH1 내지 TH6 막 두께
TH7 거리
TX 전송 트랜지스터
VDD 전원 전위

Claims (15)

  1. 반도체 기판과,
    상기 반도체 기판의 제1 주면측의 제1 영역에 형성된 제1 도전형의 제1 반도체 영역과,
    상기 반도체 기판의 상기 제1 주면측의 제2 영역에 형성된 제2 반도체 영역과,
    상기 제1 반도체 영역의 내부에 형성된 포토 다이오드와,
    상기 제1 반도체 영역에 형성되고, 상기 포토 다이오드에 의해 생성된 전하를 전송하는 전송 트랜지스터와,
    상기 제2 반도체 영역에 형성된 제1 트랜지스터와,
    상기 전송 트랜지스터 및 상기 제1 트랜지스터를 덮도록 형성된 층간 절연막을 갖고,
    상기 전송 트랜지스터는,
    상기 제1 반도체 영역 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극 상에 형성된 제1 절연막을 포함하는 제1 막부를 포함하고,
    상기 포토 다이오드는,
    상기 제1 반도체 영역과,
    상기 제1 반도체 영역 중, 상기 제1 게이트 전극의 제1측에 위치하는 제1 부분의 내부에, 상기 제1 게이트 전극에 정합하여 형성된, 상기 제1 도전형과 상이한 제2 도전형의 제3 반도체 영역을 포함하고,
    상기 제1 트랜지스터는,
    상기 제2 반도체 영역 상에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제2 반도체 영역에 형성된 소스 영역 또는 드레인 영역인 제4 반도체 영역을 포함하고,
    상기 제2 게이트 전극의 상면에, 제1 금속 실리사이드층이 형성되고,
    상기 제4 반도체 영역의 상면에, 제2 금속 실리사이드층이 형성되어 있는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 영역에 형성되고, 상기 전송 트랜지스터에 의해 전송된 전하에 따라 신호를 증폭하는 증폭 트랜지스터와,
    상기 제1 반도체 영역에 형성되고, 상기 증폭 트랜지스터를 선택하는 선택 트랜지스터와,
    상기 제1 반도체 영역에 형성되고, 상기 포토 다이오드의 전하를 소거하는 리셋 트랜지스터를 갖고,
    상기 증폭 트랜지스터는,
    상기 제1 반도체 영역 상에 제3 게이트 절연막을 개재하여 형성된 제3 게이트 전극과,
    상기 제1 반도체 영역에 형성된 소스 영역 또는 드레인 영역인 제5 반도체 영역과,
    상기 제3 게이트 전극 상에 형성된 제2 절연막을 포함하는 제2 막부를 포함하고,
    상기 선택 트랜지스터는,
    상기 제1 반도체 영역 상에 제4 게이트 절연막을 개재하여 형성된 제4 게이트 전극과,
    상기 제1 반도체 영역에 형성된 소스 영역 또는 드레인 영역인 제6 반도체 영역과,
    상기 제4 게이트 전극 상에 형성된 제3 절연막을 포함하는 제3 막부를 포함하고,
    상기 리셋 트랜지스터는,
    상기 제1 반도체 영역 상에 제5 게이트 절연막을 개재하여 형성된 제5 게이트 전극과,
    상기 제1 반도체 영역에 형성된 소스 영역 또는 드레인 영역인 제7 반도체 영역과,
    상기 제5 게이트 전극 상에 형성된 제4 절연막을 포함하는 제4 막부를 포함하고,
    상기 층간 절연막은, 상기 증폭 트랜지스터, 상기 선택 트랜지스터 및 상기 리셋 트랜지스터를 덮도록 형성되고,
    상기 제5 반도체 영역의 상면에, 제3 금속 실리사이드층이 형성되고,
    상기 제6 반도체 영역의 상면에, 제4 금속 실리사이드층이 형성되고,
    상기 제7 반도체 영역의 상면에, 제5 금속 실리사이드층이 형성되어 있는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 반도체 영역에 형성되고, 상기 전송 트랜지스터에 의해 전송된 전하에 따라 신호를 증폭하는 증폭 트랜지스터와,
    상기 제1 반도체 영역에 형성되고, 상기 증폭 트랜지스터를 선택하는 선택 트랜지스터와,
    상기 제1 반도체 영역에 형성되고, 상기 포토 다이오드의 전하를 소거하는 리셋 트랜지스터를 갖고,
    상기 증폭 트랜지스터는,
    상기 제1 반도체 영역 상에 제3 게이트 절연막을 개재하여 형성된 제3 게이트 전극과,
    상기 제1 반도체 영역에 형성된 소스 영역 또는 드레인 영역인 제5 반도체 영역을 포함하고,
    상기 선택 트랜지스터는,
    상기 제1 반도체 영역 상에 제4 게이트 절연막을 개재하여 형성된 제4 게이트 전극과,
    상기 제1 반도체 영역에 형성된 소스 영역 또는 드레인 영역인 제6 반도체 영역을 포함하고,
    상기 리셋 트랜지스터는,
    상기 제1 반도체 영역 상에 제5 게이트 절연막을 개재하여 형성된 제5 게이트 전극과,
    상기 제1 반도체 영역에 형성된 소스 영역 또는 드레인 영역인 제7 반도체 영역을 포함하고,
    상기 층간 절연막은, 상기 증폭 트랜지스터, 상기 선택 트랜지스터 및 상기 리셋 트랜지스터를 덮도록 형성되고,
    상기 제3 게이트 전극의 상면에, 제3 금속 실리사이드층이 형성되고,
    상기 제5 반도체 영역의 상면에, 제4 금속 실리사이드층이 형성되고,
    상기 제4 게이트 전극의 상면에, 제5 금속 실리사이드층이 형성되고,
    상기 제6 반도체 영역의 상면에, 제6 금속 실리사이드층이 형성되고,
    상기 제5 게이트 전극의 상면에, 제7 금속 실리사이드층이 형성되고,
    상기 제7 반도체 영역의 상면에, 제8 금속 실리사이드층이 형성되어 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 영역에서, 상기 반도체 기판의 상기 제1 주면에 어레이 형상으로 형성된 복수의 화소를 갖고,
    상기 복수의 화소 각각은,
    상기 포토 다이오드와,
    상기 전송 트랜지스터를 구비하고,
    상기 제2 반도체 영역은, 상기 제1 영역의 주변의 영역인 상기 제2 영역에 형성되어 있는, 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 막부는,
    상기 제1 절연막을 포함하는 제5 막부와,
    상기 제5 막부의 측면에 형성된 제5 절연막을 포함하는 제1 측벽부를 포함하고,
    상기 제1 절연막의 막 두께는, 상기 제5 절연막의 막 두께보다도 큰, 반도체 장치.
  6. 제1항에 있어서,
    상기 반도체 기판의 상기 제1 주면으로부터, 상기 제3 반도체 영역의 상기 제1 주면측과 반대측의 면까지의 거리는, 상기 제1 게이트 전극의 막 두께보다도 큰, 반도체 장치.
  7. 제1항에 있어서,
    상기 전송 트랜지스터는, 상기 제1 반도체 영역 중, 상기 제1 게이트 전극의 상기 제1측과 반대측인 제2측에 위치하는 제2 부분에 형성된 드레인 영역인 제8 반도체 영역을 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 절연막은, 산화 실리콘막, 질화 실리콘막 또는 산질화 실리콘막을 포함하는, 반도체 장치.
  9. (a) 반도체 기판을 준비하는 공정,
    (b) 상기 반도체 기판의 제1 주면측의 제1 영역에, 제1 도전형의 제1 반도체 영역을 형성하는 공정,
    (c) 상기 반도체 기판의 상기 제1 주면측의 제2 영역에, 제2 반도체 영역을 형성하는 공정,
    (d) 상기 제1 반도체 영역 상 및 상기 제2 반도체 영역 상에, 제1 게이트 절연막을 개재하여 제1 도전막을 형성하는 공정,
    (e) 상기 제1 반도체 영역 상에 형성된 부분의 상기 제1 도전막 상에, 제1 절연막을 포함하는 제1 막부를 형성하고, 상기 제2 반도체 영역 상에 형성된 부분의 상기 제1 도전막 상에, 제2 절연막을 포함하는 제2 막부를 형성하는 공정,
    (f) 상기 (e) 공정 후, 상기 제1 도전막을 에칭함으로써, 상기 제1 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제1 게이트 전극을 형성하고, 상기 제2 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제2 게이트 전극을 형성하는 공정,
    (g) 상기 제1 반도체 영역 중, 상기 제1 게이트 전극의 제1측에 위치하는 제1 부분의 내부에, 상기 제1 도전형과 상이한 제2 도전형의 제3 반도체 영역을, 상기 제1 게이트 전극에 정합하여 이온 주입법으로 형성함으로써, 상기 제1 반도체 영역과 상기 제3 반도체 영역을 포함하는 포토 다이오드를 형성하는 공정,
    (h) 상기 (g) 공정 후, 상기 제2 막부를 제거하는 공정,
    (i) 상기 제1 반도체 영역 중, 상기 제1 게이트 전극의 상기 제1측과 반대측인 제2측에 위치하는 제2 부분에, 드레인 영역인 제4 반도체 영역을 형성함으로써, 상기 제1 게이트 전극과, 상기 제4 반도체 영역과, 상기 제1 막부를 포함하고, 상기 포토 다이오드에 의해 생성된 전하를 전송하는 전송 트랜지스터를 형성하는 공정,
    (j) 상기 (h) 공정 후, 상기 제2 반도체 영역에 소스 영역 또는 드레인 영역인 제5 반도체 영역을 형성함으로써, 상기 제2 게이트 전극과, 상기 제5 반도체 영역을 포함하는 제1 트랜지스터를 형성하는 공정,
    (k) 상기 제2 게이트 전극의 상면에, 제1 금속 실리사이드층을 형성하고, 상기 제5 반도체 영역의 상면에, 제2 금속 실리사이드층을 형성하는 공정,
    (l) 상기 (k) 공정 후, 상기 전송 트랜지스터 및 상기 제1 트랜지스터를 덮도록, 층간 절연막을 형성하는 공정을 갖고,
    상기 제1 절연막의 막 두께는, 상기 제2 절연막의 막 두께보다도 큰, 반도체 장치의 제조 방법.
  10. 제9항에 있어서,
    상기 (e) 공정에서는, 상기 제1 반도체 영역 상에 형성된 부분의 상기 제1 도전막 상에, 각각 상기 제1 절연막을 포함하는 제3 막부, 제4 막부 및 제5 막부를 형성하고,
    상기 (f) 공정에서는, 상기 제1 도전막을 에칭함으로써, 상기 제3 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제3 게이트 전극을 형성하고, 상기 제4 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제4 게이트 전극을 형성하고, 상기 제5 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제5 게이트 전극을 형성하고,
    상기 반도체 장치의 제조 방법은, 또한,
    (m) 상기 제1 반도체 영역에, 소스 영역 또는 드레인 영역인 제6 반도체 영역을 형성함으로써, 상기 제3 게이트 전극과, 상기 제6 반도체 영역과, 상기 제3 막부를 포함하고, 상기 전송 트랜지스터에 의해 전송된 전하에 따라서 신호를 증폭하는 증폭 트랜지스터를 형성하는 공정,
    (n) 상기 제1 반도체 영역에, 소스 영역 또는 드레인 영역인 제7 반도체 영역을 형성함으로써, 상기 제4 게이트 전극과, 상기 제7 반도체 영역과, 상기 제4 막부를 포함하고, 상기 증폭 트랜지스터를 선택하는 선택 트랜지스터를 형성하는 공정,
    (o) 상기 제1 반도체 영역에, 소스 영역 또는 드레인 영역인 제8 반도체 영역을 형성함으로써, 상기 제5 게이트 전극과, 상기 제8 반도체 영역과, 상기 제5 막부를 포함하고, 상기 포토 다이오드의 전하를 소거하는 리셋 트랜지스터를 형성하는 공정,
    (p) 상기 제6 반도체 영역의 상면에, 제3 금속 실리사이드층을 형성하는 공정,
    (q) 상기 제7 반도체 영역의 상면에, 제4 금속 실리사이드층을 형성하는 공정,
    (r) 상기 제8 반도체 영역의 상면에, 제5 금속 실리사이드층을 형성하는 공정을 갖고,
    상기 (l) 공정에서는, 상기 증폭 트랜지스터, 상기 선택 트랜지스터 및 상기 리셋 트랜지스터를 덮도록, 상기 층간 절연막을 형성하는, 반도체 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (e) 공정에서는, 상기 제1 반도체 영역 상에 형성된 부분의 상기 제1 도전막 상에, 각각 상기 제1 절연막을 포함하는 제3 막부, 제4 막부 및 제5 막부를 형성하고,
    상기 (f) 공정에서는, 상기 제1 도전막을 에칭함으로써, 상기 제3 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제3 게이트 전극을 형성하고, 상기 제4 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제4 게이트 전극을 형성하고, 상기 제5 막부로 덮인 부분의 상기 제1 도전막을 남겨서 제5 게이트 전극을 형성하고,
    상기 (h) 공정에서는, 상기 제3 막부, 상기 제4 막부 및 상기 제5 막부를 제거하고,
    상기 반도체 장치의 제조 방법은, 또한,
    (m) 상기 (h) 공정 후, 상기 제1 반도체 영역에, 소스 영역 또는 드레인 영역인 제6 반도체 영역을 형성함으로써, 상기 제3 게이트 전극과, 상기 제6 반도체 영역을 포함하고, 상기 전송 트랜지스터에 의해 전송된 전하에 따라서 신호를 증폭하는 증폭 트랜지스터를 형성하는 공정,
    (n) 상기 (h) 공정 후, 상기 제1 반도체 영역에, 소스 영역 또는 드레인 영역인 제7 반도체 영역을 형성함으로써, 상기 제4 게이트 전극과, 상기 제7 반도체 영역을 포함하고, 상기 증폭 트랜지스터를 선택하는 선택 트랜지스터를 형성하는 공정,
    (o) 상기 (h) 공정 후, 상기 제1 반도체 영역에, 소스 영역 또는 드레인 영역인 제8 반도체 영역을 형성함으로써, 상기 제5 게이트 전극과, 상기 제8 반도체 영역을 포함하고, 상기 포토 다이오드의 전하를 소거하는 리셋 트랜지스터를 형성하는 공정,
    (p) 상기 제3 게이트 전극의 상면에, 제3 금속 실리사이드층을 형성하고, 상기 제6 반도체 영역의 상면에, 제4 금속 실리사이드층을 형성하는 공정,
    (q) 상기 제4 게이트 전극의 상면에, 제5 금속 실리사이드층을 형성하고, 상기 제7 반도체 영역의 상면에, 제6 금속 실리사이드층을 형성하는 공정,
    (r) 상기 제5 게이트 전극의 상면에, 제7 금속 실리사이드층을 형성하고, 상기 제8 반도체 영역의 상면에, 제8 금속 실리사이드층을 형성하는 공정을 갖고,
    상기 (l) 공정에서는, 상기 증폭 트랜지스터, 상기 선택 트랜지스터 및 상기 리셋 트랜지스터를 덮도록, 상기 층간 절연막을 형성하는, 반도체 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 (e) 공정은,
    (e1) 상기 제1 도전막 상에, 상기 제1 절연막을 형성하는 공정,
    (e2) 상기 제1 절연막을 패터닝함으로써, 상기 제1 반도체 영역 상에 형성된 부분의 상기 제1 도전막 상에, 상기 제1 절연막을 포함하는 제6 막부를 형성하고, 상기 제2 반도체 영역 상에 형성된 부분의 상기 제1 도전막 상의 상기 제1 절연막을 제거하는 공정,
    (e3) 상기 제6 막부 상을 포함시켜서 상기 제1 도전막 상에, 상기 제2 절연막을 형성하는 공정,
    (e4) 상기 제1 영역에서 상기 제2 절연막을 에칭함으로써, 상기 제6 막부의 측면에 상기 제2 절연막을 남겨서 제1 측벽부를 형성하고, 상기 제6 막부와 상기 제1 측벽부를 포함하는 상기 제1 막부를 형성하는 공정,
    (e5) 상기 제2 영역에서 상기 2 절연막을 패터닝함으로써, 상기 제2 반도체 영역 상에 형성된 부분의 상기 제1 도전막 상에, 상기 제2 절연막을 포함하는 상기 제2 막부를 형성하는 공정을 포함하는, 반도체 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 (g) 공정은,
    (g1) 상기 제1 막부 상 및 상기 제2 막부 상을 포함시켜서 상기 반도체 기판 상에, 레지스트막을 형성하는 공정,
    (g2) 상기 레지스트막을 관통하여, 상기 제1 반도체 영역 중 상기 제1 부분에 도달하는 제1 개구부를 형성하는 공정,
    (g3) 상기 제1 개구부의 저부에 노출된 상기 제1 부분의 내부에, 상기 제3 반도체 영역을, 상기 제1 게이트 전극에 정합하여 이온 주입법으로 형성함으로써, 상기 제1 반도체 영역과 상기 제3 반도체 영역을 포함하는 상기 포토 다이오드를 형성하는 공정을 포함하고,
    상기 (g2) 공정에서 형성된 상기 제1 개구부 내에, 상기 제1 게이트 전극의 상기 제1측의 단부 상에 형성된 부분의 상기 제1 막부의 상면이 노출되어 있는, 반도체 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 (g) 공정에서는, 상기 반도체 기판의 상기 제1 주면으로부터, 상기 제3 반도체 영역의 상기 제1 주면측과 반대측의 면까지의 거리가, 상기 제1 게이트 전극의 막 두께보다도 커지도록, 상기 제3 반도체 영역을 형성하는, 반도체 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 제1 절연막은, 산화 실리콘막, 질화 실리콘막 또는 산질화 실리콘막을 포함하는, 반도체 장치의 제조 방법.
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