KR20150023181A - 휨 제어 막을 이용한 반도체 소자 형성 방법 및 관련된 소자 - Google Patents

휨 제어 막을 이용한 반도체 소자 형성 방법 및 관련된 소자 Download PDF

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Abstract

기판 상에 중간층을 형성한다. 상기 중간층 상에 휨 제어 패턴을 형성한다. 상기 휨 제어 패턴 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴은 제1 개구부를 가지며, 상기 휨 제어 패턴은 상기 제1 개구부에 연통된 제2 개구부를 가진다. 상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성한다. 상기 휨 제어 패턴은 상기 제2 개구부의 하단에 형성된 제1 및 제2 모서리, 및 상기 제2 개구부의 상단에 형성된 제3 모서리를 포함한다. 상기 제1 모서리 상의 제1 점, 상기 제2 모서리 상의 제2 점, 상기 제1 점에 수직하고 상기 제3 모서리를 지나는 수평선 상에 위치한 제3 점을 정의할 때, 상기 제1 점 및 상기 제2 점 사이의 제1 변과 상기 제2 점 및 상기 제3 점 사이의 제2 변이 이루는 교각은 50° 내지 80° 이다.

Description

휨 제어 막을 이용한 반도체 소자 형성 방법 및 관련된 소자{Method of forming semiconductor device using bowing control layer and related device}
본 발명은 휨 제어 막을 이용한 반도체 소자 형성 방법 및 관련된 소자에 관한 것이다.
반도체 소자의 집적도 증가에 따라 종횡 비(aspect ratio) 20:1 이상의 패터닝 공정을 효율적으로 수행하기 위한 여러 가지 방법들이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 높은 종횡 비(high aspect ratio)를 갖는 패터닝 공정을 필요로 하는 반도체 소자 형성 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 높은 종횡 비를 갖는 패터닝 공정에 적용할 수 있는 마스크 패턴을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 과제는, 높은 종횡 비의 패턴을 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 중간층을 형성하는 것을 포함한다. 상기 중간층 상에 휨 제어 패턴을 형성한다. 상기 휨 제어 패턴 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴은 제1 개구부를 가지며, 상기 휨 제어 패턴은 상기 제1 개구부에 연통된 제2 개구부를 가진다. 상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성한다. 상기 휨 제어 패턴은 상기 하드마스크 패턴과 다른 물질을 가진다. 상기 휨 제어 패턴은 상기 제2 개구부의 하단에 형성된 제1 모서리, 상기 제2 개구부의 하단에 형성되고 상기 제1 모서리에 대향하는 제2 모서리, 및 상기 제2 개구부의 상단에 형성된 제3 모서리를 포함한다. 상기 제1 모서리 상의 제1 점, 상기 제2 모서리 상의 제2 점, 상기 제1 점에 수직하고 상기 제3 모서리를 지나는 수평선 상에 위치한 제3 점을 정의할 때, 상기 제1 점 및 상기 제2 점 사이의 제1 변과 상기 제2 점 및 상기 제3 점 사이의 제2 변이 이루는 교각은 50° 내지 80° 이다.
상기 제3 개구부의 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제1 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 제4 사분 점과 떨어질 수 있다. 상기 제4 사분 점은 상기 층간 절연 막의 상부 모서리에 위치할 수 있다.
상기 제4 사분 점 및 상기 직선 사이의 간격은 상기 제3 개구부 폭의 0.05배 이하 일 수 있다.
상기 제3 개구부의 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제1 사분 점 및 상기 제3 사분 점을 지나는 제1 직선은 상기 제4 사분 점과 접촉될 수 있다. 상기 제4 사분 점은 상기 층간 절연 막의 상부 모서리에 위치할 수 있다.
상기 휨 제어 패턴은 상기 하드마스크 패턴에 대하여 반대되는 스트레스를 갖는 물질을 포함할 수 있다.
상기 하드마스크 패턴은 W 막을 포함할 수 있으며, 상기 휨 제어 패턴은 Ti 막, TiN 막, Ta 막, AlN 막, AlO 막, TaO 막, undoped Si 막, doped Si 막, 또는 이들의 조합을 포함할 수 있다.
상기 하드마스크 패턴은 Ti 막, TiN 막, AlN 막, AlO 막, TaO 막, 또는 이들의 조합을 포함할 수 있으며, 상기 휨 제어 패턴은 undoped Si 막, doped Si 막, 또는 이들의 조합을 포함할 수 있다.
상기 하드마스크 패턴은 C doped Si 막, B doped Si 막, 또는 이들의 조합을 포함할 수 있으며, 상기 휨 제어 패턴은 W 막, TiN 막, undoped Si 막, 또는 이들의 조합을 포함할 수 있다.
상기 휨 제어 패턴은 상기 중간층 중 최상층과 다른 물질을 포함할 수 있다.
상기 하드마스크 패턴의 두께는 상기 중간층의 0.01배 내지 0.17배 일 수 있다.
상기 중간층은 번갈아 가며 적층된 2가지 이상의 서로 다른 물질 막을 포함할 수 있다.
상기 휨 제어 패턴 및 상기 하드마스크 패턴을 형성하는 것은, 상기 중간층 상에 휨 제어 막을 형성하고, 상기 휨 제어 막 상에 하드마스크 막을 형성하고, 상기 하드마스크 막 상에 마스크 막을 형성하고, 상기 마스크 막 상에 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 이용하여 상기 마스크 막을 패터닝하여 마스크 패턴을 형성하고, 상기 포토레지스트 패턴을 제거하고, 상기 마스크 패턴을 이용하여 상기 하드마스크 막 및 상기 휨 제어 막을 순차적으로 패터닝하는 것을 포함할 수 있다.
상기 제3 개구부 내에 플러그를 형성할 수 있다.
또한, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 중간층을 형성하는 것을 포함한다. 상기 중간층 상에 휨 제어 패턴을 형성한다. 상기 휨 제어 패턴 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 패턴을 형성한다. 상기 하드마스크 패턴은 제1 개구부를 갖는다. 상기 휨 제어 패턴은 상기 제1 개구부에 연통된 제2 개구부를 갖는다. 상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성한다. 상기 휨 제어 패턴은 상기 하드마스크 패턴과 다른 물질을 갖는다. 상기 휨 제어 패턴은 상기 하드마스크 패턴에 대하여 반대되는 스트레스를 갖는 물질을 포함한다. 상기 하드마스크 패턴은 W 막, Ti 막, TiN 막, AlN 막, AlO 막, TaO 막, C doped Si 막, 및 B doped Si 막으로 이루어진 일군에서 선택된 하나이다. 상기 휨 제어 패턴은 Ti 막, TiN 막, Ta 막, AlN 막, AlO 막, TaO 막, undoped Si 막, doped Si 막, 및 W 막으로 이루어진 일군에서 선택된 하나이다.
상기 휨 제어 패턴은 상기 제2 개구부의 하단에 형성된 제1 모서리, 상기 제2 개구부의 하단에 형성되고 상기 제1 모서리에 대향하는 제2 모서리, 및 상기 제2 개구부의 상단에 형성된 제3 모서리를 포함할 수 있다. 상기 제1 모서리 상의 제1 점, 상기 제2 모서리 상의 제2 점, 상기 제1 점에 수직하고 상기 제3 모서리를 지나는 수평선 상에 위치한 제3 점을 정의할 때, 상기 제1 점 및 상기 제2 점 사이의 제1 변과 상기 제2 점 및 상기 제3 점 사이의 제2 변이 이루는 교각은 50° 내지 80° 일 수 있다.
나아가서, 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판 상에 중간층을 형성하는 것을 포함한다. 상기 중간층 상에 휨 제어 막을 형성한다. 상기 휨 제어 막 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 막을 형성한다. 상기 하드마스크 막 상에 제1 에칭 공정을 이용하여 캐핑 마스크 패턴을 형성한다. 상기 캐핑 마스크 패턴을 식각 마스크로 사용하여 제2 에칭 공정을 이용하여 제1 개구부를 갖는 하드마스크 패턴 및 상기 제1 개구부에 연통된 제2 개구부를 갖는 휨 제어 패턴을 형성한다. 제3 에칭 공정을 이용하여 상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성한다. 상기 휨 제어 패턴은 상기 하드마스크 패턴과 다른 물질을 갖는다.
상기 제2 에칭 공정은 상기 제1 에칭 공정과 다른 챔버 내에서 수행될 수 있다. 상기 제3 에칭 공정은 상기 제2 에칭 공정과 다른 챔버 내에서 수행될 수 있다.
상기 휨 제어 막은 상기 하드마스크 막에 대하여 반대되는 스트레스를 갖는 물질을 포함할 수 있다.
상기 하드마스크 막은 W 막, Ti 막, TiN 막, AlN 막, AlO 막, TaO 막, C doped Si 막, 및 B doped Si 막으로 이루어진 일군에서 선택된 하나일 수 있다. 상기 휨 제어 막은 Ti 막, TiN 막, Ta 막, AlN 막, AlO 막, TaO 막, undoped Si 막, doped Si 막, 및 W 막으로 이루어진 일군에서 선택된 하나일 수 있다.
상기 휨 제어 패턴은 상기 제2 개구부의 하단에 형성된 제1 모서리, 상기 제2 개구부의 하단에 형성되고 상기 제1 모서리에 대향하는 제2 모서리, 및 상기 제2 개구부의 상단에 형성된 제3 모서리를 포함할 수 있다. 상기 제1 모서리 상의 제1 점, 상기 제2 모서리 상의 제2 점, 상기 제1 점에 수직하고 상기 제3 모서리를 지나는 수평선 상에 위치한 제3 점을 정의할 때, 상기 제1 점 및 상기 제2 점 사이의 제1 변과 상기 제2 점 및 상기 제3 점 사이의 제2 변이 이루는 교각은 50° 내지 80° 일 수 있다.
이에 더하여, 본 발명 기술적 사상의 실시 예들은, 반도체 소자를 제공한다. 상기 반도체 소자는 기판 상의 중간층을 포함한다. 상기 중간층을 관통하고 20:1 이상의 종횡 비(aspect ratio)를 갖는 콘택 홀이 배치된다. 상기 콘택 홀의 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제4 사분 점은 상기 콘택 홀의 상부 모서리에 위치하며, 상기 제1 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 제4 사분 점과 떨어진다. 상기 제4 사분 점 및 상기 직선 사이의 간격은 상기 콘택 홀 폭의 0.05배 이하 이다.
상기 콘택 홀 내에 도전성 플러그가 형성될 수 있다. 상기 제1 내지 제4 사분 점들은 상기 도전성 플러그에 접촉될 수 있다. 상기 제4 사분 점 및 상기 직선 사이의 간격은 상기 도전성 플러그 폭의 0.05배 이하 일 수 있다.
상기 콘택 홀 내에 하부 전극이 형성될 수 있다. 상기 하부 전극 상에 상부 전극이 형성될 수 있다. 상기 하부 전극 및 상기 상부 전극 사이에 캐패시터 유전 막이 형성될 수 있다. 상기 기판 상에 드레인 영역이 형성될 수 있다. 상기 드레인 영역 및 상기 하부 전극 사이에 매립 콘택 플러그가 형성될 수 있다.
상기 콘택 홀 내에 도전성 패턴이 형성될 수 있다. 상기 중간층은 수직 적층된 다수의 게이트 전극들을 포함할 수 있다. 상기 콘택 홀은 상기 게이트 전극들을 관통할 수 있다. 상기 도전성 패턴 및 상기 게이트 전극들 사이에 데이터 저장 요소가 형성될 수 있다.
상기 데이터 저장 요소는 전하 트랩 유전 막, 저항 변화 막, 상-변화 막, 자기 터널 접합(MTJ), 폴리머 막, 또는 강유전체(ferroelectrics)를 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명 기술적 사상의 실시 예들에 따르면, 휨 제어 패턴 및 하드 마스크 패턴의 조합을 이용하여 20:1 이상의 높은 종횡 비(high aspect ratio)를 갖는 개구부의 프로파일(profile)을 매우 효율적으로 제어할 수 있다. 상기 하드 마스크 패턴의 두께는 종래에 비하여 현저히 감소될 수 있다. 상기 휨 제어 패턴을 이용하여 상기 개구부의 원하는 프로파일을 구현할 수 있다. 상기 개구부는 기판의 전면에 걸쳐서 균일한 크기와 모양을 보일 수 있다. 높은 종횡 비의 패턴을 갖는 반도체 소자를 구현할 수 있다.
도 1, 도 2a, 도 3 내지 도 39는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2b는 본 발명 기술적 사상의 실시 예들에 적용될 수 있는 반도체 제조 장치를 설명하기 위한 개략도 이다.
도 40은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 41 내지 도 46은 본 발명 기술적 사상의 실시 예들에 따른 전자 장치의 사시도들 및 시스템 블록도들이다.
첨부한 도면들을 참조하여 본 발명 기술적 사상의 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
제1, 제2등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1, 도 2a, 도 3 내지 도 11b는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들 이고, 도 2b는 본 발명 기술적 사상의 실시 예들에 적용될 수 있는 반도체 제조 장치를 설명하기 위한 개략도 이다.
도 1을 참조하면, 기판(11) 상에 층간 절연 막(13)이 형성될 수 있다. 상기 층간 절연 막(13)은 제1 두께(d1)일 수 있다. 상기 층간 절연 막(13) 상에 휨 제어 막(bowing control layer; 15L)이 형성될 수 있다. 상기 휨 제어 막(15L)은 제2 두께(d2)일 수 있다. 상기 휨 제어 막(15L) 상에 하드 마스크 막(17L)이 형성될 수 있다. 상기 하드 마스크 막(17L)은 제3 두께(d3)일 수 있다. 상기 하드 마스크 막(17L) 상에 제1 마스크 막(18L)이 형성될 수 있다. 상기 제1 마스크 막(18L) 상에 제2 마스크 막(19L)이 형성될 수 있다.
상기 기판(11)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼 와 같은 반도체 기판일 수 있다. 상기 층간 절연 막(13)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 상기 층간 절연 막(13)은 단일 층 또는 다중 층일 수 있다. 상기 기판(11) 및 상기 층간 절연 막(13)의 내부 또는 사이에 다수의 능동/수동 소자들이 형성될 수 있으나 간략한 설명을 위하여 생략하기로 한다. 상기 층간 절연 막(13)은 중간층으로 지칭될 수 있다.
상기 휨 제어 막(15L)은 상기 층간 절연 막(13) 상을 균일한 두께로 덮을 수 있다. 상기 하드 마스크 막(17L)은 상기 휨 제어 막(15L) 상을 균일한 두께로 덮을 수 있다. 상기 하드 마스크 막(17L)은 상기 층간 절연 막(13)과 다른 물질막일 수 있다. 상기 하드 마스크 막(17L)은 W, Ta, Ti, Al, WO, TaO, TiO, AlO, WN, TaN, TiN, AlN, WC, TaC, TiC, AlC, WCN, TaCN, TiCN, AlCN, C doped Si, B doped Si, 또는 이들의 조합을 포함할 수 있다. 상기 C doped Si 및 상기 B doped Si 은 10% 이상의 도핑 농도를 보일 수 있다. 상기 하드 마스크 막(17L)은 상기 층간 절연 막(13)에 대하여 높은 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들면, 상기 하드 마스크 막(17L)은 상기 층간 절연 막(13)에 대하여 6:1 내지 100:1의 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 하드 마스크 막(17L)의 두께는 상기 층간 절연 막(13)보다 얇을 수 있다. 상기 층간 절연 막(13)의 상기 제1 두께(d1) 및 상기 하드 마스크 막(17L)의 상기 제3 두께(d3) 비는 6:1 내지 100:1일 수 있다. 상기 하드 마스크 막(17L)의 두께는 상기 층간 절연 막(13)의 0.01배 내지 0.17배일 수 있다. 상기 하드 마스크 막(17L)은 100 nm 내지 200nm 의 두께를 보일 수 있다. 상기 하드 마스크 막(17L)은 W 막을 포함할 수 있다.
상기 휨 제어 막(15L)은 상기 층간 절연 막(13) 및 상기 하드 마스크 막(17L)과 다른 물질막일 수 있다. 상기 휨 제어 막(15L)은 undoped Si, doped Si, ACL(amorphous carbon layer), doped ACL, 실리콘 산화물, 실리콘 질화물, W, Ta, Ti, Al, WO, TaO, TiO, AlO, WN, TaN, TiN, AlN, WC, TaC, TiC, AlC, WCN, TaCN, TiCN, AlCN, C doped Si, B doped Si, 또는 이들의 조합을 포함할 수 있다. 상기 휨 제어 막(15L)은 상기 하드 마스크 막(17L)과 반대 성질의 스트레스(stress)를 띠는 물질을 포함할 수 있다. 상기 휨 제어 막(15L)은 상기 하드 마스크 막(17L)의 스트레스(stress)를 보상하는 역할을 할 수 있다. 상기 휨 제어 막(15L)은 상기 층간 절연 막(13)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
예를 들면, 상기 하드 마스크 막(17L)이 인장 응력(tensile stress) 물질일 경우, 상기 휨 제어 막(15L)은 압축 응력(compressive stress) 물질이 적용될 수 있다. 상기 하드 마스크 막(17L)이 압축 응력(compressive stress) 물질일 경우, 상기 휨 제어 막(15L)은 인장 응력(tensile stress) 물질이 적용될 수 있다. 상기 하드 마스크 막(17L)은 W 막을 포함할 수 있으며, 상기 휨 제어 막(15L)은 Ti 막, TiN 막, Ta 막, AlN 막, AlO 막, TaO 막, undoped Si 막, doped Si 막, 또는 이들의 조합을 포함할 수 있다. 상기 하드 마스크 막(17L)은 Ti 막, TiN 막, AlN 막, 또는 이들의 조합을 포함할 수 있으며, 상기 휨 제어 막(15L)은 undoped Si 막, doped Si 막, 또는 이들의 조합을 포함할 수 있다. 상기 하드 마스크 막(17L)은 AlO 막, TaO 막, 또는 이들의 조합을 포함할 수 있으며, 상기 휨 제어 막(15L)은 undoped Si 막, doped Si 막, 또는 이들의 조합을 포함할 수 있다. 상기 하드 마스크 막(17L)은 C doped Si 막, B doped Si 막, 또는 이들의 조합을 포함할 수 있으며, 상기 휨 제어 막(15L)은 W 막, TiN 막, undoped Si 막, 또는 이들의 조합을 포함할 수 있다.
상기 제1 마스크 막(18L)은 상기 하드 마스크 막(17L) 및 상기 휨 제어 막(15L)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 제1 마스크 막(18L)은 실리콘 산화물을 포함할 수 있다. 상기 제2 마스크 막(19L)은 상기 제1 마스크 막(18L)과 다른 물질을 포함할 수 있다. 예를 들면, 상기 제2 마스크 막(19L)은 포토레지스트 막을 포함할 수 있다.
도 2a 및 도 2b를 참조하면, 상기 제2 마스크 막(19L)에 리소그래피(lithography) 기술을 이용하여 제2 마스크 패턴(19)이 형성될 수 있다. 상기 제2 마스크 패턴(19)은 포토레지스트 패턴일 수 있다. 제1 에칭 공정을 이용하여 제1 마스크 패턴(18)이 형성될 수 있다. 상기 제1 마스크 패턴(18)은 상기 하드 마스크 막(17L)을 노출하는 예비 개구부(18H)를 포함할 수 있다. 상기 예비 개구부(18H)의 바닥에 상기 하드 마스크 막(17L)이 노출될 수 있다. 상기 예비 개구부(18H)는 평면도 상에서 보여질 때, 원형, 사각형, 다각형, 바아(bar)모양, 또는 이들의 조합과 같은 다양한 모양을 보일 수 있다. 상기 예비 개구부(18H)는 상기 하드 마스크 막(17L) 상에 여러 개가 반복적으로 2차원 배치될 수 있다.
도 2b를 참조하면, 본 발명 기술적 사상의 실시 예들에 적용될 수 있는 반도체 제조 장치는 입/출력 장치(09A), 이송 장치(09B), 제1 에칭 챔버(01), 제2 에칭 챔버(02), 및 제3 에칭 챔버(03)를 포함할 수 있다. 상기 제1 에칭 챔버(01), 상기 제2 에칭 챔버(02), 및 상기 제3 에칭 챔버(03)의 각각은 플라즈마를 이용한 이방성 식각 공정을 수행하는 역할을 할 수 있다.
예를 들면, 상기 제1 에칭 공정은 상기 제1 에칭 챔버(01)를 사용하여 수행될 수 있다. 상기 제2 마스크 패턴(19)을 갖는 상기 기판(11)은 상기 입/출력 장치(09A) 및 상기 이송 장치(09B)를 이용하여 상기 제1 에칭 챔버(01) 내에 로딩될 수 있다. 상기 제2 마스크 패턴(19)을 식각마스크로 사용하여 상기 제1 마스크 막(18L)을 패터닝 하여 상기 제1 마스크 패턴(18)이 형성될 수 있다. 상기 제1 마스크 막(18L)의 패터닝에는 이방성 식각 공정이 적용될 수 있다.
도 3을 참조하면, 상기 제2 마스크 패턴(19)이 제거될 수 있다. 상기 제2 마스크 패턴(19)의 제거에는 애슁(ashing) 공정이 적용될 수 있다. 상기 하드 마스크 막(17L) 상에 상기 제1 마스크 패턴(18)이 노출될 수 있다.
도 4 및 도 2b를 참조하면, 제2 에칭 공정을 이용하여 하드 마스크 패턴(17) 및 휨 제어 패턴(15)이 형성될 수 있다. 상기 하드 마스크 패턴(17)은 상기 예비 개구부(18H) 아래에 정렬된 제1 개구부(H1)를 포함할 수 있다. 상기 휨 제어 패턴(15)은 상기 제1 개구부(H1) 아래에 정렬된 제2 개구부(H2)를 포함할 수 있다. 상기 제2 개구부(H2)는 상기 제1 개구부(H1)의 하부에 연통될 수 있다. 상기 하드 마스크 패턴(17) 및 상기 휨 제어 패턴(15)의 형성에는 이방성 식각 공정이 적용될 수 있다. 상기 제2 개구부(H2)의 바닥에 상기 층간 절연 막(13)이 노출될 수 있다.
예를 들면, 상기 제2 에칭 공정은 상기 제1 에칭 공정과 다른 챔버에서 수행될 수 있다. 상기 제2 에칭 공정은 상기 제2 에칭 챔버(02)를 사용하여 수행될 수 있다. 상기 제1 마스크 패턴(18)을 갖는 상기 기판(11)은 상기 입/출력 장치(09A) 및 상기 이송 장치(09B)를 이용하여 상기 제2 에칭 챔버(02) 내에 로딩될 수 있다. 상기 제1 마스크 패턴(18)을 식각마스크로 사용하여 상기 하드 마스크 막(17L) 및 상기 휨 제어 막(15L)을 순차적으로 패터닝하여 상기 하드 마스크 패턴(17) 및 상기 휨 제어 패턴(15)이 형성될 수 있다. 상기 하드 마스크 막(17L) 및 상기 휨 제어 막(15L)의 패터닝에는 이방성 식각 공정이 적용될 수 있다.
다른 실시 예에서, 상기 제2 에칭 공정은 상기 제1 에칭 공정과 동일한 챔버 내에서 수행될 수 있다.
도 5를 참조하면, 상기 제1 마스크 패턴(18)이 제거될 수 있다. 상기 하드 마스크 패턴(17)의 상부표면이 노출될 수 있다.
도 6 및 도 2b를 참조하면, 제3 에칭 공정을 이용하여 제3 개구부(H3)가 형성될 수 있다. 상기 제3 개구부(H3)는 상기 제2 개구부(H2)의 하부에 연통될 수 있다. 상기 제1 개구부(H1), 상기 제2 개구부(H2), 및 상기 제3 개구부(H3)는 수직 정렬될 수 있다. 상기 제3 개구부(H3)는 평면도 상에서 보여질 때, 원형, 사각형, 다각형, 바아(bar)모양, 또는 이들의 조합과 같은 다양한 모양을 보일 수 있다. 상기 제3 개구부(H3)는 상기 기판(11) 상에 여러 개가 반복적으로 2차원 배치될 수 있다. 예를 들면, 상기 제3 개구부(H3)는 콘택 홀 또는 트렌치 일 수 있다. 상기 제3 개구부(H3)는 상기 층간 절연 막(13)을 완전히 관통할 수 있다. 상기 제3 개구부(H3)는 높은 종횡 비(high aspect ratio)를 보일 수 있다. 상기 제3 개구부(H3)는 20:1 이상의 종횡 비(aspect ratio)를 가질 수 있다.
예를 들면, 상기 제3 에칭 공정은 상기 제2 에칭 공정과 다른 챔버에서 수행될 수 있다. 상기 제3 에칭 공정은 상기 제3 에칭 챔버(03)를 사용하여 수행될 수 있다. 상기 하드 마스크 패턴(17) 및 상기 휨 제어 패턴(15)을 갖는 상기 기판(11)은 상기 입/출력 장치(09A) 및 상기 이송 장치(09B)를 이용하여 상기 제3 에칭 챔버(03) 내에 로딩될 수 있다. 상기 하드 마스크 패턴(17)을 식각마스크로 사용하여 상기 층간 절연 막(13)을 패터닝 하여 상기 제3 개구부(H3)가 형성될 수 있다. 상기 제3 개구부(H3)의 형성에는 이방성 식각 공정이 적용될 수 있다.
다른 실시 예에서, 상기 제3 에칭 공정은 상기 제2 에칭 공정과 동일한 챔버 내에서 인-시츄(in-situ) 공정으로 수행될 수 있다.
도 7을 참조하면, 상기 하드 마스크 패턴(17) 및 상기 휨 제어 패턴(15)이 제거될 수 있다. 상기 층간 절연 막(13)의 상부 표면이 노출될 수 있다. 상기 제3 개구부(H3)의 바닥에 상기 기판(11)이 노출될 수 있다.
도 8을 참조하면, 상기 층간 절연 막(13)을 패터닝하여 상기 제3 개구부(H3)를 형성하는 동안 상기 휨 제어 패턴(15)의 측면들이 부분적으로 제거될 수 있다. 상기 제2 개구부(H2)의 측벽들에 휨(bowing)이 형성될 수 있다. 상기 제3 개구부(H3)는 상부의 폭이 하부보다 큰 역-사다리꼴을 보일 수 있다.
도 9를 참조하면, 상기 하드 마스크 패턴(17) 및 상기 휨 제어 패턴(15)이 제거될 수 있다. 상기 제3 개구부(H3)는 20:1 이상의 종횡 비(aspect ratio)를 가질 수 있다.
도 10a 및 도 10b를 참조하면, 상기 층간 절연 막(13)은 상기 기판(11) 상을 상기 제1 두께(d1)로 덮을 수 있다. 상기 제3 개구부(H3)는 상기 층간 절연 막(13)을 완전히 관통할 수 있다. 상기 제3 개구부(H3)의 바닥에 상기 기판(11)이 노출될 수 있다. 상기 제3 개구부(H3)의 깊이는 상기 제1 두께(d1)와 실질적으로 동일한 것으로 해석될 수 있다. 상기 제3 개구부(H3)의 상단은 제1 폭(W1)을 보일 수 있으며, 상기 제3 개구부(H3)의 하단은 제2 폭(W2)을 보일 수 있다. 상기 제1 폭(W1)은 상기 제3 개구부(H3)의 폭으로 정의될 수 있다. 상기 제2 폭(W2)은 상기 제1 폭(W1)보다 좁을 수 있다. 상기 제3 개구부(H3)는 역-사다리꼴을 갖는 것으로 해석될 수 있다. 상기 제2 개구부(H2)의 하단은 상기 제3 개구부(H3)의 상단에 연속될 수 있다. 상기 제2 개구부(H2)의 하단은 상기 제3 개구부(H3)의 상단과 실질적으로 동일한 수평 폭을 갖는 것으로 해석될 수 있다. 상기 제2 개구부(H2)의 하단은 상기 제1 폭(W1)을 보일 수 있다.
상기 제3 개구부(H3)의 측벽 상에 제1 내지 제4 사분 점들(P1, P2, P3, P4)이 정의될 수 있다. 상기 층간 절연 막(13)은 제1 내지 제4 수직 사분 점들(Q1, Q2, Q3, Q4)을 포함할 수 있다. 상기 제1 사분 점(P1)은 상기 제1 수직 사분 점(Q1)을 지나는 수평선 상에 위치하고, 상기 제2 사분 점(P2)은 상기 제2 수직 사분 점(Q2)을 지나는 수평선 상에 위치하며, 상기 제3 사분 점(P3)은 상기 제3 수직 사분 점(Q3)을 지나는 수평선 상에 위치하고, 상기 제4 사분 점(P4)은 상기 제4 수직 사분 점(Q4)을 지나는 수평선 상에 위치할 수 있다. 상기 제4 수직 사분 점(Q4)은 상기 층간 절연 막(13)의 상부 표면에 위치할 수 있으며, 상기 제4 사분 점(P4)은 상기 층간 절연 막(13)의 상부 모서리(E1)에 위치할 수 있다. 상기 제4 사분 점(P4)은 상기 휨 제어 패턴(15)의 하부 모서리에 접촉될 수 있다.
상기 제1 사분 점(P1) 및 상기 제3 사분 점(P3)을 지나는 직선(L1)이 정의될 수 있다. 상기 직선(L1)은 상기 기판(11)의 상부 표면에 대하여 수직하지 않을 수 있다. 상기 직선(L1)은 상기 기판(11)의 상부 표면에 대하여 비스듬할 수 있다. 상기 제4 사분 점(P4)은 상기 직선(L1) 상에 위치할 수 있다. 상기 제2 사분 점(P2)은 상기 직선(L1) 상에 위치할 수 있다.
몇몇 다른 실시 예들에 있어서, 상기 제4 사분 점(P4)은 상기 직선(L1)과 떨어질 수 있다. 상기 제2 사분 점(P2)은 상기 직선(L1)과 떨어질 수 있다. 상기 직선(L1)은 상기 기판(11)의 상부 표면에 대하여 수직할 수 있다.
상기 휨 제어 패턴(15)은 상기 층간 절연 막(13) 상을 상기 제2 두께(d2)로 덮을 수 있다. 상기 제2 개구부(H2)는 상기 휨 제어 패턴(15)을 관통하여 상기 제3 개구부(H3)와 연통될 수 있다. 상기 제2 개구부(H2)의 깊이는 상기 제2 두께(d2)와 실질적으로 동일한 것으로 해석될 수 있다. 상기 제2 개구부(H2)의 측벽에 휨(bowing)이 발생될 수 있다.
상기 층간 절연 막(13)은 상기 제3 개구부(H3)의 상단에 형성된 제1 및 제2 모서리들(E1, E2)을 포함할 수 있다. 상기 제1 및 제2 모서리들(E1, E2)은 상기 휨 제어 패턴(15)의 하단에 형성된 모서리들과 접촉된 것으로 해석될 수 있다. 상기 제4 사분 점(P4)은 상기 제1 모서리(E1) 상에 위치할 수 있다. 상기 제2 모서리(E2)는 상기 제1 모서리(E1)에 대향할 수 있다. 상기 제2 모서리(E2)는 상기 제1 모서리(E1)를 지나는 수평선 상에 위치할 수 있다. 상기 제2 모서리(E2) 상에 제5 점(P5)이 정의될 수 있다. 상기 제4 사분 점(P4) 및 상기 제5 점(P5) 사이에 제1 변(S1)이 정의될 수 있다. 상기 제1 변(S1)의 길이는 상기 제1 폭(W1)과 동일할 수 있다. 상기 제4 사분 점(P4) 및 상기 제5 점(P5)은 상기 휨 제어 패턴(15)의 하단에 형성된 모서리들과 접촉된 것으로 해석될 수 있다.
상기 휨 제어 패턴(15)의 상단은 제3 모서리(E3)를 포함할 수 있다. 상기 제3 모서리(E3)를 지나는 수평선 상에 상기 제4 사분 점(P4)에 수직한 제6 점(P6)이 정의될 수 있다. 상기 제6 점(P6)은 상기 제3 모서리(E3) 상에 위치할 수 있다. 상기 제4 사분 점(P4) 및 상기 제6 점(P6) 사이에 제2 변(S2)이 정의될 수 있다. 상기 제2 변(S2)의 길이는 상기 제2 두께(d2)와 동일할 수 있다. 상기 휨 제어 패턴(15)의 상기 제2 두께(d2)는 100 nm 내지 200nm 일 수 있다. 상기 제5 점(P5) 및 상기 제6 점(P6) 사이에 제3 변(S3)이 정의될 수 있다. 상기 제1 변(S1), 상기 제2 변(S2), 및 상기 제3 변(S3)은 직삼각형으로 해석될 수 있다. 상기 제2 변(S2)은 상기 제1 변(S1)에 직각을 이룰 수 있다. 상기 제1 변(S1) 및 상기 제3 변(S3) 사이에 제1 예각(1)이 형성될 수 있다. 상기 제1 예각(1)은 상기 휨 제어 패턴(15)의 상기 제2 두께(d2) 및 상기 제3 개구부(H3)의 상기 제1 폭(W1)에 의하여 결정될 수 있다. 상기 제1 예각(1)은 50° 내지 80° 일 수 있다. 상기 제1 예각(1)을 제어하여 상기 제3 개구부(H3)의 크기와 모양을 조절할 수 있다.
도 10c를 참조하면, 제6 점(P6)은 제3 모서리(E3)에서 떨어진 지점일 수 있다.
도 11a 및 도 11b를 참조하면, 휨 제어 패턴(15)의 제2 두께(d12)를 조절하여 제2 개구부(H2) 및 제3 개구부(H3)의 모양을 제어할 수 있다. 상기 제3 개구부(H3)의 측벽 상에 제1 내지 제4 사분 점들(P11, P12, P13, P14)이 정의될 수 있다. 상기 제1 사분 점(P11) 및 상기 제3 사분 점(P13)을 지나는 직선(L11)이 정의될 수 있다. 상기 제4 사분 점(P14)은 상기 직선(L11)과 떨어질 수 있다. 상기 제4 사분 점(P14) 및 상기 직선(L11) 사이의 간격은 제3 폭(W3)일 수 있다. 상기 제3 폭(W3)은 3 nm 이하 일 수 있다.
도 10a, 도 11a 및 도 11b를 다시 한번 참조하면, 상기 제1 폭(W1)은 상기 제3 개구부(H3)의 폭으로 정의될 수 있다. 상기 제3 폭(W3)은 상기 제1 폭(W1)의 0.05배 이하일 수 있다. 상기 제3 폭(W3)은 상기 제3 개구부(H3)의 5% 이하 일 수 있다.
상기 하드 마스크 막(17L)의 상기 제3 두께(d3)는 상기 층간 절연 막(13)의 상기 제1 두께(d1)에 비하여 상대적으로 얇을수록 상기 제3 개구부(H3)의 크기 축소 및 산포 감소에 유리할 수 있다. 이방성 건식 식각(anisotropic dry etching) 공정에 있어서 이온 산란(ion scattering)에 의하여 발생하는 휨(bowing)의 크기와 위치는 상기 하드 마스크 패턴(17)의 두께와 형상에 의존하여 결정될 수 있다. 이방성 건식 식각(anisotropic dry etching) 공정이 수행되는 동안 마스크-어깨(mask-shoulder) 깨짐 현상과 같은 영향으로 상기 하드 마스크 패턴(17)의 두께와 형상은 변형될 수 있다. 본 발명자들이 확인한 바에 따르면, 상기 제1 예각(1)이 50° 미만(예를 들면, 45° 또는 그 이하) 일 경우 상기 제3 개구부(H3)의 상단 영역에 발생하는 휨(bowing)으로 인하여 상기 제3 개구부(H3)의 원하는 크기와 모양을 얻을 수 없는 것으로 나타났다.
본 발명자들이 확인한 바에 따르면, 종래의 마스크 패턴을 이용하여 종횡 비(aspect ratio) 20:1 이상의 패터닝 공정을 수행할 경우, 패턴의 상단 영역에 휨(bowing) 발생으로 인하여 원하는 프로파일(profile)을 얻을 수 없고, 패턴의 산포 또한 매우 커서 양산에 적용하기 어려운 것으로 나타났다. 본 발명 기술적 사상의 실시 예들에 따르면, 상기 휨 제어 패턴(15) 및 상기 하드 마스크 패턴(17)의 조합을 이용하여 20:1 이상의 높은 종횡 비(high aspect ratio)를 갖는 상기 제3 개구부(H3)의 프로파일(profile)을 매우 효율적으로 제어할 수 있다. 상기 하드 마스크 패턴(17)의 두께는 종래에 비하여 현저히 감소될 수 있다. 상기 휨 제어 패턴(15)을 이용하여 상기 제3 개구부(H3)의 원하는 프로파일(profile)을 구현할 수 있다. 상기 제3 개구부(H3)는 상기 기판(11) 상에 여러 개 반복적으로 형성될 수 있다. 상기 제3 개구부(H3)는 상기 기판(11)의 전면에 걸쳐서 균일한 크기와 모양을 보일 수 있다.
도 12 내지 도 29c는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 12를 참조하면, 셀 영역(C) 및 주변 영역(P)을 갖는 기판(21) 상에 셀 활성 영역(22) 및 주변 활성 영역(22')을 한정하는 소자 분리 막(23)이 형성될 수 있다. 상기 셀 활성 영역(22) 내에 게이트 트렌치(25)가 형성될 수 있다. 상기 게이트 트렌치(25) 내에 게이트 유전 막(26), 게이트 전극(27), 및 게이트 캐핑 패턴(28)이 형성될 수 있다. 상기 게이트 전극(27)에 인접한 상기 셀 활성 영역(22) 내에 제1 및 제2 소스/드레인 영역들(31, 32)이 형성될 수 있다. 상기 주변 활성 영역(22') 상에 주변 게이트 유전 막(46), 주변 게이트 전극(47), 및 주변 게이트 캐핑 패턴(48)이 형성될 수 있다. 상기 주변 게이트 전극(47) 및 상기 주변 게이트 캐핑 패턴(48)의 측면들 상에 스페이서(43)가 형성될 수 있다. 상기 주변 게이트 전극(47)의 양측에 인접한 상기 주변 활성 영역(22') 내에 주변 소스/드레인 영역들(34)이 형성될 수 있다. 상기 기판(21)의 전면을 덮는 층간 절연 막(33)이 형성될 수 있다. 상기 층간 절연 막(33) 내에 비트 플러그(35) 및 비트 라인(36)이 형성될 수 있다. 상기 층간 절연 막(33)을 관통하여 상기 제1 소스/드레인 영역(31)에 접속된 매립 콘택 플러그(37)가 형성될 수 있다.
상기 제1 및 제2 소스/드레인 영역들(31, 32), 상기 셀 활성 영역(22), 상기 게이트 유전 막(26), 및 상기 게이트 전극(27)은 셀 트랜지스터를 구성할 수 있다. 상기 셀 트랜지스터는 상기 기판(21) 상에 행 및 열 방향으로 반복하여 여러 개 형성될 수 있다. 상기 셀 트랜지스터는 스위칭 소자의 역할을 수행할 수 있다. 다른 실시 예에서, 상기 스위칭 소자는 플래너 트랜지스터(planar transistor), SRCAT(Sphere-shaped Recess Channel Array Transistor), 3D 트랜지스터, 수직 트랜지스터(vertical transistor), 나노와이어 트랜지스터(nano-wire transistor), 또는 이들의 조합일 수 있다.
상기 기판(21)은 실리콘 웨이퍼와 같은 반도체 기판일 수 있다. 상기 소자 분리 막(23)은 에스티아이(shallow trench isolation; STI)기술을 이용하여 형성될 수 있다. 상기 소자 분리 막(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 상기 제1 및 제2 소스/드레인 영역들(31, 32)은 상기 셀 활성 영역(22)과 다른 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 셀 활성 영역(22)은 p형 불순물들을 포함할 수 있으며, 상기 제1 및 제2 소스/드레인 영역들(31, 32)은 n형 불순물들을 포함할 수 있다.
상기 게이트 유전막(26)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고 유전 막(high-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 게이트 전극(27)은 금속, 금속 실리사이드, 반도체, 폴리실리콘, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 게이트 전극(27)의 상단은 상기 제1 및 제2 소스/드레인 영역들(31, 32)의 상단들보다 낮은 레벨에 형성될 수 있다. 상기 게이트 유전막(26)은 상기 게이트 전극(27) 및 상기 셀 활성 영역(22) 사이에 개재될 수 있다. 상기 게이트 유전막(26)은 상기 게이트 전극(27)의 측면 및 바닥을 덮을 수 있다. 상기 게이트 캐핑 패턴(28)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 게이트 캐핑 패턴(28)은 상기 게이트 전극(27)의 상부를 덮을 수 있다.
상기 주변 소스/드레인 영역들(34)은 상기 주변 활성 영역(22')과 다른 도전형의 불순물들을 포함할 수 있다. 예를 들면, 상기 주변 활성 영역(22')이 p형 불순물들을 포함할 경우, 상기 주변 소스/드레인 영역들(34)은 n형 불순물들을 포함할 수 있다. 상기 주변 활성 영역(22')이 n형 불순물들을 포함할 경우, 상기 주변 소스/드레인 영역들(34)은 p형 불순물들을 포함할 수 있다. 상기 주변 게이트 유전막(46)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 고 유전 막(high-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 주변 게이트 전극(47)은 금속, 금속 실리사이드, 반도체, 폴리실리콘, 또는 이들의 조합과 같은 도전 막을 포함할 수 있다. 상기 주변 게이트 유전막(46)은 상기 주변 게이트 전극(47) 및 상기 주변 활성 영역(22') 사이에 개재될 수 있다. 상기 주변 게이트 캐핑 패턴(48)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 주변 게이트 캐핑 패턴(48)은 상기 주변 게이트 전극(47)의 상부를 덮을 수 있다. 상기 스페이서(43)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 스페이서(43)는 상기 주변 게이트 캐핑 패턴(48) 및 상기 주변 게이트 전극(47)의 측면을 덮을 수 있다.
상기 층간 절연 막(33)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전 막(low-K dielectric layer), 또는 이들의 조합들을 포함할 수 있다. 상기 층간 절연 막(33)은 상기 소자 분리 막(23), 상기 제1 및 제2 소스/드레인 영역들(31, 32), 상기 게이트 캐핑 패턴(28), 상기 주변 소스/드레인 영역들(34), 상기 주변 게이트 캐핑 패턴(48), 및 상기 스페이서(43)를 덮을 수 있다.
상기 비트 플러그(35)는 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 상기 비트 플러그(35)는 상기 제2 소스/드레인 영역(32)에 접속될 수 있다. 상기 비트 라인(36)은 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 상기 비트 라인(36)은 상기 비트 플러그(35)에 접속될 수 있다. 상기 매립 콘택 플러그(37)는 금속, 금속 실리사이드, 반도체, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다. 예를 들면, 상기 매립 콘택 플러그(37)는 W, Ru, TiN, 또는 이들의 조합을 포함할 수 있다.
도 13을 참조하면, 상기 층간 절연 막(33) 및 상기 매립 콘택 플러그(37) 상에 식각 정지 막(41)이 형성될 수 있다. 상기 식각 정지 막(41) 상에 몰딩 막(53)이 형성될 수 있다. 상기 몰딩 막(53) 상에 서포터(supporter; 51)가 형성될 수 있다. 상기 서포터(51)상에 휨 제어 막(bowing control layer; 15L)이 형성될 수 있다. 상기 휨 제어 막(15L) 상에 하드 마스크 막(17L)이 형성될 수 있다. 상기 하드 마스크 막(17L) 상에 제1 마스크 막(18L)이 형성될 수 있다. 상기 제1 마스크 막(18L) 상에 제2 마스크 막(19L)이 형성될 수 있다.
상기 식각 정지 막(41)은 상기 셀 영역(C) 및 상기 주변 영역(P) 상을 전체적으로 덮을 수 있다. 상기 식각 정지 막(41)은 상기 몰딩 막(53)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 식각 정지 막(41)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 예를 들면, 상기 식각 정지 막(41)은 실리콘 질화물을 포함할 수 있다. 상기 몰딩 막(53)은 단일 층 또는 멀티 층일 수 있다. 상기 몰딩 막(53)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다. 상기 서포터(51)는 상기 몰딩 막(53)과 다른 물질을 포함할 수 있다. 상기 서포터(51)는 상기 몰딩 막(53)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 상기 서포터(51)는 실리콘 질화물 또는 금속 산화물을 포함할 수 있다. 상기 휨 제어 막(15L), 상기 하드 마스크 막(17L), 상기 제1 마스크 막(18L), 및 상기 제2 마스크 막(19L)은 도 1 내지 도 11b를 참조하여 설명된 것과 유사한 구성을 보일 수 있다.
도 14를 참조하면, 상기 제2 마스크 막(19L)에 리소그래피(lithography) 기술을 이용하여 제2 마스크 패턴(19)이 형성될 수 있다.
도 15를 참조하면, 상기 제2 마스크 패턴(19)을 식각마스크로 사용하여 상기 제1 마스크 막(18L)을 패터닝하여 제1 마스크 패턴(18)이 형성될 수 있다. 상기 제1 마스크 패턴(18)은 상기 하드 마스크 막(17L)을 노출하는 예비 개구부(18H)를 포함할 수 있다.
도 16을 참조하면, 상기 제2 마스크 패턴(19)이 제거될 수 있다. 상기 제1 마스크 패턴(18)의 상부 표면은 노출될 수 있다.
도 17을 참조하면, 상기 제1 마스크 패턴(18)을 식각마스크로 사용하여 상기 하드 마스크 막(17L) 및 상기 휨 제어 막(15L)을 순차적으로 패터닝하여 하드 마스크 패턴(17A) 및 휨 제어 패턴(15A)이 형성될 수 있다. 상기 하드 마스크 패턴(17A)은 제1 개구부(H1)를 포함할 수 있다. 상기 휨 제어 패턴(15A)은 상기 제1 개구부(H1) 아래에 정렬된 제2 개구부(H2)를 포함할 수 있다. 상기 제2 개구부(H2)는 상기 제1 개구부(H1)의 하부에 연통될 수 있다.
도 18을 참조하면, 상기 제1 마스크 패턴(18)이 제거될 수 있다.
도 19를 참조하면, 상기 하드 마스크 패턴(17A)을 식각마스크로 사용하여 상기 서포터(51) 및 상기 몰딩 막(53)을 패터닝하여 제3 개구부(H3)가 형성될 수 있다. 상기 제3 개구부(H3)는 20:1 이상의 종횡 비(aspect ratio)를 보일 수 있다.
도 20을 참조하면, 상기 하드 마스크 패턴(17A)이 제거될 수 있다.
도 21을 참조하면, 상기 식각 정지 막(41)을 제거하여 상기 제3 개구부(H3)의 하부에 상기 매립 콘택 플러그(37)가 노출될 수 있다.
다른 실시 예에서, 상기 식각 정지 막(41)을 제거하는 것은 상기 하드 마스크 패턴(17A)이 제거되기 전에 수행될 수도 있다.
도 22를 참조하면, 상기 제3 개구부(H3) 내에 하부 전극(71)이 형성될 수 있다. 상기 하부 전극(71)을 형성하는 것은 박막 형성공정 및 평탄화 공정이 적용될 수 있다. 상기 하부 전극(71)은 상기 매립 콘택 플러그(37)에 접속될 수 있다. 상기 하부 전극(71)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 상기 하부 전극(71)의 측면은 상기 제3 개구부(H3)의 측벽에 접촉될 수 있다.
다른 실시 예에서, 상기 하부 전극(71)을 형성하기 전에 상기 휨 제어 패턴(15A)은 완전히 제거될 수도 있다.
도 23a를 참조하면, 상기 휨 제어 패턴(15A) 및 상기 몰딩 막(53)이 제거될 수 있다. 상기 하부 전극(71), 상기 서포터(51), 및 상기 식각 정지 막(41)은 보존될 수 있다. 상기 하부 전극(71)은 수직 높이가 수평 폭보다 큰, 필라(pillar) 모양일 수 있다. 상기 하부 전극(71)의 종횡 비(aspect ratio)는 20:1 내지 100:1, 또는 그 이상 일수 있다. 상기 서포터(51)는 상기 하부 전극(71)의 쓰러짐을 방지하는 역할을 할 수 있다.
도 23b를 참조하면, 하부 전극(71A)은 상부의 폭이 하부보다 큰 역-사다리꼴을 보일 수 있다. 상기 하부 전극(71A)은 20:1 내지 100:1, 또는 그 이상의 높은 종횡 비를 보일 수 있다. 상기 하부 전극(71A)의 측면 상에 제1 내지 제4 사분 점들(P71, P72, P73, P74)이 정의될 수 있다. 상기 제4 사분 점(P74)은 상기 하부 전극(71A)의 상부 모서리에 위치할 수 있다. 상기 제1 사분 점(P71) 및 상기 제3 사분 점(P73)을 지나는 직선(L71)이 정의될 수 있다. 상기 직선(L71)은 상기 기판(11)의 상부 표면에 대하여 수직하지 않을 수 있다. 상기 직선(L71)은 상기 기판(11)의 상부 표면에 대하여 비스듬할 수 있다. 상기 제4 사분 점(P74)은 상기 직선(L71) 상에 위치할 수 있다. 상기 제2 사분 점(P72)은 상기 직선(L71) 상에 위치할 수 있다.
도 23c를 참조하면, 하부 전극(71B)의 측면 상에 제1 내지 제4 사분 점들(P81, P82, P83, P84)이 정의될 수 있다. 상기 제4 사분 점(P84)은 상기 하부 전극(71B)의 상부 모서리에 위치할 수 있다. 상기 제1 사분 점(P81) 및 상기 제3 사분 점(P83)을 지나는 직선(L71)이 정의될 수 있다. 상기 직선(L71)은 상기 기판(11)의 상부 표면에 대하여 수직하지 않을 수 있다. 상기 직선(L71)은 상기 기판(11)의 상부 표면에 대하여 비스듬할 수 있다. 상기 제4 사분 점(P84)은 상기 직선(L71) 과 떨어질 수 있다. 상기 제2 사분 점(P82)은 상기 직선(L71) 상에 위치할 수 있다.
상기 제4 사분 점(P84) 및 상기 직선(L71) 사이의 간격은 제4 폭(W4)일 수 있다. 상기 제4 폭(W4)은 3 nm 이하 일 수 있다. 상기 하부 전극(71B)의 폭은 상기 하부 전극(71B)의 상단의 폭으로 정의될 수 있다. 상기 제4 폭(W4)은 상기 하부 전극(71B)의 폭의 0.05배 이하 일 수 있다. 상기 제4 폭(W4)은 상기 하부 전극(71B)의 5% 이하 일 수 있다.
도 24를 참조하면, 상기 셀 영역(C) 상에 상기 하부 전극들(71) 및 상기 서포터(51)의 표면들을 덮는 캐패시터 유전 막(81)이 형성될 수 있다. 상기 캐패시터 유전 막(81) 상에 상부 전극(83)이 형성될 수 있다. 상기 셀 영역(C) 및 상기 주변 영역(P)을 덮는 상부 절연 막(85)이 형성될 수 있다. 상기 상부 절연 막(85)은 상기 상부 전극(83)에 접촉될 수 있으며, 상기 상부 절연 막(85)은 상기 식각 정지 막(41)에 접촉될 수 있다.
상기 캐패시터 유전 막(81)은 TaO 막, TaAlO 막, TaON 막, AlO 막, HfO 막, ZrO 막, ZrSiO 막, TiO 막, TiAlO 막, BST((Ba,Sr)TiO) 막, STO(SrTiO) 막, BTO(BaTiO) 막, PZT(Pb(Zr,Ti)O) 막, (Pb,La)(Zr,Ti)O 막, Ba(Zr,Ti)O 막, Sr(Zr,Ti)O막, 또는 이들의 조합들을 포함할 수 있다. 상기 상부 전극(83)은 Ru 막, RuO 막, Pt 막, PtO 막, Ir 막, IrO 막, SRO(SrRuO) 막, BSRO((Ba,Sr)RuO) 막, CRO(CaRuO) 막, BaRuO 막, La(Sr,Co)O 막, Ti 막, TiN 막, W 막, WN 막, Ta 막, TaN 막, TiAlN 막, TiSiN 막, TaAlN 막, TaSiN 막, 또는 이들의 조합들과 같은 금속 막을 포함할 수 있다. 상기 상부 절연 막(85)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합들을 포함할 수 있다.
도 25를 참조하면, 상기 상부 절연 막(85) 상에 상부 휨 제어 막(bowing control layer; 15L')이 형성될 수 있다. 상기 상부 휨 제어 막(15L') 상에 상부 하드 마스크 막(17L')이 형성될 수 있다. 상기 상부 하드 마스크 막(17L') 상에 제1 상부 마스크 막(18L')이 형성될 수 있다. 상기 제1 상부 마스크 막(18L') 상에 제2 상부 마스크 패턴(19B)이 형성될 수 있다. 상기 상부 휨 제어 막(15L'), 상기 상부 하드 마스크 막(17L'), 상기 제1 상부 마스크 막(18L'), 및 상기 제2 상부 마스크 패턴(19B)은 도 1 내지 도 11b를 참조하여 설명된 것과 유사한 구성을 보일 수 있다.
도 26을 참조하면, 상기 제2 상부 마스크 패턴(19B)을 식각마스크로 사용하여 상기 제1 상부 마스크 막(18L')을 패터닝하여 제1 상부 마스크 패턴(18B)이 형성될 수 있다. 상기 제2 상부 마스크 패턴(19B)이 제거될 수 있다.
도 27을 참조하면, 상기 제1 상부 마스크 패턴(18B)을 식각마스크로 사용하여 상기 상부 하드 마스크 막(17L') 및 상기 상부 휨 제어 막(15L')을 순차적으로 패터닝하여 상부 하드 마스크 패턴(17B) 및 상부 휨 제어 패턴(15B)이 형성될 수 있다. 상기 상부 하드 마스크 패턴(17B)은 제1 개구부(H1)를 포함할 수 있다. 상기 상부 휨 제어 패턴(15B)은 상기 제1 개구부(H1) 아래에 정렬된 제2 개구부(H2)를 포함할 수 있다. 상기 제2 개구부(H2)는 상기 제1 개구부(H1)의 하부에 연통될 수 있다.
상기 제1 상부 마스크 패턴(18B)이 제거될 수 있다.
도 28을 참조하면, 상기 상부 하드 마스크 패턴(17B)을 식각마스크로 사용하여 상기 상부 절연 막(85), 상기 식각 정지 막(41), 상기 층간 절연 막(33), 상기 주변 게이트 캐핑 패턴(48)을 패터닝하여 제4 내지 제6 개구부들(H31, H32, H33)이 형성될 수 있다. 상기 제4 개구부(H31)의 바닥에 상기 주변 소스/드레인 영역들(34) 중 선택된 하나가 노출될 수 있다. 상기 제5 개구부(H32)의 바닥에 상기 주변 게이트 전극(47)이 노출될 수 있다. 상기 제6 개구부(H33)의 바닥에 상기 상부 전극(83)이 노출될 수 있다.
도 29a를 참조하면, 상기 상부 하드 마스크 패턴(17B) 및 상기 상부 휨 제어 패턴(15B)이 제거될 수 있다. 상기 제4 내지 제6 개구부들(H31, H32, H33) 내에 제1 내지 제3 플러그들(86, 87, 88)이 형성될 수 있다. 상기 상부 절연 막(85) 상에 상기 제1 내지 제3 플러그들(86, 87, 88)에 접속된 상부 배선들(89)이 형성될 수 있다. 상기 제1 내지 제3 플러그들(86, 87, 88) 및 상기 상부 배선들(89)은 금속, 금속 실리사이드, 도전성 카본 그룹, 또는 이들의 조합들과 같은 도전 막을 포함할 수 있다.
도 29b를 참조하면, 제1 플러그(86A)는 상부의 폭이 하부보다 큰 역-사다리꼴을 보일 수 있다. 상기 제1 플러그(86A)는 20:1 내지 100:1, 또는 그 이상의 높은 종횡 비를 보일 수 있다. 상기 제1 플러그(86A)의 측면 상에 제1 내지 제4 사분 점들(P91, P92, P93, P94)이 정의될 수 있다. 상기 제4 사분 점(P94)은 상기 제1 플러그(86A)의 상부 모서리에 위치할 수 있다. 상기 제1 사분 점(P91) 및 상기 제3 사분 점(P93)을 지나는 직선(L91)이 정의될 수 있다. 상기 직선(L91)은 상기 기판(11)의 상부 표면에 대하여 수직하지 않을 수 있다. 상기 직선(L91)은 상기 기판(11)의 상부 표면에 대하여 비스듬할 수 있다. 상기 제4 사분 점(P94)은 상기 직선(L91) 상에 위치할 수 있다. 상기 제2 사분 점(P92)은 상기 직선(L91) 상에 위치할 수 있다.
상기 제2 및 제3 플러그들(87, 88)은 상기 제1 플러그(86A)와 유사한 모양을 보일 수 있다.
도 29c를 참조하면, 제1 플러그(86B)의 측면 상에 제1 내지 제4 사분 점들(P51, P52, P53, P54)이 정의될 수 있다. 상기 제4 사분 점(P54)은 상기 제1 플러그(86B)의 상부 모서리에 위치할 수 있다. 상기 제1 사분 점(P51) 및 상기 제3 사분 점(P53)을 지나는 직선(L91)이 정의될 수 있다. 상기 직선(L91)은 상기 기판(11)의 상부 표면에 대하여 수직하지 않을 수 있다. 상기 직선(L91)은 상기 기판(11)의 상부 표면에 대하여 비스듬할 수 있다. 상기 제4 사분 점(P54)은 상기 직선(L91)과 떨어질 수 있다. 상기 제2 사분 점(P52)은 상기 직선(L91) 상에 위치할 수 있다.
상기 제4 사분 점(P54) 및 상기 직선(L91) 사이의 간격은 제5 폭(W5)일 수 있다. 상기 제5 폭(W5)은 3 nm 이하 일 수 있다. 상기 제1 플러그(86B)의 폭은 상기 제1 플러그(86B)의 상단의 폭으로 정의될 수 있다. 상기 제5 폭(W5)은 상기 제1 플러그(86B)의 폭의 0.05배 이하 일 수 있다. 상기 제5 폭(W5)은 상기 제1 플러그(86B)의 5% 이하 일 수 있다. 상기 제2 및 제3 플러그들(87, 88)은 상기 제1 플러그(86B)와 유사한 모양을 보일 수 있다.
도 30 내지 도 39는 본 발명 기술적 사상의 실시 예들에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도들이다. 도 30 내지 도 39에 도시된 반도체 소자는 낸드 플래시 메모리(NAND flash memory) 셀 영역의 일부분일 수 있다.
도 30을 참조하면, 기판(211) 상에 제1 내지 제9 절연 막들(241, 242, 243, 244, 245, 246, 247, 248, 249) 및 제1 내지 제8 희생 막들(231, 232, 233, 234, 235, 236, 237, 238)이 형성될 수 있다. 상기 제9 절연막(249) 상에 휨 제어 막(bowing control layer; 15L)이 형성될 수 있다. 상기 휨 제어 막(15L) 상에 하드 마스크 막(17L)이 형성될 수 있다. 상기 하드 마스크 막(17L) 상에 제1 마스크 막(18L)이 형성될 수 있다. 상기 제1 마스크 막(18L) 상에 제2 마스크 패턴(19C)이 형성될 수 있다. 상기 휨 제어 막(15L), 상기 하드 마스크 막(17L), 상기 제1 마스크 막(18L), 및 상기 제2 마스크 패턴(19C)은 도 1 내지 도 11b를 참조하여 설명된 것과 유사한 구성을 보일 수 있다. 상기 휨 제어 막(15L)은 상기 제9 절연 막(249)과 다른 물질을 포함할 수 있다.
상기 기판(211)은 실리콘 웨이퍼 또는 에스오아이(silicon on insulator; SOI) 웨이퍼 와 같은 반도체 기판일 수 있다. 상기 제1 내지 제9 절연 막들(241, 242, 243, 244, 245, 246, 247, 248, 249) 및 상기 제1 내지 제8 희생 막들(231, 232, 233, 234, 235, 236, 237, 238)은 번갈아 가며 반복적으로 적층될 수 있다. 상기 제1 내지 제9 절연 막들(241, 242, 243, 244, 245, 246, 247, 248, 249) 및 상기 제1 내지 제8 희생 막들(231, 232, 233, 234, 235, 236, 237, 238)은 서로 다른 물질을 포함할 수 있다. 상기 제1 내지 제8 희생 막들(231, 232, 233, 234, 235, 236, 237, 238)은 상기 제1 내지 제9 절연 막들(241, 242, 243, 244, 245, 246, 247, 248, 249)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다.
도 31을 참조하면, 상기 제2 마스크 패턴(19C)을 식각마스크로 사용하여 상기 제1 마스크 막(18L)을 패터닝하여 제1 마스크 패턴(18C)이 형성될 수 있다.
도 32를 참조하면, 상기 제2 마스크 패턴(19C)이 제거될 수 있다.
도 33을 참조하면, 상기 제1 마스크 패턴(18C)을 식각마스크로 사용하여 상기 하드 마스크 막(17L) 및 상기 휨 제어 막(15L)을 순차적으로 패터닝하여 하드 마스크 패턴(17C) 및 휨 제어 패턴(15C)이 형성될 수 있다. 상기 하드 마스크 패턴(17C)은 제1 개구부(H1)를 포함할 수 있다. 상기 휨 제어 패턴(15C)은 상기 제1 개구부(H1) 아래에 정렬된 제2 개구부(H2)를 포함할 수 있다. 상기 제2 개구부(H2)는 상기 제1 개구부(H1)의 하부에 연통될 수 있다.
도 34를 참조하면, 상기 제1 마스크 패턴(18C)이 제거될 수 있다.
도 35를 참조하면, 상기 하드 마스크 패턴(17C)을 식각마스크로 사용하여 상기 제1 내지 제9 절연 막들(241, 242, 243, 244, 245, 246, 247, 248, 249) 및 상기 제1 내지 제8 희생 막들(231, 232, 233, 234, 235, 236, 237, 238)을 패터닝하여 제3 개구부(H3)가 형성될 수 있다. 상기 제3 개구부(H3)는 20:1 이상의 종횡 비(aspect ratio)를 보일 수 있다. 상기 제3 개구부(H3)는 콘택 홀일 수 있다. 상기 제3 개구부(H3)는 채널 홀(channel hole) 일 수 있다.
도 36을 참조하면, 상기 하드 마스크 패턴(17C) 및 상기 휨 제어 패턴(15C)이 제거될 수 있다.
도 37을 참조하면, 상기 제3 개구부(H3) 내에 제1 전하 트랩 유전 막(221), 바디(217), 및 절연성 코어(255)가 형성될 수 있다. 상기 바디(217)는 상기 절연성 코어(255)의 측면 및 바닥을 감쌀 수 있다. 상기 바디(217)는 상기 기판(211)에 접촉될 수 있다. 상기 제1 전하 트랩 유전 막(221)은 상기 바디(217)의 측면 상에 형성될 수 있다. 상기 제1 전하 트랩 유전 막(221)은 상기 제3 개구부(H3)의 측벽을 덮을 수 있다.
상기 제1 전하 트랩 유전 막(221)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 금속 실리케이트, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제1 전하 트랩 유전 막(221)은 제1 실리콘 산화물, 실리콘 질화물, 및 제2 실리콘 산화물이 차례로 적층된 구조체를 포함할 수 있다. 상기 바디(217)는 폴리실리콘 또는 단결정 실리콘을 포함할 수 있다. 상기 절연성 코어(255)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 조합을 포함할 수 있다.
도 38을 참조하면, 상기 제1 내지 제9 절연 막들(241, 242, 243, 244, 245, 246, 247, 248, 249) 및 상기 제1 내지 제8 희생 막들(231, 232, 233, 234, 235, 236, 237, 238)을 패터닝하여 트렌치(259T)가 형성될 수 있다. 상기 트렌치(259T) 내에 노출된 상기 제1 내지 제8 희생 막들(231, 232, 233, 234, 235, 236, 237, 238)이 제거될 수 있다.
도 39를 참조하면, 제1 및 제2 그라운드 선택 게이트 전극들(261, 262), 제1 내지 제4 컨트롤 게이트 전극들(263, 264, 265, 266), 제1 및 제2 스트링 선택 게이트 전극들(267, 268), 제2 전하 트랩 유전 막(222), 도전성 플러그(251), 소스 영역(216), 드레인 영역(252), 비트 라인(257), 및 제10 절연 막(259)이 형성될 수 있다.
상기 제1 및 제2 그라운드 선택 게이트 전극들(261, 262), 상기 제1 내지 제4 컨트롤 게이트 전극들(263, 264, 265, 266), 및 상기 제1 및 제2 스트링 선택 게이트 전극들(267, 268)은 금속, 금속 실리사이드, 금속 질화물, 폴리실리콘, 또는 이들의 조합과 같은 도전 체를 포함할 수 있다. 상기 제2 전하 트랩 유전 막(222)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 산화물, 금속 실리케이트, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 상기 제2 전하 트랩 유전 막(222)은 AlO를 포함할 수 있다.
다른 실시 예에서, 상기 제1 전하 트랩 유전 막(221) 및 상기 제2 전하 트랩 유전 막(222)은 데이터 저장 요소로 해석될 수 있다. 또 다른 실시 예에서, 상기 데이터 저장 요소는 저항 변화 막, 상-변화 막, 자기 터널 접합(MTJ), 폴리머 막, 또는 강유전체(ferroelectrics)를 포함할 수 있다.
도 40은 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈을 설명하기 위한 레이아웃이다.
도 40을 참조하면, 본 발명 기술적 사상의 실시 예들에 따른 반도체 모듈은 모듈 기판(201), 복수의 반도체 패키지들(207), 및 제어 칩 패키지(203)를 포함할 수 있다. 상기 모듈 기판(201)에 입출력 단자들(205)이 형성될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203) 중 적어도 하나는 도 1 내지 도 39를 참조하여 설명한 것과 유사한 구성을 갖는 것일 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 모듈 기판(201)에 장착될 수 있다. 상기 반도체 패키지들(207) 및 상기 제어 칩 패키지(203)는 상기 입출력 단자들(205)에 전기적으로 직/병렬 접속될 수 있다.
상기 제어 칩 패키지(203)는 생략될 수 있다. 상기 반도체 패키지들(207)은 디램(dynamic random access memory; DRAM), 및 에스램(static random access memory; SRAM)과 같은 휘발성 메모리 칩, 플래시 메모리(flash memory), 상변화 메모리(phase change memory), 엠램(magnetic random access memory; MRAM), 및 알램(resistive random access memory; RRAM)과 같은 비휘발성 메모리 칩, 또는 이들의 조합을 포함할 수 있다. 본 발명의 실시 예들에 따른 반도체 모듈은 메모리 모듈일 수 있다.
도 41은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 사시도이고, 도 42는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치의 시스템 블록도이다. 상기 전자 장치는 솔리드 스테이트 드라이브(Solid State Drive; SSD; 1100)와 같은 데이터 저장장치일 수 있다.
도 41 및 도 42를 참조하면, 상기 솔리드 스테이트 드라이브(SSD; 1100)는 인터페이스(1113), 제어기(controller; 1115), 비-휘발성 메모리(non-volatile memory; 1118), 및 버퍼 메모리(buffer memory; 1119)를 포함할 수 있다. 상기 솔리드 스테이트 드라이브(1100)는 반도체 소자를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 드라이브(1100)는 하드 디스크 드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열, 소음도 적으며, 소형화, 경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 드라이브(1100)는 랩톱, 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 제어기(1115)는 상기 인터페이스(1113)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(1115)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서(microprocessor)일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 드라이브(1100)의 데이터 저장용량은 상기 비-휘발성 메모리(1118)에 대응할 수 있다. 상기 버퍼 메모리(1119)는 상기 제어기(1115)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(1113)는 호스트(Host; 1002)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(1113)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비-휘발성 메모리(1118)는 상기 제어기(1115)를 경유하여 상기 인터페이스(1113)에 접속될 수 있다. 상기 비-휘발성 메모리(1118)는 상기 인터페이스(1113)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 드라이브(1100)에 전원공급이 차단된다 할지라도, 상기 비-휘발성 메모리(1118)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(1119)는 휘발성 메모리(volatile memory)를 포함할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 상기 버퍼 메모리(1119)는 상기 비-휘발성 메모리(1118)에 비하여 상대적으로 빠른 동작속도를 보일 수 있다.
상기 인터페이스(1113)의 데이터 처리속도는 상기 비 휘발성 메모리(1118)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(1119)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(1113)를 통하여 수신된 데이터는, 상기 제어기(1115)를 경유하여 상기 버퍼 메모리(1119)에 임시 저장된 후, 상기 비-휘발성 메모리(1118)의 데이터 기록(write) 속도에 맞추어 상기 비-휘발성 메모리(1118)에 영구 저장될 수 있다. 또한, 상기 비-휘발성 메모리(1118)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(1119)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(1119)는 상기 솔리드 스테이트 드라이브(1100)의 유효 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
상기 제어기(1115), 상기 버퍼 메모리(1119), 및 상기 비-휘발성 메모리(non-volatile memory; 1118)는 도 1 내지 도 39를 참조하여 설명한 것과 유사한 구성을 보일 수 있다.
도 43 내지 도 45는 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 사시도들이고, 도 46은 본 발명의 기술적 사상의 실시 예들에 따른 전자 장치들의 시스템 블록도이다.
도 43 내지 도 45를 참조하면, 도 1 내지 도 39를 참조하여 설명된 반도체 소자는 eMMC(embedded multi-media chip; 1200), micro SD(1300), 스마트 폰(1900), 넷북, 노트북, 또는 태블릿 PC와 같은 전자시스템들에 유용하게 적용될 수 있다. 예를 들면, 도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 소자는 상기 스마트 폰(1900) 내의 메인보드에 탑재될 수 있다. 도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 소자는 상기 micro SD(1300)와 같은 확장장치로 제공되어 상기 스마트 폰(1900)에 결합되어 사용될 수도 있다.
도 46을 참조하면, 도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 소자는 전자 시스템(2100)에 적용될 수 있다. 상기 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 상기 바디(2110)는 인쇄 회로기판(PCB)으로 형성된 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)에 장착될 수 있다. 상기 바디(2110)의 내부 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부 배터리(도시하지 않음) 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(2120), 상기 기능 유닛(2140), 상기 디스플레이 컨트롤러 유닛(2150) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(2120)은 상기 파워 유닛(2130)으로부터 전압을 공급받아 상기 기능 유닛(2140)과 상기 디스플레이 유닛(2160)을 제어할 수 있다. 상기 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 스마트 폰인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서(Camera Image Processor)의 역할을 할 수 있다.
응용 실시 예에서, 상기 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 상기 외부 장치(2170)와 신호를 주고 받을 수 있다. 상기 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 상기 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 상기 기능 유닛(2140)은 대용량 저장 장치를 포함할 수 있다.
도 1 내지 도 39를 참조하여 설명한 것과 유사한 반도체 소자는 상기 기능 유닛(2140) 또는 상기 마이크로 프로세서 유닛(2120)에 적용될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
09A: 입/출력 장치 09B: 이송 장치
01, 02, 03: 에칭 챔버
11: 기판 13: 층간 절연 막
15L: 휨 제어 막(bowing control layer)
15: 휨 제어 패턴
17L: 하드 마스크 막 17: 하드 마스크 패턴
18L: 제1 마스크 막 18: 제1 마스크 패턴
19L: 제2 마스크 막 19: 제2 마스크 패턴
21: 기판 22, 22': 활성 영역
23: 소자 분리 막 25: 게이트 트렌치
26: 게이트 유전 막 27: 게이트 전극
28: 게이트 캐핑 패턴
31, 32: 제1 및 제2 소스/드레인 영역들
33: 층간 절연 막 34: 주변 소스/드레인 영역
35: 비트 플러그 36: 비트 라인
37: 매립 콘택 플러그 41: 식각 정지 막
43: 스페이서 46: 주변 게이트 유전 막
47: 주변 게이트 전극 48: 주변 게이트 캐핑 패턴
51: 서포터(supporter) 53: 몰딩 막
71: 하부 전극 81: 캐패시터 유전 막
83: 상부 전극 85: 상부 절연 막
86, 87, 88: 플러그 89: 상부 배선
211: 기판 216: 소스 영역
217: 바디 221, 222: 전하 트랩 유전 막
231, 232, 233, 234, 235, 236, 237, 238: 희생 막
241, 242, 243, 244, 245, 246, 247, 248, 249: 절연 막
251: 도전성 플러그 252: 드레인 영역
255: 절연성 코어 257: 비트 라인
259: 절연 막
261, 262: 그라운드 선택 게이트 전극
263, 264, 265, 266: 컨트롤 게이트 전극
267, 268: 스트링 선택 게이트 전극
201: 모듈 기판 203: 제어 칩 패키지
205: 입출력 단자 207: 반도체 패키지
1002: 호스트(Host)
1100: 솔리드 스테이트 드라이브(Solid State Drive; SSD)
1113: 인터페이스 1115: 제어기
1118: 비-휘발성 메모리 1119: 버퍼 메모리
1200: eMMC(embedded multi-media chip)
1300: micro SD 1900: 스마트 폰
2100: 전자 시스템
2110: 바디 2120: 마이크로 프로세서
2130: 파워 2140: 기능 유닛
2150: 디스플레이 컨트롤러 2160: 디스플레이
2170: 외부 장치 2180: 통신 유닛

Claims (20)

  1. 기판 상에 중간층을 형성하고,
    상기 중간층 상에 휨 제어 패턴을 형성하고,
    상기 휨 제어 패턴 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 패턴을 형성하되, 상기 하드마스크 패턴은 제1 개구부를 가지며, 상기 휨 제어 패턴은 상기 제1 개구부에 연통된 제2 개구부를 가지고,
    상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성하는 것을 포함하되,
    상기 휨 제어 패턴은 상기 하드마스크 패턴과 다른 물질을 갖고,
    상기 휨 제어 패턴은 상기 제2 개구부의 하단에 형성된 제1 모서리, 상기 제2 개구부의 하단에 형성되고 상기 제1 모서리에 대향하는 제2 모서리, 및 상기 제2 개구부의 상단에 형성된 제3 모서리를 포함하고,
    상기 제1 모서리 상의 제1 점, 상기 제2 모서리 상의 제2 점, 상기 제1 점에 수직하고 상기 제3 모서리를 지나는 수평선 상에 위치한 제3 점을 정의할 때, 상기 제1 점 및 상기 제2 점 사이의 제1 변과 상기 제2 점 및 상기 제3 점 사이의 제2 변이 이루는 교각은 50° 내지 80° 인 반도체 소자 형성 방법.
  2. 제1 항에 있어서,
    상기 제3 개구부의 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제1 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 제4 사분 점과 떨어지되,
    상기 제4 사분 점은 상기 층간 절연 막의 상부 모서리에 위치한 반도체 소자 형성 방법.
  3. 제2 항에 있어서,
    상기 제4 사분 점 및 상기 직선 사이의 간격은 상기 제3 개구부 폭의 0.05배 이하 인 반도체 소자 형성 방법.
  4. 제1 항에 있어서,
    상기 제3 개구부의 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제1 사분 점 및 상기 제3 사분 점을 지나는 제1 직선은 상기 제4 사분 점과 접촉되되,
    상기 제4 사분 점은 상기 층간 절연 막의 상부 모서리에 위치한 반도체 소자 형성 방법.
  5. 제1 항에 있어서,
    상기 휨 제어 패턴은 상기 하드마스크 패턴에 대하여 반대되는 스트레스를 갖는 물질을 포함하는 반도체 소자 형성 방법.
  6. 제5 항에 있어서,
    상기 하드마스크 패턴은 W 막을 포함하고,
    상기 휨 제어 패턴은 Ti 막, TiN 막, Ta 막, AlN 막, AlO 막, TaO 막, undoped Si 막, doped Si 막, 또는 이들의 조합을 포함하는 반도체 소자 형성 방법.
  7. 제5 항에 있어서,
    상기 하드마스크 패턴은 Ti 막, TiN 막, AlN 막, AlO 막, TaO 막, 또는 이들의 조합을 포함하고,
    상기 휨 제어 패턴은 undoped Si 막, doped Si 막, 또는 이들의 조합을 포함하는 반도체 소자 형성 방법.
  8. 제5 항에 있어서,
    상기 하드마스크 패턴은 C doped Si 막, B doped Si 막, 또는 이들의 조합을 포함하고,
    상기 휨 제어 패턴은 W 막, TiN 막, undoped Si 막, 또는 이들의 조합을 포함하는 반도체 소자 형성 방법.
  9. 제1 항에 있어서,
    상기 휨 제어 패턴은 상기 중간층 중 최상층과 다른 물질을 포함하는 반도체 소자 형성 방법.
  10. 제1 항에 있어서,
    상기 하드마스크 패턴의 두께는 상기 중간층의 0.01배 내지 0.17배인 반도체 소자 형성 방법.
  11. 제1 항에 있어서,
    상기 중간층은 번갈아 가며 적층된 2가지 이상의 서로 다른 물질 막을 포함하는 반도체 소자 형성 방법.
  12. 제1 항에 있어서,
    상기 휨 제어 패턴 및 상기 하드마스크 패턴을 형성하는 것은,
    상기 중간층 상에 휨 제어 막을 형성하고,
    상기 휨 제어 막 상에 하드마스크 막을 형성하고,
    상기 하드마스크 막 상에 마스크 막을 형성하고,
    상기 마스크 막 상에 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 이용하여 상기 마스크 막을 패터닝하여 마스크 패턴을 형성하고,
    상기 포토레지스트 패턴을 제거하고,
    상기 마스크 패턴을 이용하여 상기 하드마스크 막 및 상기 휨 제어 막을 순차적으로 패터닝하는 것을 포함하는 반도체 소자 형성 방법.
  13. 제1 항에 있어서,
    상기 제3 개구부 내에 플러그를 형성하는 것을 더 포함하는 반도체 소자 형성 방법.
  14. 기판 상에 중간층을 형성하고,
    상기 중간층 상에 휨 제어 패턴을 형성하고,
    상기 휨 제어 패턴 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 패턴을 형성하되, 상기 하드마스크 패턴은 제1 개구부를 가지며, 상기 휨 제어 패턴은 상기 제1 개구부에 연통된 제2 개구부를 가지고,
    상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성하는 것을 포함하되,
    상기 휨 제어 패턴은 상기 하드마스크 패턴과 다른 물질을 갖고,
    상기 휨 제어 패턴은 상기 하드마스크 패턴에 대하여 반대되는 스트레스를 갖는 물질을 포함하되,
    상기 하드마스크 패턴은 W 막, Ti 막, TiN 막, AlN 막, AlO 막, TaO 막, C doped Si 막, 및 B doped Si 막으로 이루어진 일군에서 선택된 하나이며,
    상기 휨 제어 패턴은 Ti 막, TiN 막, Ta 막, AlN 막, AlO 막, TaO 막, undoped Si 막, doped Si 막, 및 W 막으로 이루어진 일군에서 선택된 하나인 반도체 소자 형성 방법.
  15. 제14 항에 있어서,
    상기 휨 제어 패턴은 상기 제2 개구부의 하단에 형성된 제1 모서리, 상기 제2 개구부의 하단에 형성되고 상기 제1 모서리에 대향하는 제2 모서리, 및 상기 제2 개구부의 상단에 형성된 제3 모서리를 포함하되,
    상기 제1 모서리 상의 제1 점, 상기 제2 모서리 상의 제2 점, 상기 제1 점에 수직하고 상기 제3 모서리를 지나는 수평선 상에 위치한 제3 점을 정의할 때, 상기 제1 점 및 상기 제2 점 사이의 제1 변과 상기 제2 점 및 상기 제3 점 사이의 제2 변이 이루는 교각은 50° 내지 80° 인 반도체 소자 형성 방법.
  16. 기판 상에 중간층을 형성하고,
    상기 중간층 상에 휨 제어 막을 형성하고,
    상기 휨 제어 막 상에 상기 중간층의 0.17배 이하의 두께를 갖는 하드마스크 막을 형성하고,
    상기 하드마스크 막 상에 제1 에칭 공정을 이용하여 캐핑 마스크 패턴을 형성하고,
    상기 캐핑 마스크 패턴을 식각 마스크로 사용하여 제2 에칭 공정을 이용하여 제1 개구부를 갖는 하드마스크 패턴 및 상기 제1 개구부에 연통된 제2 개구부를 갖는 휨 제어 패턴을 형성하고,
    제3 에칭 공정을 이용하여 상기 중간층을 관통하며 상기 제2 개구부에 연통되고 20:1 이상의 종횡 비(aspect ratio)를 갖는 제3 개구부를 형성하는 것을 포함하되,
    상기 휨 제어 패턴은 상기 하드마스크 패턴과 다른 물질을 갖는 반도체 소자 형성 방법.
  17. 제16 항에 있어서,
    상기 제2 에칭 공정은 상기 제1 에칭 공정과 다른 챔버 내에서 수행되고,
    상기 제3 에칭 공정은 상기 제2 에칭 공정과 다른 챔버 내에서 수행되는 반도체 소자 형성 방법.
  18. 제16 항에 있어서,
    상기 휨 제어 막은 상기 하드마스크 막에 대하여 반대되는 스트레스를 갖는 물질을 포함하는 반도체 소자 형성 방법.
  19. 제16 항에 있어서,
    상기 하드마스크 막은 W 막, Ti 막, TiN 막, AlN 막, AlO 막, TaO 막, C doped Si 막, 및 B doped Si 막으로 이루어진 일군에서 선택된 하나이고,
    상기 휨 제어 막은 Ti 막, TiN 막, Ta 막, AlN 막, AlO 막, TaO 막, undoped Si 막, doped Si 막, 및 W 막으로 이루어진 일군에서 선택된 하나인 반도체 소자 형성 방법.
  20. 기판 상의 중간층; 및
    상기 중간층을 관통하고 20:1 이상의 종횡 비(aspect ratio)를 갖는 콘택 홀을 포함하되,
    상기 콘택 홀의 측벽 상에 제1 내지 제4 사분 점들을 정의할 때, 상기 제4 사분 점은 상기 콘택 홀의 상부 모서리에 위치하며, 상기 제1 사분 점 및 상기 제3 사분 점을 지나는 직선은 상기 제4 사분 점과 떨어지고,
    상기 제4 사분 점 및 상기 직선 사이의 간격은 상기 콘택 홀 폭의 0.05배 이하 인 반도체 소자.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150079757A1 (en) * 2013-09-16 2015-03-19 Kyung-yub Jeon Method of fabricating semiconductor device

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6061610B2 (ja) * 2012-10-18 2017-01-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6230898B2 (ja) * 2013-12-13 2017-11-15 東京エレクトロン株式会社 エッチング方法
US20150206798A1 (en) * 2014-01-17 2015-07-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect Structure And Method of Forming
KR102514049B1 (ko) 2016-07-21 2023-03-27 삼성전자주식회사 집적회로 소자의 제조 방법
TWI680496B (zh) * 2016-09-13 2019-12-21 美商應用材料股份有限公司 高壓縮/拉伸的翹曲晶圓上的厚鎢硬遮罩膜沉積
CN108269805B (zh) * 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置以及其制作方法
US10068787B2 (en) * 2016-12-30 2018-09-04 Sunpower Corporation Bowing semiconductor wafers
KR102356741B1 (ko) 2017-05-31 2022-01-28 삼성전자주식회사 절연층들을 갖는 반도체 소자 및 그 제조 방법
US11062897B2 (en) * 2017-06-09 2021-07-13 Lam Research Corporation Metal doped carbon based hard mask removal in semiconductor fabrication
TWI713961B (zh) 2018-01-15 2020-12-21 美商應用材料股份有限公司 針對碳化鎢膜改善附著及缺陷之技術
US20200020711A1 (en) * 2018-07-13 2020-01-16 Macronix International Co., Ltd. Memory device and method of fabricating the same
KR102661837B1 (ko) 2018-07-23 2024-05-02 삼성전자주식회사 반도체 장치
KR20200039074A (ko) 2018-10-04 2020-04-16 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US11011523B2 (en) * 2019-01-28 2021-05-18 Micron Technology, Inc. Column formation using sacrificial material
CN114156267A (zh) * 2020-09-07 2022-03-08 长鑫存储技术有限公司 半导体器件及其制备方法、存储装置
KR20220037282A (ko) 2020-09-17 2022-03-24 삼성전자주식회사 반도체 장치 및 이를 포함하는 전자 시스템
KR20220101487A (ko) * 2021-01-11 2022-07-19 삼성전자주식회사 복합 몰드층을 포함하는 반도체 구조물

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040002280A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2008227360A (ja) * 2007-03-15 2008-09-25 Elpida Memory Inc 半導体装置の製造方法
KR20090081857A (ko) * 2008-01-25 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법
US20130214391A1 (en) * 2012-02-17 2013-08-22 International Business Machines Corporation Lateral-Dimension-Reducing Metallic Hard Mask Etch

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100807082B1 (ko) 2001-12-29 2008-02-25 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR20050010247A (ko) 2003-07-18 2005-01-27 주식회사 하이닉스반도체 반도체 소자 제조 방법
KR100896451B1 (ko) * 2006-12-30 2009-05-14 제일모직주식회사 카본 함량이 개선된 고 내에칭성 반사방지 하드마스크조성물, 이를 이용한 패턴화된 재료 형상의　제조방법
KR100899414B1 (ko) 2007-05-29 2009-05-27 성균관대학교산학협력단 물리적 기상 증착법에 의해 형성된 비정질 카본을 이용한 다층 레지스트 구조의 제작 및 이를 이용한 박막 패턴 형성 방법
JP2011249583A (ja) 2010-05-27 2011-12-08 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040002280A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법
JP2008227360A (ja) * 2007-03-15 2008-09-25 Elpida Memory Inc 半導体装置の製造方法
KR20090081857A (ko) * 2008-01-25 2009-07-29 주식회사 하이닉스반도체 반도체 소자의 트렌치 형성 방법
US20130214391A1 (en) * 2012-02-17 2013-08-22 International Business Machines Corporation Lateral-Dimension-Reducing Metallic Hard Mask Etch

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150079757A1 (en) * 2013-09-16 2015-03-19 Kyung-yub Jeon Method of fabricating semiconductor device

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US9093500B2 (en) 2015-07-28
US20150056805A1 (en) 2015-02-26
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