KR20150017419A - 적층 커패시터 소자 - Google Patents

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KR20150017419A
KR20150017419A KR1020130081645A KR20130081645A KR20150017419A KR 20150017419 A KR20150017419 A KR 20150017419A KR 1020130081645 A KR1020130081645 A KR 1020130081645A KR 20130081645 A KR20130081645 A KR 20130081645A KR 20150017419 A KR20150017419 A KR 20150017419A
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Abstract

본 발명은 적층 커패시터 소자에 관한 것으로, 박형화 및 소형화 그리고 고용량화의 구현과 함께 내구성을 높이기 위하여, 유전층과 내부전극의 적층으로 이루어진 용량부와, 유전층의 적층으로 이루어진 커버부를 갖는 적층본체; 및 상기 적층본체의 양측면에 구비된 한 쌍의 외부단자;를 포함하되, 상기 커버부는 강유전체로 이루어진 제1 유전층과 상유전체로 이루어진 제2 유전층의 적층으로 이루어지는, 적층 커패시터 소자를 제시한다.

Description

적층 커패시터 소자{MULTI-LAYERED CAPACITOR}
본 발명은 적층 커패시터 소자에 관한 것으로, 보다 상세하게는, 상유전체가 포함된 적층 커패시터 소자에 관한 것이다.
적층 커패시터(Multi-Layered Capacitor: MLCC)는 이동통신 단말기, 노트북, 컴퓨터, 개인 휴대용 단말기(PDA) 등의 여러 전자제품의 인쇄회로기판에 장착되어 전기를 충전 또는 방전시키는 중요한 역할을 하는 칩 형태의 콘덴서로서, 소형화가 가능하면서도 고용량이 보장되고, 실장이 용이하다는 장점으로 인하여 다양한 전자장치의 부품으로서 널리 사용된다.
일반적으로 적층 커패시터 소자는, 복수의 유전체층 사이에 내부 전극이 교대로 적층된 구조를 갖는다. 여기서, 유전체층을 구성하는 세라믹 재료로는, 유전율이 비교적 높은 티탄산바륨 등의 강유전체 재료가 일반적으로 이용되고 있다.
그러나, 이러한 강유전체 재료는 소체 강도 및 휨 강도 특성이 약하여 외부의 충격에 의해 크랙(crack)이 발생할 수 있고, 이로 인하여 용량 저하 및 쇼트(short)를 일으키는 문제가 발생할 수 있다.
또한, 강유전체의 경우 압전성을 가지고 있어 커패시터 소자에 전압을 인가하게 되면, 커패시터 소자 본체에 X, Y, Z의 각 방향으로 응력이 발생하고, 그것에 의해 진동이 발생하게 된다. 이 진동이 커패시터 소자의 실장 기판에 전달되면 기판 전체가 음향 방사면이 되어 진동음을 발생시키고, 심한 경우 커패시터 소자 내부에 크랙이 발생할 수 있다.
이러한 문제들을 해결하기 위하여 일본 공개특허공보 제 1997-180956호에서는, 커패시터 소자 내부 중앙부에 응력을 완화하기 위한 중간층을 설치하고 있다.
그러나, 이처럼 별도의 부재를 소자 내부에 설치하는 경우, 소자의 박형화 및 소형화 구현이 어려워지고, 중간층이 차지하는 공간만큼 유전체층 또는 내부전극을 구비할 수 없게 되어 대용량화에 불리하다는 단점이 있다.
또한, 중간층과 유전층을 구성하는 재료간의 열팽창 계수(Coefficient of Thermal Expansion)의 차이로 인하여 소성 시 커패시터 소자 내부에 크랙이 발생할 수도 있다.
일본 공개특허공보 제 1997-180956호
본 발명은, 별도의 부재를 내설하는 것 없이 커버부의 구조를 변경함으로써 외부의 충격이나 압전성에 의한 진동에도 신뢰성이 유지되는 적층 커패시터 소자를 제공하는 것을 목적으로 한다.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명은, 유전층과 내부전극의 적층으로 이루어진 용량부와, 유전층의 적층으로 이루어진 커버부를 갖는 적층본체; 및 상기 적층본체의 양측면에 구비된 한 쌍의 외부단자;를 포함하되, 상기 커버부는 강유전체로 이루어진 제1 유전층과 상유전체로 이루어진 제2 유전층의 적층으로 이루어지는, 적층 커패시터 소자를 제공한다.
여기서, 상기 제1 유전층과 제2 유전층은 교번으로 적층되는, 적층 커패시터 소자를 제공한다.
그리고, 상기 제1 유전층의 두께(T1)와 제2 유전층의 두께(T2)의 비(T1/T2)는 0.2 내지 1.5인, 적층 커패시터 소자를 제공한다.
또한, 상기 커버부는 상기 용량부의 상부 및 하부에 위치하는, 적층 커패시터 소자를 제공한다.
이때, 상기 강유전체는 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어지는, 적층 커패시터 소자를 제공한다.
그리고, 상기 상유전체는 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어지는, 적층 커패시터 소자를 제공한다.
그리고, 상기 용량부를 구성하는 유전층은 강유전체로 이루어지는, 적층 커패시터 소자를 제공한다.
한편, 상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 다른 실시예는, 유전층과 내부전극의 적층으로 이루어진 용량부와, 유전층의 적층으로 이루어진 커버부를 갖는 적층본체; 및 상기 적층본체의 양측면에 구비된 한 쌍의 외부단자;를 포함하되, 상기 커버부는 강유전체로 이루어진 유전층이 복수 개 적층되어 이루어진 강유전체층과, 상유전체로 이루어진 유전층이 복수 개 적층되어 이루어진 상유전체층을 포함하는, 적층 커패시터 소자를 제공한다.
여기서, 상기 강유전체층은 상부의 강유전체층과 하부의 강유전체층으로 구성되고, 상기 상유전체층은 상기 상부의 강유전체층과 하부의 강유전체층 사이에 구비되는, 적층 커패시터 소자를 제공한다.
그리고, 상기 상유전체층의 두께(T3)와 커버부의 두께(TB)의 비(T3/TB)는 0.1 내지 0.9인, 적층 커패시터 소자를 제공한다.
본 발명에 따르면, 박형화 및 소형화 그리고 고용량화의 구현이 가능한 동시에 내구성이 우수한 적층 커패시터 소자를 제공할 수 있다. 또한, 재료의 상이성에 의한 커패시터 소자 내부의 크랙이나 박리 현상 등을 방지할 수 있다.
도 1은 본 발명에 따른 적층 커패시터 소자의 사시도
도 2는 도 1의 종단면도
도 3은 종래 적층 커패시터 소자와 본 발명에 따른 적층 커패시터 소자의 휨강도 특성을 비교한 그래프
도 4 및 도 5는 본 발명의 다른 실시예에 따른 적층 커패시터 소자의 단면도
도 6은 종래 적층 커패시터 소자와 본 발명의 다른 실시예에 따른 적층 커패시터 소자의 휨강도 특성을 비교한 그래프
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 기술 등은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예는 본 발명의 개시가 완전하도록 함과 더불어, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공될 수 있다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어들은 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 다수형도 포함한다. 명세서에서 사용되는 '포함한다(comprise)' 및 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 배제하지 않는다.
이하에서는 첨부된 도면을 참조하여 본 발명의 구성 및 작용효과를 더욱 상세하게 설명한다.
도 1은 본 발명에 따른 적층 커패시터 소자의 사시도이고, 도 2는 도 1의 종단면도이다. 부가적으로, 도면의 구성요소는 반드시 축척에 따라 그려진 것은 아니고, 예컨대, 본 발명의 이해를 돕기 위해 도면의 일부 구성요소의 크기는 다른 구성요소에 비해 과장될 수 있다.
도 1 및 도 2를 참조하면, 본 발명에 따른 적층 커패시터 소자(100)는, 적층본체(110)와 상기 적층본체(110) 양단부에 구비된 한 쌍의 외부단자(120)를 포함할 수 있다.
상기 적층본체(110)는 내부전극(113)이 내설되어 있는 용량부(A)와, 내부전극(113) 없이 유전층의 적층만으로 이루어진 커버부(B)로 구분될 수 있다.
구체적으로, 상기 용량부(A)는 일면에 내부전극(113)이 형성된 유전층의 적층으로 형성될 수 있다. 적층 후에는 소결 공정을 통해 완성되므로 인접하는 유전층 사이의 경계는 구별할 수 없을 정도로 일체화될 수 있다.
이러한 상기 용량부(A)을 구성하는 유전층의 재질로는 강유전체가 사용될 수 있다. 이에 따라, 본 발명의 적층 커패시터 소자(100)는 기본적으로 고유전율계의 클래스(class)Ⅱ 구조를 가질 수 있다.
그리고, 상기 내부전극(113)은 상기 한 쌍의 외부단자(120) 중 어느 하나와 연결되어 (+)극성 또는 (-)극성을 가지는 제1 내부전극(113a)과, 나머지 다른 외부단자(120)와 연결되어 (-)극성 또는 (+)극성을 가지는 제2 내부전극(113b)으로 구성될 수 있다.
이러한 상기 내부전극(113)은 전기전도성이 우수한 Ni, Al, Fe, Cu, Ti, Cr, Au, Ag, Pd, Pt 중에서 선택되는 적어도 1 종류의 금속, 혹은 이들의 금속 화합물을 주성분으로 한 금속 페이스트를 소결시킨 금속 박막 형태로 형성되며, 이때, 상기 제1 내부전극(113a)과 제2 내부전극(113b)은 층간 방향을 달리하여 그 일단이 상기 적층본체(110)의 측면에 노출되어 상기 외부단자(120)와 접속하게 된다.
상기 커버부(B)는 유전층, 구체적으로, 일면에 내부전극(113)이 형성되지 않은 제1 유전층(111)와 제2 유전층(112)의 적층으로 형성될 수 있다. 상기 커버부(B)의 경우, 외부의 충격이나 압전성에 의한 진동으로부터 커패시터 소자를 보호하기 위한 층으로, 상기 용량부(A)의 상,하부에 위치할 수 있다.
여기서, 상기 제1 유전층(111)와 제2 유전층(112)은 교번으로 적층될 수 있고, 상기 제1 유전층(111)은 상기 용량부(A)와 마찬가지로, 고유전율의 강유전체, 예를 들어, 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어질 수 있다.
그리고, 상기 제2 유전층(112)은 소체 강도 및 휨 강도가 우수한 상유전체, 예를 들어, 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어질 수 있다.
즉, 본 발명의 적층 커패시터 소자(100)는, 상기 용량부(A)를 강유전체로 구성하여 고유전율계의 클래스(class)Ⅱ 구조를 가지게 하되, 강도가 약하고 압전성을 갖는 강유전체에 의한 내구성 저하를 보완하기 위하여, 상기 커버부(B)의 일부층을 소체 강도 및 휨 강도가 우수한 상유전체, 즉 상기 제2 유전층(112)으로 구성한 것에 특징이 있다.
도 3은 소자 전체가 티탄산바륨(BaTiO3)의 강유전체로 이루어진 종래의 적층 커패시터 소자와, 도 2의 본 발명에 따른 적층 커패시터 소자의 휨강도 특성을 비교한 그래프이다. 양쪽 모두 1005사이즈, 1uF의 커패시터 소자를 사용하였고, 커패시터 소자를 기판에 실장 후 기판의 휨 정도에 따른 소자의 용량 변화율을 관찰하였다.
그래프에서 x좌표의 Bending depth[mm]는 기판의 휨 정도를 나타내며, y좌표의 survival rate(%)는 커패시터의 용량 변화율이 10% 이하인 제품의 비율을 나타낸다. 소자의 휨강도 특성이 약해 기판의 휨으로 인하여 소자에 크랙이 발생하게 되면 커패시터 용량이 크게 변하게 되므로, 일반적으로 용량 변화율이 10%를 초과하는 경우 불량으로 판단할 수 있다.
도 3의 그래프를 보면, 종래 커패시터 소자에서는 Bending depth가 2mm가 되면 survival rate(%)가 100% 아래로 떨어지는 것을 알 수 있다. 그러나, 본 발명의 경우 그 이상이 되더라도 불량 발생없이 survival rate(%)가 꾸준히 100%를 유지하는 것을 알 수 있다. 이는 소체 강도 및 휨 강도가 우수한 상유전체로 구성된 상기 제2 유전층(112)이 휨 또는 진동에 의한 응력을 억제하기 때문인 것으로, 이에 따라, 본 발명의 적층 커패시터 소자(100)는 종래에 비해 내구성이 크게 향상될 수 있다.
한편, 본 발명의 커버부(B)를 모두 상기 제2 유전층(112), 즉 상유전체로 구성하면 휨강도 특성이 더욱 향상될 수 있다. 그러나, 이러한 경우, 강유전체의 구성비율이 낮아져 커패시터의 전체 유전율이 크게 저하될 수 있고, 무엇보다, 상유전체와 강유전체의 재료의 상이성으로 인하여 소성 시 열팽창 계수(Coefficient of Thermal Expansion ,CTE)의 미스매칭(mismatching)에 의한 크랙(crack)이 발생할 수 있다. 따라서, 본 발명과 같이 상기 제1 유전층(111)과 제2 유전층(112)을 교번 적층하여 상기 커버부(B)를 형성하는 것이 바람직하다.
다만, 여기서 교번 적층되는 상기 제2 유전층(112)의 두께(T2)가 제1 유전층(111)와 대비하여 너무 얇게 형성되는 경우에는 소자의 휨강도 특성이 저하될 수 있고, 반대로, 너무 두껍게 형성되면 커패시터의 전체 유전율이 낮아지고 CTE차이에 의한 크랙이 발생할 수 있다. 따라서, 상기 제1 유전층(111)의 두께(T1)와 제2 유전층(112)의 두께(T2)의 비(T1/T2)는 0.2 내지 1.5 범위내에서 설정하는 것이 바람직하다.
도 4는 본 발명의 다른 실시예에 따른 적층 커패시터 소자의 단면도이다.
도 4를 참조하면, 본 발명의 다른 실시예에 따른 적층 커패시터 소자에서 상기 커버부(B)는, 강유전체로 이루어진 유전층이 복수 개 적층되어 이루어진 강유전체층(B1)과, 상유전체로 이루어진 유전층이 복수 개 적층되어 이루어진 상유전체층(B2)으로 구성될 수 있다. 여기서, 상기 강유전체층(B1)을 이루는 유전층과 상기 상유전체층(B2)를 이루는 유전층은 각각, 적층 후 소결 공정을 통해 형성되므로 인접하는 유전층간에는 경계를 구별할 수 없을 정도로 일체화될 수 있다.
그리고, 상기 강유전체층(B1)은 도 5에 도시된 것처럼, 상부의 강유전체층(B11)와 하부의 강유전체층(B12)으로 구성될 수 있고, 상기 상유전체층(B2)은 상기 상부의 강유전체층(B11)과 하부의 강유전체층(B12) 사이에 구비되도록 형성할 수 있다. 이처럼, 본 발명의 다른 실시예에서는, 소자의 내구성 향상을 위해 소정 두께의 일부층 모두를 소체 강도 및 휨 강도가 우수한 상유전체층(B2)으로 구비한 것에 특징이 있다.
도 6은 소자 전체가 티탄산바륨(BaTiO3)의 강유전체로 이루어진 종래의 적층 커패시터 소자와, 도 4 및 도 5의 본 발명에 따른 적층 커패시터 소자의 휨강도 특성을 비교한 그래프이다. 비교 실험 시, 1608사이즈, 100nF의 커패시터 소자를 사용하였고, 여기서, y좌표의 불량 발생률(%)은 커패시터 소자의 용량 변화율이 10%를 초과하는 제품의 비율을 나타낸다.
도 6을 보면, Bending depth, 즉 기판의 휨이 2mm 발생한 경우, 강유전체만으로 이루어진 종래의 커패시터 소자의 경우 30%의 불량 발생률(%)을 보이나, 도 4 및 도 5의 적층 커패시터 소자의 경우 각각 5mm, 4mm부터 불량 발생률(%)이 나타나는 것을 확인할 수 있다.
여기서, 상기 상유전체층(B2)의 두께(T3)가 너무 두껍게 형성되면 상기 상유전체층(B2)과 강유전체층(B1)간의 CTE 편차가 커지게 되어 소성 후 크랙이 발생할 수 있고, 또한 커패시터 소자의 전체 유전율이 낮아질 수 있다. 이와 반대로, 상기 상유전체층(B2)의 두께(T3)가 너무 얇게 형성되면 소자의 휨강도 특성이 저하될 수 있다. 따라서, 상기 상유전체층(B2)의 두께(T3)와 커버부(B)의 두께(TB)의 비(T3/TB)는 0.1 내지 0.9 범위내에서 적절하게 설정하는 것이 바람직하다.
다만, 상기 수치범위는 휨강도 특성과 유전율 등의 상관 관계를 고려하여 설정한 최적 범위이므로, 상기 수치범위를 약간 벗어나더라도 본 발명의 목적에 부합된다면 허용될 수 있음은 당업자의 입장에서 자명할 것이다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
100 : 본 발명의 적층 커패시터 소자
110 : 적층본체
111 : 제1 유전층
112 : 제2 유전층
113 : 내부전극
120 : 외부단자

Claims (10)

  1. 유전층과 내부전극의 적층으로 이루어진 용량부와, 유전층의 적층으로 이루어진 커버부를 갖는 적층본체; 및 상기 적층본체의 양측면에 구비된 한 쌍의 외부단자;를 포함하되, 상기 커버부는 강유전체로 이루어진 제1 유전층과 상유전체로 이루어진 제2 유전층의 적층으로 이루어지는, 적층 커패시터 소자.
  2. 제 1 항에 있어서,
    상기 제1 유전층과 제2 유전층은 교번으로 적층되는, 적층 커패시터 소자.
  3. 제 1 항에 있어서,
    상기 제1 유전층의 두께(T1)와 제2 유전층의 두께(T2)의 비(T1/T2)는 0.2 내지 1.5인, 적층 커패시터 소자.
  4. 제 1 항에 있어서,
    상기 커버부는 상기 용량부의 상부 및 하부에 위치하는, 적층 커패시터 소자.
  5. 제 1 항에 있어서,
    상기 강유전체는 티탄산바륨(BaTiO3)계 세라믹, Pb계 복합 페로브스카이트(perovskite)계 세라믹 또는 티탄산스트론튬(SrTiO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어지는, 적층 커패시터 소자.
  6. 제 1 항에 있어서,
    상기 상유전체는 지르콘산칼슘(CaZrO3)계 세라믹, 지르콘산바륨(BaZrO3)계 세라믹, 지르콘산스트론튬(SrZrO3)계 세라믹으로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어지는, 적층 커패시터 소자.
  7. 제 1 항에 있어서,
    상기 용량부를 구성하는 유전층은 강유전체로 이루어지는, 적층 커패시터 소자.
  8. 유전층과 내부전극의 적층으로 이루어진 용량부와, 유전층의 적층으로 이루어진 커버부를 갖는 적층본체; 및 상기 적층본체의 양측면에 구비된 한 쌍의 외부단자;를 포함하되, 상기 커버부는 강유전체로 이루어진 유전층이 복수 개 적층되어 이루어진 강유전체층과, 상유전체로 이루어진 유전층이 복수 개 적층되어 이루어진 상유전체층을 포함하는, 적층 커패시터 소자.
  9. 제 8 항에 있어서,
    상기 강유전체층은 상부의 강유전체층과 하부의 강유전체층으로 구성되고, 상기 상유전체층은 상기 상부의 강유전체층과 하부의 강유전체층 사이에 구비되는, 적층 커패시터 소자.
  10. 제 8 항에 있어서,
    상기 상유전체층의 두께(T3)와 커버부의 두께(TB)의 비(T3/TB)는 0.1 내지 0.9인, 적층 커패시터 소자.

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