KR20140146755A - 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법 - Google Patents

불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법 Download PDF

Info

Publication number
KR20140146755A
KR20140146755A KR1020130069413A KR20130069413A KR20140146755A KR 20140146755 A KR20140146755 A KR 20140146755A KR 1020130069413 A KR1020130069413 A KR 1020130069413A KR 20130069413 A KR20130069413 A KR 20130069413A KR 20140146755 A KR20140146755 A KR 20140146755A
Authority
KR
South Korea
Prior art keywords
word line
program
memory
memory cell
information
Prior art date
Application number
KR1020130069413A
Other languages
English (en)
Other versions
KR101518379B1 (ko
Inventor
박인선
Original Assignee
중소기업은행
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 중소기업은행 filed Critical 중소기업은행
Priority to KR1020130069413A priority Critical patent/KR101518379B1/ko
Priority to PCT/KR2014/004586 priority patent/WO2014204103A1/ko
Priority to US14/899,361 priority patent/US9666291B2/en
Publication of KR20140146755A publication Critical patent/KR20140146755A/ko
Application granted granted Critical
Publication of KR101518379B1 publication Critical patent/KR101518379B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/14—Implementation of control logic, e.g. test mode decoders
    • G11C29/16—Implementation of control logic, e.g. test mode decoders using microprogrammed units, e.g. state machines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/36—Data generation devices, e.g. data inverters

Landscapes

  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

메모리 테스트 명령을 입력받는 단계, 메모리 셀에 기록할 데이터 패턴 생성을 위한 패턴정보를 입력받는 단계, 및 패턴정보에 따라 메모리 셀을 프로그램하는 단계를 포함하는 메모리 테스트 방법이 공개된다. 이 방법에서는 셀 어레이에 프로그램되기 위한 외부 데이터를 입력받을 필요가 없다.

Description

불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법{Method for auto program and auto cycling for non-volatile memory}
본 발명은 낸드 플래시 메모리의 테스트 기술에 관한 것이다.
불휘발성 메모리인 플래시 메모리는 크게 낸드(NAND) 플래시 메모리와 노어 플래시 메모리로 구분된다. 이 중 낸드 플래시 메모리가 노어 플래시 메모리에 비해 집적도가 우수하기 때문에 고집적 플래시 메모리에는 주로 낸드 구조가 사용된다. 낸드 플래시 메모리는 보통 셀 어레이, 칼럼 디코더, 및 페이지 버퍼를 포함한다. 셀 어레이는 데이터를 위한 데이터 셀-어레이, 여분(spare) 셀-어레이, 그리고 데이터 셀이나 여분 셀에서 불량이 발생 시 이를 대치하기 위한 잉여(redundant) 셀-어레이를 포함할 수 있다.
이러한 불휘발성 메모리가 잘 동작하는지를 확인하기 위하여 테스트를 수행할 수 있다. 테스트 결과 데이터 셀-어레이 중 일부에 불량(fail)이 발생한 경우 불량 발생한 데이터-셀 어레이 부분의 기능은 잉여 셀-어레이가 대체할 수 있다.
낸드 플래시 메모리는 페이지 단위로 프로그램 동작을 수행한다. 따라서 보통 위의 테스트를 하기 위해서 페이지 프로그램 동작을 반복적으로 실행한다. 구체적으로는 한 개의 페이지를 프로그램하기 위하여 '페이지 프로그램 명령(e.g.: 90h)', '페이지 주소', '프로그램 데이터', 및 '프로그램 시작 명령(e.g.: 10h)'을 순차적으로 입력한다. 따라서 이 방식으로 전체 칩을 프로그램하려면 페이지 프로그램 명령을 모든 페이지 주소에 대하여 반복해야 한다.
또한 보통 삭제(erase)/프로그램(program) 사이클링(cycling)을 진행하려면, 칩 전체 또는 특정 블록에 대한 페이지 프로그램과, 블록 삭제를 위해 '블록 삭제 명령(e.g.: 60h)', '블록 주소', 및 '삭제 시작 명령(e.g.: D0h)'을 순차적으로 입력하는 블록 삭제 프로세스를 반복적으로 수행할 수 있다.
본 발명에서는 낸드 플래시 메모리를 테스트를 자동으로 편리하게 할 수 있는 기술을 제공하고자 한다. 특히 테스트를 위한 외부 데이터를 메모리에 입력하지 않고, 메모리에 명령어를 한 번만 입력하고도 테스트를 완료할 수 있는 기술을 제공하고자 한다.
본 발명의 일 관점에 따른 낸드 플래시 메모리 테스트 방법에서는, 종래에 페이지 단위의 프로그램 명령을 반복적으로 입력하여 테스트를 수행하던 방법과는 달리, 소의 '자동 프로그램'이라는 명령을 한 번만 입력함으로써 페이지 레벨, 블록 레벨, 섹터 레벨 또는 전체 칩 레벨에 걸쳐 테스트가 자동으로 수행되도록 한다.
또한 본 발명의 다른 관점에 따른 낸드 플래시 메모리 테스트 방법에서는, 셀 어레이에 기록할 데이터를 직접 입력하는 대신, 특정 패턴의 데이터를 내부적으로 생성하여 셀 어레이에 프로그램하도록 하는 명령을 제공한다. 예컨대 '00', '0101', '0110', '1010', '1001', '11' 과 같은 패턴의 데이터를 반복적으로 셀 어레이에 기록하는 방식으로 테스트를 진행할 수 있다.
본 발명에 따르면 적어도 두 가지의 테스트 모드게 제공될 수 있다. 첫째는 자동 프로그램(auto program) 모드이고, 두번째는 자동 사이클링(auto cycling) 모드이다.
본 발명의 일 관점에 따른 메모리 테스트 방법은, 메모리에서 메모리 테스트 명령을 입력받는 단계, 메모리 셀에 기록할 데이터 패턴 생성을 위한 패턴정보를 입력받는 단계, 및 상기 패턴정보에 따라 상기 메모리 셀을 프로그램하는 단계를 포함한다.
이때, 상기 프로그램을 위한 시작주소를 입력받는 단계를 더 포함할 수 있다. 그리고, 상기 패턴정보는 상기 시작주소를 포함하는 워드라인에 프로그램될 값에 관한 정보를 포함할 수 있다.
이때, 상기 패턴정보는, 상기 시작주소를 포함하는 워드라인의 홀수 비트 라인에 프로그램될 값과 상기 워드라인의 짝수 비트 라인에 프로그램될 값에 관한 정보를 포함할 수 있다.
이때, 상기 메모리 셀의 제1 워드라인에는 제1 데이터 패턴이 프로그램되고, 상기 제1 워드라인에 인접한 제2 워드라인에는 제2 데이터 패턴이 프로그램되며, 상기 패턴정보는, 상기 제2 데이터 패턴을 상기 제1 데이터 패턴과 동일하게 생성할 것인지 또는 상기 제2 데이터 패턴을 상기 제1 데이터 패턴을 인버전하여 생성할 것인지를 결정하는 정보를 포함할 수 있다.
이때, 상기 메모리 셀을 프로그램하는 단계는, 제1 워드라인을 프로그램하는 단계를 포함하며, 상기 제1 워드라인에 대한 프로그램이 실패한 경우 상기 제1 워드라인에 대한 프로그램을 반복하여 실행할 수 있도록 되어있을 수 있다.
이때, 상기 제1 워드라인에 대한 프로그램을 반복하여 실행할 때에 상기 메모리 셀에 대한 바이어스 전압을 상승시키도록 되어 있을 수 있다.
이때, 상기 메모리 셀을 프로그램하는 단계는, 제1 워드라인을 프로그램하는 단계; 및 상기 제1 워드라인을 프로그램하는 단계가 성공하면 다른 워드라인을 프로그램하는 단계를 포함할 수 있다.
이때, 상기 메모리 셀을 프로그램하기 위한 조건 데이터를 입력받는 단계를 더 포함할 수 있다. 그리고 상기 조건 데이터는, 특정 워드라인에 대한 프로그램의 연속적인 최대 반복실행 회수에 관한 정보, 및 상기 특정 워드라인데 대한 프로그램을 상기 최대 반복실행 회수만큼 연속적으로 실행한 결과 모두 실패하였을 때에, 다른 워드라인에 대한 테스트를 수행할지 아니면 메모리 테스트를 종료할지 여부를 결정하기 위한 정보를 포함할 수 있다.
이때, 상기 메모리 셀을 프로그램하는 단계는, 제1 블록을 삭제하는 단계, 및 상기 제1 블록을 프로그램하는 단계를 포함하는 제1 프로세스; 상기 제1 프로세스를 시작 블록 주소부터 종료 블록 주소까지 블록 주소를 증가시키면서 반복적으로 수행하는 제2 프로세스; 및 상기 제2 프로세스를 미리 결정된 사이클만큼 반복적으로 수행하는 제3 프로세스를 포함할 수 있다.
본 발명의 다른 관점에 따른 메모리는, 입력 패드, 메모리 셀, 및 상기 입출력 패드와 상기 메모리 셀에 전기적으로 연결되는 제어로직을 포함하는 메모리로서, 상기 제어로직은, 상기 입력 패드로부터 메모리 테스트 명령, 및 상기 메모리 셀에 기록할 데이터 패턴 생성을 위한 패턴정보를 입력받고, 상기 패턴정보에 따라 상기 메모리 셀을 프로그램하도록 되어 있다.
이때, 상기 제어로직은 상기 입력 패드로부터 상기 프로그램을 위한 시작주소를 더 입력받도록 되어 있고, 상기 패턴정보는 상기 시작주소를 포함하는 워드라인에 프로그램될 값에 관한 정보를 포함할 수 있다.
이때, 상기 패턴정보는 상기 시작주소를 포함하는 워드라인의 홀수 비트 라인에 프로그램될 값과 상기 워드라인의 짝수 비트 라인에 프로그램될 값에 관한 정보를 포함할 수 있다.
이때, 상기 메모리 셀의 제1 워드라인에는 제1 데이터 패턴이 프로그램되고, 상기 제1 워드라인에 인접한 제2 워드라인에는 제2 데이터 패턴이 프로그램되며, 상기 패턴정보는, 상기 제2 데이터 패턴을 상기 제1 데이터 패턴과 동일하게 생성할 것인지 또는 상기 제2 데이터 패턴을 상기 제1 데이터 패턴을 인버전하여 생성할 것인지를 결정하는 정보를 포함할 수 있다.
본 발명에 따르면 낸드 플래시 메모리의 테스트를 자동으로 편리하게 수행할 수 있는 기술을 제공할 수 있다. 그 결과 테스트 시간이 줄어드는 효과가 있으며 테스트 제어가 간편해지는 효과가 있다.
도 1은 기존의 페이지 프로그램 테스트를 실행하기 위한 순서도를 나타낸 것이다.
도 2는 기존의 블록 삭제 오퍼레이션을 설명하기 위한 순서도이다.
도 3은 본 발명의 일 실시예에 따라 낸드 플래시 메모리에 자동 프로그램을 수행하는 방법을 나타낸 순서도이다.
도 4는 도 3에 따른 자동 프로그램을 수행하기 위해 메모리에 입력되는 외부신호들의 타이밍 다이어그램의 예를 나타낸 것이다.
도 5a 내지 도 5h는 각각 본 발명의 일 실시예에 따라 프로그램되는 데이터의 패턴들을 설명하기 위한 다이어그램이다.
도 6은 본 발명의 일 실시예에 따른 바이어스 전압 설정 범위의 일 예를 나타낸 것이다.
도 7은 본 발명의 일 실시예에 따라 낸드 플래시 메모리에 자동 사이클링을 수행하는 방법을 나타낸 순서도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 이하에서 사용되는 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 또한, 이하에서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다.
도 1은 기존의 페이지 프로그램 테스트를 실행하기 위한 순서도를 나타낸 것이다.
페이지 프로그램을 실행하기 위하여, 단계(S101)에서는 페이지 프로그램 명령이 입력되고, 단계(S102)에서는 테스트 대상 페이지의 페이지 어드레스가 입력되고, 단계(S103)에서는 프로그램할 데이터가 입력된다. 단계(S104)에서 프로그램을 시작하고, 단계(S105)에서는 낸드 메모리의 인히비트(inhibit Verify) 상태를 검증(verify)하게 된다. 여기서 인히비트 검증(inhibit verify)이란 프로그램하고자 하는 어드레스에 대하여 초기 셀 어레이 데이터를 리드(read)하는 단계를 의미한다. 구체적으로 설명하면, 해당 어드레스에 입력 데이터를 프로그램하기 전에 초기 셀 데이터 상태를 리드(read)해서 다음 단계(S106)에서 적합한 조치를 취한다. 예컨대, 이미 프로그램된 셀은 단계(S106)에서 추가 프로그램을 하지 않는다.
그 다음, 단계(S106)에서는 프로그램 오퍼레이션을 수행하게 되고, 단계(S107)에서는 프로그램 결과를 검증하게 된다. 단계(S108)에서는 프로그램 검증결과 패스(pass)한 것으로 확인되면 페이지 프로그램 테스트를 패스한 것으로 종료하게 된다(단계(S190)). 그러나, 단계(S108)에서 프로그램 상태 검증결과 패스하지 못한 것으로 확인되면 단계(S109)를 실행하게 된다. 단계(S109)는 상기 프로그램을 미리 설정한 최대 루프(loop) 수만큼 반복하여 실행했는지를 확인한다. 만일 미리 설정한 최대 루프 수만큼 반복하여 실행한 경우에는 페이지 프로그램 테스트를 실패한 것으로 종료하게 된다(단계(S191)). 그러나 단계(S109)에서 상기 프로그램이 아직 미리 설정한 최대 루프 수만큼 실행되지 않은 경우에는 단계(S110)를 실행하게 된다. 단계(S110)는 메모리 셀에 가해지는 바이어스 전압이 미리 설정한 최대값에 도달했는지 여부를 판단한다. 만일 미리 설정한 최대전압에 도달한 경우에는 단순히 단계(S106)를 다시 반복하여 실행하게 되지만, 아직 미리 설정한 최대전압에 도달하지 않은 경우에는 단계(S111)를 수행하게 된다. 단계(S111)에서는 메모리 셀에 가해지는 바이어스 전압을 1 스텝만큼 증가시킨다. 그 다음, 단계(S111)가 완료되면 단계(S106)의 프로그램을 다시 수행하게 된다.
도 2는 기존의 블록 삭제 오퍼레이션을 설명하기 위한 순서도이다.
블록 삭제 오퍼레이션을 수행하기 위하여, 단계(S201)에서 블록 삭제 명령이 입력되고, 단계(S202)에서 삭제할 블록 주소가 입력된다. 그 다음 단계(S203)에서 해당 블록에 대한 삭제가 이루어지고, 단계(S204)에서 삭제 상태를 검증하게 된다. 그 다음 단계(S205)에서는 삭제 검증결과 패스된 경우에는 패스되었다는 결과를 출력하면서 블록 삭제 오퍼레이션을 종료하게 되고(단계(S206)), 패스에 실패한 경우에는 패스에 실패했다는 결과를 출력하면서 블록 삭제 오퍼레이션을 종료하게 된다(단계(S207)).
자동 프로그램
도 3은 본 발명의 일 실시예에 따라 낸드 플래시 메모리에 자동 프로그램을 수행하는 방법을 나타낸 순서도이다.
자동 프로그램은 테스트하고자 하는 메모리 셀 영역을 특정해서, 특정 패턴을 한 번의 명령으로 프로그램하는 것이다. 즉 한 번의 명령으로 연속적인 페이지 프로그램이 내부적으로 가능하도록 하는 것이다. 이때, 프로그램 오퍼레이션은 워드라인(wordline) 단위로 수행되게 된다. 특정 워드라인(page)에 대하여 프로그램 오퍼레이션이 실패하는 경우에는 미리 설정한 루프 수만큼 프로그램 오퍼레이션을 반복하게 된다. 이때, 반복할 때마다 프로그램 오퍼레이션을 위한 바이어스 전압을 증가시킬 수 있다.
도 3을 참조하여 설명하면, 낸드 플래시 메모리는 단계(S301)에서 자동 프로그램 명령을 입력받고, 단계(S302)에서 시작 페이지 주소를 입력받는다.
그 다음 단계(S303)에서 자동 프로그램을 위한 구체적인 테스트 조건을 입력받는다. 테스트 조건에 따라 도 3에 도시된 순서도가 변경될 수 있다. 이들 조건에 대한 구체적인 의미는 후술하는 도 4 및 표 1을 참고하여 설명한다.
그 다음, 단계(S304)에서는 인히비트 리드(read)로 초기 셀 상태를 검증하게 되고, 단계(S305)에서는 프로그램을 수행하게 된다. 단계(S306)에서는 프로그램 결과를 검증하게 되고, 단계(S307)에서는 검증 결과 패스되었는지 여부를 확인하여, 패스된 경우 단계(S308)를 실행하고 패스에 실패한 경우에는 단계(S310)를 실행한다.
단계(S308)에서는 마지막 워드라인(=페이지) 주소에 도달했는지 여부를 판단한다. 예컨대, 자동 프로그램을 칩 전체에 대해서 수행하는 경우에는 칩의 마지막 워드라인 주소에 도달했는지 여부를 판단한다. 다른 예로서, 자동 프로그램을 미리 결정된 개수의 블록에 대해서만 수행하는 경우에는 마지막 블록의 마지막 워드라인 주소에 도달했는지 여부를 판단한다. 또 다른 예로서, 자동 프로그램을 미리 결정된 개수의 페이지에 대해서만 수행할 수도 있으며, 이 경우에도 마지막 페이지의 마지막 워드라인 주소에 도달했는지 여부를 판단한다.
단계(S308)에서 마지막 워드라인(?) 주소에 도달했다고 확인되면 더 이상 테스트할 필요가 없으므로 자동 프로그램에 패스했다는 결과를 출력하면서 종료하게 된다(단계(S390)). 그러나 단계(S308)에서 마지만 워드라인(?) 주소에 도달하지 않은 것으로 확인되면 단계(S309)에서 워드라인 주소를 증가시키게 된다. 그 후 다시 단계(S304) 내지 단계(S308)를 반복하여 수행하게 된다.
한편, 상술한 바와 같이 단계(S307)에서 검증 결과 패스하지 못한 것으로 확인되면 단계(S310)를 수행하게 된다. 단계(S310)에서는 상기 프로그램을 미리 설정한 최대 루프(loop) 수만큼 반복하여 실행하여 마지막 루프에 도달했는지를 확인한다. 만일 마지막 루프에 도달한 경우에는 자동 프로그램 테스트에 실패한 상태로, 단계(S310)에서 표 1의 I/O Bit 6의 상태값이 '1'이면 단계(S391)로 진행하여 실패중지(Fail stop)하고, 상태값이 '0'이면 단계(S308)로 진행 한다.
그러나 단계(S310)에서 마지막 루프에 도달하지 않았다고 확인되면 단계(S311)를 실행하게 된다. 단계(S311)는 메모리 셀에 가해지는 바이어스 전압이 미리 설정한 마지막 값에 도달했는지 여부를 판단한다. 만일 미리 설정한 마지막 전압에 도달한 경우에는 단순히 단계(S305)를 다시 반복하여 실행하게 되지만, 아직 미리 설정한 마지막 전압에 도달하지 않은 경우에는 단계(S312)를 수행하게 된다. 단계(S312)에서는 메모리 셀에 가해지는 바이어스 전압을 1 스텝만큼 증가시킨다. 그 다음, 단계(S312)가 완료되면 단계(S305)의 프로그램을 다시 수행하게 된다.
도 4는 도 3에 따른 자동 프로그램 테스트를 수행하기 위해 메모리에 입력되는 외부신호들의 타이밍 다이어그램의 예를 나타낸 것이다.
도 4에 따르면, 외부동기클록(WEb)에 따라 명령, 주소, 및 상기 명령을 특정하기 위한 각종 파라미터 데이터가 입력된다. 구간(110)에서 자동 프로그램 명령에 해당하는 코드(예: EDh)가 입력될 수 있다. 그 다음, 구간(120)에서 자동 프로그램이 수행되어야 하는 셀 어레이의 시작주소(Address)가 입력될 수 있다. 그 다음, 구간(130)에서 상기 자동 프로그램 명령에 대한 조건 데이터가 입력될 수 있다. 상기 조건 데이터의 구체적인 구성은 아래 표 1과 같이 주어질 수 있다.
I/O
 조건 데이터
상태(state) 설명(Description)
7 0/1
 불량 발생시 중지(Fail Stop)
6
5 0/1/2/3
 페이지/블록(A18)/섹터(A27)/칩
4
3 0/1 패스/강제 불량 설정(Pass/Force Fail)
2 0/1 보통/홀수 WL 인버전(Normal/Odd WL Inversion)
1 0/1 홀수 비트라인 데이터(Odd B/L Data)
0 0/1 짝수 비트라인 데이터(Even B/L Data)
이하, 표 1을 참조하여 상기 조건 데이터를 구체적으로 살펴본다. 우선, 이 실시예에서는 상기 조건 데이터에 총 6가지 종류의 정보가 포함되며 총 8비트에 의해 표현된다.
첫째, 비트 <7:6>은 프로그램 결과 실패한 경우에 주소를 증가하지 않고 곧 바로 자동 프로그램을 종료하도록 설정하는 정보에 관한 것이다. 도 3에 나타낸 순서도는 특정 페이지에 대하여 한 번 또는 여러 번 프로그램을 실시하여, 프로그램 수행 결과 패스로 확인된 경우 그 다음 페이지로 넘어가는 알고리듬을 나타낸다. 이때, 예컨대 비트 <7:6>를 '01'로 설정한 경우에는, 특정 페이지에 대하여 미리 설정된 최대 루프 횟수까지 프로그램 오퍼레이션을 반복하였음에도 불구하고 프로그램에 실패한 경우에는, 그 다음 페이지에 대하여 프로그램하지 않고 곧 바로 자동 프로그램이 실패한 것으로 처리하고 종료할 수 있다. 그러나, 예컨대 비트 <7:6>이 '00'으로 설정된 경우에는, 특정 페이지에 대하여 미리 설정된 최대 루프 횟수까지 프로그램 오퍼레이션을 반복하였음에도 불구하고 프로그램에 실패한 경우에도 자동 프로그램을 종료하지 않고 단계(S308)로 진행할 수 있다.
둘째, 비트 <5:4>는 자동 프로그램을 수행할 영역을 설정하는 정보에 관한 것이다. 본 발명의 일 실시예에서는 상기 자동 프로그램을 상술한 시작주소를 포함하는 한 개의 페이지, 상술한 시작주소를 포함하는 한 개의 블록, 상술한 시작주소를 포함하는 한 개의 섹터, 또는 칩 전체에 대하여 수행할 수 있다. 예컨대, 비트 <5:4>가 '00', '01', '10', 또는 '11'인 경우 각각 한 개의 페이지, 한 개의 블록, 한 개의 섹터, 또는 칩 전체에 대하여 자동 프로그램이 수행될 수 있다. 표 1에 나타낸 예는 한 개의 실시예이며, 다른 실시예에서는 셀 어레이 내에 임의의 구획을 정의하여 자동 프로그램을 실행하는 방식으로 변형할 수도 있다.
셋째, 비트 <3>은 패스 조건 또는 강제 실패 조건을 설정하는 비트이다. 패스 조건으로 설정되면 도 3의 단계(S307)에서 패스된 경우에는 페이지 주소를 증가시키는 단계(S309)로 진행하지만, 강제 실패 조건으로 설정된 경우에는 도 3의 단계(S307)에서 패스되었는지 여부와 관계없이 강제로 단계(S310)로 진행한다. 따라서 비트 <3>을 이용하여 강제 실패 조건을 설정하면 프로그램 오퍼레이션을 무조건 최대 루프 수 만큼 실행하도록 할 수 있다. 상술한 강제 실패 조건은, 메모리에 스트레스를 가하여 특별한 불량 셀을 걸러내고자 하는 목적에 이용될 수 있다.
넷째, 비트 <2>는 프로그램할 데이터의 패턴을 자동으로 만들어주기 위한 비트이다. 본 발명의 일 실시예에 따른 자동 프로그램이 실행되는 메모리에서는 셀 어레이의 일부 또는 전부에 기록해야 하는 데이터를 외부로부터 입력받지 않고, 내부에서 데이터를 자동으로 생성한다. 비트 <2>는 물리적으로 인접한 두 개의 워드라인에 기록되는 데이터가 서로 인버전(inversion, 반전)된 값을 갖도록 설정하는 역할을 한다. 예컨대, 비트 <2>가 '1'로 설정된 경우 워드라인 WL#[k]와 워드라인 WL#[k+1]의 동일 비트라인에 있는 두 개의 데이터는 서로 반대 값을 갖도록 되고, 비트 <2>가 '0'로 설정된 경우 워드라인 WL#[k]와 워드라인 WL#[k+1]의 동일 비트라인에 있는 두 개의 데이터는 동일한 값을 갖도록 된다.
다섯째, 비트 <1>은 자동 프로그램이 수행되는 첫 번째 워드라인의 홀수 비트 라인들의 데이터 값을 나타낸다.
여섯째, 비트 <0>은 자동 프로그램이 수행되는 첫 번째 워드라인의 짝수 비트 라인들의 데이터 값을 나타낸다.
결국, 자동 프로그램이 수행되는 메모리 영역에 프로그램되는 데이터들은 상술한 비트 <2:0>에 의해 결정된다. 우선, 비트<1:0>에 의해 설정된 값에 의해, 우선 자동 프로그램이 수행되는 첫 번째 워드라인의 짝수 및 홀수 비트 라인들의 데이터 값의 집합이 결정된다. 그 다음 도 3의 단계(S309)에서 워드라인 주소를 증가할 때마다 상기 데이터 값의 집합을 그대로 사용할지 또는 인버전하여 사용할지는 상술한 비트 <2>에 의해 결정된다.
도 5a 내지 도 5h는 각각 본 발명의 일 실시예에 따라 프로그램되는 데이터의 패턴들을 설명하기 위한 다이어그램이다.
도 5a 내지 도 5h에 표시한 워드라인(W/L 0)는 자동 프로그램의 시작주소(Start Address)에 대응한다.
도 5a는 상술한 비트 <0>(bit<0>)에 의해 워드라인(W/L 0)의 짝수 비트 라인(bit<0>)의 값이 '0'으로 설정되고, 비트 <1>(bit<1>)에 의해 워드라인(W/L 0)의 홀수 비트 라인의 값이 '1'로 설정되고, 비트 <2>(bit<2>)에 의해 인접한 워드라인 간의 데이터 인버전이 없는 조건(condition)(501)으로 설정된 경우를 나타낸다. 비트 <1:0>에 의해 워드라인(W/L 0)에 프로그램 될 데이터의 패턴이 결정되며, 비트 <2>에 의해 다른 워드라인에 프로그램 될 데이터의 패턴이 결정된다는 점을 이해할 수 있다.
도 5a 내지 도 5h에서는 3개의 비트 <2:0>가 가질 수 있는 총 2^3=8 가지의 조합의 예를 모두 나타낸 것으로서 도 5a에 관한 설명을 기초로 도 5b 내지 도 5h에 나타낸 다이어그램의 의미를 이해할 수 있다.
이하, 다시 도 4를 참조하여 설명한다.
구간(140)에서는 자동 프로그램의 루프 수를 결정하는 정보가 입력된다. 예컨대 5비트의 데이터가 입력되면 루프 수는 1회 내지 32회(=2^5) 중 어느 하나의 값으로 결정될 수 있다. 구간(140)에 획득한 값은 도 3의 단계(S310)에 영향을 줄 수 있다.
그 다음, 구간(150)에서는 자동 프로그램의 수행을 위해 메모리 셀의 워드라인에 인가되는 전압의 범위를 설정하는 정보를 입력받는다. 도 3에 따른 순서도에서는 프로그램 결과 실패한 경우 미리 설정한 최대 루프 수만큼 프로그램 오퍼레이션을 재시도하게 되는데, 재시도할 때마다 메모리 셀에 인가되는 전압을 한 단계씩 증가시킬 수 있다. 이때, 시작전압(StartV, =최소전압)과 종료전압(EndV, =최대전압)을 설정하고, 루프가 반복될 때마다 최소전압에서부터 최대전압까지 바이어스 전압을 한 단계씩 증가시킬 수 있다. 이하, 도 6을 참조하여, 구간(150)에서 입력된 정보를 이용하여 결정된 바이어스 전압의 범위에 관한 일 예를 설명한다.
도 6은 본 발명의 일 실시예에 따른 바이어스 전압 설정 범위의 일 예를 나타낸 것이다.
도 6을 참조하여 설명하면, 시작전압과 종료전압은 각각 4비트의 정보로 표시될 수 있으며, 따라서 각각 16(=2^4)단계의 값을 가질 수 있다. 구간(150)에서 8비트의 정보가 입력되는 경우 시작전압은 하위 4비트인 비트 <3:0>에 의해 결정되고, 종료전압은 상위 4비트인 비트 <7:4>에 의해 결정될 수 있다. 도 6은 구간(150)에서 상위 4비트가 '1101'(=20.5V)이고 하위 4비트가 '0110'(=17.0V)인 정보가 입력된 경우의 예를 나타낸 것이다. 이때, 도 3의 단계(S311, S312)에서 바이어스 전압을 최대 20.5V까지 증가시킬 수 있다.
도 6의 예에서는 바이어스 전압을 최소 17.0V로부터 시작하여 최대 20.5V까지 총 7번에 걸쳐 증가시킬 수 있다. 그럼에도 불구하고, 이때, 만일 구간(140)에서 설정된 최대 루프값이 4회로 설정되어 있다면, 바이어스 전압은 17.0V로부터 시작하여 18.5V까지 4스텝만 증가할 수 있다. 즉, 도 3의 순서도에서는 루프 값의 설정이 바이어스 값의 설정보다 우선하도록 되어 있다. 그러나 실시예에 따라서는 바이어스 값의 설정이 루프 값의 설정에 대해 우선하도록 변경할 수도 있다.
또한, 시작전압이 도 6에 나타낸 표에 따른 16단계 중 어느 하나로 설정되고, 종료전압도 도 6에 나타낸 표에 따른 16단계 중 어느 하나로 설정되도록 할 수 있다. 그러나 다른 실시예에서는 시작전압과 종료전압을 선택하는 표가 서로 다른 것으로 주어질 수도 있다.
다시 도 4를 참조하여 설명하면, 구간(160)에 메모리에 입력되는 정보는 상술한 자동 프로그램을 위해서는 사용되지 않을 수 있다. 그 대신 구간(160)에 입력되는 정보는 후술하는 자동 사이클링을 위해 사용될 수 있다.
자동 사이클링 테스트
도 7은 본 발명의 일 실시예에 따라 낸드 플래시 메모리에 자동 사이클링을 수행하는 방법을 나타낸 순서도이다.
자동 사이클링은 삭제 및 프로그램 오퍼레이션을 미리 설정한 사이클 수만큼 반복하여 수행하는 테스트이다. 이때, 삭제 및 프로그램 오퍼레이션은 블록 단위로 수행될 수 있다. 그리고 사이클 뿐만 아니라 삭제 및 프로그램 오퍼레이션을 위한 바이어스 전압도 미리 설정하여 테스트를 진행할 수 있다. 도 4는 도 7에 따른 자동 사이클링을 수행하기 위해 메모리에 입력되는 외부신호들의 타이밍 다이어그램의 예로서 사용될 수 있다. 다만 이 경우, 도 4에 표시된 자동 프로그램 명령(e.g.: EDh)은 자동 사이클링 명령(e.g.: EAh)으로 변경된다. 그리고 표 1은 도 7에 따른 자동 사이클링을 위한 구체적인 테스트 조건의 예로서 사용될 수 있다.
도 7을 참조하여 설명하면, 낸드 플래시 메모리는 단계(S701)에서 자동 사이클링 명령(e.g.: EAh)을 입력받고, 단계(S702)에서 시작 블록 주소를 입력받는다. 그 다음, 단계(S703)에서 자동 사이클링 테스트를 위한 구체적인 테스트 조건을 입력받는다. 테스트 조건에 따라 도 7에 도시된 순서도가 변경될 수 있다.
그 다음 단계(S704)에서 블록 삭제를 수행하고, 단계(S705)에서 블록 프로그램을 수행한 후, 단계(S706)에서 마지막 주소에 도달했는지 여부를 판단한다. 예컨대, 자동 사이클링을 칩 전체에 대해서 수행하는 경우에는 칩의 마지막 주소에 도달했는지 여부를 판단한다. 다른 예로서, 자동 사이클링을 미리 결정된 개수의 블록에 대해서만 수행하는 경우에는 마지막 주소에 도달했는지 여부를 판단한다. 또 다른 예로서, 자동 사이클링을 미리 결정된 한 개의 페이지에 대해서만 수행할 수도 있으며, 이 경우에는 시작 주소가 끝 주소가 된다.
본 발명의 일 실시예에서 삭제(Erase)는 블록(Block)(=여러 개의 워드라인) 단위로 진행되고 프로그램은 페이지(Page)(=한 개의 워드라인) 단위로 진행할 수 있다. 따라서 사이클링 테스트는 삭제와 프로그램을 반복해서 진행하는 것으로 임의 시점에서 지정된 범위의 끝임을 판단해야 한다. 판단 기준은 블록 주소로 하거나 워드라인(=페이지) 주소로 하거나, 둘 다를 모두 이용하여 할 수도 있다.
단계(S706)에서 마지막 주소에 도달한 것으로 확인되면, 단계(S707)에서 미리 설정된 마지막 사이클에 도달했는지 여부를 판단한다. 단계(S707)에서 마지막 사이클에 도달했다는 것이 확인되면 자동 사이클링 테스트를 종료한다(단계(S790)). 그러나 단계(S707)에서 마지막 사이클에 아직 도달하지 못했다고 확인되면 단계(S704)로 되돌아가게 된다.
한편, 단계(S706)에서 마지막 주소에 도달하지 못했다고 확인되면 단계(S708)에서 블록 주소를 증가시키고, 그 다음 다시 단계(S704)로 되돌아가게 된다. 이때, 칩 또는 섹터에 대한 오퍼레이션을 수행하는 경우에는 단계(S708)가 수행되지만, 한 개의 블록 또는 페이지에 대한 오퍼레이션을 수행하는 경우에는 단계(S708)를 거치지 않을 수 있다.
한편, 도 4에 나타낸 타이밍 다이어그램과 표 1은 도 7에 나타낸 자동 사이클링을 수행하기 위해 사용될 수 있다. 이때, 표 1의 비트 <5:4>에 의한 페이지 모드는 자동 사이클링에 대해서는 지원되지 않을 수 있다. 도 4의 루프 값 설정에 관한 구간(140) 및 바이어스 전압 설정에 관한 구간(150)에 입력되는 정보는 단계(S705)에서 이용될 수 있다. 여기서 단계(S705)는 상술한 자동 프로그램을 포함할 수 있다.
다만, 도 4의 구간(160)에 도 7의 단계(S707)에서 이용되는 사이클에 관한 정보를 메모리의 외부로부터 입력받을 수 있다. 예컨대, 구간(160)에 입력받는 정보는 총 8비트로 이루어질 수 있으며, 이 경우 사이클이 최대 256(=2^8)이라는 값을 가질 수 있다. 물론 실시예에 따라서는 사이클의 최대 값은 256 이외의 다른 값으로 설정될 수도 있다.
이상 본 발명이 양호한 실시예와 관련하여 설명되었으나, 본 발명의 기술분야에 속하는 자들은 본 발명의 본질적인 특성에서 벗어나지 않는 범위 내에 다양한 변경 및 수정을 용이하게 실시할 수 있을 것이다.
그러므로 개시된 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 진정한 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (13)

  1. 메모리 테스트 명령을 입력받는 단계;
    메모리 셀에 기록할 데이터 패턴 생성을 위한 패턴정보를 입력받는 단계; 및
    상기 패턴정보에 따라 상기 메모리 셀을 프로그램하는 단계
    를 포함하는,
    메모리 테스트 방법.
  2. 제1항에 있어서, 상기 프로그램을 위한 시작주소를 입력받는 단계를 더 포함하며, 상기 패턴정보는 상기 시작주소를 포함하는 워드라인에 프로그램될 값에 관한 정보를 포함하는, 메모리 테스트 방법.
  3. 제2항에 있어서, 상기 패턴정보는, 상기 시작주소를 포함하는 워드라인의 홀수 비트 라인에 프로그램될 값과 상기 워드라인의 짝수 비트 라인에 프로그램될 값에 관한 정보를 포함하는, 메모리 테스트 방법.
  4. 제1항에 있어서,
    상기 메모리 셀의 제1 워드라인에는 제1 데이터 패턴이 프로그램되고,
    상기 제1 워드라인에 인접한 제2 워드라인에는 제2 데이터 패턴이 프로그램되며,
    상기 패턴정보는, 상기 제2 데이터 패턴을 상기 제1 데이터 패턴과 동일하게 생성할 것인지 또는 상기 제2 데이터 패턴을 상기 제1 데이터 패턴을 인버전하여 생성할 것인지를 결정하는 정보를 포함하는,
    메모리 테스트 방법.
  5. 제1항에 있어서, 상기 메모리 셀을 프로그램하는 단계는, 제1 워드라인을 프로그램하는 단계를 포함하며, 상기 제1 워드라인에 대한 프로그램이 실패한 경우 상기 제1 워드라인에 대한 프로그램을 반복하여 실행할 수 있도록 되어 있는, 메모리 테스트 방법.
  6. 제5항에 있어서, 상기 제1 워드라인에 대한 프로그램을 반복하여 실행할 때에 상기 메모리 셀에 대한 바이어스 전압을 상승시키도록 되어 있는, 메모리 테스트 방법.
  7. 제1항에 있어서,
    상기 메모리 셀을 프로그램하는 단계는, 제1 워드라인을 프로그램하는 단계; 및 상기 제1 워드라인을 프로그램하는 단계가 성공하면 다른 워드라인을 프로그램하는 단계;를 포함하는,
    메모리 테스트 방법.
  8. 제1항에 있어서,
    상기 메모리 셀을 프로그램하기 위한 조건 데이터를 입력받는 단계를 더 포함하며,
    상기 조건 데이터는,
    특정 워드라인에 대한 프로그램의 연속적인 최대 반복실행 회수에 관한 정보; 및
    상기 특정 워드라인데 대한 프로그램을 상기 최대 반복실행 회수만큼 연속적으로 실행한 결과 모두 실패하였을 때에, 다른 워드라인에 대한 테스트를 수행할지 아니면 메모리 테스트를 종료할지 여부를 결정하기 위한 정보
    를 포함하는,
    메모리 테스트 방법.
  9. 제1항에 있어서,
    상기 메모리 셀을 프로그램하는 단계는,
    제1 블록을 삭제하는 단계, 및 상기 제1 블록을 프로그램하는 단계를 포함하는 제1 프로세스;
    상기 제1 프로세스를 시작 블록 주소부터 종료 블록 주소까지 블록 주소를 증가시키면서 반복적으로 수행하는 제2 프로세스; 및
    상기 제2 프로세스를 미리 결정된 사이클만큼 반복적으로 수행하는 제3 프로세스
    를 포함하는,
    메모리 테스트 방법.
  10. 입력 패드, 메모리 셀, 및 상기 입출력 패드와 상기 메모리 셀에 전기적으로 연결되는 제어로직을 포함하는 메모리로서,
    상기 제어로직은,
    상기 입력 패드로부터 메모리 테스트 명령, 및 상기 메모리 셀에 기록할 데이터 패턴 생성을 위한 패턴정보를 입력받고, 상기 패턴정보에 따라 상기 메모리 셀을 프로그램하도록 되어 있는,
    메모리.
  11. 제10항에 있어서, 상기 제어로직은 상기 입력 패드로부터 상기 프로그램을 위한 시작주소를 더 입력받도록 되어 있고, 상기 패턴정보는 상기 시작주소를 포함하는 워드라인에 프로그램될 값에 관한 정보를 포함하는, 메모리 테스트 방법.
  12. 제11항에 있어서, 상기 패턴정보는 상기 시작주소를 포함하는 워드라인의 홀수 비트 라인에 프로그램될 값과 상기 워드라인의 짝수 비트 라인에 프로그램될 값에 관한 정보를 포함하는, 메모리 테스트 방법.
  13. 제10항에 있어서,
    상기 메모리 셀의 제1 워드라인에는 제1 데이터 패턴이 프로그램되고, 상기 제1 워드라인에 인접한 제2 워드라인에는 제2 데이터 패턴이 프로그램되며,
    상기 패턴정보는, 상기 제2 데이터 패턴을 상기 제1 데이터 패턴과 동일하게 생성할 것인지 또는 상기 제2 데이터 패턴을 상기 제1 데이터 패턴을 인버전하여 생성할 것인지를 결정하는 정보를 포함하는, 메모리.

KR1020130069413A 2013-06-18 2013-06-18 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법 KR101518379B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020130069413A KR101518379B1 (ko) 2013-06-18 2013-06-18 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법
PCT/KR2014/004586 WO2014204103A1 (ko) 2013-06-18 2014-05-22 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법
US14/899,361 US9666291B2 (en) 2013-06-18 2014-05-22 Auto program and auto cycling method for non-volatile memory

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130069413A KR101518379B1 (ko) 2013-06-18 2013-06-18 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법

Publications (2)

Publication Number Publication Date
KR20140146755A true KR20140146755A (ko) 2014-12-29
KR101518379B1 KR101518379B1 (ko) 2015-05-07

Family

ID=52104794

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130069413A KR101518379B1 (ko) 2013-06-18 2013-06-18 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법

Country Status (3)

Country Link
US (1) US9666291B2 (ko)
KR (1) KR101518379B1 (ko)
WO (1) WO2014204103A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102267046B1 (ko) 2017-03-29 2021-06-22 삼성전자주식회사 스토리지 장치 및 배드 블록 지정 방법

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0675502B1 (en) * 1989-04-13 2005-05-25 SanDisk Corporation Multiple sector erase flash EEPROM system
JP3673027B2 (ja) * 1996-09-05 2005-07-20 沖電気工業株式会社 テスト対象の半導体記憶回路を備えた半導体記憶装置
US6862703B2 (en) * 2001-08-13 2005-03-01 Credence Systems Corporation Apparatus for testing memories with redundant storage elements
US6981188B2 (en) * 2001-08-16 2005-12-27 Tower Semiconductor Ltd. Non-volatile memory device with self test
US7184916B2 (en) * 2003-05-20 2007-02-27 Cray Inc. Apparatus and method for testing memory cards
CN101167141A (zh) 2005-04-21 2008-04-23 富士通株式会社 在mcp或sip中的存储芯片的测试系统
US7610528B2 (en) * 2006-02-14 2009-10-27 Atmel Corporation Configuring flash memory
JP4952137B2 (ja) * 2006-08-17 2012-06-13 富士通セミコンダクター株式会社 半導体メモリおよびシステム
KR20080060799A (ko) 2006-12-27 2008-07-02 삼성전자주식회사 테스트 시간을 감소할 수 있는 멀티 레벨 셀 낸드 플래시메모리 장치 및 그것의 테스트 방법
KR20090122874A (ko) 2008-05-26 2009-12-01 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 테스트 방법
KR101005155B1 (ko) * 2009-05-13 2011-01-04 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 테스트 방법
US20150262710A1 (en) * 2014-03-14 2015-09-17 Lsi Corporation Method and system for reducing memory test time utilizing a built-in self-test architecture

Also Published As

Publication number Publication date
WO2014204103A1 (ko) 2014-12-24
KR101518379B1 (ko) 2015-05-07
US20160148699A1 (en) 2016-05-26
US9666291B2 (en) 2017-05-30

Similar Documents

Publication Publication Date Title
KR100885783B1 (ko) 플래시 메모리 장치 및 동작 방법
US7463520B2 (en) Memory device with variable trim settings
KR101660985B1 (ko) 반도체 메모리 장치 및 그 동작 방법
KR100832645B1 (ko) 불휘발성 반도체 기억 장치 및 그 자기 테스트 방법
TW201411630A (zh) 半導體記憶裝置
KR101005155B1 (ko) 불휘발성 메모리 소자 및 그 테스트 방법
JP6178909B1 (ja) 不揮発性半導体記憶装置
JP2009224011A (ja) 不揮発性メモリ素子のテスト方法
CN101271731A (zh) 存储器的擦除方法
JP5931236B1 (ja) 半導体装置の制御回路及び方法、並びに半導体装置
JP4521243B2 (ja) 不揮発性半導体記憶装置及びそのデータ消去方法
KR100898653B1 (ko) 플래시 메모리 소자 및 프로그램 방법
KR101518379B1 (ko) 불휘발성 메모리의 자동 프로그램 및 자동 사이클링 방법
KR101842924B1 (ko) 반도체 메모리 장치 및 입력 데이터의 검증 방법
JP2007102923A (ja) 不揮発性半導体記憶装置およびそのデータ消去方法
JP2009176372A (ja) 半導体記憶装置
US8923068B2 (en) Low margin read operation with CRC comparision
KR20080084180A (ko) 낸드 플래시 메모리 장치의 자동 소거 방법
JP2006190488A (ja) 半導体記憶装置の書き込み方法
KR20110078739A (ko) 반도체 메모리 장치 및 그 동작 방법
CN107633863B (zh) 存储器装置及其程式化方法
JP5445500B2 (ja) 半導体記憶装置
KR100521320B1 (ko) 불 휘발성 메모리 장치 및 그것의 프로그램 방법
US20080205149A1 (en) Method of programming non-volatile memory device
KR20050086290A (ko) 낸드 플래시 메모리 소자의 프로그램 검증 방법

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20190430

Year of fee payment: 5