KR20140131143A - 메모리 장치 및 그 구동 방법 - Google Patents

메모리 장치 및 그 구동 방법 Download PDF

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Abstract

메모리 장치 및 그 구동방법이 제공된다. 메모리 장치는, 메모리 셀, 서로 분리된 제1 및 제2 경로를 통해 메모리 셀에 접속되고, 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로, 및 메모리 셀과 센싱 회로 사이에 접속되고, 메모리 셀에 저장된 데이터에 의해 제1 및 제2 경로의 전압이 디벨롭(develop)되는 구간과, 센싱 회로가 상기 디벨롭된 제1 및 제2 경로의 전압을 탐지하여 메모리 셀에 저장된 데이터를 센싱하는 구간을 서로 분리시키는 샘플-홀드 회로를 포함한다.

Description

메모리 장치 및 그 구동 방법{Memory device and method for operating the same}
본 발명은 메모리 장치 및 그 구동 방법에 관한 것이다.
반도체를 이용한 메모리 장치는 실리콘(Si), 게르마늄(Ge), 비화 갈륨(GaAs), 인화인듐(InP) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다.
비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 플래시 메모리 장치, 저항 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
본 발명이 해결하고자 하는 기술적 과제는 리드 동작 시, 리드 속도가 빨라지고, 리드 신뢰성이 개선된 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 리드 동작 시, 전력 소모가 저감되는 메모리 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 리드 동작 시, 경로(path)에 별도의 프리 차지가 필요 없어 전력 소모가 저감되는 메모리 장치의 구동 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 메모리 셀, 서로 분리된 제1 및 제2 경로를 통해 메모리 셀에 접속되고, 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로, 및 메모리 셀과 센싱 회로 사이에 접속되고, 메모리 셀에 저장된 데이터에 의해 제1 및 제2 경로의 전압이 디벨롭(develop)되는 구간과, 센싱 회로가 상기 디벨롭된 제1 및 제2 경로의 전압을 탐지하여 메모리 셀에 저장된 데이터를 센싱하는 구간을 서로 분리시키는 샘플-홀드 회로를 포함한다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀은, 상기 메모리 셀에 저장된 데이터에 따라 상기 제1 및 제2 경로 중 어느 하나를 제1 전압으로 디벨롭시키고, 상기 제1 및 제2 경로 중 나머지 하나를 상기 제1 전압과 다른 제2 전압으로 디벨롭시키는 푸시-풀(push-pull) 회로를 포함할 수 있다. 이 때, 상기 제1 전압은 상기 메모리 장치에 공급되는 공급 전압이고, 상기 제2 전압은 접지 전압을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀은, 적어도 하나의 인버터와, 워드라인 신호에 게이팅되어 상기 푸시-풀 회로에 상기 제1 전압 또는 제2 전압을 제공하는 적어도 하나의 패스 트랜지스터를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀은, 적어도 하나의 인버터와, 워드라인 신호에 게이팅되어 상기 푸시-풀 회로를 컨트롤하는 적어도 하나의 노어(NOR) 게이트를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀은 SRAM(Static Random Access Memory) 셀을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 샘플-홀드 회로는, 샘플링 신호에 게이팅되어 제1 커패시터를 상기 제1 경로의 전압으로 차징시키는 제1 스위치와, 상기 샘플링 신호에 게이팅되어 제2 커패시터를 상기 제2 경로의 전압으로 차징시키는 제2 스위치를 포함할 수 있다. 이 경우, 상기 센싱 회로는 상기 제1 커패시터에 차징된 전압과 상기 제2 커패시터에 차징된 전압의 차이를 바탕으로 상기 메모리 셀에 저장된 데이터를 센싱할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 그 내부에 저장된 데이터에 따라 제1 및 제2 경로 중 어느 하나를 제1 전압으로 디벨롭시키고, 제1 및 제2 경로 중 나머지 하나를 제1 전압과 다른 제2 전압으로 디벨롭시키는 푸시-풀(push-pull) 회로를 포함하는 메모리 셀, 서로 분리된 제1 및 제2 경로를 통해 메모리 셀에 접속되고, 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로, 및 메모리 셀과 센싱 회로 사이에 접속되고, 메모리 셀에 저장된 데이터에 의해 제1 및 제2 경로의 전압이 디벨롭(develop)되는 구간과, 센싱 회로가 상기 디벨롭된 제1 및 제2 경로의 전압을 탐지하여 메모리 셀에 저장된 데이터를 센싱하는 구간을 서로 분리시키는 샘플-홀드 회로, 메모리 장치에 제공되는 제3 전압을 제3 전압보다 낮은 제1 전압으로 변환하고, 이를 푸시-풀 회로에 제공하는 전압 레귤레이터를 포함하되, 제2 전압은 접지 전압을 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 메모리 장치의 구동 방법은, 제1 메모리 셀에 저장된 데이터에 따라 제1 및 제2 경로의 전압을 디벨롭시키고, 디벨롭된 제1 및 제2 경로의 전압을 탐지하여 제1 메모리셀에 저장된 데이터를 센싱하고, 제1 및 제2 경로를 프리 차징(pre charing)하지 않은 상태에서, 제1 메모리 셀과 다른 제2 메모리 셀에 저장된 데이터에 따라 제1 및 제2 경로의 전압을 디벨롭시키는 것을 포함한다.
본 발명의 몇몇 실시예에서, 리드 클럭의 레벨이 제1 레벨인 동안에는 상기 제1 메모리셀에 저장된 데이터를 센싱하는 동작과, 상기 제2 메모리 셀에 저장된 데이터에 따라 상기 제1 및 제2 경로의 전압을 디벨롭시키는 동작이 같이 수행되고, 상기 리드 클럭의 레벨이 상기 제1 레벨과 다른 제2 레벨인 동안에는 상기 제2 메모리 셀에 저장된 데이터에 따라 상기 제1 및 제2 경로의 전압을 디벨롭시키는 동작만 수행될 수 있다.
본 발명의 몇몇 실시예에서, 상기 디벨롭된 제1 및 제2 경로의 전압은 제1 전압보다 작고, 상기 제1 전압은 상기 메모리 장치에 제공되는 제2 전압보다 작을 수 있다.
본 발명의 몇몇 실시예에서, 상기 디벨롭된 제1 및 제2 경로의 전압을 탐지하여 상기 제1 메모리셀에 저장된 데이터를 센싱하는 것은, 제1 및 제2 커패시터를 각각 상기 디벨롭된 제1 및 제2 경로의 전압으로 차징하고, 상기 제1 커패시터에 차징된 전압과 상기 제2 커패시터에 차징된 전압의 차이를 바탕으로 상기 메모리 셀에 저장된 데이터를 센싱하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 셀은 SRAM(Static Random Access Memory) 셀을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 메모리 셀에 저장된 데이터와 상기 제2 메모리 셀에 저장된 데이터가 서로 동일한 경우, 상기 제1 및 제2 경로의 전압은 실질적으로(substantially) 변하지 않을 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다.
도 2 및 도 3은 도 1에 도시된 메모리 셀의 예시적인 회로도들이다.
도 4는 도 1에 도시된 샘플-홀드 회로의 예시적인 회로도이다.
도 5는 도 1에 도시된 메모리 장치의 동작 타이밍도이다.
도 6 내지 도9는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 다른 실시예에 따른 메모리 장치의 블록도이다.
도 11 및 도 12는 도 10에 도시된 메모리 셀의 예시적인 회로도들이다.
도 13은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 메모리 장치를 적용할 수 있는 예시적인 반도체 시스템을 도시한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 메모리 장치의 일 예로, SRAM(Static RAM)을 예로 들어 설명할 것이나, 본 발명의 기술적 사상에 따른 메모리 장치가 후술할 SRAM(Static RAM)으로 제한되는 것은 아니다.
이하, 도 1 내지 도 4를 참조하여, 본 발명의 일 실시예에 따른 메모리 장치에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 블록도이다. 도 2 및 도 3은 도 1에 도시된 메모리 셀의 예시적인 회로도들이다. 도 4는 도 1에 도시된 샘플-홀드 회로의 예시적인 회로도이다.
도 1을 참조하면 메모리 장치(1)는 워드라인(word line) 드라이버(10), 메모리 셀 그룹(20), 샘플-홀드 회로(30) 및 센싱 회로(40)를 포함한다.
워드라인 드라이버(10)는 메모리 셀 그룹(20)에 포함된 각 메모리 셀(20-1~20-n)에 접속될 수 있다. 그리고, 워드라인 드라이버(10)는 각 메모리 셀(20-1~20-n)에 대응되는 워드라인 신호(WL1~WLn)를 인가할 수 있다. 구체적으로, 워드라인 드라이버(10)는 메모리 장치(1)의 리드 동작 시, 각 메모리 셀(20-1~20-n)에 워드라인 신호(WL1~WLn)를 인가함으로써, 각 메모리 셀(20-1~20-n)이 선택되도록 할 수 있다.
메모리 셀 그룹(20)은 복수의 메모리 셀(20-1~20-n)을 포함할 수 있다. 이러한 복수의 메모리 셀(20-1~20-n)은 복수의 블록 내에 배치될 수 있다. 즉, 각 블록은 복수의 메모리 셀(20-1~20-n) 중 일부를 포함하도록 구성될 수 있다.
본 발명의 몇몇 실시예에서, 각 메모리 셀(20-1~20-n)은 예를 들어, SRAM(Static RAM) 셀일 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니며, 이는 얼마든지 다른 형태로 변형될 수 있다.
각 메모리 셀(20-1~20-n)에는 본 기술분야의 통상의 지식을 가진 자에 알려진 소정의 라이트 방식에 따라 데이터가 저장될 수 있다. 이렇게 각 메모리 셀(20-1~20-n)에 데이터를 저장하는 동작에 대해서는 그 상세한 설명을 생략하도록 한다.
한편, 본 실시예에 따른 각 메모리 셀(20-1~20-n)은 패스 트랜지스터와, 푸시-풀(push-pull) 회로를 포함할 수 있다. 이하, 도 2 및 도 3을 참조하여, 본 실시에에 따른 각 메모리 셀(20-1~20-n)의 구성에 대해 보다 구체적으로 설명하도록 한다.
먼저, 본 발명의 일 실시예에 따른 각 메모리 셀(20-1~20-n)은 도 2에 도시된 것과 같은 한 쌍의 인버터(INV1, INV2), 패스 트랜지스터(MN1~MN4) 및, 푸시-풀 회로(MN5~MN8)를 포함할 수 있다. 도 2는 복수의 메모리 셀(20-1~20-n) 중 제1 메모리 셀(20-1)의 예시적인 구성을 도시한 도면이다.
도 2를 참조하면, 한 쌍의 인버터(INV1, INV2)는 데이터를 저장하는 역할을 할 수 있다. 본 명세서에서는 설명의 편의를 위하여, 각 메모리 셀(20-1~20-n)에 저장된 데이터를 아래 표1과 같이 정의하도록 한다.
데이터 노드 A 노드 B
0 H L
1 L H
즉, 노드 A의 전압 레벨이 제1 레벨(예를 들어, 하이(High) 레벨)이고, 노드 B의 전압 레벨이 제2 레벨(예를 들어, 로우(Low) 레벨)인 경우, 각 메모리 셀(20-1~20-n)에는 데이터 0이 저장된다고 정의하고, 노드 A의 전압 레벨이 제2 레벨(예를 들어, 로우 레벨)이고, 노드 B의 전압 레벨이 제1 레벨(예를 들어, 하이 레벨)인 경우, 각 메모리 셀(20-1~20-n)에는 데이터 1이 저장된다고 정의한다.
패스 트랜지스터(MN1~MN4)는 제1 워드라인 신호(WL1)에 게이팅되어 푸시-풀 회로(MN5~MN8)에 제1 전압(VDD) 또는 제2 전압(GND)을 제공하는 역할을 할 수 있다. 구체적으로, 제1 및 제2 패스 트랜지스터(MN1, MN2)는 제1 워드라인 신호(WL1)에 게이팅되어 푸시-풀 회로(MN5~MN8)에 제1 전압(VDD)을 제공하는 역할을 할 수 있고, 제3 및 제4 패스 트랜지스터(MN3, MN4)는 제1 워드라인 신호(WL1)에 게이팅되어 푸시-풀 회로(MN5~MN8)에 제2 전압(GND)을 제공하는 역할을 할 수 있다. 여기서, 제1 전압(VDD)은 외부로부터 메모리 장치(도 1의 1)에 제공되는 전압일 수 있으며, 제2 전압(GND)은 접지 전압(ground voltage)일 수 있다.
도 2에서, 제1 내지 제4 패스 트랜지스터(MN1~MN4)는 각각 제1 레벨(예를 들어, 하이 레벨)의 제1 워드라인 신호(WL1)에 턴온(turn on)되는 NMOS 트랜지스터로 구성되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 제1 내지 제4 패스 트랜지스터(MN1~MN4)는 각각 제2 레벨(예를 들어, 로우 레벨)의 제1 워드라인 신호(WL1)에 턴온되는 PMOS 트랜지스터로 구성될 수도 있다.
푸시-풀 회로(MN5~MN8)는 노드 A의 전압 레벨로 게이팅되어 제1 전압(VDD)을 제1 경로(RBL)에 전달하는 제5 패스 트랜지스터(MN5)와, 노드 B의 전압 레벨로 게이팅되어 제1 전압(VDD)을 제2 경로(RBLB)에 전달하는 제6 패스 트랜지스터(MN6)와, 노드 B의 전압 레벨로 게이팅되어 제2 전압(GND)을 제1 경로(RBL)에 전달하는 제7 패스 트랜지스터(MN7)와, 노드 A의 전압 레벨로 게이팅되어 제2 전압(GND)을 제2 경로(RBLB)에 전달하는 제8 패스 트랜지스터(MN8)를 포함할 수 있다.
마찬가지로 도 2에서, 제5 내지 제8 패스 트랜지스터(MN5~MN8)는 각각 NMOS 트랜지스터로 구성되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 다른 몇몇 실시예에서, 제5 내지 제8 패스 트랜지스터(MN5~MN8)는 PMOS 트랜지스터로 구성될 수도 있다.
이러한 메모리 셀(20-1)의 구체적인 구동 방법에 대해서는 후술하도록 한다.
한편, 본 실시예에 따른 각 메모리 셀(20-1~20-n)은 이와 다른 구성으로도 구현될 수 있다. 즉, 본 발명의 다른 실시예에 따른 각 메모리 셀(20-1~20-n)은 도 3에 도시된 것과 같은 한 쌍의 인버터(INV3, INV4), 한 쌍의 노어(NOR) 게이트(G1, G2) 및, 푸시-풀 회로(MN11~MN14)를 포함할 수 있다.
도 3을 참조하면, 한 쌍의 인버터(INV3, INV4)는 앞서 설명한 메모리 셀과 마찬가지로 데이터를 저장하는 역할을 할 수 있다. 설명의 편의를 위하여, 이러한 각 메모리 셀(20-1~20-n)에 저장된 데이터를 아래 표2와 같이 정의하도록 한다.
데이터 노드 C 노드 D
0 L H
1 H L
즉, 여기서는 앞서 설명한 것과 달리, 노드 C의 전압 레벨이 제2 레벨(예를 들어, 로우 레벨)이고, 노드 D의 전압 레벨이 제1 레벨(예를 들어, 하이 레벨)인 경우, 각 메모리 셀(20-1~20-n)에는 데이터 0이 저장된다고 정의하고, 노드 C의 전압 레벨이 제1 레벨(예를 들어, 하이 레벨)이고, 노드 D의 전압 레벨이 제2 레벨(예를 들어, 로우 레벨)인 경우, 각 메모리 셀(20-1~20-n)에는 데이터 1이 저장된다고 정의한다.
한 쌍의 노어(NOR) 게이트(G1, G2)는 푸시-풀 회로(MN11~MN14)를 컨트롤하는 역할을 할 수 있다. 구체적으로, 제1 노어 게이트(G1)는 반전된 제1 워드라인 신호(WL1)의 레벨과 노드 C의 전압 레벨을 노어(NOR) 연산하여 제11 패스 트랜지스터(MN11)의 게이트에 제공함으로써, 제11 패스 트랜지스터(MN11)의 턴온 여부를 결정할 수 있다. 한편, 제2 노어 게이트(G2)는 반전된 제1 워드라인 신호(WL1)의 레벨과 노드 D의 전압 레벨을 노어(NOR) 연산하여 제12 패스 트랜지스터(MN12)의 게이트에 제공함으로써, 제12 패스 트랜지스터(MN12)의 턴온 여부를 결정할 수 있다
푸시-풀 회로(MN11~MN14)는 제1 노어 게이트(G1)의 출력에 게이팅되어 제1 전압(VDD)을 제1 경로(RBL)에 전달하는 제11 패스 트랜지스터(MN11)와, 제2 노어 게이트(G2)의 출력에 게이팅되어 제1 전압(VDD)을 제2 경로(RBLB)에 전달하는 제12 패스 트랜지스터(MN12)와, 제2 노어 게이트(G2)의 출력에 게이팅되어 제2 전압(GND)을 제1 경로(RBL)에 전달하는 제13 패스 트랜지스터(MN13)와, 제1 노어 게이트(G1)의 출력에 게이팅되어 제2 전압(GND)을 제2 경로(RBLB)에 전달하는 제14 패스 트랜지스터(MN14)를 포함할 수 있다.
도 3에서, 제11 내지 제14 패스 트랜지스터(MN11~MN14)는 각각 NMOS 트랜지스터로 구성되어 있으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제11 내지 제14 패스 트랜지스터(MN11~MN14)는 PMOS 트랜지스터로 변형되어 구성될 수도 있다.
이러한 메모리 셀(20-1)의 구체적인 구동 방법에 대해서도 후술하도록 한다.
다시 도 1을 참조하면, 샘플-홀드 회로(30)는 서로 분리된 제1 및 제2 경로(RBL, RBLB)를 통해 각 메모리 셀(20-1~20-n)에 접속될 수 있다. 본 실시예에서, 이러한 샘플-홀드 회로(30)는 각 메모리 셀(20-1~20-n)에 저장된 데이터에 의해 제1 및 제2 경로(RBL, RBLB)의 전압이 디벨롭(develop)되는 구간과, 센싱 회로(40)가 디벨롭된 제1 및 제2 경로(RBL, RBLB)의 전압을 탐지하여 각 메모리 셀(20-1~20-n)에 저장된 데이터를 센싱하는 구간을 서로 분리시키는 역할을 할 수 있다. 이에 대한 보다 구체적인 설명은 후술하도록 한다.
도 4를 참조하면, 샘플-홀드 회로(30)는 샘플링 신호(SAMPLE)에 게이팅되어 제1 커패시터(C1)를 제1 경로(RBL)의 전압으로 차징시키는 제1 스위치(MP1)와, 샘플링 신호(SAMPLE)에 게이팅되어 제2 커패시터(C2)를 제2 경로(RBLB)의 전압으로 차징시키는 제2 스위치(MP2)를 포함할 수 있다. 이렇게 제1 및 제2 커패시터(C1, C2)에 차징된 전압은 센싱 회로(도 1의 40)에 제공되어, 센신 회로(도 1의 40)가 각 메모리 셀(20-1~20-n)에 저장된 데이터를 센싱하는데 이용될 수 있다.
한편, 도 4에서는, 제1 및 제2 스위치(MP1, MP2)로 제2 레벨(예를 들어, 로우 레벨)의 샘플링 신호(SAMPLE)에 턴온되는 PMOS 트랜지스터를 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 제1 및 제2 스위치(MP1, MP2)는 제1 레벨(예를 들어, 하이 레벨)의 샘플링 신호(SAMPLE)에 턴온되는 NMOS 트랜지스터로 변형되어 구현될 수도 있다.
다시 도 1을 참조하면, 센싱 회로(40)는 서로 분리된 제1 및 제2 경로(RBL, RBLB)를 통해 샘플-홀드 회로(30) 및 각 메모리 셀(20-1~20-n)에 접속될 수 있다. 이러한 센싱 회로(40)는 센스 인에이블 신호(SEN_EN)에 의해 인에이블(enable)되어, 제1 및 제2 경로(RBL, RBLB)의 전압으로 차징된 제1 및 제2 커패시터(도 4의 C1, C2)의 전압을 탐지하고, 이를 바탕으로, 각 메모리 셀(20-1~20-n)에 저장된 데이터를 센싱할 수 있다.
구체적으로, 예를 들어, 센싱 회로(40)는 센스 인에이블 신호(SEN_EN)에 의해 인에이블된 상태에서, 제1 경로(RBL) 및 제1 커패시터(C1)의 전압이 제2 경로(RBLB) 및 제2 커패시터(C2)의 전압보다 클 경우, 메모리 셀(20-1~20-n)에 데이터 0이 저장되어 있는 것으로 판단할 수 있다. 또한, 센싱 회로(40)는 센스 인에이블 신호(SEN_EN)에 의해 인에이블된 상태에서, 제1 경로(RBL) 및 제1 커패시터(C1)의 전압이 제2 경로(RBLB) 및 제2 커패시터(C2)의 전압보다 작을 경우, 메모리 셀(20-1~20-n)에 데이터 1이 저장되어 있는 것으로 판단할 수 있다.
이러한 센싱 회로(40)는 도 1에 도시된 것과 같이 예를 들어, 센스 앰프(sense amplifier)로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
이하, 도 1 및 도 5 내지 도 9를 참조하여, 본 발명의 일 실시예에 따른 메모리 장치의 동작에 대해 설명하도록 한다.
도 5는 도 1에 도시된 메모리 장치의 동작 타이밍도이다. 도 6 내지 도9는 도 1에 도시된 메모리 장치의 동작을 설명하기 위한 도면들이다.
먼저, 설명의 편의를 위해, 제1 메모리 셀(20-1)에 데이터 0이 저장되어 있고, 제2 메모리 셀(20-2)에 데이터 1이 저장되어 있고, 제3 및 제4 메모리 셀(20-3, 20-4)에 각각 데이터 0이 저장되어 있다고 가정한다. 그리고, 본 실시예에 따른 각 메모리 셀(20-1~20-n)이 도 2에 도시된 회로로 구성된 경우를 제1 케이스(CASE 1), 도 3에 도시된 회로로 구성된 경우를 제2 케이스(CASE 2)라고 지칭하도록 한다. 그렇다면, 제1 내지 제3 메모리 셀(20-1~20-3)은 아래 표3과 같은 상태에 있게 된다.
저장된 데이터 CASE 1
노드 A		 CASE 1
노드 B		 CASE 2
노드 C		 CASE 2
노드 D
MC1(20-1) 0 H L L H
MC2(20-2) 1 L H H L
MC3(20-3) 0 H L L H
MC4(20-4) 0 H L L H
이제 도 5를 참조하면, 제1 구간(P1)의 시작 점은 제1 메모리 셀(20-1)에 저장된 데이터로 인해 제1 및 제2 경로(RBL, RBLB)가 디벨롭(develop)된 후 이다. 다시 말해, 제1 메모리 셀(20-1)에 저장된 데이터로 인해 제1 및 제2 경로(RBL, RBLB)가 디벨롭되는 구간은 도시되지 않은 제0 구간(미도시)일 수 있다.
따라서, 제1 구간(P1)의 시작 점에서, 제1 경로(RBL)의 전압 레벨은 제1 레벨(예를 들어, 하이 레벨)이고, 제2 경로(RBLB)의 전압 레벨은 제2 레벨(예를 들어, 로우 레벨)일 수 있다. 이에 대해 보다 구체적으로 설명하면 다음과 같다.
먼저, 본 실시예에 따른 메모리 셀(20-1~20-n)이 제1 케이스와 같이 구성된 경우에 대해 설명한다.
제1 메모리 셀(20-1)에는 앞서 데이터 0이 저장되어 있다고 가정하였다. 따라서, 도 6에 도시된 것과 같이 노드 A의 전압 레벨은 제1 레벨(예를 들어, 하이 레벨)이고, 노드 B의 전압 레벨은 제2 레벨(예를 들어, 로우 레벨)이다. 따라서, 제5 패스 트랜지스터(MN5)와 제8 패스 트랜지스터(MN8)는 턴온되나, 제6 패스 트랜지스터(MN6)와 제7 패스 트랜지스터(MN7)는 턴오프된다.
이제, 제1 레벨(예를 들어, 하이 레벨)의 제1 워드라인 신호(도 5에서는 미도시되엇다)에 의해 제1 내지 제4 패스 트랜지스터(MN1~MN4)가 턴온되면, 도시된 것과 같이 제1 경로(RBL)는 제1 전압(VDD)으로 디벨롭되고, 제2 경로(RBLB)는 제2 전압(GND)으로 디벨롭된다. 따라서, 제1 경로(RBL)의 전압 레벨은 제1 전압(VDD)까지 상승한 제1 레벨(예를 들어, 하이 레벨)이 되고, 제2 경로(RBLB)의 전압 레벨은 제2 전압(GND)까지 하락한 제2 레벨(예를 들어, 로우 레벨)이 된다.
한편, 본 실시예에 따른 메모리 셀(20-1~20-n)이 제2 케이스와 같이 구성된 경우에는 다음과 같다.
마찬가지로 제1 메모리 셀(20-1)에는 앞서 데이터 0이 저장되어 있다고 가정하였다. 따라서, 도 7에 도시된 것과 같이 노드 C의 전압 레벨은 제2 레벨(예를 들어, 로우 레벨)이고, 노드 D의 전압 레벨은 제1 레벨(예를 들어, 하이 레벨)이다. 이제, 제1 레벨(예를 들어, 하이 레벨)의 제1 워드라인 신호(도 5에서는 미도시되엇다)가 인가되면, 반전된 제1 워드라인 신호(미도시)의 레벨은 제2 레벨(예를 들어, 로우 레벨)이 된다. 따라서, 제1 노어 게이트(G1)의 출력은 제1 레벨(예를 들어, 하이 레벨)이 되고, 제2 노어 게이트(G2)의 출력은 제2 레벨(예를 들어, 로우 레벨)이 된다.
이처럼 제1 노어 게이트(G1)의 출력이 제1 레벨(예를 들어, 하이 레벨)일 경우, 제11 패스 트랜지스터(MN11)와, 제14 패스 트랜지스터(MN14)가 턴온되며, 제12 패스 트랜지스터(MN12)와 제13 패스 트랜지스터(MN13)는 턴오프된다.
따라서, 제1 경로(RBL)는 제1 전압(VDD)으로 디벨롭되고, 제2 경로(RBLB)는 제2 전압(GND)으로 디벨롭된다. 결국, 제1 경로(RBL)의 전압 레벨은 제1 전압(VDD)까지 상승한 제1 레벨(예를 들어, 하이 레벨)이 되고, 제2 경로(RBLB)의 전압 레벨은 제2 전압(GND)까지 하락한 제2 레벨(예를 들어, 로우 레벨)이 된다.
다시, 도 5를 참조하면, 이제 제1 구간(P1)에서, 리드 클럭(READ CLOCK)이 제2 레벨(예를 들어, 로우 레벨)이 되어, 센스 인에이블 신호(SEN_EN)의 레벨이 제1 레벨(예를 들어, 하이 레벨)로 변경되고, 샘플링 신호(SAMPLE)의 레벨이 제2 레벨(예를 들어, 로우 레벨)로 변경된다. 이에 따라서, 샘플-홀드 회로(30)의 제1 및 제2 커패시터(C1, C2)는 각각 제1 및 제2 경로(RBL, RBLB)의 전압으로 차징되고, 센싱 회로(40)는 이를 탐지하여 제1 메모리 셀(20-1)에 저장된 데이터 0을 센싱한다.
한편, 제1 구간(P1)에서, 제2 워드라인 신호(WL2)가 제2 메모리 셀(20-2)에 인가된다. 즉, 제2 워드라인 신호(WL2)의 레벨이 제2 레벨(예를 들어, 로우 레벨)에서 제1 레벨(예를 들어, 하이 레벨)로 변경된다. 이에 따라, 제1 및 제2 경로(RBL, RBLB)의 전압은 제2 메모리 셀(20-2)에 저장된 데이터에 따라 디벨롭된다. 이하 도 8 및 도 9를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.
먼저, 도 8을 참조하여, 본 실시예에 따른 메모리 셀(20-1~20-n)이 제1 케이스로 구성된 경우에 대해 설명한다.
앞서 제2 메모리 셀(20-2)에는 데이터 1이 저장되어 있다고 가정하였다. 따라서, 도 8에 도시된 것과 같이 노드 A의 전압 레벨은 제2 레벨(예를 들어, 로우 레벨)이고, 노드 B의 전압 레벨은 제1 레벨(예를 들어, 하이 레벨)이다. 따라서, 제6 패스 트랜지스터(MN6)와 제7 패스 트랜지스터(MN7)는 턴온되나, 제5 패스 트랜지스터(MN5)와 제8 패스 트랜지스터(MN8)는 턴오프된다.
제1 구간(P1)에서 제2 메모리 셀(20-2)에는 제1 레벨(예를 들어, 하이 레벨)의 제2 워드라인 신호(WL2)가 인가되므로, 제1 내지 제4 패스 트랜지스터(MN1~MN4)는 턴온 된다. 따라서, 도시된 것과 같이 제2 경로(RBLB)는 제1 전압(VDD)으로 디벨롭되고, 제1 경로(RBL)는 제2 전압(GND)으로 디벨롭된다. 즉, 제1 경로(RBL)의 전압 레벨은 도시된 것과 같이 점차 낮아지게 되며, 제2 경로(RBLB)의 전압 레벨은 도시된 것과 같이 점차 높아지게 된다.
다음, 도 9를 참조하여, 본 실시예에 따른 메모리 셀(20-1~20-n)이 제2 케이스로 구성된 경우에 대해 설명한다.
이 경우에도, 마찬가지로 제2 메모리 셀(20-2)에는 앞서 데이터 1이 저장되어 있다고 가정하였다. 따라서, 도 9에 도시된 것과 같이 노드 C의 전압 레벨은 제1 레벨(예를 들어, 하이 레벨)이고, 노드 D의 전압 레벨은 제2 레벨(예를 들어, 로우 레벨)이다.
제1 구간(P1)에서 제2 메모리 셀(20-2)에는 제1 레벨(예를 들어, 하이 레벨)의 제2 워드라인 신호(WL2)가 인가되므로, 반전된 제2 워드라인 신호(WL2)의 레벨은 제2 레벨(예를 들어, 로우 레벨)이 된다. 따라서, 제1 노어 게이트(G1)의 출력은 제2 레벨(예를 들어, 로우 레벨)이 되고, 제2 노어 게이트(G2)의 출력은 제1 레벨(예를 들어, 하이 레벨)이 된다.
이처럼 제1 노어 게이트(G1)의 출력이 제2 레벨(예를 들어, 로우 레벨)일 경우, 제11 패스 트랜지스터(MN11)와, 제14 패스 트랜지스터(MN14)가 턴오프되며, 제12 패스 트랜지스터(MN12)와 제13 패스 트랜지스터(MN13)가 턴온된다.
따라서, 제2 경로(RBLB)는 제1 전압(VDD)으로 디벨롭되고, 제1 경로(RBL)는 제2 전압(GND)으로 디벨롭된다. 즉, 이 경우에도, 도시된 것과 같이 제1 경로(RBL)의 전압 레벨은 점차 낮아지게 되며, 제2 경로(RBLB)의 전압 레벨은 점차 높아지게 된다.
정리하면, 도 5의 제1 구간(P1)에서, 메모리 장치(1)의 센싱 회로(40)는 샘플-홀드 회로(30)를 통해 제1 메모리 셀(20-1)에 저장된 데이터를 센싱하고, 제1 및 제2 경로(RBL, RBLB)는 각각 제2 메모리 셀(20-2)에 저장된 데이터에 따라 디벨롭된다.
다음, 도 5의 제2 구간(P2)에서, 리드 클럭(READ CLOCK)이 제1 레벨(예를 들어, 하이 레벨)이 되어, 센스 인에이블 신호(SEN_EN)의 레벨이 제2 레벨(예를 들어, 로우 레벨)로 변경되고, 샘플링 신호(SAMPLE)의 레벨이 제1 레벨(예를 들어, 하이 레벨)로 변경된다. 이에 따라, 제1 메모리 셀(20-1)에 저장된 데이터 리드 동작은 완료되게 된다.
한편, 제2 워드라인 신호(WL2)가 여전히 제1 레벨(예를 들어, 하이 레벨)을 유지하므로, 제1 및 제2 경로(RBL, RBLB)는 각각 제2 메모리 셀(20-2)에 저장된 데이터에 따라 디벨롭된다.
다음, 제3 구간(P3)에서, 리드 클럭(READ CLOCK)이 제2 레벨(예를 들어, 로우 레벨)이 되어, 센스 인에이블 신호(SEN_EN)의 레벨이 다시 제1 레벨(예를 들어, 하이 레벨)로 변경되고, 샘플링 신호(SAMPLE)의 레벨이 다시 제2 레벨(예를 들어, 로우 레벨)로 변경된다. 이제, 샘플-홀드 회로(30)의 제1 및 제2 커패시터(C1, C2)는 각각 제1 및 제2 경로(RBL, RBLB)의 전압으로 차징된다. 즉, 제1 커패시터(C1)는 제2 전압(GND)으로 차징되고, 제2 커패시터(C2)는 제1 전압(VDD)으로 차징된다. 그리고, 센싱 회로(40)는 이를 탐지하여 제2 메모리 셀(20-2)에 저장된 데이터 1을 센싱한다.
한편, 제3 구간(P3)에서, 제3 워드라인 신호(WL3)가 제3 메모리 셀(20-3)에 인가된다. 즉, 제3 워드라인 신호(WL3)의 레벨이 제2 레벨(예를 들어, 로우 레벨)에서 제1 레벨(예를 들어, 하이 레벨)로 변경된다. 이에 따라, 제1 및 제2 경로(RBL, RBLB)의 전압은 제3 메모리 셀(20-3)에 저장된 데이터에 따라 디벨롭된다.
앞서, 제3 메모리 셀(20-3)에는 데이터 0이 저장되어 있다고 가정하였으므로, 도 6 및 도 7을 참조하여 설명한 것과 같이 이제 제1 경로(RBL)의 전압 레벨은 도시된 것과 같이 점차 높아지게 되며, 제2 경로(RBLB)의 전압 레벨은 도시된 것과 같이 점차 낮아지게 된다. 이에 대해서는 앞서 충분히 설명한 바 중복된 설명은 생략하도록 한다.
다음, 제4 구간(P4)에서, 리드 클럭(READ CLOCK)이 다시 제1 레벨(예를 들어, 하이 레벨)이 되어, 센스 인에이블 신호(SEN_EN)의 레벨이 다시 제2 레벨(예를 들어, 로우 레벨)로 변경되고, 샘플링 신호(SAMPLE)의 레벨이 다시 제1 레벨(예를 들어, 하이 레벨)로 변경된다. 이에 따라, 제2 메모리 셀(20-2)에 저장된 데이터 리드 동작은 완료된다.
한편, 제3 워드라인 신호(WL3)가 여전히 제1 레벨(예를 들어, 하이 레벨)을 유지하므로, 제1 및 제2 경로(RBL, RBLB)는 각각 제3 메모리 셀(20-3)에 저장된 데이터에 따라 디벨롭된다.
다음, 제5 구간(P5)에서, 리드 클럭(READ CLOCK)이 다시 제2 레벨(예를 들어, 로우 레벨)이 되어, 센스 인에이블 신호(SEN_EN)의 레벨이 다시 제1 레벨(예를 들어, 하이 레벨)로 변경되고, 샘플링 신호(SAMPLE)의 레벨이 다시 제2 레벨(예를 들어, 로우 레벨)로 변경된다. 이제, 샘플-홀드 회로(30)의 제1 및 제2 커패시터(C1, C2)는 각각 제1 및 제2 경로(RBL, RBLB)의 전압으로 차징된다. 즉, 제1 커패시터(C1)는 제1 전압(VDD)으로 차징되고, 제2 커패시터(C2)는 제2 전압(GND)으로 차징된다. 그리고, 센싱 회로(40)는 이를 탐지하여 제3 메모리 셀(20-3)에 저장된 데이터 0을 센싱한다.
한편, 제5 구간(P5)에서, 제4 워드라인 신호(WL4)가 제4 메모리 셀(20-4)에 인가된다. 즉, 제4 워드라인 신호(WL4)의 레벨이 제2 레벨(예를 들어, 로우 레벨)에서 제1 레벨(예를 들어, 하이 레벨)로 변경된다. 이에 따라, 제1 및 제2 경로(RBL, RBLB)의 전압은 제4 메모리 셀(20-4)에 저장된 데이터에 따라 디벨롭된다.
그런데 앞서, 제4 메모리 셀(20-4)에도 제3 메모리 셀(20-3)과 같이 데이터 0이 저장되어 있다고 가정하였다. 따라서, 제1 경로(RBL)의 전압 레벨과 제2 경로(RBLB)의 전압 레벨은 도시된 것과 같이 변동이 없이 그 레벨을 유지하게 된다.
마지막으로, 제6 구간(P6)에서, 리드 클럭(READ CLOCK)이 다시 제1 레벨(예를 들어, 하이 레벨)이 되어, 센스 인에이블 신호(SEN_EN)의 레벨이 다시 제2 레벨(예를 들어, 로우 레벨)로 변경되고, 샘플링 신호(SAMPLE)의 레벨이 다시 제1 레벨(예를 들어, 하이 레벨)로 변경된면, 제3 메모리 셀(20-3)에 저장된 데이터 리드 동작이 완료된다.
이상의 설명을 정리하면, 본 실시예에 따른 메모리 장치(1)에서는 각 메모리 셀(20-1~20-n)에 저장된 데이터를 리드하기 위해, 제1 및 제2 경로(RBL, RBLB)를 매번 프리 차지(pre charge)하지 않는다. 즉, 예를 들어, 제1 메모리 셀(20-1)에 저장된 데이터를 리드한 후, 제2 메모리 셀(20-2)에 저장된 데이터를 리드하기 위해, 제1 및 제2 경로(RBL, RBLB)를 프리 차지하지 않는다. 따라서, 리드 속도가 빨라지며, 리드 동작 시 전력 소모가 감소된다.
구체적으로, 본 실시예에 따른 메모리 장치(1)와 달리 각 메모리 셀(20-1~20-n)에 저장된 데이터를 리드하기 위해, 제1 및 제2 경로(RBL, RBLB)를 매번 프리 차지하게될 경우, 리드 클럭 주파수(F1)는 아래 <수학식1> 같이 계산될 수 있다.
<수학식1>
F1 = 1 / (x + y + z) (여기서, x: 프리 차지 시간, y: 디벨롭 시간, z: 센싱 시간)
하지만, 본 실시예에 따른 메모리 장치(1)의 리드 클럭(도 5의 READ CLOCK) 주파수(F2)는 아래 <수학식2>와 같이 계산될 수 있다.
<수학식2>
F2 = 1 / (y + z) (여기서, y: 디벨롭 시간, z: 센싱 시간)
즉, 메모리 장치(1)의 리드 동작 시, 리드 속도가 훨씬 빨라지게 된다.
또한, 본 실시예에 따른 메모리 장치(1)에서는 각 메모리 셀(20-1~20-n)에 저장된 데이터로 제1 및 제2 경로(RBL, RBLB)가 디벨롭되는 구간과, 이를 바탕으로 각 메모리 셀(20-1~20-n)에 저장된 데이터를 센싱하는 구간이 서로 분리된다. 즉, 앞서 도 5의 예에서, 제2 메모리 셀(20-2)에 저장된 데이터로 제1 및 제2 경로(RBL, RBLB)가 디벨롭되는 구간은 제1 및 제2 구간(P1, P2)이나, 센싱 회로(40)가 샘플-홀드 회로(30)를 통해 제2 메모리 셀(20-2)에 저장된 데이터를 센싱하는 구간은 제3 구간(P3)이다. 이렇게, 각 메모리 셀(20-1~20-n)에 저장된 데이터로 제1 및 제2 경로(RBL, RBLB)가 디벨롭되는 구간과, 이를 바탕으로 각 메모리 셀(20-1~20-n)에 저장된 데이터를 센싱하는 구간이 서로 분리될 경우, 리드 동작의 신뢰성이 개선될 수 있다.
구체적으로 예를 들어, 동일한 리드 클럭(READ CLOCK) 내에서, 특정 메모리 셀(예를 들어, 20-2)에 저장된 데이터로 제1 및 제2 경로(RBL, RBLB)가 디벨롭되고, 이렇게 디벨롭된 제1 및 제2 경로(RBL, RBLB)의 전압을 바탕으로 특정 메모리 셀(예를 들어, 20-2)에 저장된 데이터를 센싱할 경우, 센싱 동작이 제1 및 제2 경로(RBL, RBLB)의 디벨롭 동작에 영향을 줄 수 있다. 하지만, 본 실시예에 따른 메모리 장치(1)에서는 이러한 센싱 동작과 디벨롭 동작이 서로 다른 구간(또는 서로 다른 리드 클럭(READ CLOCK))에서 수행되게 함으로써, 리드 동작의 신뢰성을 보다 향상시킬 수 있다.
또한, 본 실시예에 따른 메모리 장치(1)에서는 앞서 설명한 제3 메모리 셀(20-3)과 제4 메모리 셀(20-4)의 경우와 같이, 서로 동일한 데이터가 저장된 메모리 셀을 연속적으로 리드할 경우에는, 별도의 프리 차지 동작이 수행되지 않으므로, 제1 및 제2 경로(RBL, RBLB)를 새롭게 디벨롭 해야할 필요가 없다. 따라서, 리드 동작 시 불필요한 전력 소모를 감소시킬 수 있게 된다.
다음 도 10 내지 도 12를 참조하여, 본 발명의 다른 실시예에 따른 메모리 장치에 대해 설명하도록 한다.
도 10은 본 발명의 다른 실시예에 따른 메모리 장치의 블록도이다. 도 11 및 도 12는 도 10에 도시된 메모리 셀의 예시적인 회로도들이다. 이하에서는 앞서 설명한 실시예에서 이미 설명한 사항에 대해서는 중복된 설명을 생략하고, 차이점을 위주로 설명하도록 한다.
도 10을 참조하면, 메모리 장치(2)는 전압 레귤레이터(50)을 더 포함할 수 있다.
전압 레귤레이터(50)는 외부로부터 메모리 장치(2)에 인가되는 제1 전압(VDD)을 이 보다 낮은 제3 전압(VDD_low)으로 변환하고, 이를 메모리 셀 그룹(20)에 제공할 수 있다. 구체적으로, 전압 레귤레이터(50)는 외부로부터 메모리 장치(2)에 인가되는 제1 전압(VDD)을 이 보다 낮은 제3 전압(VDD_low)으로 변환하고, 이를 각 메모리 셀(20-1~20-n)에 포함된 푸시-풀 회로에 제공할 수 있다. 이에 따라, 각 메모리 셀(20-1~20-n)에 포함된 푸시-풀 회로는 각 메모리 셀(20-1~20-n)에 저장된 데이터에 따라 제1 및 제2 경로(RBL, RBLB) 중 어느 하나를 제3 전압(VDD_low)으로 디벨롭시키고, 나머지 하나를 제2 전압(GND)로 디벨롭시킬 수 있다.
구체적으로, 본 실시예에 따른 각 메모리 셀(20-1~20-n)이 앞서 설명한 제1 케이스로 구성된 경우, 각 메모리 셀(20-1~20-n)은 도 11에 도시된 것과 같이 구성될 수 있다.
이에 따라, 메모리 셀(20-1)에 저장된 데이터가 0인 경우, 제1 경로(RBL)의 전압 레벨은 제3 전압(VDD_low)으로 디벨롭될 수 있고, 제2 경로(RBLB)의 전압 레벨은 제2 전압(GND)으로 디벨롭될 수 있다. 또한, 메모리 셀(20-1)에 저장된 데이터가 1인 경우, 제1 경로(RBL)의 전압 레벨은 제2 전압(GND)으로 디벨롭될 수 있고, 제2 경로(RBLB)의 전압 레벨은 제3 전압(VDD_low)으로 디벨롭될 수 있다. 이에 관한 구체적인 설명은 앞서 도 6을 통해 충분히 설명한바 여기서는 중복된 자세한 설명은 생략하도록 한다.
한편, 본 실시예에 따른 각 메모리 셀(20-1~20-n)이 앞서 설명한 제2 케이스로 구성된 경우, 각 메모리 셀(20-1~20-n)은 도 12에 도시된 것과 같이 구성될 수 있다. 이 때에도, 메모리 셀(20-1)에 저장된 데이터가 0인 경우, 제1 경로(RBL)의 전압 레벨은 제3 전압(VDD_low)으로 디벨롭될 수 있고, 제2 경로(RBLB)의 전압 레벨은 제2 전압(GND)으로 디벨롭될 수 있다. 또한, 메모리 셀(20-1)에 저장된 데이터가 1인 경우, 제1 경로(RBL)의 전압 레벨은 제2 전압(GND)으로 디벨롭될 수 있고, 제2 경로(RBLB)의 전압 레벨은 제3 전압(VDD_low)으로 디벨롭될 수 있다. 이에 관한 구체적인 설명도 앞서 도 7을 통해 충분히 설명한바 중복된 자세한 설명은 생략하도록 한다.
이와 같이 전압 레귤레이터(50)에 의해, 외부로부터 메모리 장치(2)에 인가되는 제1 전압(VDD)이 이 보다 낮은 제3 전압(VDD_low)으로 변환되어 메모리 셀 그룹(20)에 제공되고, 이에 따라 제1 및 제2 경로(RBL, RBLB)가 제1 전압(VDD)이 아닌 제3 전압(VDD_low)으로 디벨롭될 경우, 리드 동작 시 소모 전력이 개선되고, 리드 동작의 속도가 빨라질 수 있다.
도 13은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 전자 시스템의 블록도이다.
도 13을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다.
여기서, 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 경로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다.
입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다.
인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지는 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수 있으며, 앞서 설명한 본 발명의 실시예들에 따른 메모리 장치(1, 2)가 컨트롤러(1110)에 채용될 수 있다.
한편, 본 발명의 실시예들에 따른 메모리 장치(1, 2)는 기억 장치(1130) 내에 제공되거나, 입출력 장치(1120, I/O) 등의 일부로 제공될 수도 있다.
이러한 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 전자 제품, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다.
도 14 및 도 15는 본 발명의 몇몇 실시예들에 따른 메모리 장치를 적용할 수 있는 예시적인 반도체 시스템을 도시한 도면들이다.
도 14는 태블릿 PC이고, 도 15는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 메모리 장치(1, 2) 중 적어도 하나는 태블릿 PC, 노트북, 스마트폰 등에 사용될 수 있다. 그러나, 본 발명의 몇몇 실시예들에 따른 메모리 장치(1, 2)는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 워드라인 드라이버 20: 메모리 셀 그룹
20-1~20-n: 메모리 셀 30: 샘플-홀드 회로
40: 센싱 회로

Claims (10)

  1. 메모리 셀;
    서로 분리된 제1 및 제2 경로를 통해 상기 메모리 셀에 접속되고, 상기 메모리 셀에 저장된 데이터를 센싱하는 센싱 회로; 및
    상기 메모리 셀과 상기 센싱 회로 사이에 접속되고, 상기 메모리 셀에 저장된 데이터에 의해 상기 제1 및 제2 경로의 전압이 디벨롭(develop)되는 구간과, 상기 센싱 회로가 상기 디벨롭된 제1 및 제2 경로의 전압을 탐지하여 상기 메모리 셀에 저장된 데이터를 센싱하는 구간을 서로 분리시키는 샘플-홀드 회로를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 메모리 셀은, 상기 메모리 셀에 저장된 데이터에 따라 상기 제1 및 제2 경로 중 어느 하나를 제1 전압으로 디벨롭시키고, 상기 제1 및 제2 경로 중 나머지 하나를 상기 제1 전압과 다른 제2 전압으로 디벨롭시키는 푸시-풀(push-pull) 회로를 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 제1 전압은 상기 메모리 장치에 공급되는 공급 전압이고,
    상기 제2 전압은 접지 전압을 포함하는 메모리 장치.
  4. 제 2항에 있어서,
    상기 메모리 장치에 제공되는 제3 전압을 상기 제3 전압보다 낮은 상기 제1 전압으로 변환하고, 이를 상기 푸시-풀 회로에 제공하는 전압 레귤레이터를 더 포함하고,
    상기 제2 전압은 접지 전압을 포함하는 메모리 장치.
  5. 제 2항에 있어서,
    상기 메모리 셀은, 적어도 하나의 인버터와, 워드라인 신호에 게이팅되어 상기 푸시-풀 회로에 상기 제1 전압 또는 제2 전압을 제공하는 적어도 하나의 패스 트랜지스터를 더 포함하는 메모리 장치.
  6. 제 1항에 있어서,
    상기 메모리 셀은 SRAM(Static Random Access Memory) 셀을 포함하는 메모리 장치.
  7. 제 1항에 있어서,
    상기 샘플-홀드 회로는,
    샘플링 신호에 게이팅되어 제1 커패시터를 상기 제1 경로의 전압으로 차징시키는 제1 스위치와,
    상기 샘플링 신호에 게이팅되어 제2 커패시터를 상기 제2 경로의 전압으로 차징시키는 제2 스위치를 포함하는 메모리 장치.
  8. 제1 메모리 셀에 저장된 데이터에 따라 제1 및 제2 경로의 전압을 디벨롭시키고,
    상기 디벨롭된 제1 및 제2 경로의 전압을 탐지하여 상기 제1 메모리셀에 저장된 데이터를 센싱하고,
    상기 제1 및 제2 경로를 프리 차징(pre charing)하지 않은 상태에서, 제1 메모리 셀과 다른 제2 메모리 셀에 저장된 데이터에 따라 상기 제1 및 제2 경로의 전압을 디벨롭시키는 것을 포함하는 메모리 장치의 구동 방법.
  9. 제 8항에 있어서,
    리드 클럭의 레벨이 제1 레벨인 동안에는 상기 제1 메모리셀에 저장된 데이터를 센싱하는 동작과, 상기 제2 메모리 셀에 저장된 데이터에 따라 상기 제1 및 제2 경로의 전압을 디벨롭시키는 동작이 같이 수행되고,
    상기 리드 클럭의 레벨이 상기 제1 레벨과 다른 제2 레벨인 동안에는 상기 제2 메모리 셀에 저장된 데이터에 따라 상기 제1 및 제2 경로의 전압을 디벨롭시키는 동작만 수행되는 메모리 장치의 구동 방법.
  10. 제 8항에 있어서,
    상기 제1 메모리 셀에 저장된 데이터와 상기 제2 메모리 셀에 저장된 데이터가 서로 동일한 경우, 상기 제1 및 제2 경로의 전압은 실질적으로(substantially) 변하지 않는 메모리 장치의 구동 방법.
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