KR20140121197A - 그래핀 소자 및 이의 제조 방법 - Google Patents

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Abstract

그래핀 소자 및 이의 제조 방법이 개시된다. 개시된 그래핀 소자는 반도체 기판와, 반도체 기판 상의 일 영역에 배치된 그래핀층와, 그래핀층 상의 제1 영역에 형성된 제1 전극과, 그래핀층 상의 제2 영역에 형성된 제2 전극과, 그래핀층과 상기 제2 전극의 사이에 개재되는 절연층과, 반도체 기판 상의 그래핀층이 형성되지 않은 제3 영역에 형성된 제3 전극을 포함하며, 반도체 기판은 제1 전극, 그래핀층, 및 반도체 기판의 접합에 의해 제2 전극에 전압이 인가될 때보다 인가되지 않을 때 더 큰 쇼트키 배리어를 갖는다.

Description

그래핀 소자 및 이의 제조 방법{Graphene device, and method of fabricating the same}
본 개시는 그래핀 소자 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 그래핀 쇼트키 다이오드를 적용한 그래핀 소자 및 이의 제조 방법에 관한 것이다.
탄소 원자들로 구성된 저차원 나노물질로는 풀러렌(fullerene), 탄소나노튜브(carbon Nanotube), 그래핀(graphene), 흑연(graphite) 등이 존재한다. 즉, 탄소 원자들이 6 각형 모양의 배열을 이루면서 공 모양이 되면 0 차원 구조인 풀러렌, 1 차원적으로 말리면 탄소나노튜브, 2 차원상에서 원자 한 층으로 이루어지면 그래핀, 3 차원으로 쌓이면 흑연으로 구분을 할 수 있다.
그래핀은 전기적/기계적/화학적인 특성이 매우 안정적이고 뛰어날 뿐만 아니라 우수한 전도성을 가져 그래핀을 이용한 나노 소자에 많은 연구가 진행되고 있다.
새로운 구조의 그래핀 쇼트키 다이오드 구조를 갖는 그래핀 소자 및 이의 제조 방법을 제공하고자 한다.
본 발명의 한 측면에 따르는 그래핀 소자는, 반도체 기판; 상기 반도체 기판 상의 일 영역에 배치된 그래핀층; 상기 그래핀층 상의 제1 영역에 형성된 제1 전극;
상기 그래핀층 상의 제2 영역에 형성된 제2 전극; 상기 그래핀층과 상기 제2 전극의 사이에 개재되는 절연층; 및 상기 반도체 기판 상의 상기 그래핀층이 형성되지 않은 제3 영역에 형성된 제3 전극;을 포함하며, 상기 반도체 기판은 상기 제1 전극, 상기 그래핀층, 및 상기 반도체 기판의 접합에 의해 상기 제2 전극에 전압이 인가될 때보다 인가되지 않을 때 더 큰 쇼트키 배리어를 갖는다.
상기 그래핀층은 상기 반도체 기판에 직접 접촉하며, 제1 전극은 상기 그래핀층에 직접 접촉할 수 있다.
상기 반도체 기판 상의 상기 그래핀층이 형성된 영역은 평평할 수 있다.
상기 제1 전극은 소스 전극이며, 상기 제2 전극은 게이트 전극이며, 상기 제3 전극은 드레인 전극일 수 있다.
상기 반도체 기판은 n형 또는 p형의 도전형을 갖는 불순물이 도핑될 수 있다.
상기 반도체 기판은 1015 내지 1017 cm-1의 캐리어 농도를 갖도록 불순물 도핑된 그래핀 소자.
상기 반도체 기판의 내부에 n형 또는 p형의 도전형을 갖는 불순물로 도핑된 고농도 도핑층이 마련될 수 있다.
상기 고농도 도핑층은 상기 제2 및 제3 영역의 하부에 위치할 수 있다.
상기 고농도 도핑층은 1018 내지 1020 cm-1의 캐리어 농도를 가질 수 있다.
상기 반도체 기판에 도핑된 불순물의 도전형과 상기 고농도 도핑층에 도핑된 불순물의 도전형은 동형일 수 있다.
상기 반도체 기판의 제3 영역에 홀이 형성되어, 상기 제3 전극이 상기 홀을 통해 상기 고농도 도핑층에 전기적으로 접촉될 수 있다.
상기 고농도 도핑층은 상기 반도체 기판의 제3 영역의 상면에 노출되어 상기 제3 전극과 전기적으로 접촉될 수 있다.
상기 제1 전극은 금, 니켈, 백금, 알루미늄 및 크롬 중 적어도 어느 한 금속을 포함할 수 있다.
상기 제2 및 제3 전극은 금속 혹은 폴리실리콘을 포함할 수 있다.
상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그룹으로부터 선택된 하나로 이루어질 수 있다.
상기 제2 전극에 인가되는 전압에 따라 상기 반도체 기판의 상기 쇼트키 배리어가 변할 수 있다.
상기 반도체 기판이 백게이트로 기능하는 그래핀 트랜지스터일 수 있다.
본 발명의 한 측면에 따르는 그래핀 소자의 제조 방법은 반도체 기판 상에 그래핀층을 형성하는 단계; 상기 그래핀층상에 금속층을 형성하는 단계; 상기 그래핀층이 형성되지 않은 제3 영역에 제3 전극을 형성하는 단계; 상기 금속층에서 상기 제3 영역에 인접한 제2 영역의 그래핀층이 노출되도록 제2 영역의 금속층을 제거하여 제1 전극을 형성하는 단계; 상기 금속층, 상기 그래핀층, 상기 제1 전극, 및 상기 제3 전극을 포함하는 상기 반도체 기판의 상면에 게이트 절연층을 도포하는 단계; 상기 제1 전극과 상기 제3 전극 사이의 상기 게이트 절연층 상에 제3 전극을 형성하는 단계; 및 상기 제1 전극 및 제3 전극의 상부가 노출되도록 상기 게이트 전열층에 홀을 형성하는 단계;를 포함한다.
상기 반도체 기판의 제2 및 제2 영역의 내부에 고농도 도핑층을 형성할 수 있다.
상기 고농도 도핑층은 딥 이온 임플란트 공정을 이용하여 형성할 수 있다.
상기 제3 전극을 형성하기에 앞서 상기 반도체 기판의 제3 영역에 상기 고농도 도핑층이 노출되도록 홀을 형성하는 단계를 더 포함할 수 있다.
상기 고농도 도핑층을 형성하기에 앞서, 상기 반도체 기판의 제3 영역에 산화막을 형성하는 단계를 더 포함할 수 있다.
개시된 실시예들에 의한 그래핀 소자는 드레인 전극(혹은 소스 전극)측의 절연층(가령, 산화물층)을 없앰으로 인해 평평한 면에서 그래핀을 직성장 혹은 전사할 수 있다. 또한, 개시된 실시예들에 의한 그래핀 소자는 반도체 기판의 내부에 고농도 도핑층을 형성함으로써 종래의 반도체 기판(예를 들어 실리콘 기판)을 이용하는 경우에 비해서 저항을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 그래핀 트랜지스터를 도시한다.
도 2a 및 도 2b는 도 1에서의 그래핀 트랜지스터의 동작을 설명하는 에너지 밴드 다이어그램이다.
도 3은 본 발명의 다른 실시예에 따른 그래핀 트랜지스터를 도시한다.
도 4a 내지 도 4g는 본 발명의 또 다른 실시예에 따른 그래핀 트랜지스터의 제조 방법을 도시한다.
도 5a 내지 도 5f는 본 발명의 또 다른 실시예에 따른 그래핀 트랜지스터의 제조 방법을 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 각 구성요소의 크기나 두께는 설명의 명료성을 위하여 과장되어 있을 수 있다.
그래핀은 복수개의 탄소원자들이 서로 공유결합으로 연결되어 폴리시클릭 방향족 분자를 형성한 것으로서, 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다. 그 결과 그래핀은 서로 공유결합된 탄소원자들(통상 sp2 결합)의 단일층으로서 보이게 된다. 본 명세서에서 사용되는 "그래핀(graphene)"이라는 용어는 단일층의 그래핀 뿐만 아니라, 몇몇의 층으로 이루어진 그래핀(few-layer graphene)까지도 포괄적으로 지칭한다. 이러한 그래핀은 종래에 알려진 방법에 따라 제조하는 것이 가능하며, 예를 들어 그래핀 시트를 제조한 후 이를 전사(transfer)하여 사용할 수 있으며, 또는 기판 상에서 직접 성장시켜 제조하는 것도 가능하다.
도 1은 본 발명의 일 실시예에 따른 그래핀 트랜지스터(100)를 도시한다.
도 1을 참조하면, 본 실시예의 그래핀 트랜지스터(100)는 반도체 기판(110)과 반도체 기판(110) 상의 일 영역에 형성된 그래핀층(120)을 포함한다. 반도체 기판(110)의 상면을 제1 영역(110A), 제2 영역(110B), 및 제3 영역(110C)으로 나뉘어 볼 때, 그래핀층(120)은 반도체 기판(110) 상의 제1 영역(110A) 및 제2 영역(110B)에 마련되어 그래핀 쇼트키 다이오드 구조를 형성한다. 이때, 제2 영역(110B)은 반도체 기판(110)의 채널 영역에 해당된다.
반도체 기판(110)의 상면에서 적어도 제1 영역(110A) 및 제2 영역(110B)은 평평할 수 있다. 종래에 제안된 그래핀 트랜지스터는 반도체 기판과 그래핀 사이에 드레인 전극(혹은 소스 전극)측의 절연층이 개재되어 있어, 드레인 전극(혹은 소스 전극)측의 절연층의 끝단에서의 단차에 의해 그래핀을 전사하거나 직성장시키는 것이 어려웠다. 이에 비하여, 본 실시예의 그래핀 소자(100)에서는, 후술하는 바와 같이 제1 전극(130)을 금(Au), 니켈(Ni), 백금(Pt), 알루미늄(Al), 크롬(Cr) 등과 같은 금속으로 형성함으로써, 종래의 드레인 전극(혹은 소스 전극)측의 절연층을 제거하여, 그래핀층(120)이 형성되는 반도체 기판(110) 상의 면이 평평할 수 있으며, 이에 따라 그래핀을 전사하거나 직성장시키는 것이 용이하다.
반도체 기판(110)은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그룹으로부터 선택된 하나로 형성될 수 있다. 또한, 반도체 기판(110)은 백게이트로 작용하며, 불순물로 도핑된 반도체 기판으로 형성될 수 있다. 반도체 기판(110)에 도핑되는 불순물은 n형 혹은 p형 도펀트일 수 있다. 반도체 기판(110)은 예를 들어 n형 실리콘 기판 혹은 p형 실리콘 기판일 수 있다. 기판(110)의 캐리어 농도는 예를 들어 1015 내지 1017 cm-1일 수 있다.
반도체 기판(110)의 내부에는 불순물이 고농도로 도핑된 고농도 도핑층(115)이 마련될 수 있다. 고농도 도핑층(115)에 도핑된 도펀트는 n형 혹은 p형 도펀트일 수 있으며, 반도체 기판(110)의 도펀트와 동형이다. 고농도 도핑층(115)은 반도체 기판(110) 내부에 마련될 수 있다. 고농도 도핑층(115)는 상기 제2 영역(110B)과 제3 영역(110C)의 하부에 위치할 수 있다. 즉, 고농도 도핑층(115)는 제3 전극(150)의 하부에서부터 채널 영역인 제2 전극(140)의 하부로 연장되어 형성된다. 고농도 도핑층(115)의 캐리어 농도는 예를 들어 1018 내지 1020 cm-1일 수 있다. 이러한 고농도 도핑층(115)은 반도체 기판(110)에 흐르는 캐리어의 저항을 줄여줄 수 있다.
그래핀층(120)은 화학기상증착(chemical vapor deposition: CVD)으로 제조된 그래핀이 반도체 기판(110)으로 전사된 후 패터닝되어 형성되거나, 또는 반도체 기판(110) 상에 직접 형성될 수 있다. 그래핀층(120)은 1층 내지 4층의 그래핀으로 이루어질 수 있다. 그래핀층(120)은 캐리어가 이동되는 통로이며, 밴드갭이 제로일 수 있다.
그래핀층(120) 상의 제1영역(110A)에는 제1 전극(130)이 형성된다. 제1 전극(130)은 금속으로 형성될 수 있다. 예를 들어, 제1 전극(130)은 금(Au), 니켈(Ni), 백금(Pt), 알루미늄(Al), 및 크롬(Cr)을 포함하는 그룹에서 선택되는 적어도 어느 하나의 금속으로 형성될 수 있다. 그래핀층(120)과 제1 전극(130) 사이에는 다른 층들 개재되지 않고, 제1 전극(130)이 그래핀층(120) 상에 직접 접촉될 수 있다. 그래핀층(120)과 제1 전극(130) 사이에는 갭이 형성되며, 반도체 기판(110)은 제1 전극(130)과, 그래핀층(120)과, 반도체 기판(110)의 접합(junction)에 의해 형성하는 쇼트키 배리어를 갖는다. 이러한 쇼트키 배리어는 후술하는 바와 같이 제2 전극(140)에 인가되는 전압에 의해 변하는 튜너블 배리어(tunable barrier)가 될 수 있다.
그래핀층(120) 상의 제2 영역(110B)에는 제2 전극(140)이 마련된다. 반도체 기판(110) 상의 그래핀층(120)이 형성되지 않은 영역, 즉 제3 영역(110C)에는 제3 전극(150)이 형성된다. 반도체 기판(110)의 제3 영역(110C)에는 제3 전극(150)과 고농도 도핑층(115)이 직접 전기적으로 접촉할 수 있도록 홀(117)이 뚫려 있을 수 있다. 이에 따라, 제3 전극(150)은 반도체 기판(110)의 상면뿐만 아니라 홀(117) 내부에 채워져 형성되어, 제3 전극(150)이 고농도 도핑층(115)에 직접 접촉할 수 있다. 제2 전극(140) 및 제3 전극(150)은 금속 혹은 폴리실리콘으로 형성될 수 있다. 그래핀층(120)과 제2 전극(140)에는 게이트 절연층(160)이 개재된다. 게이트 절연층(160)은 실리콘 옥사이드 또는 실리콘 나이트라이드로 형성될 수 있다.
제1 전극(130)은 소스 전극일 수 있으며, 제2 전극(140)은 드레인 전극일 수 있으며, 제3 전극(150)은 게이트 전극일 수 있다.
도 2a 내지 도 2d는 도 1에서의 그래핀 쇼트키 다이오드의 동작을 설명하는 에너지 밴드 다이어그램이다. 도 2a는 게이트 전압을 인가하기 전의 상태이며, 도 2b는 게이트 전압을 인가한 상태를 도시한 도면이다. 이하의 설명에서 반도체 기판(100)은 n형 불순물이 도핑된 n형 반도체 기판인 경우를 예로 들어 설명한다.
도 1 및 도 2a를 참조하면, 제2 전극(140)에 게이트 전압이 인가되지 않은 상태에서, 반도체 기판(110)과 그래핀층(120)의 접합면 및 반도체 기판(110)과 제3전극(150)의 접합면에는 각각의 일함수에 상응하여 에너지 밴드 구조가 형성된다. 그래핀 트랜지스터(100)는 n형 반도체 기판(110)을 포함하므로, 메인 캐리어는 전자가 된다. 그래핀층(120)과 반도체 기판(110) 사이의 에너지 장벽(Eb)에 의해 캐리어의 이동이 제한된다. 도 2a 및 도 2b에서, EF는 그래핀층(120)의 페르미 에너지 준위를 가리킨다.
도 1 및 도 2b를 참조하면, 제1 전극(130) 및 제3 전극(150)에 소정의 전압을 인가한 상태에서, 제2 전극(140)에 소정의 포지티브 게이트 전압(+Vg)을 인가하면, 그래핀층(120)의 일함수가 변하여 그래핀층(120)과 반도체 기판(110) 사이의 에너지 장벽(Eb)이 점선으로 도시된 것처럼 낮아진다. 따라서, 그래핀층(120)으로부터 전자가 용이하게 제3 전극(150)으로 이동한다. 이는 게이트 전압에 의해 그래핀 트랜지스터(100)에 전류가 흐르는 것을 의미하며, 따라서, 그래핀 트랜지스터(100)는 스위칭 소자로서의 역할을 할 수 있다. 즉, 그래핀층(120)은 게이트 전압에 따라 일함수가 변하는 캐리어 통로가 된다.
한편, 그래핀층(120)과 제3 전극(150) 사이의 반도체 기판(210)은 이들 사이의 에너지 장벽(Eb)이 된다. 따라서, 에너지 장벽(Eb)가 감소하게 되면, 반도체 기판(110)의 터널링 효과에 의해 전자는 반도체 기판(110)을 통과하여 이동될 수도 있다.
게이트 전압이 증가함에 따라서 그래핀층(120)과 반도체 기판(110) 사이의 에너지 장벽(Eb)은 더 낮아진다. 즉, 그래핀층(120)과 반도체 기판(110) 사이의 에너지 장벽(Eb)은 조절가능하다.
또한, 제1 전극(130)의 물질에 따라서 그래핀층(120)과 반도체 기판(110) 사이의 에너지 장벽은 변동될 수 있다. 따라서, 게이트 전압이 인가된 상태(즉, 그래핀 소자(100)가 온(on))일 때의 그래핀층(120)과 반도체 기판(110) 사이의 에너지 장벽이 게이트 전압이 인가되지 않은 상태(즉, 그래핀 소자(100)가 오프(off))일 때의 에너지 장벽 보다 크게 만드는 금속을 제1 전극(130)에 적용하면, 반도체 기판(110)과 그래핀층(120) 사이에 드레인 전극(혹은 소스 전극)측의 절연층을 마련하지 않더라도, 그래핀층(120)과 반도체 기판(110) 사이의 에너지 장벽이 절연층 배리어로 기능할 수 있음을 알 수 있다.
본 실시예의 그래핀 소자(100)에서는, 전술하는 바와 같이 제1 전극(130)을 금(Au), 니켈(Ni), 백금(Pt), 알루미늄(Al), 크롬(Cr) 등과 같은 금속으로 형성함으로써, 반도체 기판(110)-그래핀층(120)-제1 전극(130)의 접합에서 반도체 기판(110)-그래핀층(120)의 배리어가 그래핀 소자(100)가 오프(off)일 때보다 온(on)일 때 더 크게 만들 수 있고, 이에 따라 종래의 드레인 전극(혹은 소스 전극)측의 절연층에 의한 배리어와 같은 효과를 가져, 본 실시예에서는 종래의 드레인 전극(혹은 소스 전극)측의 절연층을 제거할 수 있으며, 이에 따라 그래핀층(120)이 형성되는 반도체 기판(110)의 제1 및 제2 영역(110A, 110B)이 전체적으로 평평할 수 있다.
출원인의 한국특허출원 제10-2012-0040415호에서 제안된 그래핀 스위칭 소자에서 쇼트키 접합에는 절연층이 개재되어 있어서, 절연층에 의한 단차구조로 말미암아 그래핀을 직성장시키기나 전사시키는 것이 용이하지 않았다. 반면에, 본 실시예는 그래핀층(120)이 형성되는 반도체 기판(110)의 제1 및 제2 영역(110A, 110B)이 평평하므로, 그래핀층(120)을 전사하거나 직성장시키는 것이 용이하다.
전술한 설명에서 반도체 기판(100)은 n형 불순물이 도핑된 n형 반도체 기판인 n형 트랜지스터를 예로 들어 설명하였으나, 반도체 기판(100)에 p형 불순물이 도핑된 p형 트랜지스터인 경우에도 적용될 수 있음은 당업자에게 자명할 것이다.
도 3은 본 발명의 다른 실시예에 따른 그래핀 트랜지스터(200)를 도시한다. 본 실시예의 그래핀 트랜지스터(200)는 반도체 기판(210) 내부의 고농도 도핑층(215, 217)과 이에 접촉하는 제3 전극(250)의 구조를 제외한 나머지 구성은 전술한 실시예의 그래핀 트랜지스터(100)와 실질적으로 동일하다. 구체적으로 살펴보면, 본 실시예의 그래핀 트랜지스터(200)는 반도체 기판(210)과, 그래핀층(220), 제1 내지 제3 전극(230, 240, 250), 및 게이트 절연층(260)을 포함한다. 이때, 반도체 기판(210), 그래핀층(220), 제1 및 제3 전극(230, 250), 및 게이트 절연층(260)은 전술한 실시예의 반도체 기판(110), 그래핀층(120), 제1 및 제3 전극(130, 150), 및 게이트 절연층(160)와 실질적으로 동일하며, 제2 전극(240)과 고농도 도핑층(215, 217)의 재료나 기능은 전술한 실시예의 제2 전극(140)과 고농도 도핑층(115)와 실질적으로 동일하므로, 반복되는 설명은 생략한다.
반도체 기판(210)의 내부에는 불순물이 고농도로 도핑된 고농도 도핑층(215, 217)이 마련될 수 있다. 반도체 기판(210)의 상면을 제1 전극(230)에 대응되는 제1 영역(210A), 제2 전극(240))에 대응되는 제2 영역(210B), 및 제3 전극(250)에 대응되는 제3 영역(210C)으로 나뉘어 볼 때, 반도체 기판(210)의 제2 영역(210B), 즉 채널영역에 제1 고농도 도핑층(215)을 형성하여 반도체 기판(110)에 흐르는 캐리어의 저항을 줄여줄 수 있다. 또한, 제2 고농도 도핑층(217)은 제1 고농도 도핑층(215)으로부터 반도체 기판(210)의 제3 영역(210C), 즉 제3 전극(250)의 하부 영역으로 연장되며 반도체 기판(210)의 상면에 노출되도록 형성될 수 있다. 이에 따라, 전술한 실시예와 달리 반도체 기판(210)에는 고농도 도핑층(217)과의 전기적 접촉을 위한 홀이 형성될 필요가 없고, 제3 전극(250)은 반도체 기판(210)의 상면에서 직접 고농도 도핑층(217)에 전기적으로 접촉할 수 있다.
도 4a 내지 도 4g는 일 실시예에 따른 그래핀 트랜지스터의 제조 방법을 도시한다. 본 실시예의 제조 방법은 도 1을 참조하여 설명한 실시예에 따른 그래핀 트랜지스터(100)에 대한 것으로 이해될 수 있다.
도 4a를 참조하면, 먼저 반도체 기판(110)을 준비한다. 반도체 기판(110)은 실리콘 기판일 수 있다. 물론 반도체 기판(110)은 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체 등으로 형성될 수도 있다. 반도체 기판(110)의 상면을 제1 영역(110A), 제2 영역(110B), 및 제3 영역(110C)으로 나뉘어 볼 때, 반도체 기판(110)의 제2 및 제3 영역(110B, 110C)에 이온 임플란트(ion implant) 및 어닐링(annealing) 공정을 수행하여, 반도체 기판(110)에 1018 내지 1020 cm-1의 캐리어 농도를 갖는 고농도 도핑층(115)을 형성한다. 이때 이온 임플란트는 딥 임플란트(deep implant)로 수행함으로써, 도 4b에 도시되듯이 고농도 도핑층(115)을 반도체 기판(110)의 내부에 형성할 수 있다.
다음으로, 도 4c를 참조하면, 반도체 기판(110)의 제1 및 제2 영역(110A, 110B)에 그래핀을 전사하여 그래핀층(120)을 형성한다. 그래핀의 제조와 전사 방법은 공지된 방법을 이용할 수 있다. 또는 반도체 기판(110) 상에서 그래핀층(120)을 직접 성장시켜 제조하는 것도 가능하다.
다음으로, 도 4d를 참조하면, 그래핀층(120) 상에 금속층(131)을 형성한다. 금속층(131)은 금(Au), 니켈(Ni), 백금(Pt), 알루미늄(Al), 크롬(Cr) 등과 같은 금속으로 증착하여 형성할 수 있다.
다음으로, 도 4e를 참조하면, 반도체 기판(110)의 제3 영역(110C)에 홀(117)을 형성하고, 제3 전극(140)을 형성한다. 홀(117)은 예를 들어 포토 리소그래피법을 이용하여 패턴을 형성하고 건식 식각법(dry etching)으로 반도체 기판(110)을 식각함으로써 형성할 수 있다. 제3 전극(140)은 금속이나 폴리실리콘으로 증착하여 형성할 수 있다.
다음으로, 도 4f를 참조하면, 그래핀층(120) 상에 형성된 금속층(131)에서 상기 제3 영역(110C)에 인접한 제2 영역(110B) 부분을 제거하여 제2 영역(110B) 부분의 그래핀층(120)을 노출시킨다. 형성된 금속층(131)에서 남겨진 제1 영역(110A)의 부분은 제1 전극(도 1의 130)이 된다.
다음으로, 도 4g를 참조하면, 금속층(131), 그래핀층(120) 및 제3 전극(140)을 포함하는 반도체 기판(110) 상면에 게이트 절연층(160)을 도포하고, 제1 전극(130) 및 제3 전극(150) 사이의 절연층(160) 상에 제2 전극(150)을 형성한다. 다음으로, 게이트 절연층(160)에서 제1 전극(130) 및 제3 전극(150)의 상부에 해당되는 부위를 식각하여 제1 전극(130) 및 제3 전극(150)의 상부가 노출되는 홀(165, 166)을 형성한다.
도 5a 내지 도 5f는 본 발명의 또 다른 실시예에 따른 그래핀 트랜지스터의 제조 방법을 도시한다. 본 실시예의 제조 방법은 도 3을 참조하여 설명한 실시예에 따른 그래핀 트랜지스터(200)에 대한 것으로 이해될 수 있다.
도 5a를 참조하면, 반도체 기판(110)은 실리콘 기판일 수 있다. 반도체 기판(210)의 상면을 제1 영역(210A), 제2 영역(210B), 및 제3 영역(210C)으로 나뉘어 볼 때, 반도체 기판(210)의 제3 영역(210C)에 실리콘 산화막(213)을 형성한다. 가령, 반도체 기판(210)의 상면 전역에 실리콘 산화막을 형성한 후 제3 영역(210C)을 제외한 나머지 영역의 실리콘 산화막을 제거하여 제3 영역(210C)에 실리콘 산화막(213)을 형성할 수 있다.
다음으로, 도 5b를 참조하면, 반도체 기판(210)의 제2 및 제3 영역(210B, 210C)에 딥 이온 임플란트(deep ion implant) 및 어닐링(annealing) 공정을 수행한다. 이때 산화막(213)의 두께를 적절하게 설정함으로써, 반도체 기판(210)의 제3 영역(210C)에 형성되는 고농도 도핑층(217)은 반도체 기판(210)의 제2 영역(210B)에 형성되는 고농도 도핑층(215)에 비해 반도체 기판(210)의 상부 표면쪽에 형성될 수 있도록 할 수 있다. 고농도 도핑층(215, 217)을 형성한 후에는 실리콘 산화막(213)을 제거하여, 반도체 기판(210)의 제3 영역(210C)에 형성되는 고농도 도핑층(217)이 노출되도록 한다.
다음으로, 도 5c를 참조하면, 반도체 기판(210)의 제1 및 제2 영역(210A, 210B)에 그래핀을 전사하여 그래핀층(220)을 형성하고, 그래핀층(220) 상에 금속층(231)을 형성한다. 금속층(131)은 금(Au), 니켈(Ni), 백금(Pt), 알루미늄(Al), 크롬(Cr) 등과 같은 금속으로 증착하여 형성할 수 있다.
다음으로, 도 5d를 참조하면, 반도체 기판(210)의 제3 영역(210C)의 고농도 도핑층(217)이 노출된 부위에 제3 전극(240)을 형성한다. 제3 전극(240)은 금속이나 폴리실리콘으로 증착하여 형성할 수 있다.
다음으로, 도 5e를 참조하면, 그래핀층(220) 상에 형성된 금속층(231)에서 제2 영역(210B) 부분을 제거하여 제2 영역(210B) 부분의 그래핀층(220)을 노출시킨다.
다음으로, 도 5ㄹ를 참조하면, 반도체 기판(210) 상에 게이트 절연층(260)을 형성하고, 제1 전극(230) 및 제3 전극(250) 사이의 절연층(260) 상에 제2 전극(250)을 형성한다. 다음으로, 게이트 절연층(260)에서 제1 전극(230) 및 제3 전극(250)의 상부에 해당되는 부위를 식각하여 제1 전극(230) 및 제3 전극(250)의 상부가 노출되는 홀(265, 266)을 형성한다.
전술한 실시예들의 그래핀 트랜지스터는 그래핀 쇼트키 다이오드 구조를 갖는 그래핀 소자의 일 예이다. 전술한 실시예들의 그래핀 트랜지스터는 로직 회로, 메모리 회로, 디스플레이의 화소 회로등에 적용될 수 있음은 당업자에게 자명하게 이해될 것이다.
전술한 본 발명인 그래핀 소자 및 이의 제조 방법은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100, 200 : 트랜지스터 110, 210 : 반도체 기판
115, 215, 217 : 고농도 도핑층 120, 220 : 그래핀
130, 230 : 제1 전극 140, 240 : 제2 전극
150, 250 : 제3 전극 160, 260 : 게이트 절연층

Claims (26)

  1. 반도체 기판;
    상기 반도체 기판 상의 일 영역에 배치된 그래핀층;
    상기 그래핀층 상의 제1 영역에 형성된 제1 전극;
    상기 그래핀층 상의 제2 영역에 형성된 제2 전극;
    상기 그래핀층과 상기 제2 전극의 사이에 개재되는 절연층; 및
    상기 반도체 기판 상의 상기 그래핀층이 형성되지 않은 제3 영역에 형성된 제3 전극;을 포함하며,
    상기 반도체 기판은 상기 제1 전극, 상기 그래핀층, 및 상기 반도체 기판의 접합에 의해 상기 제2 전극에 전압이 인가될 때보다 인가되지 않을 때 더 큰 쇼트키 배리어를 갖는 그래핀 소자.
  2. 제1 항에 있어서,
    상기 그래핀층은 상기 반도체 기판에 직접 접촉하며, 제1 전극은 상기 그래핀층에 직접 접촉하는 그래핀 소자.
  3. 제1 항에 있어서,
    상기 반도체 기판 상의 상기 그래핀층이 형성된 영역은 평평한 그래핀 소자.
  4. 제1 항에 있어서,
    상기 제1 전극은 소스 전극이며, 상기 제2 전극은 게이트 전극이며, 상기 제3 전극은 드레인 전극인 그래핀 소자.
  5. 제1 항에 있어서,
    상기 반도체 기판은 n형 또는 p형의 도전형을 갖는 불순물이 도핑된 그래핀 소자.
  6. 제5 항에 있어서,
    상기 반도체 기판은 1015 내지 1017 cm-1의 캐리어 농도를 갖도록 불순물 도핑된 그래핀 소자.
  7. 제5 항에 있어서,
    상기 반도체 기판의 내부에 n형 또는 p형의 도전형을 갖는 불순물로 도핑된 고농도 도핑층이 마련된 그래핀 소자.
  8. 제7 항에 있어서,
    상기 고농도 도핑층은 상기 제2 및 제3 영역의 하부에 위치한 그래핀 소자.
  9. 제7 항에 있어서,
    상기 고농도 도핑층은 1018 내지 1020 cm-1의 캐리어 농도를 갖는 그래핀 소자.
  10. 제7 항에 있어서,
    상기 반도체 기판에 도핑된 불순물의 도전형과 상기 고농도 도핑층에 도핑된 불순물의 도전형은 동형인 그래핀 소자.
  11. 제8 항에 있어서,
    상기 반도체 기판의 제3 영역에 홀이 형성되어, 상기 제3 전극이 상기 홀을 통해 상기 고농도 도핑층에 전기적으로 접촉되는 그래핀 소자.
  12. 제8 항에 있어서,
    상기 고농도 도핑층은 상기 반도체 기판의 제3 영역의 상면에 노출되어 상기 제3 전극과 전기적으로 접촉되는 그래핀 소자.
  13. 제1 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 제1 전극은 금, 니켈, 백금, 알루미늄 및 크롬 중 적어도 어느 한 금속을 포함하는 그래핀 소자.
  14. 제1 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 제2 및 제3 전극은 금속 혹은 폴리실리콘을 포함하는 그래핀 소자.
  15. 제1 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그룹으로부터 선택된 하나로 이루어진 그래핀 소자.
  16. 제1 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 제2 전극에 인가되는 전압에 따라 상기 반도체 기판의 상기 쇼트키 배리어가 변하는 그래핀 소자.
  17. 제1 항 내지 제12 항 중 어느 한 항에 있어서,
    상기 반도체 기판이 백게이트로 기능하는 그래핀 트랜지스터인 그래핀 소자.
  18. 반도체 기판 상에 그래핀층을 형성하는 단계;
    상기 그래핀층상에 금속층을 형성하는 단계;
    상기 그래핀층이 형성되지 않은 제3 영역에 제3 전극을 형성하는 단계;
    상기 금속층에서 상기 제3 영역에 인접한 제2 영역의 그래핀층이 노출되도록 제2 영역의 금속층을 제거하여 제1 전극을 형성하는 단계;
    상기 금속층, 상기 그래핀층, 상기 제1 전극, 및 상기 제3 전극을 포함하는 상기 반도체 기판의 상면에 게이트 절연층을 도포하는 단계;
    상기 제1 전극과 상기 제3 전극 사이의 상기 게이트 절연층 상에 제3 전극을 형성하는 단계; 및
    상기 제1 전극 및 제3 전극의 상부가 노출되도록 상기 게이트 전열층에 홀을 형성하는 단계;를 포함하는 그래핀 소자의 제조 방법.
  19. 제18 항에 있어서,
    상기 반도체 기판의 제2 및 제2 영역의 내부에 고농도 도핑층을 형성하는 그래핀 소자의 제조 방법.
  20. 제19 항에 있어서,
    상기 고농도 도핑층은 딥 이온 임플란트 공정을 이용하여 형성하는 그래핀 소자의 제조 방법.
  21. 제19 항에 있어서,
    상기 제3 전극을 형성하기에 앞서 상기 반도체 기판의 제3 영역에 상기 고농도 도핑층이 노출되도록 홀을 형성하는 단계를 더 포함하는 그래핀 소자의 제조 방법.
  22. 제19 항에 있어서,
    상기 고농도 도핑층을 형성하기에 앞서, 상기 반도체 기판의 제3 영역에 산화막을 형성하는 단계를 더 포함하는 그래핀 소자의 제조 방법.
  23. 제19 항에 있어서,
    상기 고농도 도핑층에 도핑된 불순물은 상기 반도체 기판에 도핑된 불순물과 동형인 그래핀 소자의 제조 방법.
  24. 제18 항 내지 제23 항 중 어느 한 항에 있어서,
    상기 제1 전극은 금, 니켈, 백금, 알루미늄 및 크롬 중 적어도 어느 한 금속을 포함하는 그래핀 소자의 제조 방법.
  25. 제18 항 내지 제23 항 중 어느 한 항에 있어서,
    상기 제2 및 제3 전극은 금속 혹은 폴리실리콘을 포함하는 그래핀 소자의 제조 방법.
  26. 제18 항 내지 제23 항 중 어느 한 항에 있어서,
    상기 반도체 기판은 실리콘, 게르마늄, 실리콘-게르마늄, III-V족 반도체, II-VI족 반도체를 포함하는 그룹으로부터 선택된 하나로 이루어진 그래핀 소자의 제조 방법.
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