KR20140113128A - 실리콘 산화막 증착용 전구체 조성물 및 상기 전구체 조성물을 이용한 반도체 소자 제조 방법 - Google Patents

실리콘 산화막 증착용 전구체 조성물 및 상기 전구체 조성물을 이용한 반도체 소자 제조 방법 Download PDF

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Abstract

실리콘 산화막 증착용 전구체 조성물이 제공된다. 실리콘 산화막 증착용 전구체 조성물은, 기판 상에 실리콘 산화막을 형성하기 위한 증착용 전구체 조성물로서, 하기 화학식 1 내지 3에서 선택되는 하나 이상이다:
HxSiAy(NR1R2)4-x-y (1)
HxSi(NAR3)4-x (2)
HxSi(R4)z(R5)4-x-z (3)
상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, A는 할로겐 원소이며, y는 1 내지 4이고, N은 질소이며, R1, R2, R3 및 R5는 각각 독립적으로 H, 아릴, 퍼할로아릴, C1-8 알킬 및 C1-8 퍼할로알킬로 이루어진 군에서 선택되며, R4는 할로겐이 적어도 하나 치환된 아릴 또는 할로겐이 적어도 하나 치환된 C1-8 알킬이다.

Description

실리콘 산화막 증착용 전구체 조성물 및 상기 전구체 조성물을 이용한 반도체 소자 제조 방법 {Precursors for deposition of silicon dioxide film, and method for fabricating semiconductor device using the same}
본 발명은 실리콘 산화막 증착용 전구체 조성물 및 상기 전구체 조성물을 이용한 반도체 소자 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 다운 스케일링된 반도체 소자는 빠른 속도로 동작을 할 필요성이 점점 증가하고 있다. 반도체 소자가 빠른 속도로 동작할 수 있는 트랜지스터의 구조를 최적화하고, 신뢰성을 확보하기 위해, 여러 측면에서의 연구가 진행되고 있다.
트랜지스터의 구동 전류를 향상시키기 위한 다양한 방법들이 개발되고 있다. 그 중에서, 트랜지스터의 채널(channel) 부분에 스트레스(stress)를 인가하여, 구동 전류를 향상시키는 방법이 개발되어 있다.
그러나, 이러한 스트레스에 의하여 트랜지스터의 NBTI(Negative Bias Temperature Instability) 특성은 열화된다.
본 발명이 해결하고자 하는 기술적 과제는, 트랜지스터의 NBTI 특성 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 실리콘 산화막 증착용 전구체 조성물을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 트랜지스터의 NBTI 특성 열화를 방지하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 실리콘 산화막 증착용 전구체 조성물은, 기판 상에 실리콘 산화막을 형성하기 위한 증착용 전구체 조성물로서, 하기 화학식 (1) 내지 (3)에서 선택되는 하나 이상이다:
HxSiAy(NR1R2)4-x-y (1)
HxSi(NAR3)4-x (2)
HxSi(R4)z(R5)4-x-z (3)
상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, A는 할로겐 원소이며, y는 1 내지 4이고, N은 질소이며, R1, R2, R3 및 R5는 각각 독립적으로 H, 아릴, 퍼할로아릴, C1-8 알킬 및 C1-8 퍼할로알킬로 이루어진 군에서 선택되며, R4는 할로겐이 적어도 하나 치환된 아릴 또는 할로겐이 적어도 하나 치환된 C1 -8 알킬이다.
상기 R1 및 R2는 메틸일 수 있다.
상기 R1 및 R2는 에틸일 수 있다.
상기 R1은 메틸이고, 상기 R2는 에틸일 수 있다.
상기 R3 및 R5는 각각 메틸 또는 에틸일 수 있다.
상기 R4는 -CH2Cl, -CHClCH3, -CH2F 또는 -CHFCH3일 수 있다.
상기 전구체 조성물은 Si(NMe2)3Cl, Si(NMeEt)3Cl, Si(NEt2)3Cl, Si(NEt2)2Cl2, Si(NMe2)2Cl2, 및 Si(NMeEt)2Cl2로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은, 기판 상에 실리콘 산화막을 형성하고, 상기 실리콘 산화막 상에 게이트 전극을 형성하는 것을 포함하되, 상기 실리콘 산화막은 증착용 전구체 조성물과 반응 가스를 이용하여 형성하고, 상기 증착용 전구체 조성물은 하기 화학식 (1) 내지 (3)에서 선택되는 하나 이상이다:
HxSiAy(NR1R2)4-x-y (1)
HxSi(NAR3)4-x (2)
HxSi(R4)z(R5)4-x-z (3)
상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, A는 할로겐 원소이며, y는 1 내지 4이고, N은 질소이며, R1, R2, R3 및 R5는 각각 독립적으로 H, 아릴, 퍼할로아릴, C1 -8 알킬 및 C1 -8 퍼할로알킬로 이루어진 군에서 선택되며, R4는 할로겐이 적어도 하나 치환된 아릴 또는 할로겐이 적어도 하나 치환된 C1 -8 알킬이다.
상기 기판은 반도체 물질을 포함할 수 있고, 상기 기판 상면은 Si3SiA를 포함할 수 있다.
상기 실리콘 산화막을 형성하는 것은, ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 이용하여 상기 실리콘 산화막을 형성하는 것을 포함할 수 있다.
상기 반응 가스는 O3 기체, O2 기체, O3 플라즈마, O2 플라즈마 중 적어도 하나를 포함할 수 있다.
상기 실리콘 산화막은 상기 할로겐 원소를 포함할 수 있다.
상기 기판은 PMOS 영역을 포함할 수 있다.
상기 게이트 전극을 형성한 후에, 상기 게이트 전극의 적어도 일측에 상기 기판을 식각하여 리세스를 형성하고, 상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하는 것을 더 포함할 수 있다.
상기 실리콘 산화막을 형성하기 전에, 상기 기판 상에 더미 게이트 전극을 형성하고, 상기 더미 게이트 전극의 적어도 일측에 상기 기판을 식각하여 리세스를 형성하고, 상기 리세스 내에 에피 성장을 통해 에피택셜 막을 형성하고, 상기 기판 상에 상기 더미 게이트 전극 상면을 노출시키는 층간 절연막을 형성하고, 상기 더미 게이트 전극을 제거하여 상기 기판을 노출시키는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 채널 영역에 스트레스를 인가하였을 때의 NBTI 특성 그래프이다.
도 2a 내지 도 2c는 본 발명의 효과를 설명하기 위한 도면이다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17 및 도 18은 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 형성된 반도체 소자를 설명하기 위한 회로도 및 레이아웃도이다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 형성된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
용어 "알킬(alkyl)"은 지방족 탄화수소 그룹을 의미한다. 알킬 부위는 어떠한 알켄이나 알킨 부위를 포함하고 있지 않음을 의미하는 "포화 알킬(saturated alkyl)" 그룹일 수 있다. 알킬 부위는 적어도 하나의 알켄 또는 알킨 부위를 포함하고 있음을 의미하는 "불포화 알킬(unsaturated alkyl)" 부위일 수도 있다. "알켄(alkene)" 부위는 적어도 두 개의 탄소원자가 적어도 하나의 탄소-탄소 이중 결합으로 이루어진 그룹을 의미하며, "알킨(alkyne)" 부위는 적어도 두 개의 탄소원자가 적어도 하나의 탄소-탄소 삼중 결합으로 이루어진 그룹을 의미한다.
알킬 그룹은 치환 또는 비치환될 수도 있다. 치환된 경우, 치환 그룹은, 시클로알킬, 아릴, 헤테로아릴, 헤테로알리시클릭, 히드록시, 알콕시, 아릴옥시, 메르켑토, 알킬티오, 아릴티오, 시아노, 할로겐, 카르보닐, 티오카르보닐, O-카르바밀, N-카르바밀, O-티오카르바밀, N-티오카르바밀, C-아미도, N-아미도, S-술폰아미도, N-술폰아미도, C-카르복시, O-카르복시, 이소시아네이토, 티오시아네이토, 이소티오시아네이토, 니트로, 시릴, 트리할로메탄술포닐, 모노- 및 디-치환 아미노 그룹들을 포함한 아미노, 및 이들의 보호 유도체들로부터 개별적으로 그리고 독립적으로 선택된 하나 또는 그 이상의 그룹이다. 전형적인 알킬 그룹에는 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 터셔리 부틸, 펜틸, 헥실, 에테닐, 프로페닐, 부테닐, 시클로프로필, 시클로부틸, 시클로펜틸, 시클로헥실 등이 포함되지만, 이들만으로 한정되는 것은 아니다.
용어 "아릴(aryl)"은 공유 파이 전자계를 가지고 있는 적어도 하나의 링을 가지고 있고 카르보시클릭 아릴(예를 들어, 페닐)과 헤테로시클릭 아릴기(예를 들어, 피리딘)를 포함하는 아릴 그룹을 의미한다. 이 용어는 모노시클릭 또는 융합 링 폴리시클릭(즉, 탄소원자들의 인접한 쌍들을 나눠 가지는 링들) 그룹들을 포함한다.
용어 "퍼할로알킬(perhaloalkyl)"은 모든 수소 원자들이 할로겐 원자들로 대체된 알킬 그룹을 의미한다.
용어 "퍼할로아릴(perhaloaryl)"은 모든 수소 원자들이 할로겐 원자들로 대체된 알킬 그룹을 의미한다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용된 “할로겐 원소”는 주기율표의 17(7A)족 원소, 즉, 플루오르(F), 염소(Cl), 브롬(Br), 요오드(I) 등을 의미할 수 있다.
본 발명은 기판 상에 실리콘 산화막을 형성하기 위한 증착용 조성물에 관한 것이다. 먼저, 본 발명의 실리콘 산화막 증착용 전구체 조성물은, 하기의 화학식 (1)의 구조를 가지는 화합물을 포함할 수 있다.
HxSiAy(NR1R2)4-x-y (1)
상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, A는 할로겐 원소이며, y는 1 내지 4이고, N은 질소이며, R1, R2는 각각 독립적으로 H, 아릴, 퍼할로아릴, C1 -8 알킬 및 C1 -8 퍼할로알킬로 이루어진 군에서 선택될 수 있다.
여기서, R1 및 R2는 각각 메틸 또는 에틸일 수 있다. 구체적으로, R1 및 R2가 메틸이거나, R1 및 R2가 에틸이거나, R1은 메틸이고 R2는 에틸일 수 있다.
한편, x가 0이고, A가 Cl인 경우, 실리콘 산화막 증착용 전구체 조성물은 Si(NMe2)3Cl, Si(NMeEt)3Cl, Si(NEt2)3Cl, Si(NEt2)2Cl2, Si(NMe2)2Cl2, 및 Si(NMeEt)2Cl2로 이루어진 군에서 선택되는 하나 이상을 포함할 수 있다.
다른 측면에서, 본 발명의 실리콘 산화막 증착용 전구체 조성물은, 하기의 화학식 (2) 구조를 가지는 화합물을 포함할 수 있다.
HxSi(NAR3)4-x (2)
상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, A는 할로겐 원소이며, y는 1 내지 4이고, N은 질소이며, R3는 H, 아릴, 퍼할로아릴, C1 -8 알킬 및 C1 -8 퍼할로알킬로 이루어진 군에서 선택될 수 있다.
여기서, R3는 메틸 또는 에틸일 수 있다.
또 다른 측면에서, 본 발명의 실리콘 산화막 증착용 전구체 조성물은, 하기의 화학식 (3)의 구조를 가지는 화합물을 포함할 수 있다.
HxSi(R4)z(R5)4-x-z (3)
상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, R5는 H, 아릴, 퍼할로아릴, C1 -8 알킬 및 C1 -8 퍼할로알킬로 이루어진 군에서 선택되며, R4는 할로겐이 적어도 하나 치환된 아릴 또는 할로겐이 적어도 하나 치환된 C1 -8 알킬일 수 있다.
여기서, R4는 -CH2Cl, -CHClCH3, -CH2F 또는 -CHFCH3일 수 있다.
도 1 및 도 2a 내지 도 2c를 참조하여 본 발명의 효과에 대하여 설명하기로 한다.
도 1은 채널 영역에 스트레스를 인가하였을 때의 NBTI 특성 그래프이고, 도 2a 내지 도 2c는 본 발명의 효과를 설명하기 위한 도면이다.
도 1을 참조하면, 트랜지스터의 채널 영역에 스트레스를 가할 때, NBTI 특성이 열화되는 것을 확인할 수 있다. 채널 영역에 스트레스를 가한 경우, 채널 영역에 스트레스를 가하지 않은 때보다 동일한 전압에서 드레인에 흐르는 전류의 크기가 작고, 게이트에 인가하는 전압이 변화함에 따라 드레인에 흐르는 전류의 기울기 변화도 완만하다. NBTI 특성이란 소자가 동작하는 동안에 실리콘 산화막과 기판 사이의 계면에 양전하(positive charge)가 포획(trap)되어 트랜지스터의 특성이 저하되는 것을 말한다. 이러한 현상은 주로 PMOS 트랜지스터에서 발생한다. NBTI 특성 측정 실험은, 게이트에 인가하는 네가티브 바이어스(negative bias)의 크기를 변화시킬 때, 드레인(drain) 영역에 흐르는 전류를 측정하여 수행할 수 있다. 도 1의 점선은 채널 영역에 스트레스를 가하지 않았을 때의 결과이고, 실선은 채널 영역에 스트레스를 가했을 때의 결과이다. 도 1의 실험은, 250℃에서 채널 영역에 4.3MVcm의 스트레스를 가하여 실험을 실시하였다.
도 1에 도시된 바와 같이, 채널 영역에 4.3MVcm 스트레스를 가하면 채널 영역에 스트레스를 인가하지 않았을 때보다 NBTI 특성이 열화된다. 이러한 현상은 기판과 실리콘 산화막 사이의 계면에 존재하는 Si-H 결합이 스트레스에 의해 끊어지기 때문에 발생한다.
도 2a는 채널 영역에 스트레스를 가하지 않았을 때, 기판(10)과 실리콘 산화막 사이의 계면을 도시한 도면이다. 도 2a를 참조하면, 기판(10) 상에 실리콘 산화막이 증착되어 있다. 그리고, 기판(10)이 포함하는 실리콘(Si) 원소(200)는 다른 실리콘 원소(200) 또는 산소(O) 원소(201)와 결합되어 있다. 그런데 실리콘 원소(200) 중에서 산소 원소(201) 또는 다른 실리콘 원소(200)와 결합하지 못하는 실리콘 원소(200)가 존재한다. 이 경우, 실리콘 원소(200)가 댕글링 본드(dangling bond)를 갖게하지 않도록 하기 위하여, 실리콘 원소(200)에 수소(H) 원소(203)를 제공하여, 수소 원소(203)가 실리콘 원소(200)와 결합하여 댕글링 본드가 존재하지 않도록 한다. 여기서, 수소 원소(203)는 실리콘 산화막을 형성할 때 포함되어 있을 수도 있고(예를 들어, 반응 가스가 수소 원소(203) 포함), 실리콘 산화막 형성 후 추후 공정(예를 들어, 이온 주입 공정)에서 실리콘 산화막으로 주입되어 실리콘 원소(200)와 결합할 수도 있다. 그런데, 이러한 실리콘 원소(200)와 수소 원소(203) 사이의 결합은 강하지 않기 때문에, 적은 양의 에너지를 인가하더라도 실리콘 원소(200)와 수소 원소(203) 사이의 결합은 끊어질 수 있다. 도 2b는 채널 영역에 스트레스를 가했을 때, 기판(10)과 실리콘 산화막 사이의 계면을 도시한 도면이다. 도 2b를 참조하면, 스트레스에 의해 실리콘 원소(200)와 수소 원소(203) 사이의 결합은 끊어지고, 실리콘 원소(200)는 다시 댕글링 본드(dangling bond)(b1, b2, b3, b4)를 갖게된다. 이렇게 발생한 댕글링 본드(b1, b2, b3, b4)에 의하여 트랜지스터의 문턱 전압은 시프트하게 되며, NBTI 특성이 열화된다.
실리콘 산화막을 기판(10)에 증착시킬 때 본 발명과 같이 실리콘 산화막 증착용 전구체 조성물이 할로겐 원소(205)를 포함하면, 도 2c와 같이, 실리콘 원소(200)의 댕글링 본드에 할로겐 원소(205)가 결합한다. 도 2c는 본 발명의 실리콘 산화막 증착용 전구체 조성물을 이용해 기판(10) 상에 실리콘 산화막을 형성하였을 때, 기판(10)과 실리콘 산화막 사이의 계면을 도시한 도면이다. 따라서, 실리콘 산화막과 기판(10) 사이의 계면은 Si-H 결합이 아닌 Si-A(A는 할로겐 원소) 결합을 갖게된다. Si-H 결합보다 Si-A 결합이 결합 에너지(binding energy)가 훨씬 크고 안정적이기 때문에, 채널 영역에 스트레스를 인가하더라도 Si-A 결합은 끊어지지 않고 유지된다. 따라서, 실리콘 원소(200)는 댕글링 본드를 갖지 않아 문턱 전압의 시프트가 발생하지 않으며 NBTI 특성 열화가 발생하지 않는다.
[표 1]을 보면 결합 에너지의 크기를 확인할 수 있다.
Bond Si-H Si-F Si-Cl
Binding energy(eV) 3.10 5.73 4.21
한편, 할로겐 원소(205)는 실리콘 산화막을 기판(10)에 증착할 때 기판(10)의 실리콘 원소(200)가 포함하는 댕글링 본드 전부와 결합하지 않아 일부 댕글링 본드가 존재할 수 있다. 그러나 잔존하는 댕글링 본드는 실리콘 산화막 내에 잔존하는 할로겐 원소(205)와 추후 반도체 소자 제조 공정에서 결합할 수 있다. 예를 들어, 기판(10)에 실리콘 산화막을 증착한 후에, 기판(10)에 어닐링 공정 등을 수행할 수 있는데, 이 때, 실리콘 산화막에 포함된 할로겐 원소(205)가 실리콘 원소(200)의 댕글링 본드와 결합할 수 있다. 따라서, 기판(10)과 실리콘 산화막 사이의 계면에는 댕글링 본드가 존재하지 않을 수 있다.
또한, 채널 영역에 스트레스를 가하지 않더라도, 기판(10)의 Si-H 결합 자체로 NBTI 특성이 열화될 수 있다. Si-H 결합 에너지가 작아 H가 떨어지기 쉽기 때문이다. 결국 시간이 지남에 따라 H가 분리되며, 이에 따라 Si의 댕글링 본드의 개수가 증가한다. 결합 에너지가 큰 할로겐 원소를 기판(10) 상면의 Si와 결합시키면 시간이 지나더라도 NBTI 특성이 열화되지 않는다.
도 3 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기로 한다.
도 3 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
먼저, 도 3을 참조하면, 기판(10) 상에 실리콘 산화막(21a), 게이트 전극(23a), 게이트 마스크막(25a)을 순차적으로 적층한다.
기판(10)은 Si를 포함하는 군, 예를 들어 Si, SiGe, SiC, SiGeC로 이루어지는 군에서 선택되는 하나 이상의 반도체 물질로 이루어질 수 있다.
기판(10)에는 활성 영역을 정의하는 소자 분리 영역(13)이 형성된다. 소자 분리 영역(13)은 예를 들어, STI(Shallow Trench Isolation) 산화물 또는 FOX(Field Oxide) 산화물로 이루어질 수 있다.
기판(10)은 PMOS 영역을 포함할 수 있다. 즉, 기판(10) 상에는 PMOS 트랜지스터가 형성될 수 있다. 그러나 본 발명이 이에 제한되는 것은 아니며, 기판(10)은 NMOS 영역을 포함할 수 있다.
기판(10) 상에 실리콘 산화막(21a)이 형성된다. 실리콘 산화막(21a)은 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 공정을 이용하여 기판(10) 상에 증착시킨다. 실리콘 산화막(21a)을 원하는 두께로 정확하게 형성하고, 트랜지스터의 퍼포먼스를 향상시키기 위하여 ADL 공정 또는 CVD 공정을 이용할 수 있다. ALD 공정 또는 CVD 공정을 통해서 실리콘 산화막(21a)을 형성하기 위해서는 전구체 조성물과 반응 가스가 필요하며, 전구체 조성물은 상술한 실리콘 산화막 증착용 전구체 조성물을 이용하고, 반응 가스는 산소 원자를 포함하는 가스를 이용한다. 반응 가스는, 예를 들어, O3 기체, O2 기체, O3 플라즈마, O2 플라즈마 중 적어도 하나를 포함할 수 있다.
ALD 공정은 1 주기당 실리콘 산화막 증착용 전구체 조성물, 퍼지(purge), 반응 가스, 퍼지를 순차적으로 주입하는 것을 포함할 수 있으며, ALD 공정은 당업자에게 널리 알려져 있는 바, 구체적인 설명은 생략하기로 한다.
CVD 공정은 실리콘 산화막 증착용 전구체 조성물과 반응 가스를 같이 주입하여 실리콘 산화막(21a)을 형성하는 것을 포함할 수 있으며, CVD 공정은 당업자에게 널리 알려져 있는 바, 구체적인 설명은 생략하기로 한다.
실리콘 산화막(21a)을 형성할 때, 실리콘 산화막 증착용 전구체 조성물에 포함되어 있는 할로겐 원소는 기판(10) 상면의 실리콘 원소와 결합하여 Si3SiA(여기서, A는 할로겐 원소)를 형성할 수 있다. 또한, 할로겐 원소는 실리콘 산화막(21a) 내에 잔존할 수 있으며, 잔존하는 할로겐 원소는 추후 반도체 소자 제조 공정에서 기판(10) 상면의 실리콘 원소와 결합할 수 있다. 결국, 실리콘 산화막(21a)과 기판(10) 사이의 계면에 존재하는 실리콘 원소는 댕글링 본드를 포함하지 않으며 실리콘 원소는 할로겐 원소와 결합한다.
이어서, 실리콘 산화막(21a) 상에 게이트 전극(23a)을 형성한다. 게이트 전극(23a)은 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 제한되지 않는다.
게이트 전극(23a) 상에는 게이트 마스크막(25a)을 형성한다. 예컨대, 게이트 전극(23a)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있지만, 이에 제한되지 않는다. 게이트 전극(23a)은 게이트 마스크막(25a)에 의해 보호될 수 있다.
도 4를 참조하면, 실리콘 산화막(21a), 게이트 전극(23a), 게이트 마스크막(25a)을 패터닝하여 게이트(20)를 형성한다.
이어서, 도 5를 참조하면, 기판(10) 상에 게이트 스페이서막(30a)을 형성한다. 게이트 스페이서막(30a)은 기판(10) 상면, 게이트(20) 측면, 게이트(20) 상면을 따라 컨포말하게 형성할 수 있다. 게이트 스페이서막(30a)은 예를 들어, 실리콘 질화막 등을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 6을 참조하면, 기판(10) 상면, 게이트(20) 상면의 게이트 스페이서막(30a)을 제거하여 게이트(20) 측면에 게이트 스페이서(30)를 형성한다. 게이트 스페이서(30)을 형성하기 위하여 예를 들어, 에치백 공정 등을 이용할 수 있으나 이에 제한되는 것은 아니다.
이어서, 도 7을 참조하면, 게이트(20)의 적어도 일측에 기판(10)을 식각하여 리세스(40)를 형성한다. 이어서, 도 8과 같이 리세스(40) 내에 에피택셜 막(50)을 형성한다. 에피택셜 막(50)은 에피 성장(epitaxial growth)을 시켜서 형성할 수 있다. 에피택셜 막(50)은 소오스/드레인 영역이 될 수 있다. 예를 들어, 도 8에서, 게이트(20) 우측에 형성된 에피택셜 막(50)은 소오스 영역, 게이트(20) 좌측에 형성된 에피택셜 막(50)은 드레인 영역일 수 있으나 이에 제한되는 것은 아니다. 기판(10)이 PMOS 영역인 경우, 에피택셜 막(50)은 압축 스트레스 물질을 포함할 수 있다. 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 에피택셜 막(50) 사이의 기판(10), 즉 채널 영역에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다. 채널 영역에 스트레스를 가하더라도, 실리콘 산화막(21)과 기판(10) 사이의 계면에 존재하는 실리콘 원소는 할로겐 원소와 결합하고 있으므로, Si-A 결합이 분리되지 않아 댕글링 본드가 발생하지 않는다.
한편, 기판(10)이 NMOS 영역인 경우, 에피택셜 막(50)은 기판(10)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판이 Si를 포함하면, 에피택셜막(50)은 Si 또는 Si보다 격자 상수가 작은 물질(예를 들어, SiC)을 포함할 수 있다.
도 9 내지 도 16을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기로 한다. 상술한 바와 중복되는 내용은 설명을 생략하기로 한다.
도 9 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9를 참조하면, 기판(10) 상에 더미 게이트 전극(60)과 게이트 스페이서(61)를 형성한다. 기판(10) 소자 분리 영역(13)을 포함한다. 게이트 스페이서(61)는 더미 게이트 전극(60) 양측면 중 적어도 일측면에 형성될 수 있다. 더미 게이트 전극(60)과 게이트 스페이서(61)의 형성 방법은 당업자에게 널리 알려져 있는 바, 여기서는 설명을 생략하기로 한다.
이어서, 도 10을 참조하면, 더미 게이트 전극(60)의 적어도 일측에 기판(10)을 식각하여 리세스(70)를 형성한다. 다음으로, 리세스(70) 내에 에피 성장을 통해 도 11과 같이 에피택셜 막(80)을 형성한다. 에피택셜 막(80)은 소오스/드레인 영역이 될 수 있으며, 에피택셜 막(80)을 통해 채널 영역에 스트레스를 가할 수 있다.
이어서, 도 12를 참조하면, 기판(10) 상에 층간 절연막(90)을 형성한다. 층간 절연막(90)은 더미 게이트 전극(60) 및 게이트 스페이서(61)를 둘러싸고, 더미 게이트 전극(60) 상면을 노출시킨다. 도 12와 같은 형상의 층간 절연막(90)을 형성하기 위하여, 예를 들어, 기판(10) 상에 더미 게이트 전극(60)을 덮는 층간 절연막(90)을 형성하고, CMP(chemical mechanical polishing) 공정을 통해 더미 게이트 전극(60) 상면을 노출시킬 수 있으나 본 발명이 이에 제한되는 것은 아니다.
이어서, 도 13을 참조하면, 더미 게이트 전극(60)을 제거한다. 더미 게이트 전극(60)을 제거하여 트렌치(100)를 형성한다. 트렌치(100) 내에서 기판(10) 상면을 노출시킨다.
이어서, 도 14를 참조하면, 트렌치(100) 내의 기판(10) 상면에 실리콘 산화막(101)을 형성한다.
실리콘 산화막(101)은 트렌치(100)의 바닥면을 따라서 형성된다. 실리콘 산화막(101)은 기판(10)과 게이트 절연막(103a) 사이의 불량 계면을 방지하는 역할을 할 수 있다. 실리콘 산화막(101)은 ALD 공정 또는 CVD 공정을 통해 기판(10) 상면에 증착시켜 형성할 수 있다. ALD 공정 또는 CVD 공정 적용 시, 실리콘 산화막 증착용 전구체 조성물과 반응 가스를 사용할 수 있으며, 실리콘 산화막 증착용 전구체 조성물이 할로겐 원소를 포함하는 것과 반응 가스가 O3 기체, O2 기체, O3 플라즈마, O2 플라즈마 중 적어도 하나를 포함할 수 있음은 상술하였다.
실리콘 산화막 증착용 전구체 조성물에 포함된 할로겐 원소는 실리콘 산화막(101)을 형성할 때 기판(10) 상면의 Si와 결합하여 Si3SiA를 형성하거나, 실리콘 산화막(101) 내에 할로겐 원소가 일부 잔존하여 추후 반도체 소자 제조 공정에서 잔존하는 Si의 댕글링 본드와 결합할 수 있다.
이어서, 도 15를 참조하면, 실리콘 산화막(101) 상에 게이트 절연막(103a), 게이트 전극(111a)을 순차적으로 형성한다.
게이트 절연막(103a)은 실리콘 산화막(101)보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(103a)은, HfSiON, HfO2, ZrO2, Ta2O5, TiO2, SrTiO3 또는 (Ba, Sr)TiO3 등을 포함하는 그룹에서 선택된 물질을 포함할 수 있다. 이러한 게이트 절연막(103a)은 형성하고자 하는 소자의 종류에 따라 적절한 두께로 형성될 수 있다.
게이트 전극(111a)은 제1 도전형의 일함수 조절막(105a), 제2 도전형의 일함수 조절막(107a), 게이트 메탈 구조체(109a)을 포함할 수 있다. 제1 도전형의 일함수 조절막(105a)은 컨포말하게 형성될 수 있다. 기판(10)이 PMOS 영역인 경우, 제1 도전형의 일함수 조절막(105a)은 트랜지스터의 일함수를 조절함으로써, P형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제1 도전형의 일함수 조절막(105a)은 예를 들어, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN 및 MoN 등 중 적어도 하나를 포함할 수 있다.
제2 도전형의 일함수 조절막(107a)은 제1 도전형의 일함수 조절막(105a) 상에 형성될 수 있다. 제2 도전형은 제1 도전형과 다르며, 제2 도전형은 N형을 포함할 수 있다. 제2 도전형의 일함수 조절막(107a)은 트랜지스터의 일함수를 조절함으로써, N형 트랜지스터의 동작 특성을 조절하는 역할을 한다. 이러한 제2 도전형의 일함수 조절막(107a)은 예를 들어, TiAl, TiAlN 등을 포함할 수 있다. 제2 도전형의 일함수 조절막(107a)이 제1 도전형의 일함수 조절막(105a) 상에 형성되어 있어도 제1 도전형의 일함수 조절막(105a)이 제2 도전형의 일함수 조절막(107a)의 하부에 존재하면, 트랜지스터의 동작 특성에 영향을 미치는 것은 제1 도전형의 일함수 조절막(105a)이며, 제2 도전형의 일함수 조절막(107a)은 트랜지스터의 동작 특성에 영향을 미치지 못한다. 결국, 제1 도전형의 일함수 조절막(105a)만이 트랜지스터의 동작 특성을 조절할 수 있다.
한편, 도 15에서는 게이트 전극(111a)이 제1 및 제2 도전형의 일함수 조절막(105a, 107a)을 모두 포함하는 것으로 도시되어 있으나, 제1 도전형의 일함수 조절막(105a)만을 포함할 수도 있다.
게이트 메탈 구조체(109a)는 제2 도전형의 일함수 조절막(107a) 상에 형성될 수 있다. 게이트 메탈 구조체(109a)는 예를 들어, Al, W 등을 포함할 수 있으나 이에 제한되는 것은 아니다.
한편, 기판(10)이 NMOS 영역을 포함하는 경우, 게이트 전극(111a)은 제1 도전형의 일함수 조절막(105a)을 포함하지 않는다. 따라서, 제2 도전형의 일함수 조절막(107a)에 의해 게이트 전극(도 16의 111)은 N형 트랜지스터의 특성을 가지며 동작할 수 있다.
이어서, 도 16을 참조하면, 층간 절연막(90)의 상면이 노출될 때까지 식각하여 게이트 전극(111)을 형성한다.
도 17 및 도 18은 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 형성된 반도체 소자를 설명하기 위한 회로도 및 레이아웃도이다.
도 17 및 도 18을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 형성된 반도체 소자는 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
여기서, 도 17 및 도 18을 참조하면, 서로 이격된 제1 액티브 영역(310), 제2 액티브 영역(320), 제3 액티브 영역(330), 제4 액티브 영역(340)은 일 방향(예를 들어, 도 11의 상하방향)으로 길게 연장되도록 형성된다. 제2 액티브 영역(320), 제3 액티브 영역(330)은 제1 액티브 영역(310), 제4 액티브 영역(340)보다 연장 길이가 짧을 수 있다.
또한, 제1 게이트 전극(351), 제2 게이트 전극(352), 제3 게이트 전극(353), 제4 게이트 전극(354)은 타 방향(예를 들어, 도 11의 좌우 방향)으로 길게 연장되고, 제1 액티브 영역(310) 내지 제4 액티브 영역(340)을 교차하도록 형성된다. 구체적으로, 제1 게이트 전극(351)은 제1 액티브 영역(310)과 제2 액티브 영역(320)을 완전히 교차하고, 제3 액티브 영역(330)의 종단과 일부 오버랩될 수 있다. 제3 게이트 전극(353)은 제4 액티브 영역(340)과 제3 액티브 영역(330)을 완전히 교차하고, 제2 액티브 영역(320)의 종단과 일부 오버랩될 수 있다. 제2 게이트 전극(352), 제4 게이트 전극(354)은 각각 제1 액티브 영역(310), 제4 액티브 영역(340)을 교차하도록 형성된다.
도시된 것과 같이, 제1 풀업 트랜지스터(PU1)는 제1 게이트 전극(351)과 제2 액티브 영역(320)이 교차되는 영역 주변에 정의되고, 제1 풀다운 트랜지스터(PD1)는 제1 게이트 전극(351)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의되고, 제1 패스 트랜지스터(PS1)는 제2 게이트 전극(352)과 제1 액티브 영역(310)이 교차되는 영역 주변에 정의된다. 제2 풀업 트랜지스터(PU2)는 제3 게이트 전극(353)과 제3 액티브 영역(330)이 교차되는 영역 주변에 정의되고, 제2 풀다운 트랜지스터(PD2)는 제3 게이트 전극(353)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의되고, 제2 패스 트랜지스터(PS2)는 제4 게이트 전극(354)과 제4 액티브 영역(340)이 교차되는 영역 주변에 정의된다.
명확하게 도시하지 않았으나, 제1 내지 제4 게이트 전극(351~354)과, 제1 내지 제4 액티브 영역(310, 320, 330, 340)이 교차되는 영역의 양측에는 소오스/드레인이 형성될 수 있다.
또한, 다수의 컨택(350)이 형성될 수 있다.
뿐만 아니라, 공유 컨택(shared contact)(361)은 제2 액티브 영역(320), 제3 게이트 라인(353)과, 배선(371)을 동시에 연결한다. 공유 컨택(362)은 제3 액티브 영역(330), 제1 게이트 라인(351)과, 배선(372)을 동시에 연결한다.
제1 풀업 트랜지스터(PU1), 제2 풀업 트랜지스터(PU2), 제1 풀다운 트랜지스터(PD1), 제1 패스 트랜지스터(PS1), 제2 풀다운 트랜지스터(PD2) 및 제2 패스 트랜지스터(PS2)는 본 발명의 실리콘 산화막 증착용 전구체 조성물을 이용하여 형성된 트랜지스터일 수 있다.
도 19는 본 발명의 몇몇 실시예에 따른 반도체 소자 제조 방법에 의해 형성된 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 20 및 도 21은 본 발명의 몇몇 실시예들에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다. 도 20은 태블릿 PC이고, 도 21은 노트북을 도시한 것이다. 본 발명의 몇몇 실시예에 의해 형성된 반도체 소자는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 13: 소자 분리 영역
20: 게이트 21, 101: 실리콘 산화막
23, 111: 게이트 전극 25: 게이트 마스크막
30, 61: 게이트 스페이서막 40, 70: 리세스
50, 80: 에피택셜 막 60: 더미 게이트 전극
90: 층간 절연막 100: 트렌치
103: 게이트 절연막 105: 제1 도전형의 일함수 조절막
107: 제2 도전형의 일함수 조절막 109: 게이트 메탈 구조체

Claims (10)

  1. 기판 상에 실리콘 산화막을 형성하기 위한 증착용 전구체 조성물로서, 하기 화학식 (1) 내지 (3)에서 선택되는 하나 이상인 실리콘 산화막 증착용 전구체 조성물:
    HxSiAy(NR1R2)4-x-y (1)
    HxSi(NAR3)4-x (2)
    HxSi(R4)z(R5)4-x-z (3)
    상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, A는 할로겐 원소이며, y는 1 내지 4이고, N은 질소이며, R1, R2, R3 및 R5는 각각 독립적으로 H, 아릴, 퍼할로아릴, C1-8 알킬 및 C1-8 퍼할로알킬로 이루어진 군에서 선택되며, R4는 할로겐이 적어도 하나 치환된 아릴 또는 할로겐이 적어도 하나 치환된 C1-8 알킬이다.
  2. 제 1항에 있어서,
    상기 R1 및 R2는 메틸인 실리콘 산화막 증착용 전구체 조성물.
  3. 제 1항에 있어서,
    상기 R1 및 R2는 에틸인 실리콘 산화막 증착용 전구체 조성물.
  4. 제 1항에 있어서,
    상기 R1은 메틸이고, 상기 R2는 에틸인 실리콘 산화막 증착용 전구체 조성물.
  5. 제 1항에 있어서,
    상기 R3 및 R5는 각각 메틸 또는 에틸인 실리콘 산화막 증착용 전구체 조성물.
  6. 제 1항에 있어서,
    상기 R4는 -CH2Cl, -CHClCH3, -CH2F 또는 -CHFCH3인 실리콘 산화막 증착용 전구체 조성물.
  7. 제 1항에 있어서,
    상기 전구체 조성물은 Si(NMe2)3Cl, Si(NMeEt)3Cl, Si(NEt2)3Cl, Si(NEt2)2Cl2, Si(NMe2)2Cl2, 및 Si(NMeEt)2Cl2로 이루어진 군에서 선택되는 하나 이상을 포함하는 실리콘 산화막 증착용 전구체 조성물.
  8. 기판 상에 실리콘 산화막을 형성하고,
    상기 실리콘 산화막 상에 게이트 전극을 형성하는 것을 포함하되,
    상기 실리콘 산화막은 증착용 전구체 조성물과 반응 가스를 이용하여 형성하고, 상기 증착용 전구체 조성물은 하기 화학식 (1) 내지 (3)에서 선택되는 하나 이상인 반도체 소자 제조 방법:
    HxSiAy(NR1R2)4-x-y (1)
    HxSi(NAR3)4-x (2)
    HxSi(R4)z(R5)4-x-z (3)
    상기 식에서, H는 수소이고, x는 0 내지 3이며, Si는 규소이고, A는 할로겐 원소이며, y는 1 내지 4이고, N은 질소이며, R1, R2, R3 및 R5는 각각 독립적으로 H, 아릴, 퍼할로아릴, C1-8 알킬 및 C1-8 퍼할로알킬로 이루어진 군에서 선택되며, R4는 할로겐이 적어도 하나 치환된 아릴 또는 할로겐이 적어도 하나 치환된 C1-8 알킬이다.
  9. 제 8항에 있어서,
    상기 기판은 반도체 물질을 포함하고,
    상기 기판 상면은 Si3SiA를 포함하는 반도체 소자 제조 방법.
  10. 제 8항에 있어서,
    상기 실리콘 산화막은 상기 할로겐 원소를 포함하는 반도체 소자 제조 방법.
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