KR20050060270A - 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 게이트 산화막과 실리콘 기판과의 결합력을 높여 핫 캐리어에 의한 특성 열화를 방지할 수 있으며, 비교적 간단한 공정에 의해 게이트 산화막과 실리콘 기판과의 결합력을 향상시킬 수 있는 트랜지스터 및 그 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 실리콘 기판; 상기 실리콘 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전도막과, 상기 게이트 전도막 상에 형성된 게이트 하드마스크를 구비하는 게이트 전극; 및 상기 게이트 전극에 얼라인되어 상기 기판에 형성된 소오스/드레인 영역을 포함하며, 상기 게이트 산화막은 자신의 측면에서 상기 실리콘 기판과 Si-F 결합을 갖는 것을 특징으로 하는 트랜지스터를 제공한다.
또한, 본 발명은, 실리콘 기판 상에 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전도막과, 상기 게이트 전도막 상에 형성된 게이트 하드마스크를 구비하는 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 프로파일을 따라 절연막을 형성하는 단계; 상기 게이트 전극에 얼라인되도록 상기 실리콘 기판 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 틸트 이온주입을 실시하여 상기 게이트 산화막의 측면에 플로린(F)을 도핑하는 단계; 및 상기 게이트 산화막에 도핑된 플로린과 상기 실리콘 기판의 실리콘이 결합하여 Si-F 결합을 갖도록 열처리하는 단계를 포함하는 트랜지스터 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 핫 캐리어(Hot carrier)에 의한 특성 열화(Degradation)를 방지할 수 있는 트랜지스터 및 그 제조 방법에 관한 것이다.
핫 캐리어에 의한 특성 열화는 트랜지스터의 드레인과 웰의 공핍영역(Depletion region)에서 발생하여 기판 표면과 게이트 산화막 내에 데미지(Damage)를 주어 트랜지스터의 성능(Performance)를 열화시키는 것이다.
도 1은 핫 캐리어에 의한 특성 열화를 설명하기 위한 트랜지스터 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 산화막(101)과 전도막과 하드마스크 구조(102)가 적층되고 그 측벽에 스페이서(103)를 갖는 게이트 전극과, 게이트 전극의 양측에 얼라인되어 기판(100)에 형성된 소오스/드레인(104)이 형성되어 있다. 주지된 바와 같이, 전계(Electric field)가 인가되면 전자와 홀 등의 캐리어들은 도면 부호 '105'와 같이 가속을 하게 되고, 또한 이러한 캐리어들은 매우 높은 에너지를 갖게되며, 이들을 핫 캐리어라고 하며, 도시된 '106'과 같이 기판(100)과 게이트 산화막(101)에 데미지를 주어 트랜지스터의 특성을 열화시킨다.
현재는 기판 표면의 댕글링 본드를 큐어링(Curing)을 통해 H 전하와 결합시킴으로써 해결하고 있다.
핫 캐리어에 의한 특성 열화를 개선하기 위해서는 핫 캐리어 발생양을 줄이거나 핫 캐리어에 강력한(Robust) 실리콘 결합(Bond)을 만들 수 있으면 된다.
전술한 큐어링에 의해 실리콘과 H 전하를 결합시키는 방식에서는 실리콘과의 결합력이 약 3.18eV인 Si-H 결합을 이용하였다.
하지만, 이러한 3.18eV의 결합력은 강하지 않아 핫 캐리어 발생양을 제어해야 하는 문제가 있고, 또한 빌트 인 포텐셜(Built-in potential)을 낮추기 위한 방식은 트랜지스터의 구동력을 감소시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 제안된 본 발명은, 게이트 산화막과 실리콘 기판과의 결합력을 높여 핫 캐리어에 의한 특성 열화를 방지할 수 있는 트랜지스터를 제공하는 것을 그 목적으로 한다.
또한, 본 발명은 비교적 간단한 공정에 의해 게이트 산화막과 실리콘 기판과의 결합력을 향상시킬 수 있는 트랜지스터 제조 방법을 제공하는 것을 다른 목적으로 한다.
상기의 목적을 달성하기 위해 본 발명은, 실리콘 기판; 상기 실리콘 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전도막과, 상기 게이트 전도막 상에 형성된 게이트 하드마스크를 구비하는 게이트 전극; 및 상기 게이트 전극에 얼라인되어 상기 기판에 형성된 소오스/드레인 영역을 포함하며, 상기 게이트 산화막은 자신의 측면에서 상기 실리콘 기판과 Si-F 결합을 갖는 것을 특징으로 하는 트랜지스터를 제공한다.
또한, 상기의 목적을 달성하기 위해 본 발명은, 실리콘 기판 상에 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전도막과, 상기 게이트 전도막 상에 형성된 게이트 하드마스크를 구비하는 게이트 전극을 형성하는 단계; 상기 게이트 전극이 형성된 프로파일을 따라 절연막을 형성하는 단계; 상기 게이트 전극에 얼라인되도록 상기 실리콘 기판 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계; 틸트 이온주입을 실시하여 상기 게이트 산화막의 측면에 플로린(F)을 도핑하는 단계; 및 상기 게이트 산화막에 도핑된 플로린과 상기 실리콘 기판의 실리콘이 결합하여 Si-F 결합을 갖도록 열처리하는 단계를 포함하는 트랜지스터 제조 방법을 제공한다.
본 발명은, 트랜지스터의 드레인부와 웰의 공핍영역의 Si-H 결합을 플로린(Flourine; F)과 실리콘의 결합인 Si-F로 대체함으로써, 결합력이 3.18eV인 Si-H 결합에 비해 결합력이 5.73eV인 Si-F 결합을 갖도록 하여 실리콘 산화막과 실리콘 기판과의 결합력을 높여 핫 캐리어에 의한 특성 열화를 방지할 수 있다.
또한, 예컨대, 반도체 메모리의 경우 셀의 게이트 전극의 단차를 이용하여 별도의 이온주입 마스크 없이 실리콘 기판에는 이온주입이 되지 않도록 경사(Tilt) 이온주입을 통해 게이트 산화막의 측면(드레인부와 공핍영역 부분)에만 플로린을 주입시킨다.
따라서, 게이트 전극에 접부 이온주입을 할 경우 포지티브 트랩된 전하(Positive trapped charge)에 의한 문턱전압(Threshold voltage)의 드랍(Drop)없이 핫 캐리어 특성 개선이 가능하다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 2는 본 발명의 일실시예에 따른 트랜지스터를 도시한 단면 및 상태도이다.
도 2를 참조하면, 본 발명의 트랜지스터는 ,실리콘 기판(200)과, 실리콘 기판(200) 상에 형성된 게이트 산화막(201)과, 게이트 산화막(201) 상에 형성된 게이트 전도막(202a)과, 게이트 전도막(202a) 상에 형성된 게이트 하드마스크(202b)를 구비하는 게이트 전극(G)과, 게이트 전극(G)에 얼라인되어 기판(200)에 형성된 소오스/드레인 영역(204)을 구비한다.
게이트 산화막(201)은 자신의 측면에서 실리콘 기판과 Si-F 결합을 갖는 영역(201a)과, 그 중심 부분에서 실리콘 기판(200)과 Si-H 결합을 갖는 영역(201b)으로 구분된다. 즉, 게이트 산화막(201)은, 드레인 영역 및 공핍영역에 인접한 자신의 측면에서 실리콘 기판과 Si-F 결합을 갖는다.
게이트 전극(G)의 측벽에는 실리콘 질화막 또는 실리콘 산화질화막 등의 질화막 계열로 이루어진 스페이서(203)가 형성되어 있다.
즉, 종래의 드레인부와 웰의 공핍영역의 Si-H 결합을 플로린과 실리콘의 결합인 Si-F로 대체함으로써, 결합력이 3.18eV인 Si-H 결합에 비해 결합력이 5.73eV인 Si-F 결합을 갖도록 하여 게이트 산화막(201)과 실리콘 기판(200)과의 결합력을 높여 핫 캐리어에 의한 특성 열화를 방지할 수 있다.
따라서, 전자와 홀 등의 캐리어들이 도면 부호 '205'와 같이 가속을 하여 매우 높은 에너지를 갖는 핫 캐리어가 발생하더라도, 도면부호 '206'에서 Si-F의 강한 결합을 가지므로 특성 열화가 억제된다.
도 3은 도 2의 구조를 형성하기 위해 틸트 이온주입 공정을 적용한 개념도 및 그로 인한 전하의 분포를 도시한 상태도를 나타낸다.
도 3의 (a)에서는 게이트 산화막(201)의 측면에 플로린(F)이 도핑되도록 틸트 이온주입(207)을 실시하는 공정 단면 단면을 나타내며, 이로 인해 원으로 표시된 부분에 플로린이 집중적으로 이온주입된다. 한편, 소오스/드레인의 특성 열화가 발생하지 않도록 틸트 이온주입시 기판(200)에서는 플로린이 이온주입되지 않도록 한다.
따라서, 게이트 산화막(201)의 양측면(201a)에서는 플로린이 이온주입되어 도 3의 (b)에서와 같이 산소(O)와 플로린(F)이 공존하게 되며, 도 3의 (b)에서 원으로 도시된 영역(208)에서 실리콘 기판(200)의 실리콘과 플로린의 결합이 이루어진다.
이하에서는 도 2의 구조를 갖는 트랜지스터의 구조를 도 3으 틸트 이온주입을 이용하여 형성하는 트랜지스터의 전체적인 형성 공정을 살펴 본다.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 트랜지스터 형성 공정을 도시한 단면도이며, 도 5a 내지 도 5c는 실리콘 기판과 게이트 산화막 사이의 댕글링 본드의 큐어링 메카니즘을 도시한 상태도로서, 이들을 참조하여 트랜지스터 형성 공정을 살펴 본다.
도 4a에 도시된 바와 같이, 필드 산화막 등의 반도체 소자를 이루기 위한 여러 요소 형성된 실리콘 기판(400) 내의 트랜지스터 형성을 위한 영역에 웰(도시하지 않음)을 형성한다.
즉, PMOS 트랜지스터일 경우에는 N웰을 형성하며, NMOS 트랜지스터일 경우에는 P웰을 형성한다.
이어서, 웰이 형성된 실리콘 기판(400) 전면에 게이트 산화막(401)을 증착한 다음, 게이트 산화막(401) 상에 전도성 실리콘막(402)을 형성한다. 전도성 실리콘막(402)은 폴리실리콘막 또는 비정질 실리콘막을 포함하며, 불순물이 포함된 형태로 증착할 수도 있고, 증착 후 불순물을 도핑할 수도 있다.
이어서, 전도성 실리콘막(402) 상에 저저항의 전도막(403)을 증착한다. 저저항의 전도막(403)은 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 또는 티타늄 나이트라이드 등을 포함한다.
이어서, 전도막(403) 상에 게이트 하드마스크용 절연막(404')을 증착한다. 게이트 하드마스크용 절연막(404')은 실리콘질화막 또는 실리콘산화질화막 질화막 계열을 이용한다,
이어서, 도 4b에 도시된 바와 같이, 게이트 전극용 마스크 패턴을 이용하여 게이트 하드마스크용 절연막(404')과 전도막(403)과 전도성 실리콘막(402) 및 게이트 산화막(401)을 선택적으로 식각하여 하드마스크(404)/전도막(403)/전도성 실리콘막(402)/게이트 산화막(401)의 적층 구조를 갖는 게이트 전극(G)을 형성한다.
이어서, 게이트 전극(G)이 형성된 프로파일을 따라 절연막(405)을 형성한다. 절연막(405)은 TEOS(Tetra Ethyl Ortho Silicate) 등의 고온의 저압 증착 방식을 이용한 산화막과 질화막 계열을 포함한다.
이어서, 도 4d에 도시된 바와 같이, 소오스/드레인 형성을 위한 이온주입 공정(406)을 실시한 후, 열확산 공정을 실시하여 도 4e에 도시된 바와 같이 게이트 전극(G)의 측면에 얼라인된 소오스/드레인(407)을 형성한다.
이어서, 틸트 이온주입 공정(408)을 실시하여 게이트 산화막(401)의 측면에 플로린을 도핑한다.
이어서, 도 4f에 도시된 바와 같이, 게이트 산화막(401)의 측면에 도핑된 플로린과 실리콘 기판(400)의 실리콘 원자 사이의 결합을 위해 어닐(Anneal) 등의 열처리 공정을 실시하여 게이트 산화막(401)의 측면에 Si-F 결합 영역(401a)을 형성한다.
한편, 게이트 산화막(401)의 중심 부분에서는 실리콘과 수소 이온의 결합을 위해 H2 분위기에서 열처리 공정을 실시함으로써, Si-H 결합 영역(401b)을 형성한다.
이어서, 게이트 전극(G)의 측벽에 스페이서를 형성한 다음, 추가의 이온주입을 실시하여 소오스/드레인(407)이 LDD(Lightly Doped Drain) 구조를 갖도록 하는 바, 여기서는 LDD 구조를 생략하였다.
도 5a에서는 게이트 산화막(401)의 측면에 플로린(F)이 이온주입된 상태를 나타낸다. 실리콘 기판(400)의 계면에서는 Si의 댕글링 본드들이 존재하며, 게이트 산화막(401) 측면의 Si-F 결합 영역에서는 플로린(F)이 분포되어 있으며, 게이트 산화막(401)의 중심부에서는 Si에 결합할 별다른 이온은 존재하지 않는다(실제로는 약간 존재할 수 있다).
도 5b에서는 어닐 공정을 실시함으로써, 게이트 산화막(401)의 측면에서 플로린(F)과 댕글링 본드인 실리콘(Si) 이 결합하여 Si-F 결합 영역(401a)을 이룸을 나타낸다.
도 5c에서는 H2 분위기에서 어닐 공정을 실시하여 게이트 산화막(401)의 중심 부분에서 실리콘(Si)과 수소이온(H)이 결합하여 Si-H 결합 영역(401b)을 형성하고 있음을 나타낸다.
도 6은 Si-H 결합을 Si-F 결합으로 형성하기 위해 게이트 전도막에 플로린을 이온주입한 경우를 설명하기 위한 상태도이다.
도 6을 참조하면, 전술한 틸트 공정을 실시하지 않고 게이트 전도막으로 사용되는 전도성 실리콘막(402)에 플로린(F)을 이온주입한 다음, 어닐 공정을 실시함으로써, 플로린(F)에 의한 게이트 산화막의 두께가 증가하였음을 알 수 있다.
플로린(F)에 의해 추가로 증가하는 게이트 산화막(401)의 막질 특성은 순수한 산화막에 비해 불량해진다.
또한, 게이트 산화막(401) 내의 플로린은 포지티브 트랩드 전하를 형성하여 문턱전압의 드랍을 야기시키므로, 이에 따른 채널 농도를 증가시켜야 하므로 리프레시 특성을 열화시키게 된다.
따라서, 틸트 이온주입에 의해 게이트 산화막의 측면에만 플로린을 도핑하는 것이 바람직하다.
따라서, 틸트 이온주입을 위한 별도의 마스크 공정 추가없이 1단계의 이온주입 공정 만을 추가하여 트랜지스터의 핫 캐리어 특성을 향상시킬 수 있으며, 번인 테스트(Burn in test) 후 결함율(Fail rate)을 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은, 간단한 공정 추가로 트랜지스터의 핫 캐리어 특성을 향상시킬 수 있어, 트랜지스터의 성능 및 수율을 향상시킬 수 있는 효과가 있다.
도 1은 핫 캐리어에 의한 특성 열화를 설명하기 위한 트랜지스터 단면도.
도 2는 본 발명의 일실시예에 따른 트랜지스터를 도시한 단면 및 상태도.
도 3은 도 2의 구조를 형성하기 위해 틸트 이온주입 공정을 적용한 개념도 및 그로 인한 전하의 분포를 도시한 상태도.
도 4a 내지 도 4f는 본 발명의 일실시예에 따른 트랜지스터 형성 공정을 도시한 단면도.
도 5a 내지 도 5c는 실리콘 기판과 게이트 산화막 사이의 댕글링 본드의 큐어링 메카니즘을 도시한 상태도.
도 6은 Si-H 결합을 Si-F 결합으로 형성하기 위해 게이트 전도막에 플로린을 이온주입한 경우를 설명하기 위한 상태도.
* 도면의 주요 부분에 대한 부호의 설명
200 : 실리콘 기판 201 : 게이트 산화막
201a : Si-F 결합 영역 201b : Si-H 결합 영역
202a : 게이트 전도막 202b : 하드마스크
203 : 스페이서 204 : 소오스/드레인
205 : 핫 캐리어 발생 206 : Si-F의 강한 결합
Claims (6)
- 실리콘 기판;상기 실리콘 기판 상에 형성된 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전도막과, 상기 게이트 전도막 상에 형성된 게이트 하드마스크를 구비하는 게이트 전극; 및상기 게이트 전극에 얼라인되어 상기 기판에 형성된 소오스/드레인 영역을 포함하며,상기 게이트 산화막은 자신의 측면에서 상기 실리콘 기판과 Si-F 결합을 갖는 것을 특징으로 하는 트랜지스터.
- 제 1 항에 있어서,상기 게이트 산화막은, 그 중심 부분에서는 상기 실리콘 기판과 Si-H 결합을 갖는 것을 특징으로 하는 트랜지스터.
- 제 1 항에 있어서,상기 게이트 산화막은,상기 드레인 영역 및 공핍영역에 인접한 자신의 측면에서 상기 실리콘 기판과 Si-F 결합을 갖는 것을 특징으로 하는 트랜지스터.
- 제 1 항에 있어서,상기 게이트 전극의 측벽에 형성된 스페이서를 더 포함하는 것을 특징으로 하는 트랜지스터.
- 실리콘 기판 상에 게이트 산화막과, 상기 게이트 산화막 상에 형성된 게이트 전도막과, 상기 게이트 전도막 상에 형성된 게이트 하드마스크를 구비하는 게이트 전극을 형성하는 단계;상기 게이트 전극이 형성된 프로파일을 따라 절연막을 형성하는 단계;상기 게이트 전극에 얼라인되도록 상기 실리콘 기판 이온주입을 실시하여 소오스/드레인 영역을 형성하는 단계;틸트 이온주입을 실시하여 상기 게이트 산화막의 측면에 플로린(F)을 도핑하는 단계; 및상기 게이트 산화막에 도핑된 플로린과 상기 실리콘 기판의 실리콘이 결합하여 Si-F 결합을 갖도록 열처리하는 단계를 포함하는 트랜지스터 제조 방법.
- 제 5 항에 있어서,상기 열처리하는 단계 후,게이트 산화막의 중심 부분에서 상기 실리콘 기판과 Si-H 결합을 갖도록 하기 위해 H2 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030091848A KR20050060270A (ko) | 2003-12-16 | 2003-12-16 | 트랜지스터 및 그 제조 방법 |
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|---|---|
| KR20050060270A true KR20050060270A (ko) | 2005-06-22 |
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ID=37252999
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| KR (1) | KR20050060270A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9230922B2 (en) | 2013-03-15 | 2016-01-05 | Samsung Electronics Co., Ltd. | Precursor composition for deposition of silicon dioxide film and method for fabricating semiconductor device using the same |
-
2003
- 2003-12-16 KR KR1020030091848A patent/KR20050060270A/ko not_active Application Discontinuation
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