KR20140108985A

KR20140108985A - 저항체를 이용한 비휘발성 메모리 장치

Info

Publication number: KR20140108985A
Application number: KR1020130023007A
Authority: KR
Inventors: 권효진; 정회주; 김채훈; 권용진; 박은혜; 이용준
Original assignee: 삼성전자주식회사
Priority date: 2013-03-04
Filing date: 2013-03-04
Publication date: 2014-09-15
Also published as: US9135994B2; KR102084461B1; US20140247646A1

Abstract

저항체를 이용한 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 다수의 비휘발성 메모리 셀을 포함하는 메모리 어레이; 상기 메모리 어레이로부터 제1 데이터를 제1 리드하고, 상기 제1 리드 동작 중에 피해 구간(victim period)을 나타내는 보호 신호(protection signal)를 제공하는 제1 리드 회로; 및 상기 메모리 어레이로부터 제2 데이터를 제2 리드하고, 상기 제2 리드 동작 중에 공격 구간(aggressor period)을 나타내는 체크 신호(check signal)를 제공하는 제2 리드 회로를 포함한다.

Description

저항체를 이용한 비휘발성 메모리 장치{Nonvolatile memory device using variable resistive element}

본 발명은 저항체를 이용한 비휘발성 메모리 장치에 관한 것이다.

저항체(resistance material)를 이용한 비휘발성 메모리 장치에는 상변화 메모리 장치(PRAM: Phase change Random Access Memory or PCM: Phase Change Memory), 저항 메모리 장치(RRAM: Resistive RAM), 자기 메모리 장치(MRAM: Magnetic RAM) 등 있다. 동적 메모리 장치(DRAM: Dynamic RAM)나 플래시 메모리 장치는 전하(charge)를 이용하여 데이터를 저장하는 반면, 저항체를 이용한 비휘발성 메모리 장치는 캘코제나이드 합금(chalcogenide alloy)과 같은 상변화 물질의 상태 변화(PRAM), 가변 저항체의 저항 변화(RRAM), 강자성체의 자화상태에 따른 MTJ(Magnetic Tunnel Junction) 박막의 저항 변화(MRAM) 등을 이용하여 데이터를 저장한다.

여기서, 상변화 메모리 장치를 예를 들어 설명하면, 상변화 물질은 가열 후 냉각되면서 결정 상태 또는 비정질 상태로 변화되는데, 결정 상태의 상변화 물질은 저항이 낮고 비정질 상태의 상변화 물질은 저항이 높다. 따라서, 결정 상태는 셋(set) 데이터로 정의하고 비정질 상태는 리셋(reset) 데이터로 정의할 수 있다.

본 발명이 해결하려는 과제는, 리드 동작의 신뢰성이 향상된 비휘발성 메모리 장치를 제공하는 것이다.

본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 일 면(aspect)은 다수의 비휘발성 메모리 셀을 포함하는 메모리 어레이; 상기 메모리 어레이로부터 제1 데이터를 제1 리드하고, 상기 제1 리드 동작 중에 피해 구간(victim period)을 나타내는 보호 신호(protection signal)를 제공하는 제1 리드 회로; 및 상기 메모리 어레이로부터 제2 데이터를 제2 리드하고, 상기 제2 리드 동작 중에 공격 구간(aggressor period)을 나타내는 체크 신호(check signal)를 제공하는 제2 리드 회로를 포함한다.

상기 체크 신호가 상기 보호 신호와 오버랩되는 경우, 상기 제2 리드 회로는 상기 제2 리드 동작을 중지할 수 있다.

상기 제1 리드 동작은 RWW(Read While Write) 리드이고, 상기 제2 리드 동작은 RMW(Read Modification Write) 리드이다.

상기 적어도 하나의 체크 신호로 적어도 하나의 보호 신호를 체크해 본 결과, 상기 모든 보호 신호가 인액티브된 경우, 상기 제2 리드 회로는 제2 리드 동작을 수행할 수 있다.

상기 피해 구간은, 상기 제1 리드 회로의 비트 라인 프리차지 구간의 적어도 일부를 포함할 수 있다.

상기 피해 구간은, 상기 제1 리드 회로의 제1 센스 앰프의 동작 시작 시점을 포함하는 구간을 포함할 수 있다.

상기 피해 구간은, 상기 제1 리드 회로의 데이터 덤프 구간(data dump period)의 적어도 일부를 포함할 수 있다.

상기 공격 구간은, 상기 제2 리드 회로의 제2 센스 앰프의 동작 시작 시점을 포함할 수 있다.

상기 공격 구간은, 상기 제2 리드 회로의 제2 먹스의 동작 시작 시점을 포함할 수 있다.

상기 공격 구간은, 상기 제2 리드 회로의 데이터 덤프 구간(data dump period)을 포함할 수 있다.

상기 보호 신호는 제1 시간동안 액티브되는 제1 보호 신호와, 상기 제1 시간보다 추가 시간만큼 더 긴 제2 시간동안 액티브되는 제2 보호 신호를 포함하고, 상기 추가 시간은 데이터 덤프 구간에 대응되는 시간일 수 있다.

상기 체크 신호는 상기 제2 리드 회로의 제2 센스 앰프의 동작 시작 시점에 대응되는 제1 체크 신호와, 상기 제2 리드 회로의 제2 먹스의 동작 시작 시점에 대응되는 제2 체크 신호와, 상기 제2 리드 회로의 데이터 덤프 구간(data dump period)에 대응되는 제3 체크 신호를 포함할 수 있다.

상기 제1 체크 신호가 상기 제1 보호 신호와 오버랩되는지 제1 체크하고, 기 제1 체크 후에, 상기 제2 체크 신호가 상기 제1 보호 신호와 오버랩되는지 제2 체크하고, 기 제2 체크 후에, 상기 제3 체크 신호와 상기 제2 보호 신호와 오버랩되는지 제3 체크할 수 있다.

상기 제1 체크 신호 또는 제2 체크 신호가 상기 제1 보호 신호와 오버랩되면, 상기 제2 리드 회로는 상기 제2 리드 동작을 중지하고, 상기 제1 리드 동작이 종료된 후 상기 제2 리드 동작이 재개(resume)될 수 있다.

상기 제3 체크 신호가 상기 제2 보호 신호와 오버랩되면, 상기 제2 리드 회로는 상기 제2 리드 동작을 중지하고, 상기 제1 리드 동작이 종료된 후 상기 제2 리도 동작이 재개(resume)될 수 있다.

상기 과제를 해결하기 위한 본 발명의 비휘발성 메모리 장치의 다른 면은 다수의 비휘발성 메모리 셀을 포함하는 메모리 어레이; 상기 메모리 어레이로부터 제1 데이터를 RWW(Read While Write) 리드하는 제1 리드 회로; 및 상기 메모리 어레이로부터 제2 데이터를 RMW(Read Modification Write) 리드하는 제2 리드 회로를 포함하되, 상기 제1 리드 회로가 RWW리드의 비트라인 프리차지, 센스 앰프 동작 시작, 데이터 덤프 중 어느 하나를 수행하는 동안에는, 상기 제2 리드 회로는 RMW 리드를 중지한다.

상기 제1 리드 회로의 RWW 리드가 종료된 후에, 상기 제2 리드 회로는 RMW리드를 재개(resume)할 수 있다.

상기 제1 리드 회로는 제1 시간동안 액티브되는 제1 보호 신호와, 상기 제1 시간보다 추가 시간만큼 더 긴 제2 시간동안 액티브되는 제2 보호 신호를 생성하고, 상기 제1 시간은 상기 비트라인 프리차지, 상기 센스 앰프 동작 시작, 상기 데이터 덤프에 대응되는 시간이고, 상기 추가 시간은 상기 데이터 덤프에 대응되는 시간이고, 상기 제2 리드 회로는 상기 제2 리드 회로의 제2 센스 앰프의 동작 시작 시점에 대응되는 제1 체크 신호와, 상기 제2 리드 회로의 제2 먹스의 동작 시작 시점에 대응되는 제2 체크 신호와, 상기 제2 리드 회로의 데이터 덤프 구간(data dump period)에 대응되는 제3 체크 신호를 생성할 수 있다.

상기 제1 체크 신호가 상기 제1 보호 신호와 오버랩되는지 제1 체크하고, 상기 제1 체크 후에, 상기 제2 체크 신호가 상기 제1 보호 신호와 오버랩되는지 제2 체크하고, 상기 제2 체크 후에, 상기 제3 체크 신호와 상기 제2 보호 신호와 오버랩되는지 제3 체크할 수 있다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 어레이 내의 예시적 비휘발성 메모리 셀을 설명하기 위한 도면이다.
도 3은 도 1에 도시된 제1 리드 회로를 설명하기 위한 회로도이다.
도 4는 도 1의 제1 리드 회로의 동작 방법, 피해 구간과 공격 구간을 설명하기 위한 도면이다.
도 5 내지 도 9는 보호 신호와 체크 신호의 매칭 방법을 설명하기 위한 개념도이다.
도 10은 보호 신호의 선정하는 방법을 예시적으로 설명한다.
도 11은 보호 신호 및 체크 신호의 생성 및 매칭을 설명하기 위한 예시적 회로도이다.
도 12는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.
도 14은 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

이하, 본 발명의 실시예들은 상변화 메모리 장치(PRAM: Phase change Random Access Memory)를 이용하여 설명할 것이다. 그러나, 본 발명은 저항성 메모리 장치(RRAM: Resistive RAM), 강유전체 메모리 장치(FRAM: Ferroelectric RAM)과 같이 저항체를 이용한 비휘발성 메모리 장치에 모두 적용될 수 있음은 본 발명이 속하는 기술의 당업자에게 자명하다.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 설명하기 위한 블록도이다. 도 2는 도 1에 도시된 메모리 어레이 내의 예시적 비휘발성 메모리 셀을 설명하기 위한 도면이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치(1)는 메모리 어레이(190), 제1 리드 회로(210_1), 제2 리드 회로(210_2) 등을 포함한다.

메모리 어레이(190)은 다수의 비휘발성 메모리 셀(도 2의 MC 참조)을 포함할 수 있다. 비휘발성 메모리 셀(MC)은 저항체를 이용하여 데이터를 라이트하거나 리드할 수 있다. 이러한 비휘발성 메모리 셀(MC)은 저장되는 데이터에 따라 저항이 달라지는 상변화 물질을 구비하는 가변 저항 소자(RC)와, 가변 저항 소자(RC)에 흐르는 전류를 제어하는 억세스 소자(AC)를 포함할 수 있다. 여기서, 억세스 소자(AC)는 가변 저항 소자(RC)와 직렬로 커플링된 다이오드, 트랜지스터 등일 수 있다. 도면에서는 가변 저항 소자(RC)로 다이오드를 도시하였다. 또한, 상변화 물질은 2개의 원소를 화합한 GaSb, InSb, InSe. Sb2Te3, GeTe, 3개의 원소를 화합한 GeSbTe, GaSeTe, InSbTe, SnSb2Te4, InSbGe, 4개의 원소를 화합한 AgInSbTe, (GeSn)SbTe, GeSb(SeTe), Te81Ge15Sb2S2 등 다양한 종류의 물질을 사용할 수 있다. 이 중에서 게르마늄(Ge), 안티모니(Sb), 텔루리움(Te)으로 이루어진 GeSbTe를 주로 이용할 수 있다.

제1 리드 회로(210_1)는 메모리 어레이(190)로부터 제1 데이터(DATA1)를 제1 리드한다. 예를 들어, 제1 리드 회로(210_1)는 RWW(Read While Write) 동작 중 리드를 할 수 있다. 제1 리드 회로(210_1)는 정상 리드(normal read) 동작에 사용되는 것이다.

여기서, RWW 동작은, 라이트 동작 수행 중에 리드 동작을 수행하는 것을 의미한다. 예를 들어, 일부 영역에서 라이트 동작이 수행되고, 다른 일부 영역에서는 리드 동작이 동시에 수행될 수 있다. 이하에서는, RWW 동작시 입력되는 리드 커맨드는 "RWW 리드 커맨드"라고 하고, RWW 동작 중의 리드 동작을 "RWW 리드" 라고 한다. RWW 리드 커맨드는 라이트 동작 중에 입력되는 리드 커맨드라는 점을 제외하고는, 정상적인 리드 커맨드와 동일하다.

제2 리드 회로(210_2)는 메모리 어레이(190)로부터 제2 데이터(DATA2)를 제2 리드한다. 예를 들어, 제2 리드 회로(210_2)는 RMW(Read Modification Write) 동작 중에 리드를 할 수 있다.

여기서, RMW 동작은 메모리 어레이(190)에 저장되어 있는 데이터를 리드하고, 리드된 데이터와 라이트해야 하는 데이터와 서로 비교하고, 서로 다른 비트만 라이트하는 것을 의미한다. 즉, RMW 동작에서는, 리드 동작이 라이트 동작 이전에 선행되어야 한다. 이하에서는, RMW 동작시 입력되는 리드 커맨드는 "RMW 리드 커맨드"라고 하고, RMW 동작 중의 리드 동작을 "RMW 리드" 라고 한다.

한편, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1)에서, 제1 리드 회로(210_1)는 제1 리드 동작 중에 피해 구간(victim period)에 대응되는 적어도 하나의 보호 신호(protection signal)(PROTRGN1, PROTRGN2)를 생성할 수 있다. 도 1에서는 예시적으로 2개의 보호 신호(PROTRGN1, PROTRGN2)를 도시하였으나, 이에 한정되지 않는다.

여기서, "피해 구간"은 리드 동작 중에 바이어스(예를 들어, 전압)의 변화에 취약한 구간을 의미한다. 도 4를 이용하여 후술하겠으나, 리드 동작은 비트라인 디스차지(bitline discharge), 비트라인 프리차지(bitline precharge), 디벨로프(develop), 센스 앰프의 데이터 센싱(sensing), 주변 영역(peripheral region)으로의 데이터 덤프(data dump) 순서로 진행될 수 있으나, 이에 한정되지 않는다.

이러한 리드 동작에서, 피해 구간은 예를 들어, 제1 리드 회로(210_1)의 비트 라인 프리차지 구간의 적어도 일부, 제1 리드 회로(210_1)의 센스 앰프의 동작 시작 시점을 포함하는 구간, 제1 리드 회로(210_1)의 데이터 덤프 구간을 포함할 수 있다. 선정된 피해 구간은 시뮬레이션 및/또는 실험을 통해서 선정된 것이고, 필요에 따라서 변경될 수도 있다.

제2 리드 회로(210_2)는 제2 리드 동작 중에 공격 구간(aggressor period)에 대응되는 적어도 하나의 체크 신호(check signal)를 생성할 수 있다.

여기서, "공격 구간"은 리드 동작 중에 바이어스(예를 들어, 전압)의 변화를 크게 유발할 수 있는 구간이다. 달리 설명하면, 공격 구간은 일종의 노이즈가 발생되는 구간이다. 예를 들어, 공격 구간에서는 전류 피크(current peak)가 발생할 수 있다.

리드 동작에서의 공격 구간은 예를 들어, 제2 리드 회로(210_2)의 센스 앰프의 동작 시작 시점, 제2 리드 회로(210_2)의 먹스의 동작 시작 시점, 제2 리드 회로의 데이터 덤프 구간(data dump period)을 포함할 수 있다. 선정된 공격 구간은 시뮬레이션 및/또는 실험을 통해서 선정된 것이고, 필요에 따라서 변경될 수도 있다.

제2 리드 회로(210_2)는 제1 리드 회로(210_1)로부터 제공받은 보호 신호(PROTRGN1, PROTRGN2)와, 체크 신호가 서로 오버랩되는지 검토한다.

보호 신호(PROTRGN1, PROTRGN2)와 체크 신호가 서로 오버랩되면, 제2 리드 회로(210_2)는 제2 리드 동작을 중지한다. 체크 신호를 이용하여 보호 신호(PROTRGN1, PROTRGN2)가 인액티브된 것을 확인하면(또는, 체크 신호와 보호 신호(PROTRGN1, PROTRGN2)가 서로 오버랩되지 않으면), 제2 리드 회로(210_2)는 제2 리드 동작을 재개(resume)한다. 여기서, 보호 신호(PROTRGN1, PROTRGN2)와 체크 신호가 서로 오버랩된다는 의미는, 제1 리드 회로(210_1)의 제1 리드 동작이 피해 구간에 들어가 있고, 제2 리드 회로(210_2)의 제2 리드 동작은 공격 구간에 들어갈 수 있다는 뜻이다. 즉, 제2 리드 동작에 의해서 제1 리드 동작이 영향을 받을 수 있다는 뜻이다. 따라서, 제2 리드 동작을 중지함으로써, 제1 리드 동작의 신뢰성을 보장할 수 있다.

즉, RMW 리드(즉, 제2 리드 회로(210_2)에서 수행되는 리드)는, RWW 리드(즉, 제1 리드 회로(210_1)에서 수행되는 리드)의 진행 상황에 따라서 제어될 수 있다. 신뢰성을 보장하기 어려운 구간에서, 2개의 리드가 동시에 이루어지지 않도록 조절한다.

지금까지는, RMW 리드가 RWW 리드의 진행 상황에 따라서 제어되는 것으로 기술하였으나, 반대일 수도 있다. 즉, RWW 리드가 RMW 리드의 진행 상황에 따라서 제어될 수도 있다.

구체적으로 설명하면, RWW 리드도 공격 구간과 피해 구간을 가지고 있고, RMW 리드도 공격 구간과 피해 구간을 가지고 있다. 따라서, RWW 리드를 먼저 진행하고 RMW 리드의 진행을 조절할지, 또는 RMW 리드를 먼저 진행하고 RWW 리드의 진행을 조절할지는 선택적일 수 있다. 다만, 스펙(spec), 타이밍 등의 여러가지 요소를 기초로 선택될 수 있다.

이하, 도 3을 이용하여 예시적인 제1 리드 회로(210_1)를 설명하고, 도 4을 이용하여 제1 리드 회로(210_1)의 동작 방법, 피해 구간과 공격 구간을 설명하고, 도 5 내지 도 9을 이용하여 보호 신호와 체크 신호의 매칭 방법을 설명하고, 도 10을 이용하여 보호 신호의 선정 방법을 설명하고, 도 11을 이용하여 보호 신호, 체크 신호를 매칭하는 예시적 회로도를 설명하도록 한다.

도 3은 도 1에 도시된 제1 리드 회로를 설명하기 위한 회로도이다. 도 3에 도시된 회로도는 예시적인 것에 불과하고, 이에 한정되는 것은 아니다.

도 3을 참조하면, 제1 리드 회로(210_1)는 제1 디스차지부(211), 제1 디스차지부(212), 제1 보상부(214), 제1 클램핑부(216), 제1 센스 앰프(218), 제1 먹스(219) 등을 포함할 수 있다.

제1 디스차지부(211)는 비휘발성 메모리 셀(MC)와 전기적으로 연결된 비트라인(즉, 센싱 노드)을 디스차지한다. 제1 디스차지부(211)는 디스차지 제어신호(PLBLDIS)에 의해서 제어되는 NMOS 트랜지스터를 포함할 수 있다.

제1 디스차지부(212)는 디벨로프 동작에 선행되어 프리차지 기간 동안 센싱 노드를 일정 레벨, 예를 들어, 전원 전압(VDD) 또는 승압 전압(VPPSA)으로 프리차지시킨다. 제1 디스차지부(212)는 프리차지 제어신호(PCHG)에 의해서 제어되는 PMOS 트랜지스터를 포함할 수 있다.

제1 보상부(214)는 선택된 비휘발성 메모리 셀(도 2의 MC)을 관통하여 흐르는 전류(Icell)에 의해 발생하는 센싱 노드의 레벨 감소를 보상하기 위해, 센싱 노드에 보상 전류를 제공하는 역할을 한다.

구체적으로 설명하면, 비휘발성 메모리 셀이 셋 상태인 경우에는 상변화 물질의 저항이 작기 때문에 관통 전류(Icell)의 양이 크고, 리셋 상태인 경우에는 상변화 물질의 저항이 크기 때문에 관통 전류(Icell)의 양이 작다. 여기서, 제1 보상부(214)에서 제공하는 보상 전류의 양은 리셋 상태에서의 관통 전류(Icell)를 보상하는 정도일 수 있다. 이와 같이 하게 되면, 리셋 상태에서의 센싱 노드의 레벨은 일정하게 유지되는 반면, 셋 상태에서의 센싱 노드의 레벨은 떨어지게 된다. 따라서, 리셋 상태에서의 센싱 노드의 레벨과 셋 상태에서의 센싱 노드의 레벨은 큰 차이를 갖게 되므로, 셋 상태와 리셋 상태를 구분하기가 용이하다. 이와 같이 함으로써 센싱 마진을 증가시킬 수 있다. 이러한 제1 보상부(214)는 보상 제어 신호(PBIAS)에 의해서 제어되는 PMOS 트랜지스터와, 전압 신호(VBIAS)에 의해서 제어되는 PMOS 트랜지스터를 포함할 수 있다.

제1 클램핑부(216)는 선택된 비휘발성 메모리 셀과 커플링된 비트 라인(BL)의 레벨을 리드하기 적절한 범위 내로 클램핑시켜 주는 역할을 한다. 구체적으로, 상변화 물질의 임계 전압(Vth) 이하의 소정 레벨로 클램핑시킨다. 임계 전압(Vth) 이상의 레벨이 되면, 선택된 비휘발성 메모리 셀의 상변화 물질의 상이 변화할 수 있기 때문이다. 제1 클램핑부(216)는 클램핑 제어 신호(VCMP)에 의해서 제어되는 NMOS 트랜지스터를 포함할 수 있다.

제1 센스 앰프(218)는 센싱 노드의 레벨과 기준 레벨(Vref)을 비교하여, 비교 결과를 출력한다. 제1 센스 앰프(218)는 전류 센스 앰프일 수도 있고, 전압 센스 앰프일 수도 있다. 제1 센스 앰프(218)는 센스앰프 제어신호(PSA)에 의해서 인에이블될 수 있다.

제1 먹스(219)는 제1 센스 앰프(218)의 출력 신호를, 데이터(DATA)로 출력한다. 제1 먹스(219)는 먹스 제어 신호(PMUX)에 의해서 인에이블될 수 있다.

한편, 제2 리드 회로(210_2)는 제1 리드 회로(210_1)과 실질적으로 동일한 회로 구성을 가질 수 있다. 즉, 제2 리드 회로(210_2)는 제2 디스차지부, 제2 디스차지부, 제2 보상부, 제2 클램핑부, 제2 센스 앰프, 제2 먹스 등을 포함할 수 있다.

도 4는 도 1의 제1 리드 회로의 동작 방법, 피해 구간과 공격 구간을 설명하기 위한 도면이다.

도 4를 참조하면, 코어리드 시작신호(RSARD)는 코어리드를 진행하라는 내부 커맨드이다.

디스차지 제어신호(PLBLDIS)는 코어리드 상태신호(RDST)를 응답하여 액티브된다(S501). 디스차지 제어신호(PLBLDIS)는 전술한 것과 같이, 제1 리드 회로(도 3의 210_1)의 제1 디스차지부(211)를 제어하는 신호이다.

워드라인 선택신호(PWLX)는 디스차지 제어신호(PLBLDIS)에 응답하여 액티브된다(S502).

프리차지 제어신호(PCHG)는 워드라인 선택신호(PWLX)를 응답하여 액티브된다(S503). 프리차지 제어신호(PCHG)는 전술한 것과 같이, 리드 회로(도 3의 210_1)의 제1 프리차지부(212)를 제어하는 신호이다.

보상 제어 신호(PBIAS)는 프리차지 제어신호(PCHG)에 응답하여 액티브된다(S504). 보상 제어 신호(PBIAS)는 전술한 것과 같이, 리드 회로(도 3의 210_1)의 제1 보상부(214)를 제어하는 신호이다.

센스앰프 제어신호(PSA)는 보상 제어 신호(PBIAS)에 응답하여 액티브된다(S505). 센스앰프 제어신호(PSA)는 전술한 것과 같이, 리드 회로(도 3의 210_1)의 제1 센스 앰프(218)를 제어하는 신호이다.

먹스 제어 신호(PMUX)는 센스앰프 제어신호(PSA)에 응답하여 액티브된다(S506). 먹스 제어 신호(PMUX)는 전술한 것과 같이, 리드 회로(도 3의 210_1)의 제1 먹스(219)를 제어하는 신호이다.

데이터덤프 신호(DATADUMP)는 먹스 제어 신호(PMUX)에 응답하여 액티브된다(S507). 데이터 덤프 신호(DATADUMP)는 데이터를 주변 영역(peripheral region)으로 데이터를 전달하기 위한 신호이다.

전술한 것과 같이, 리드 동작에서의 공격 구간은 노이즈가 발생되는 구간일 수 있다. 제1 노이즈(301)는 센스 앰프의 동작 시작 시점(또는, 센스앰프 제어신호(PSA)의 라이징 에지)에 발생되고, 제2 노이즈(302)는 먹스의 동작 시작 시점(또는, 먹스 제어 신호(PMUX)의 라이징 에지)에서 발생되고, 제3 노이즈(303)는 데이터 덤프 구간(data dump period)(또는, 데이터덤프 신호(DATADUMP)의 액티브 구간)을 포함할 수 있다.

적어도 하나의 체크 신호(후술할 CHK1, CHK2, CHK3)는 이러한 노이즈가 발생되는 구간에 형성될 수 있다.

한편, 리드 동작에서의 피해 구간은 예를 들어, 비트 라인 프리차지 구간의 적어도 일부(P1)(또는, 프리차지 제어신호(PCHG)의 액티브 구간 중 일부), 센스 앰프의 동작 시작 시점(또는, 센스앰프 제어신호(PSA)의 라이징 에지)을 포함하는 구간(P2), 데이터 덤프 구간(P3)(또는, 데이터덤프 신호(DATADUMP)의 액티브 구간)을 포함할 수 있다.

또한, 피해 구간은 제어의 편의를 위해서, P1 구간, P2 구간, P3 구간을 모두 포함한 Pa구간으로 설정할 수 있다. 또는, 피해 구간은 P1 구간, P2 구간을 포함한 Pb구간으로 설정할 수 있다. 또는, 피해 구간은 P2 구간, P3 구간을 포함한 Pc구간으로 설정할 수 있다.

적어도 하나의 보호 신호(후술할 PROTRGN1, PROTRGN2)는 이와 같이 정해진 피해 구간을 나타내도록 형성될 수 있다.

도 5 내지 도 9는 보호 신호와 체크 신호의 매칭 방법을 설명하기 위한 개념도이다.

우선 도 5를 참조하면, 전술한 것과 같이, 제1 리드 동작에는 보호 신호에 대응되는 3개의 피해 구간(P1, P2, P3)이 있고, 제2 리드 동작에는 공격 구간(노이즈가 발생되는 구간)이 있고, 공격 구간에 대응되는 3개의 체크 신호(CHK1, CHK2, CHK3)이 있다고 가정한다.

체크 신호(CHK1)는 모든 피해 구간(P1, P2, P3)에 오버랩되는지(또는 매칭되는지) 체크한다(411, 412, 413). 체크 신호(CHK2)는 모든 피해 구간(P1, P2, P3)에 오버랩되는지 체크한다(421, 422, 423). 체크 신호(CHK3)는 모든 피해 구간(P1, P2, P3)에 오버랩되는지 체크한다(431, 432, 433).

이와 같은 체크 과정을 거친 후, 하나의 체크 신호(예를 들어, CHK1)라도 피해 구간(P1, P2, P3)에 오버랩될 경우, 제1 리드 동작이 종료될 때까지, 제2 리드 동작은 중지될 수 있다.

도 6을 참조하면, 체크 신호(CHK1)는 하나의 피해 구간(P1)에 오버랩되는지(또는 매칭되는지) 체크한다(411). 체크 신호(CHK2)는 하나의 피해 구간(P2)에 오버랩되는지 체크한다(422). 체크 신호(CHK3)는 하나의 피해 구간(P3)에 오버랩되는지 체크한다(433).

이와 같은 체크 과정을 거친 후, 어느 체크 신호(예를 들어, CHK1)가 대응되는 피해 구간(P1, P2, P3)에 오버랩될 경우, 제1 리드 동작이 종료될 때까지, 제2 리드 동작은 중지될 수 있다.

도 7을 참조하면, 제1 리드 동작에는 피해 구간(P1, P2, P3)을 모두 포함하는 피해 구간(Pa)이 있다. 제어의 편의를 위해서, P1 구간, P2 구간, P3 구간을 모두 포함한 Pa구간으로 설정할 수 있다.

체크 신호(CHK1, CHK2, CHK3)는 피해 구간(Pa)에 오버랩되는지(또는 매칭되는지) 체크한다(415, 425, 435).

도 8을 참조하면, 제1 리드 동작에는 피해 구간(P1, P2)를 포함하는 피해 구간(Pb)이 있다. 제어의 편의를 위해서, 피해 구간은 P1 구간, P2 구간을 포함한 Pb구간으로 설정할 수 있다.

체크 신호(CHK1, CHK2)는 피해 구간(Pb, P3)에 오버랩되는지(또는 매칭되는지) 체크한다(415, 416, 425, 426). 체크 신호(CHK3)는 피해 구간(Pb, P3)에 오버랩되는지 체크한다(435, 436).

도 9를 참조하면, 제1 리드 동작에는 피해 구간(P2, P3)를 포함하는 피해 구간(Pc)이 있다. 제어의 편의를 위해서, 피해 구간은 P2 구간, P3 구간을 포함한 Pc구간으로 설정할 수 있다.

체크 신호(CHK1)는 피해 구간(P1, Pc)에 오버랩되는지 체크한다(417, 418). 체크 신호(CHK2, CHK3)는 피해 구간(P1, Pc)에 오버랩되는지 체크한다(427, 428, 437, 438).

도 10은 보호 신호의 선정하는 방법을 예시적으로 설명한다.

도 10을 참조하면, 예를 들어, 제1 리드 동작에는 피해 구간(P1, P2, P3)을 모두 포함하는 피해 구간(Pa)이 있다.

이러한 피해 구간(Pa)에 대응되는 신호는 PROTRGN0 이지만, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1)는 tXing을 고려하여 제1 보호 신호(PROTRGN1)을 사용할 수 있다. 여기서, tXing은 준안정성(metastability) 문제를 해결하기 위해 필요한 시간이다. 따라서, 제1 보호 신호(PROTRGN1)는 PROTRGN0보다 tXing만큼 먼저 액티브되는 신호이다.

또한, 본 발명의 몇몇 실시예에 따른 비휘발성 메모리 장치(1)는 tAGG_ECCDEC를 고려하여 제2 보호 신호(PROTRGN2)를 사용할 수 있다. tAGG_ECCDEC는 제2 리드 회로의 ECC디코더가 동작하는 시간으로, 실제 데이터덤프(datadump) 시간과 실질적으로 동일하다.

도 4를 이용하여 설명한 것과 같이, 데이터덤프 구간은 다른 노이즈(센스 앰프의 동작 시작 시점, 먹스의 동작 시작 시점)와 달리 긴 구간이다. 따라서, 제2 보호 신호(PROTRGN2)는 제1 보호 신호(PROTRGN1)보다 데이터덤프 구간만큼 길게 설정한다. 이와 같이 함으로써, 피해 구간(Pa)의 시작 부근에서 발생할 수 있는 데이터덤프에 의한 공격을 방지할 수 있다.

도 11은 보호 신호 및 체크 신호의 생성 및 매칭을 설명하기 위한 예시적 회로도이다.

도 11을 참조하면, 보호 신호 생성부(210a)는 제1 리드 회로(210_1) 내에 위치하고, 체크 신호 생성부(210a)는 제2 리드 회로(210_2) 내에 위치할 수 있다.

보호 신호 생성부(210a)는 다수의 지연부(611, 612, 613, 614), 제1 SR래치(651), 제2 SR래치(652)를 포함할 수 있다. 보호 신호 생성부(210a)는 RWW 리드 커맨드를 기초로 형성된 제1 펄스(RSAPLS)가 입력되고, RWW 리드가 종료되었음을 나타내는 제1 종료 신호(RSA_DONE)가 출력된다.

제1 SR래치(651)에는 2개의 지연부(611, 612)를 통해서 지연된 펄스(DP1)와, 제1 종료 신호(RSA_DONE)를 제공받아, 제1 보호 신호(PROTRGN1)을 생성한다. 즉, 제1 종료 신호(RSA_DONE)가 로우 레벨인 상태에서, 지연된 펄스(DP1)가 입력되면, 제1 보호 신호(PROTRGN1)는 액티브된다(예를 들어, 하이 레벨이 된다.). 또한, 제1 종료 신호(RSA_DONE)가 로우 레벨에서 하이 레벨로 바뀌면, 제1 보호 신호(PROTRGN1)는 인액티브된다.

제2 SR래치(652)에는 1개의 지연부(611)를 통해서 지연된 펄스(DP2)와, 제1 종료 신호(RSA_DONE)를 제공받아, 제2 보호 신호(PROTRGN2)을 생성한다.

도 10을 이용하여 설명한 것처럼, 제2 보호 신호(PROTRGN2)는 제1 보호 신호(PROTRGN1)보다 추가 시간(예를 들어, 데이터 덤프 구간)만큼 더 액티브될 수 있다.

체크 신호 생성부(210b)는 다수의 지연부(621, 622, 623, 624), 다수의 지연부(631, 632, 633), 다수의 플립플롭(641, 642, 643), 다수의 연산부(661, 662, 663)을 포함할 수 있다. 체크 신호 생성부(210a)는 RMW 리드 커맨드를 기초로 형성된 제2 펄스(WSAPLS)가 입력되고, RMW 리드가 종료되었음을 나타내는 제2 종료 신호(WSA_DONE)가 출력된다.

지연부(621)는 제2 펄스(WSAPLS)를 지연시켜 제1 체크 신호(CHK1)를 생성한다. 제1 체크 신호(CHK1)는 제2 리드 회로의 제2 센스 앰프의 동작 시작 시점에 대응될 수 있다. 플립플롭(641)은 제1 체크 신호(CHK1)에 응답하여 제1 보호 신호(PROTRGN1)를 전달한다.

연산부(661)는 제1 체크 신호(CHK1)가 제1 보호 신호(PROTRGN1)와 오버랩되는지 제1 체크한다.

연산부(661)는 인버터, 2개의 AND게이트, OR게이트를 포함한다. 연산부(661)에는 지연부(631)에 의해 tXing만큼 지연된 신호와, 제1 보호 신호(PROTRGN1), 제1 종료 신호(RSA_DONE)가 입력된다. 제1 보호 신호(PROTRGN1)가 인액티브(즉, 로우레벨)인 경우에, 연산부(661)의 출력신호(C1)은 액티브 상태(하이레벨)가 된다. 반대로, 제1 보호 신호(PROTRGN1)이 액티브(즉, 하이레벨)인 경우에, 연산부(661)의 출력신호(C1)은 인액티브 상태(로우레벨)을 유지한다. 그러던 중, 액티브 상태(즉, 하이레벨)의 제1 종료 신호(RSA_DONE)가 입력되면, 출력신호(C1)는 액티브 상태(하이레벨)가 된다.

출력신호(C1)가 액티브 상태가 되면, 출력신호(C1)를 이용하여 센스앰프 제어신호(PSA)를 액티브 상태로 만든다. 즉, 제2 리드 동작의 데이터 센싱(sensing) 동작이 진행될 수 있다. 출력신호(C1)가 인액티브 상태에서는, 데이터 센싱 동작이 진행될 수 없다.

유사하게, 지연부(622)는 출력신호(C1)를 지연시켜 제2 체크 신호(CHK2)를 생성한다. 제2 체크 신호(CHK2)는 제2 리드 회로의 제2 먹스의 동작 시작 시점에 대응될 수 있다. 플립플롭(642)은 제2 체크 신호(CHK2)에 응답하여 제1 보호 신호(PROTRGN1)를 전달한다.

연산부(662)는 제2 체크 신호(CHK2)가 제1 보호 신호(PROTRGN1)와 오버랩되는지 제2 체크한다.

연산부(662)는 인버터, 2개의 AND게이트, OR게이트를 포함한다. 연산부(662)에는 지연부(632)에 의해 tXing만큼 지연된 신호와, 제1 보호 신호(PROTRGN1), 제1 종료 신호(RSA_DONE)가 입력된다. 제1 보호 신호(PROTRGN1)가 인액티브인 경우에, 연산부(662)의 출력신호(C2)은 액티브 상태가 된다. 반대로, 제1 보호 신호(PROTRGN1)이 액티브인 경우에, 연산부(662)의 출력신호(C2)은 인액티브 상태를 유지한다. 그러던 중, 액티브 상태의 제1 종료 신호(RSA_DONE)가 입력되면, 출력신호(C2)는 액티브 상태가 된다.

출력신호(C2)가 액티브 상태가 되면, 출력신호(C2)를 이용하여 먹스 제어 신호(PMUX)를 액티브 상태로 만든다. 즉, 제2 리드 동작의 먹스가 동작할 수 있다. 출력신호(C2)가 인액티브 상태에서는, 먹스가 동작하지 않는다.

정리하면, 제1 체크 신호(CHK1) 및 제2 체크 신호(CHK2)가 제1 보호 신호(PROTRGN1)와 오버랩되면, 제2 리드 회로는 제2 리드 동작을 중지하고, 제1 리드 동작이 종료된 후 제2 리드 동작이 재개(resume)될 수 있다.

또한, 지연부(623)는 출력신호(C2)를 지연시켜 제3 체크 신호(CHK3)를 생성한다. 제3 체크 신호(CHK3)은 제2 리드 회로의 데이터 덤프 구간(data dump period)에 대응될 수 있다. 플립플롭(643)은 제3 체크 신호(CHK3)에 응답하여 제2 보호 신호(PROTRGN2)를 전달한다.

연산부(663)는 제3 체크 신호(CHK3)가 제2 보호 신호(PROTRGN2)와 오버랩되는지 제3 체크한다.

연산부(663)는 인버터, 2개의 AND게이트, OR게이트를 포함한다. 연산부(663)에는 지연부(633)에 의해 tXing만큼 지연된 신호와, 제2 보호 신호(PROTRGN2), 제1 종료 신호(RSA_DONE)가 입력된다. 제2 보호 신호(PROTRGN2)가 인액티브인 경우에, 연산부(663)의 출력신호(C3)은 액티브 상태가 된다. 반대로, 제2 보호 신호(PROTRGN2)이 액티브인 경우에, 연산부(663)의 출력신호(C2)은 인액티브 상태을 유지한다. 그러던 중, 액티브 상태의 제1 종료 신호(RSA_DONE)가 입력되면, 출력신호(C3)는 액티브 상태가 된다.

출력신호(C3)가 액티브 상태가 되면, 출력신호(C3)를 이용하여 데이터 덤프 신호(DATADUMP)를 액티브 상태로 만든다. 즉, 제2 리드 동작의 데이터 덤프 동작이 발생한다. 출력신호(C3)가 인액티브 상태에서는, 데이터 덤프 동작이 발생하지 않는다.

정리하면, 제3 체크 신호(CHK3)가 제2 보호 신호(PROTRGN2)와 오버랩되면, 제2 리드 회로는 제2 리드 동작을 중지하고, 제1 리드 동작이 종료된 후 제2 리도 동작이 재개(resume)될 수 있다.

지연부(624)는 출력신호(C3)를 지연시켜 제2 종료 신호(WSA_DONE)을 생성한다.

도 12는 본 발명의 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.

도 12를 참조하면, 메모리 시스템(1000)은 비휘발성 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.

비휘발성 메모리 장치(1100)는 도 1 내지 도 11을 참조하여 설명된 바와 마찬가지로 구성되고, 동작할 수 있다.

컨트롤러(1200)는 호스트(Host) 및 비휘발성 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 비휘발성 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 비휘발성 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.

예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 더 포함한다. 램(RAM)은 프로세싱 유닛의 동작 메모리, 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 비휘발성 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다. 프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.

호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 비휘발성 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.

메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 비휘발성 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 오류 정정 블록은 비휘발성 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.

컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.

컨트롤러(1200) 및 비휘발성 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.

다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.

예시적으로, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 비휘발성 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.

도 13은 도 12의 메모리 시스템의 응용 예를 보여주는 블록도이다.

도 13을 참조하면, 메모리 시스템(2000)은 비휘발성 메모리 장치(2100) 및 컨트롤러(2200)를 포함한다. 비휘발성 메모리 장치(2100)는 복수의 비휘발성 메모리 칩들을 포함한다. 복수의 비휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 복수의 비휘발성 메모리 칩들의 각 그룹은 하나의 공통 채널을 통해 컨트롤러(2200)와 통신하도록 구성된다. 예를 들어, 복수의 비휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(2200)와 통신하는 것으로 도시되어 있다.

각 비휘발성 메모리 칩은 도 1 내지 도 11을 참조하여 설명된 비휘발성 메모리 장치(100)와 마찬가지로 구성된다.

도 13에서, 하나의 채널에 복수의 비휘발성 메모리 칩들이 연결되는 것으로 설명되었다. 그러나, 하나의 채널에 하나의 비휘발성 메모리 칩이 연결되도록 메모리 시스템(2000)이 변형될 수 있음이 이해될 것이다.

도 14은 도 13을 참조하여 설명된 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

도 14를 참조하면, 컴퓨팅 시스템(3000)은 중앙 처리 장치(3100), 램(3200, RAM, Random Access Memory), 사용자 인터페이스(3300), 전원(3400), 그리고 메모리 시스템(2000)을 포함한다.

메모리 시스템(2000)은 시스템 버스(3500)를 통해, 중앙처리장치(3100), 램(3200), 사용자 인터페이스(3300), 그리고 전원(3400)에 전기적으로 연결된다. 사용자 인터페이스(3300)를 통해 제공되거나, 중앙 처리 장치(3100)에 의해서 처리된 데이터는 메모리 시스템(2000)에 저장된다.

도 14에서, 비휘발성 메모리 장치(2100)는 컨트롤러(2200)를 통해 시스템 버스(3500)에 연결되는 것으로 도시되어 있다. 그러나, 비휘발성 메모리 장치(2100)는 시스템 버스(3500)에 직접 연결되도록 구성될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

1: 비휘발성 메모리 장치 190: 메모리 어레이
210_1: 제1 리드 회로 210_2: 제2 리드 회로

Claims

다수의 비휘발성 메모리 셀을 포함하는 메모리 어레이;
상기 메모리 어레이로부터 제1 데이터를 제1 리드하고, 상기 제1 리드 동작 중에 피해 구간(victim period)을 나타내는 보호 신호(protection signal)를 제공하는 제1 리드 회로; 및
상기 메모리 어레이로부터 제2 데이터를 제2 리드하고, 상기 제2 리드 동작 중에 공격 구간(aggressor period)을 나타내는 체크 신호(check signal)를 제공하는 제2 리드 회로를 포함하는 비휘발성 메모리 장치.
제 1항에 있어서,
상기 체크 신호가 상기 보호 신호와 오버랩되는 경우, 상기 제2 리드 회로는 상기 제2 리드 동작을 중지하는 비휘발성 메모리 장치.
제 1항에 있어서,
상기 제1 리드 동작은 RWW(Read While Write) 리드이고, 상기 제2 리드 동작은 RMW(Read Modification Write) 리드인 비휘발성 메모리 장치.
제 1항에 있어서,
상기 적어도 하나의 체크 신호로 적어도 하나의 보호 신호를 체크해 본 결과, 상기 모든 보호 신호가 인액티브된 경우,
상기 제2 리드 회로는 제2 리드 동작을 수행하는 비휘발성 메모리 장치.
제 1항에 있어서,
상기 보호 신호는 제1 시간동안 액티브되는 제1 보호 신호와, 상기 제1 시간보다 추가 시간만큼 더 긴 제2 시간동안 액티브되는 제2 보호 신호를 포함하고, 상기 추가 시간은 데이터 덤프 구간에 대응되는 시간인 비휘발성 메모리 장치.
제 5항에 있어서,
상기 체크 신호는 상기 제2 리드 회로의 제2 센스 앰프의 동작 시작 시점에 대응되는 제1 체크 신호와, 상기 제2 리드 회로의 제2 먹스의 동작 시작 시점에 대응되는 제2 체크 신호와, 상기 제2 리드 회로의 데이터 덤프 구간(data dump period)에 대응되는 제3 체크 신호를 포함하는 비휘발성 메모리 장치.
제 6항에 있어서,
상기 제1 체크 신호가 상기 제1 보호 신호와 오버랩되는지 제1 체크하고,
상기 제1 체크 후에, 상기 제2 체크 신호가 상기 제1 보호 신호와 오버랩되는지 제2 체크하고,
상기 제2 체크 후에, 상기 제3 체크 신호와 상기 제2 보호 신호와 오버랩되는지 제3 체크하는 비휘발성 메모리 장치.
제 6항에 있어서,
상기 제1 체크 신호 또는 제2 체크 신호가 상기 제1 보호 신호와 오버랩되면, 상기 제2 리드 회로는 상기 제2 리드 동작을 중지하고, 상기 제1 리드 동작이 종료된 후 상기 제2 리드 동작이 재개(resume)되는 비휘발성 메모리 장치.
제 6항에 있어서,
상기 제3 체크 신호가 상기 제2 보호 신호와 오버랩되면, 상기 제2 리드 회로는 상기 제2 리드 동작을 중지하고, 상기 제1 리드 동작이 종료된 후 상기 제2 리도 동작이 재개(resume)되는 비휘발성 메모리 장치.
다수의 비휘발성 메모리 셀을 포함하는 메모리 어레이;
상기 메모리 어레이로부터 제1 데이터를 RWW(Read While Write) 리드하는 제1 리드 회로; 및
상기 메모리 어레이로부터 제2 데이터를 RMW(Read Modification Write) 리드하는 제2 리드 회로를 포함하되,
상기 제1 리드 회로가 RWW리드의 비트라인 프리차지, 센스 앰프 동작 시작, 데이터 덤프 중 어느 하나를 수행하는 동안에는, 상기 제2 리드 회로는 RMW 리드를 중지하는 비휘발성 메모리 장치.