KR20140108221A

KR20140108221A - 복합 기판

Info

Publication number: KR20140108221A
Application number: KR1020147012955A
Authority: KR
Inventors: 시게루 고니시; 요시히로 구보타; 마코토 가와이
Original assignee: 신에쓰 가가꾸 고교 가부시끼가이샤
Priority date: 2011-12-22
Filing date: 2012-12-20
Publication date: 2014-09-05
Also published as: WO2013094665A1; TW201341200A; CN104040685A; KR101852229B1; US9425248B2; EP2797107B1; US20140327116A1; JPWO2013094665A1; CN104040685B; TWI556975B; EP2797107A1; JP5928481B2; SG11201403501PA; EP2797107A4

Abstract

열전도율이 5W/m·K 이상, 또한 체적 저항률이 1×10⁸Ω·㎝ 이상인 무기 절연성 소결체 기판과 단결정 반도체막, 또는 상기 무기 절연성 소결체 기판과 단결정 반도체막과 이들의 사이에 개재하는 산화물, 질화물, 산질화물로부터 선택된 적어도 1종류의 박층을 구비한 복합 기판인 본 발명에 의하면, 가시광에 불투명하며 열전도성이 좋고, 또한 고주파 영역에서의 손실이 작고, 염가의 무기 절연성 소결체를 이용하여 금속 불순물의 오염이 억제된 염가의 복합 기판을 제공할 수 있다.

Description

복합 기판{COMPOSITE SUBSTRATE}

본 발명은 열전도성이 높은 질화규소와 같은 무기 절연성 소결체의 표면에 실리콘 박막 등의 단결정 반도체막을 형성한 반도체 소자 제조용의 복합 기판에 관한 것이다.

최근에 실리콘계 반도체 소자에서는 디자인 룰의 미세화에 수반하여 더욱 더 그 성능이 향상되고 있다. 그 때문에 개개의 트랜지스터나 트랜지스터 사이를 접속하는 금속 배선으로부터의 방열이 문제가 되고 있다. 이 문제에 대응하기 위해서 소자의 제작 후에 실리콘의 이면을 백~수백㎛ 정도까지 박화(薄化)하고, 거대한 팬(fan)을 칩(chip) 상에 부착하여 방열을 촉진하는 것이나, 수랭 튜브를 둘러싸게 한 것도 출현하고 있다.

그러나, 실제로 실리콘을 박화해도 소자가 만들어지는 영역은 표면으로부터 수㎛ 정도이며, 이외의 영역은 열 머무름으로서 작용하므로, 방열이라고 하는 관점에서는 효율이 나빠지고 있다. 또 최근에 고성능 프로세서 등에 이용되는 SOI 웨이퍼 등은 소자 활성층의 직하에 SiO₂로 이루어지는 절연층을 개재한 구조를 가지고 있지만, SiO₂의 열전도율은 1.38W/m·K로 낮고, 방열이라고 하는 관점에서 매우 문제가 있었다. 또한, 실리콘 기판은 유전 특성의 관계 때문에 고주파 영역에서의 손실이 크고, 그 사용에는 한계가 있었다.

열전도성이 좋고, 또한 고주파 영역에서의 손실이 작기 때문에 사파이어 기판을 사용한 실리콘 온 사파이어(Silicon-On-Sapphire)가 주목되고 있지만 이하의 문제가 있다. 즉, 사파이어 기판은 가시광 영역에서 투명하기 때문에 소자 제조 공정 중에 기판의 유무 확인이나 웨이퍼의 위치 결정에 사용하는 광센서에 반응하지 않는 문제가 있다. 또 사파이어 기판은 비용이 높다고 하는 문제가 있다.

가시광에 불투명하며 열전도성이 좋고, 또한 염가의 기판으로서 질화규소나 질화알루미늄 등의 세라믹스 소결체를 들 수가 있다. 그러나, 이들은 질화규소나 질화알루미늄의 분체를 소결조제(燒結助劑)로 굳힌 것이기 때문에 분체중에 포함되는 Fe나 Al 등의 금속 불순물, 혹은 알루미나 등 소결조제 그 자체가 소자 제조 공정 중의 오염 원인으로 되어 그 사용이 곤란하다고 하는 문제가 있었다.

또한, 특허 문헌 1(일본국 특허공개 1992-82256호 공보)에는 절연 및 오염 방지의 목적으로 CVD법으로 형성된 SiO₂막이 적층된 기판 등이 개시되어 있지만 체적 저항률이라고 하는 관점은 검토되어 있지 않다.

일본국 특허공개 1992-82256호 공보

본 발명은 상기 사정을 감안하여 이루어진 것으로, 가시광에 불투명하며 열전도성이 좋고, 또한 고주파 영역에서의 손실이 작고, 또한 염가의 무기 절연성 소결체 기판 상에 단결정 반도체의 박막을 설치한 복합 기판으로서, 소결체로부터의 금속 불순물 오염을 억제한 복합 기판의 제공을 목적으로 하고 있다.

본 발명자들은 열전도율이 5W/m·K 이상, 또한 체적 저항률이 1×10⁸Ω·㎝ 이상인 무기 절연성 소결체 기판과 단결정 반도체막, 또는 상기 무기 절연성 소결체 기판과 단결정 반도체막과 이들의 사이에 산화물, 질화물, 산질화물로부터 선택된 박층(thin layer)을 개재시킨 복합 기판을 이용함으로써, 상기 목적이 효과적으로 달성되는 것을 지견하였다.

즉, 본 발명은 하기의 복합 기판을 제공한다.

〔1〕

열전도율이 5W/m·K 이상, 또한 체적 저항률이 1×10⁸Ω·㎝ 이상인 무기 절연성 소결체 기판과 단결정 반도체막, 또는 상기 무기 절연성 소결체 기판과 단결정 반도체막과 이들의 사이에 개재하는 산화물, 질화물, 산질화물로부터 선택된 적어도 1종류의 박층을 구비한 것을 것을 특징으로 하는 복합 기판.

〔2〕

상기 박층이 상기 무기 절연성 소결체 기판의 전체를 덮어 형성되어 있는 것을 특징으로 하는 〔1〕에 기재의 복합 기판.

〔3〕

상기 무기 절연성 소결체가 질화규소, 질화알루미늄 또는 SIALON인 것을 특징으로 하는 〔1〕 또는 〔2〕에 기재의 복합 기판.

〔4〕

상기 단결정 반도체가 단결정 실리콘인 것을 특징으로 하는 〔1〕~〔3〕의 어느 하나에 기재의 복합 기판.

〔5〕

상기 박층이 스퍼터링(sputtering), 전자빔 증착 또는 화학 기상 성장법으로 형성된 고순도 SiO₂, Si₃N₄, SiO_xN_y(0＜x＜2, 0＜y＜1.3)로부터 선택되는 막(film)인 것을 특징으로 하는 〔1〕~〔4〕의 어느 하나에 기재의 복합 기판.

〔6〕

상기 박층이 화학 기상 성장법으로 형성된 질화규소인 것을 특징으로 하는 〔1〕~ 〔4〕의 어느 하나에 기재의 복합 기판.

〔7〕

상기 복합 기판의 적어도 이면에 다결정 또는 아모퍼스(amorphous)의 실리콘층이 설치되어 있는 것을 특징으로 하는 〔1〕~〔6〕의 어느 하나에 기재의 복합 기판.

본 발명에 의하면, 가시광에 불투명하며 열전도성이 좋고, 또한 고주파 영역에서의 손실이 작고, 염가의 무기 절연성 소결체를 이용하여 금속 불순물의 오염이 억제된 염가의 복합 기판을 제공할 수 있다.

도 1은 본 발명의 실시 형태를 나타내는 복합 기판의 구성도이다.

본 발명에 있어서, 기판으로서 사용하는 무기 절연성 소결체로서는, 그 열전도율은 SiO₂의 열전도율 1.5W/m·K보다 높은 것이 바람직하고, 보다 바람직하게는 5W/m·K 이상, 더욱 바람직하게는 10W/m·K 이상이다. 그 상한은 특히 제한되지 않지만, 통상 2,500W/m·K 이하, 특히 2,000W/m·K 이하이다.

또, 유전 특성에 의한 전력 손실을 억제하기 위해, 기판의 체적 저항률이 가능한 한 높은 것이 바람직하고, 1×10⁸Ω·㎝ 이상인 것이 바람직하고, 보다 바람직하게는 1×10¹⁰Ω·㎝ 이상이다. 그 상한은 특히 제한되지 않지만, 통상 1×10¹⁸Ω·㎝ 이하, 특히 1×10¹⁶Ω·㎝ 이하이다. 이러한 조건을 만족하는 무기 절연성 소결체로서는, 질화규소, 질화알루미늄, 사이알론(SIALON : Si₃N₄·Al₂O₃) 등의 소결체를 들 수가 있다.

그 중에서도 소자 제조 공정 중에 사용되는 약액 내성이 높은 점, 또 기판 비용이 낮은 점에서 질화규소가 가장 바람직하다.

또한, 상기 기판의 두께는 100~2,000㎛, 특히 200~1,000㎛로 하는 것이 바람직하다.

상기 소결체에는 Fe, Al 등의 금속 원소, 특히 Al이 많이 포함되는 경우가 있어, 이들이 소자 제조 공정에 있어서 용출 혹은 확산 등에 의해 악영향을 미칠 우려가 있다.

이 경우, 기판 중의 불순물 농도를 ICP-MS법으로 평가한 경우, Fe가 1×10¹⁷atoms/㎝³ 이하, Al이 1×10¹⁷atoms/㎝³ 이하인 경우는, 기판 표면에 직접 단결정 반도체막을 형성할 수가 있지만, Fe가 상기 농도를 넘어 1×10²⁰atoms/㎝³ 이하, Al이 상기 농도를 넘어 1×10²⁰atoms/㎝³ 이하인 경우는, 이들 불순물의 용출을 방지하기 위해, 기판 전체를 산화물, 질화물 혹은 산질화물의 박막으로 덮는 것이 바람직하다. 물론, Fe가 1×10¹⁷atoms/㎝³ 이하, Al이 1×10¹⁷atoms/㎝³ 이하인 경우도, 상기 박막을 형성하는 것은 추천된다. 상기 박막을 개재하여 소자를 형성하는 단결정 반도체막, 구체적으로는 단결정 실리콘막을 설치함으로써 소망의 복합 기판을 얻을 수 있다. 또한, 상기 박막은 기판 전체를 덮어 형성하는 것이 바람직하다.

상기 산화물, 질화물 혹은 산질화물의 박막은, 기판 중의 금속 불순물의 용출 혹은 확산 방지가 목적이고, 이들 막은 고순도일 필요가 있다. 이것을 실현하기 위해, 이들 막을 설치하는 수단으로서 스퍼터링, 전자빔 증착 또는 화학 기상 성장법을 이용하는 것이 바람직하다. 이러한 수단을 이용함으로써, 막(film) 중의 Al이나 Fe의 농도를 소결체 중의 농도 이하, 전형적으로는 1×10¹⁷atoms/㎝³ 이하, 바람직하게는 1×10¹⁶atoms/㎝³ 이하, 보다 바람직하게는 1×10¹⁵atoms/㎝³ 이하로 할 수 있고, 기판으로부터의 금속 불순물 오염을 억제할 수가 있다. 상기 박막의 체적 저항률은 1×10⁸~1×10¹⁸Ω·㎝, 특히 1×10¹⁰~1×10¹⁶Ω·㎝인 것이 바람직하고, 열전도율은 2~100W/m·K, 특히 5~50W/m·K인 것이 바람직하다. 막(film) 종류으로서는, 상기 수단에 의해 고순도로 형성되는 SiO₂, Si₃N₄, SiO_xN_y(0＜x＜2, 0＜y＜1.3) 등의 절연막을 들 수가 있지만, 기판의 높은 열전도율을 유지하는 것을 고려하면, 특히 질화규소인 것이 바람직하다.

또한, 상기 박막의 두께는 0.01~50㎛, 특히 0.1~20㎛로 하는 것이 바람직하다.

또, 상기 기판 표면에 직접 또는 상기 박막을 개재하여 형성되는 단결정 반도체막으로서는, 단결정 실리콘막으로 할 수가 있고, 통상 0.01~100㎛, 특히 0.05~1㎛의 두께로 형성하는 것이 바람직하다. 이 경우, 단결정 반도체의 형성 방법으로서는, 스마트컷법(smart-cut method)과 같은 수소나 희가스 이온을 임플란트(implant)한 기판을 붙여 맞춘 후, 임플란트한 층으로부터 박리하여 전사하는 방법, Si나 SOI 등의 반도체층을 접합한 후, 기계적 및/또는 화학적 수단으로 박화하는 방법 등을 들 수 있다.

또, 소자 제조 공정에 있어서는, 일반적으로 기판을 정전 척(chuck)으로 보유하지만, 질화규소 자체는 절연체이기 때문에 정전 척으로 보유하는 것이 어렵다. 그 때문에 기판의 이면측은 도전성 또는 반도전성 상태로 하는 것이 필요하다. 이것은 정전 척의 보유가 가능하고, 소자 제조 라인의 오염의 염려가 없는, 실리콘막이 바람직하고, 그 형태는 단결정 실리콘막, 다결정 실리콘막, 혹은 아모퍼스(amorphous) 실리콘막의 어느 것도 가능하다. 또한, 그 두께는 0.01~100㎛, 특히 0.05~10㎛인 것이 바람직하다.

본 발명의 복합 기판은, 주로 발열이 큰 전력 소자나 고주파를 이용하는 RF소자 등에 이용된다.

<실시예>

이하, 실시예 및 비교예를 나타내어 본 발명을 구체적으로 설명하지만, 본 발명은 아래와 같은 실시예에 제한되는 것은 아니다.

　　［실시예 1］

본 발명의 실시 형태를 도 1에 나타낸다. 소결체 기판으로서 외경 200㎜, 두께 725㎛의 Si₃N₄ 소결체(11)를 제작하였다. 이 기판의 체적 저항률을 4탐침법(探針法)으로 측정하였는데 1×10¹⁴Ω·㎝ 였다. 또 열전도율을 레이저 플래시법(laser flash method)으로 측정하였는데 15W/m·K 였다. 또한, 이 기판과 동일한 체적 저항률 및 열전도율인 기판 Si₃N₄ 소결체 기판을 제작하였다. 이 기판을 HF 수용액에 용해하고, ICP-MS법으로 금속 불순물 농도를 평가하였는데 Fe가 1×10¹⁹atoms/㎝³, Al이 5×10¹⁸atoms/㎝³ 였다.

이 기판 전체면에 질화규소막(12)를 LP-CVD법으로 1㎛ 형성하였다. 형성한 질화규소막의 체적 저항률 및 열전도율을 평가하였는데 1×10¹⁴Ω·㎝, 13W/m·K이며, 소결체와 거의 같은 물성이었다. 또, 막(film) 중에 포함되는 금속 불순물 농도는 막을 HF 수용액에 용해하고, ICP-MS법으로 분석함으로써 행하였다. 그 결과, 막 중의 금속 불순물은 Fe가 가장 많아, 1×10¹⁵atoms/㎝³ 였다. 다음에 많은 금속 불순물은 Al이며, 그 농도는 1×10¹⁴atoms/㎝³ 였다. 그 외의 금속 불순물은 검출 한계 이하이며, 소자 제조 공정에서 문제가 없는 농도였다.

그 기판의 일방의 면에 두께 0.3㎛의 단결정 실리콘 박막(13)을 붙여 맞춤으로써 열전도율이 높고 염가인 소결체 기판을 이용하여 금속 오염의 염려가 적은 복합 기판을 제작할 수가 있었다.

상기에서 제작한 기판의 이면에 LP-CVD법을 이용하여 두께 1㎛의 아모퍼스(amorphous) 실리콘 박막(14)을 성막하였다. 아모퍼스 실리콘 표면의 금속 불순물 농도를 ICP-MS법으로 측정하였지만, 검출 한계 이하이며, 이면에의 금속 오염은 볼 수 없었다.

　　［실시예 2］

소결체 기판으로서 실시예 1과 마찬가지의 Si₃N₄ 소결체를 준비하였다.

이 기판 전체면에 SiO₂막을 LP-CVD법으로 1㎛ 형성하였다. 형성한 SiO₂막의 체적 저항률 및 열전도율을 평가하였는데 1×10¹⁴Ω·㎝, 1.5W/m·K 였다. 또, 막(film) 중에 포함되는 금속 불순물 농도는 실시예 1과 마찬가지의 순서로 평가하였는데 Fe 및 Al 모두 1×10¹⁴atoms/㎝³ 였다. 그 외의 금속 불순물은 검출 한계 이하이며, 소자 제조에는 문제가 없는 농도였다.

실시예 1과 마찬가지로 기판의 한 면에 두께 0.3㎛의 단결정 실리콘 박막을 붙여 맞춤으로써 열전도율이 높은 절연성 기판을 이용하여 금속 오염의 염려가 없는 복합 기판을 제작할 수가 있었다.

상기에서 제작한 기판의 이면에 LP-CVD법을 이용하여 두께 1㎛의 폴리실리콘 박막을 성막하였다. 폴리실리콘 표면의 금속 불순물 농도를 ICP-MS법으로 측정하였지만, 검출 한계 이하이며, 이면에의 금속 오염은 볼 수 없었다.

　　［실시예 3］

소결체 기판으로서 외경 200㎜, 두께 725㎛의 AlN 소결체를 제작하였다. 이 기판의 체적 저항률을 4단침법(端針法)으로 측정하였는데 1×10¹³Ω·㎝ 였다. 또 레이저 플래시법으로 측정한 열전도율은 160W/m·K 였다. 실시예 1과 마찬가지로 기판 중의 금속 불순물 농도를 평가하였는데 Fe가 5×10¹⁹atoms/㎝³, Al이 1×10¹⁹atoms/㎝³ 였다.

이 기판 전체면에 실시예 1과 마찬가지로 질화규소 박막을 LP-CVD법으로 1㎛ 형성하였다. 형성한 막의 체적 저항률, 열전도율 및 금속 불순물 농도는 실시예 1과 동등하였다.

상기에서 제작한 기판의 이면에 LP-CVD법을 이용하여 두께 1㎛의 아모퍼스(amorphous) 실리콘 박막을 성막하였다. 아모퍼스 실리콘 표면의 금속 불순물 농도를 ICP-MS법으로 측정하였지만, 검출 한계 이하이며, 이면에의 금속 오염은 볼 수 없었다.

　　［실시예 4］

소결체 기판으로서 외경 200㎜, 두께 725㎛의 SIALON(Si₃N₄·Al₂O₃) 소결체를 제작하였다. 이 기판의 체적 저항률을 4단침법으로 측정하였는데 1×10¹⁴Ω·㎝ 였다. 또 레이저 플래시법으로 측정한 열전도율은 45W/m·K 였다. 실시예 1과 마찬가지로 기판 중의 금속 불순물 농도를 평가하였는데 Fe가 2×10¹⁹atoms/㎝³, Al이 1×10²⁰atoms/㎝³ 였다.

이 기판 전체면에 실시예 1과 마찬가지로 질화규소 박막을 LP-CVD법으로 2㎛ 형성하였다. 형성한 막의 체적 저항률, 열전도율 및 금속 불순물 농도는 실시예 1과 동등하였다.

　　［비교예 1］

실시예 1과 동일한 체적 저항률 및 열전도율인 기판 Si₃N₄ 소결체 기판을 제작하였다. 이 기판을 HF 수용액에 용해하고, ICP-MS법으로 금속 불순물 농도를 평가하였는데 Fe가 1×10¹⁹atoms/㎝³, Al이 5×10¹⁸atoms/㎝³이며, 실시예 1의 질화규소막 중의 농도에 비해 현저하게 높았다. 체적 저항률이나 열전도율은 문제가 없지만, 소자 제조 공정에서 이용하려면 제조 라인의 오염이 문제가 되는 농도 레벨이며, 그대로의 형태로서는 사용할 수 없었다.

　　［비교예 2］

실시예 3과 동일한 체적 저항률 및 열전도율인 기판 AlN 소결체 기판을 제작하였다. 이 기판을 HF 수용액에 용해하고, ICP-MS법으로 금속 불순물 농도를 평가하였는데 Fe가 5×10¹⁹atoms/㎝³, Al이 1×10¹⁹atoms/㎝³이며, 실시예 3의 질화규소막 중의 농도에 비해 현저하게 높았다. 체적 저항률이나 열전도율은 문제가 없지만, 소자 제조 공정에서 이용하려면 제조 라인의 오염이 문제가 되는 농도 레벨이며, 그대로의 형태로서는 사용할 수 없었다.

　　［비교예 3］

실시예 4와 동일한 체적 저항률 및 열전도율인 기판 SIALON 소결체 기판을 제작하였다. 이 기판을 HF 수용액에 용해하고, ICP-MS법으로 금속 불순물 농도를 평가하였는데 Fe가 2×10¹⁹atoms/㎝³, Al이 1×10²⁰atoms/㎝³이며, 실시예 4의 질화규소막 중의 농도에 비해 현저하게 높았다. 체적 저항률이나 열전도율은 문제가 없지만, 소자 제조 공정에서 이용하려면 제조 라인의 오염이 문제가 되는 농도 레벨이며, 그대로의 형태로서는 사용할 수 없었다.

실시예 1~4, 비교예 1~3에서 제작한 웨이퍼에 대해 정전 척(chuck)으로 보유할 수 있는지를 확인하기 위해, 300㎜φ 크기의 전극을 설치한 기판에 복합 기판을 탑재하고, ±300V의 전압을 걸었을 때의 흡착력을, 전압 인가 상태에서 기판을 이장하고, 테이블로부터 기판이 벗어났을 때의 힘을 로드 셀에 의해 측정하고, 그것을 흡착력으로서 평가하였다. 그 결과를 표 1에 나타낸다.

표 1에는 실시예 1~4, 비교예 1~3에서 제작한 복합 기판의 흡착력 측정치와 동일 크기의 실리콘 웨이퍼에 대해 측정한 값을 나타낸다. 그 결과, 아모퍼스(amorphous) 실리콘 또는 폴리실리콘을 성막하고 있지 않는 비교예 1~3에 나타내는 복합 기판은 거의 정전 척되지 않는데 반해, 실시예 1~4의 아모퍼스 실리콘 또는 폴리실리콘을 성막한 복합 기판에서는 실리콘 웨이퍼와 동일한 정도의 흡착력였다.

기판 종류	흡착력(N)
실시예 1의 복합 기판	38.4
실시예 2의 복합 기판	37.7
실시예 3의 복합 기판	39.1
실시예 4의 복합 기판	37.6
비교예 1의 복합 기판	3.5
비교예 2의 복합 기판	1.2
비교예 3의 복합 기판	3.7
실리콘 웨이퍼	40.9

Claims

열전도율이 5W/m·K 이상, 또한 체적 저항률이 1×10⁸Ω·㎝ 이상인 무기 절연성 소결체 기판과 단결정 반도체막, 또는 상기 무기 절연성 소결체 기판과 단결정 반도체막과 이들의 사이에 개재하는 산화물, 질화물, 산질화물로부터 선택된 적어도 1종류의 박층을 구비한 것을 것을 특징으로 하는 복합 기판.
제1항에 있어서,
상기 박층이 상기 무기 절연성 소결체 기판의 전체를 덮어 형성되어 있는 것을 특징으로 하는 복합 기판.
제1항 또는 제2항에 있어서,
상기 무기 절연성 소결체가 질화규소, 질화알루미늄 또는 SIALON인 것을 특징으로 하는 복합 기판.
제1항 내지 제3항 중 어느 한 항에 있어서,
상기 단결정 반도체가 단결정 실리콘인 것을 특징으로 하는 복합 기판.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 박층이 스퍼터링, 전자빔 증착 또는 화학 기상 성장법으로 형성된 고순도 SiO₂, Si₃N₄, SiO_xN_y(0＜x＜2, 0＜y＜1.3)로부터 선택되는 막인 것을 특징으로 하는 복합 기판.
제1항 내지 제4항 중 어느 한 항에 있어서,
상기 박층이 화학 기상 성장법으로 형성된 질화규소인 것을 특징으로 하는 복합 기판.
제1항 내지 제6항 중 어느 한 항에 있어서,
상기 복합 기판의 적어도 이면에 다결정 또는 아모퍼스(amorphous)의 실리콘층이 설치되어 있는 것을 특징으로 하는 복합 기판.