KR20140099940A - 유기 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
유기 트랜지스터의 제조 방법은, 기판(1)상에 베이스 절연층(3)을 적층 형성하는 공정과, 베이스 절연층(3)상에 소스·드레인 전극(5a, 5b)을 형성하는 공정과, 소스·드레인 전극(5a, 5b)을 덮고, 또한 베이스 절연층(3)에 접하도록 유기 반도체층(7)을 적층 형성하는 공정과, 유기 반도체층(7)상에, 게이트 절연층(9)을 적층 형성하는 공정과, 게이트 절연층(9)상에 게이트 전극(11)을 형성하는 공정과, 유기 반도체층(7)을 형성하기 전에, 베이스 절연층(3)의 유기 반도체층(7)에 접하는 면에 표면 처리를 행하는 공정을 구비하고 있다. 표면 처리는, 유기 반도체층(7)과 동일 재료를 이용하여 적층 형성한 2개의 층의 사이의 접착 일을 W1로 했을 때에, 유기 반도체층(7)을, 표면 처리한 베이스 절연층(3)상에 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 사이의 접착 일 W2가, W1≥W2의 관계로 되도록 행해진다.
Description
본 발명은, 유기 트랜지스터 및 그 제조 방법에 관한 것이다.
유기 트랜지스터는, 유기 반도체 재료를 이용한 트랜지스터로서, 현재는 전계 효과 이동도(이하, 간단히 이동도라고 기재함)가 비정질(amorphous) 실리콘과 동등한 1cm2/Vsec에 이르고 있다. 유기 트랜지스터는, 게이트 전극의 배치에 따라, 탑 게이트(top gste)형 구조와 보텀 게이트(bottom gste)형 구조로 대별된다. 탑 게이트형 구조인 경우, 유기 반도체층 상에 게이트 절연층이 적층되어 채널이 형성된다. 유기 반도체층은, 유기 반도체 재료가 결정화하고 있는 쪽이, 이동도가 커지기 때문에 바람직하다고 생각되고 있다.
현재는, 증착이나 코팅에 의해 유기 반도체층을 형성하고 있지만, 이러한 방법에서는, 유기 반도체 재료가 다결정으로 된다. 다결정의 유기 반도체층을 갖는 유기 트랜지스터의 이동도는, 주로 그레인 사이를 이동하는 경계 이동도에 의해 율속(律速)(속도 제한)되고, 이동도 μ와, 유기 반도체층의 그레인 사이즈 L의 사이에는, 하기 식의 관계가 성립한다. 이 식으로부터, 유기 반도체층의 그레인 사이즈 L를 크게 하는 것에 의해, 이동도 μ를 크게 할 수 있는 것이 이해된다.
[수 1]
［식 중, ＜v＞는 전자 평균 속도, k는 볼츠만 상수, Eb는 활성화 에너지를 의미함］
유기 트랜지스터의 이동도를 향상시키는 기술로서, 특허 문헌 1(국제 공개 WO2008/117579)에는, 절연성 기재 상에, 펜타센(pentacene) 등의 제 1 유기 박막과, 테트라아릴디아민류 등의 제 2 유기 박막 또는 Al2O3 등의 무기계의 절연성 박막을 교대로 적층한 유기 트랜지스터가 제안되어 있다.
또한, 특허 문헌 2(특개 제2010－245114호 공보)에서는, 보텀 게이트형 구조의 유기 트랜지스터에 있어서, 게이트 절연막을 커플링제로 처리함으로써, 이동도를 향상시키는 것이 개시되어 있다. 또한, 특허 문헌 2에서는, 커플링제에 의해 게이트 절연막을 처리하여, 표면 자유 에너지를 저하시킴으로써, 큰 그레인 사이즈의 유기 반도체층을 얻을 수 있다고 시사되어 있다. 또한, 그레인 사이즈를 크게 함으로써, 캐리어 트랩의 원인이 되는 그레인간 경계가 적게 되어, 이동도가 높아지는 것도 시사되어 있다.
특허 문헌 3(특개 제2010－141142호 공보)에서는, 보텀 게이트형 구조의 유기 트랜지스터에 있어서, 게이트 절연막 상에, 표면 자유 에너지가 50mJ/m2 이하로 되는 코팅 박막을 형성하는 것이 제안되어 있다. 이에 의해, 특허 문헌 3에서는, 상기 박막상에 펜타센 등의 반도체 활성층을 성장시키는 경우, 캐리어의 트랩 준위로 되는 결함이 적은 반도체 활성층을 성장시킬 수 있는 것이 기재되어 있다.
특허 문헌 4(국제 공개 WO2006/137233)는, 기판 표면에, 유기 반도체 재료를 포함하는 액체를 도포하여 반도체 재료 박막을 형성하는 유기 반도체 재료 박막의 형성 방법에 관한 것이다. 특허 문헌 4에서는, 기판 표면의 표면 자유 에너지를 γS=γS d＋γS p＋γS h, 액체 중의 용매의 표면 자유 에너지를 γL=γL d＋γL p＋γL h(γS d, γS p, γS h 및 γL d, γL p, γL h는, 각각 Young－Fowkes식에 근거하는 고체 표면 및 액체의 표면 자유 에너지의 비극성 성분, 극성 성분, 수소 결합 성분을 나타냄)로 나타냈을 때, γS h－γL h의 값을 -5mN/m 이상 20mN/m 이하의 범위로 하는 것이 제안되어 있다. 이에 의해, 특허 문헌 4에서는, 이동도를 향상시킨 고성능의 유기 박막 트랜지스터를 제조할 수 있다고 되어 있고, 이러한 표면 자유 에너지의 제어를 행하는 방법으로서, 기판 표면의 표면 거칠기를 변화시키는 처리, 실란 커플링제에 의한 처리, 러빙 등의 배향 처리를 들 수 있다.
상기와 같이, 유기 트랜지스터의 이동도를 향상시키기 위해서, 표면 처리가 행해지거나 박막을 개재시키는 제안이 이루어지고 있다. 그러나, 상기 특허 문헌 1∼3의 제안은, 보텀 게이트형 구조의 유기 트랜지스터를 대상으로 한 것이며, 유기 반도체층 상에 게이트 절연층이 적층되어 채널이 형성되는 탑 게이트형 구조의 유기 트랜지스터의 이동도의 향상에 적용하는 것은 곤란하다. 상기 특허 문헌 4에서는, 탑 게이트 구조의 유기 트랜지스터로의 적용도 일응 시사되어 있지만, 그 경우의 표면 처리의 대상은 유리 기판이나 플라스틱 필름 등의 지지체(기판)로 되어 있고, 표면 처리의 구체적인 수법에 대해서는 명기되어 있지 않다.
본 발명은, 탑 게이트 구조를 갖고, 높은 이동도를 갖는 유기 트랜지스터를 제공한다.
상기 실정을 감안하여, 본 발명자 등은 열심히 연구를 행한 결과, 탑 게이트 구조의 유기 트랜지스터에 있어서, 유기 반도체층의 베이스(base)가 되는 제 1 절연층에, 미리 접착 일(work) W1≥W2가 되는 표면 처리를 해 두는 것에 의해, 높은 이동도를 갖는 유기 트랜지스터를 제조할 수 있는 것을 발견하여, 본 발명을 완성했다. 여기서, W1은, 유기 반도체층을 동일한 유기 반도체층상에 형성할 때의 접착 일이며, W2는, 유기 반도체층을, 표면 처리한 베이스가 되는 제 1 절연층상에 형성할 때의 접착 일이다.
본 발명의 유기 트랜지스터는, 지지체와, 상기 지지체 상에 적층된 제 1 절연층과, 상기 제 1 절연층 상에 적층된 유기 반도체층과, 상기 유기 반도체층에 대해, 부분적으로 접하여 마련된 한 쌍의 소스 전극 및 드레인 전극과, 상기 유기 반도체층보다 위에 적층된 제 2 절연층과, 상기 제 2 절연층 상에 마련된 게이트 전극을 구비하고 있다. 이 유기 트랜지스터는, 상기 제 1 절연층의 상기 유기 반도체층과 접하는 면에, 표면 처리가 행해져 있고, 상기 표면 처리는, 상기 유기 반도체층과 동일 재료를 이용하여 적층 형성한 2개의 층의 사이의 접착 일을 W1로 했을 때에, 상기 유기 반도체층을, 표면 처리한 상기 제 1 절연층상에 형성했을 경우의 상기 제 1 절연층과 상기 유기 반도체층의 사이의 접착 일 W2가, W1≥W2의 관계로 되도록 하는 처리이다.
본 발명의 유기 트랜지스터는, 상기 제 1 절연층의 표면에 있어서, 적어도 상기 유기 반도체층과 상기 제 2 절연층의 경계에 형성되는 채널 영역에 대응하여, 상기 표면 처리가 부분적으로 실시되어 있어도 좋다.
또한, 본 발명의 유기 트랜지스터는, 상기 표면 처리가, 탄소 수 10 이상 30 이하의 포화 탄화 수소 화합물을 부착시키는 처리이어도 좋다.
또한, 본 발명의 유기 트랜지스터는, 상기 유기 반도체층의 구성 재료가 펜타센이어도 좋다.
또한, 본 발명의 유기 트랜지스터는, 상기 제 1 절연층의 구성 재료가 SrTiO3이어도 좋다.
또한, 본 발명의 유기 트랜지스터는, 상기 한 쌍의 소스 전극 및 드레인 전극이, 상기 유기 반도체층보다 아래쪽에 마련된 탑 게이트·보텀 컨택트형 구조이어도 좋다. 이 경우, 상기 한 쌍의 소스 전극 및 드레인 전극상에 SAM막이 마련되어 있어도 좋다.
본 발명의 유기 트랜지스터의 제조 방법은, 지지체와, 상기 지지체 상에 적층된 제 1 절연층과, 상기 제 1 절연층 상에 적층된 유기 반도체층과, 상기 유기 반도체층에 대해, 부분적으로 접하여 마련된 한 쌍의 소스 전극 및 드레인 전극과, 상기 유기 반도체층보다 위에 적층된 제 2 절연층과, 상기 제 2 절연층 상에 마련된 게이트 전극을 구비한 유기 트랜지스터의 제조 방법이다. 이 제조 방법은, 상기 제 1 절연층의 상기 유기 반도체층과 접하는 면에 표면 처리를 행하는 공정과, 표면 처리 후의 상기 제 1 절연층 상에 상기 유기 반도체층을 형성하는 공정을 구비하고 있다. 그리고, 상기 표면 처리는, 상기 유기 반도체층과 동일 재료를 이용하여 적층 형성한 2개의 층의 사이의 접착 일을 W1로 했을 때에, 상기 유기 반도체층을, 표면 처리한 상기 제 1 절연층상에 형성했을 경우의 상기 제 1 절연층과 상기 유기 반도체층의 사이의 접착 일 W2가, W1≥W2의 관계로 되도록 행해진다.
이상과 같이, 제 1 절연층과 유기 반도체층의 접착 일을 제어하는 것에 의해, 유기 반도체층을 구성하는 분자의 결정 성장을 촉진하여 그레인 사이즈를 크게 해서, 결정의 규칙성을 향상시키고, 유기 반도체층의 표면을 평탄화하는 것이 가능하게 된다. 이에 의해, 유기 반도체층과 제 2 절연층의 계면의 채널 영역에 있어서의 캐리어의 이동 장벽을 저감하여, 유기 트랜지스터에 있어서의 이동도를 향상시키는 것이 가능하게 된다.
도 1은 본 발명의 제 1 실시 형태의 유기 트랜지스터의 개략 구성을 나타내는 단면도이다.
도 2는 비정질 SrTiO3 박막상의 펜타센 박막의 피복률과 접착 일의 관계를 나타내는 그래프이다.
도 3은 제 1 실시 형태의 유기 트랜지스터의 제조 방법에 있어서의 공정 순서를 모식적으로 나타내는 도면이다.
도 4는 도 3에 계속되는 공정을 모식적으로 나타내는 도면이다.
도 5는 제 1 실시 형태의 변형예를 모식적으로 설명하는 도면이다.
도 6은 제 1 실시 형태의 다른 변형예를 모식적으로 설명하는 도면이다.
도 7은 본 발명의 제 2 실시 형태의 유기 트랜지스터의 개략 구성을 나타내는 단면도이다.
도 8은 본 발명의 제 3 실시 형태에 있어서의 유기 트랜지스터의 제조 방법의 공정의 일부를 설명하는 도면이다.
도 2는 비정질 SrTiO3 박막상의 펜타센 박막의 피복률과 접착 일의 관계를 나타내는 그래프이다.
도 3은 제 1 실시 형태의 유기 트랜지스터의 제조 방법에 있어서의 공정 순서를 모식적으로 나타내는 도면이다.
도 4는 도 3에 계속되는 공정을 모식적으로 나타내는 도면이다.
도 5는 제 1 실시 형태의 변형예를 모식적으로 설명하는 도면이다.
도 6은 제 1 실시 형태의 다른 변형예를 모식적으로 설명하는 도면이다.
도 7은 본 발명의 제 2 실시 형태의 유기 트랜지스터의 개략 구성을 나타내는 단면도이다.
도 8은 본 발명의 제 3 실시 형태에 있어서의 유기 트랜지스터의 제조 방법의 공정의 일부를 설명하는 도면이다.
다음에, 도면을 참조하면서 본 발명의 실시 형태에 대해 설명한다.
(제 1 실시 형태)
도 1은, 본 발명의 제 1 실시 형태의 유기 트랜지스터(100)의 개략 구성을 나타내는 단면도이다. 이 유기 트랜지스터(100)는, 이른바 탑 게이트·보텀 컨택트형 구조를 하고 있다. 즉, 유기 트랜지스터(100)는, 지지체로서의 기판(1)과, 이 기판(1) 상에 소정의 두께로 형성된 제 1 절연층으로서의 베이스 절연층(3)과, 이 베이스 절연층(3) 상에 소정의 패턴으로 부분적으로 형성된 한 쌍의 소스 전극(5a) 및 드레인 전극(5b)과, 이들 소스 전극(5a) 및 드레인 전극(5b)을 덮도록, 또한 베이스 절연층(3)에 접하도록 적층된 유기 반도체층(7)과, 유기 반도체층(7) 상에 적층된 제 2 절연층으로서의 게이트 절연층(9)과, 게이트 절연층(9) 상에 적층된 게이트 전극(11)을 구비하고 있다. 베이스 절연층(3)의 유기 반도체층(7)에 접하는 면에는, 표면 처리가 행해지고, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 되어 있다.
＜기판＞
기판(1)의 재질은, 유기 트랜지스터에 일반적으로 이용되는 무기 재료 혹은 유기 재료로서, 예를 들면, 유리, 석영, 단결정 실리콘, 다결정 실리콘, 비정질 실리콘, 합성 수지 등을 이용할 수 있다. 여기서, 합성 수지로서는, 예를 들면, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리에테르술폰, 폴리에테르이미드, 폴리에테르에테르케톤, 폴리페닐렌술피드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 등을 들 수 있다. 또한, 기판(1)으로서, 상기 재료를 조합한 복합 기판을 이용할 수도 있다. 또한, 기판(1)은, 다층 구조이어도 좋다.
＜베이스 절연층＞
베이스 절연층(3)을 구성하는 절연 재료로서는, 유기 트랜지스터에 일반적으로 이용되는 무기 절연 재료 혹은 유기 절연 재료를 이용할 수 있다.
무기 절연 재료로서는, 예를 들면, 유리, 산화규소(SiO2), 질화규소, 질화알루미늄 등 이외에, 금속 산화물인 산화알류미늄, 산화탄탈, 산화티탄, 산화주석, 산화바나듐, 티탄산스트론튬, 티탄산바륨스트론튬, 지르코늄산티탄산바륨, 지르코늄산티탄산연, 티탄산연란탄, 티탄산바륨, 불화바륨마그네슘, 티탄산비스머스, 티탄산스트론튬비스머스, 탄탈산스트론튬비스머스, 탄탈산니오브산비스머스, 트리옥사이드이트륨, 산화하프늄 등을 들 수 있다. 이들 중에서도, 박막 상태에서도 비교적 비유전률이 높고, 비정질 구조를 갖고 있고, 절연 내압이 높은 티탄산스트론튬 등의 금속 산화물을 이용하는 것이 바람직하다.
또한, 유기 절연 재료로서는, 예를 들면, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리아크릴레이트, 페놀계 수지, 불소계 수지, 에폭시계 수지, 노볼락계 수지, 비닐계 수지 등의 고분자 재료를 이용할 수 있다.
또한, 도 1에서는 1층의 베이스 절연층(3)을 나타내고 있지만, 베이스 절연층(3)으로서, 복수의 절연막을 적층하는 것도 가능하다.
＜소스·드레인 전극＞
소스 전극(5a) 및 드레인 전극(5b)의 재료(전극 재료)로서는, 유기 트랜지스터에 일반적으로 이용되는 도전성 재료를 사용할 수 있다. 이러한 도전성 재료로서는, 예를 들면, Ag, Au, Ta, Ti, Al, Zr, Cr, Nb, Hf, Mo, 이들의 합금, 인듐주석산화물합금(ITO), 산화인듐아연(IZO) 등의 금속 재료나, 실리콘 단결정, 다결정 실리콘, 비정질 실리콘 등의 실리콘계 재료, 카본 블랙, 흑연 등의 탄소 재료, 또한, 예를 들면, 도전성 고분자 재료 등을 들 수 있다.
＜유기 반도체층＞
유기 반도체층(7)을 형성하기 위한 유기 반도체 재료로서는, 소망하는 반도체 특성을 구비한 유기 반도체층(7)을 형성할 수 있는 재료, 예를 들면, 방향족 화합물, 지방족 화합물, 유기 안료, 유기 규소 화합물 등을 들 수 있다. 보다 구체적으로는, 예를 들면, 펜타센 등의 저분자 유기 화합물, 폴리피를류, 폴리티오펜류, 폴리이소티아나프텐류, 폴리테닐렌비닐렌류, 폴리(p－페닐렌비닐렌)류, 폴리아닐린류, 폴리아세틸렌류, 폴리아즈렌류 등의 고분자 유기 화합물을 들 수 있다. 이들 중에서도, 유기 트랜지스터(100)의 이동도를 높게 할 수 있어, 간편하게 막 두께 제어가 가능한 펜타센 등의 축합 다환 방향족의 사용이 바람직하다. 펜타센과 같은 아센계의 축합 다환 방향족 화합물에서는, 벤젠환이 풍부하기 때문에 π 전자계의 확장에 의한 분자 간의 중첩이 커지므로, 이동도의 향상을 기대할 수 있다.
유기 반도체층(7)의 두께는, 유기 반도체 재료의 종류 등에 따라 적절히 설정할 수 있지만, 예를 들면, 1.5nm 이상 15nm 이하의 범위내로 할 수 있다.
＜게이트 절연층＞
게이트 절연층(9)을 구성하는 절연 재료로서는, 유기 트랜지스터에 일반적으로 이용되는 무기 절연 재료 혹은 유기 절연 재료를 이용할 수 있다.
무기 절연 재료로서는, 예를 들면, 유리, 산화규소(SiO2), 질화규소, 질화알루미늄 등 이외에, 금속 산화물인 산화알류미늄, 산화탄탈, 산화티탄, 산화주석, 산화바나듐, 티탄산스트론튬, 티탄산바륨스트론튬, 지르코늄산티탄산바륨, 지르코늄산티탄산연, 티탄산연란탄, 티탄산바륨, 불화바륨마그네슘, 티탄산비스머스, 티탄산스트론튬비스머스, 탄탈산스트론튬비스머스, 탄탈산니오브산비스머스, 트리옥사이드이트륨, 산화하프늄 등을 들 수 있다. 이들 중에서도, 박막 상태에서도 비교적 비유전률이 높고, 비정질 구조를 갖고 있고, 절연 내압이 높은 티탄산스트론튬 등의 금속 산화물을 이용하는 것이 바람직하다.
또한, 유기 절연 재료로서는, 예를 들면, 폴리이미드, 폴리아미드, 폴리에스테르, 폴리아크릴레이트, 페놀계 수지, 불소계 수지, 에폭시계 수지, 노볼락계 수지, 비닐계 수지 등의 고분자 재료를 이용할 수 있다.
게이트 절연층(9)의 두께는, 절연 재료의 종류 등에 따라 적절히 설정할 수 있지만, 예를 들면, 50nm 이상 1000nm 이하의 범위내, 바람직하게는, 100nm 이상 300nm 이하의 범위내로 할 수 있다.
＜게이트 전극＞
게이트 전극(11)을 구성하는 재료로서는, 유기 트랜지스터에 일반적으로 이용되는 도전성 재료를 사용할 수 있다. 이러한 도전성 재료로서는, 예를 들면, Ag, Au, Ta, Ti, Al, Zr, Cr, Nb, Hf, Mo, 이들의 합금, 주석인듐산화물합금(ITO), 산화인듐아연(IZO) 등의 금속 재료나, 실리콘 단결정, 다결정 실리콘, 비정질 실리콘 등의 실리콘계 재료, 카본 블랙, 흑연 등의 탄소 재료, 또한, 예를 들면, 도전성 고분자 재료 등을 들 수 있다.
＜표면 처리＞
베이스 절연층(3)의 유기 반도체층(7)에 접하는 면에는, 표면 처리가 이루어진다. 그리고, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일을 W1로 했을 경우, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2는, W1≥W2의 관계로 되어 있다.
여기서, 접착 일이란, 하기 식으로 나타내어지는 바와 같이, 액체와 고체의 각각의 표면 자유 에너지의 합과, 액체와 고체가 접착한 후의 표면 자유 에너지와의 차분을 의미한다.
［여기서, WSL는 접착 일, γS는 고체의 표면 자유 에너지, γL는 액체의 표면 자유 에너지, γSL는 액체와 고체가 접착한 상태의 계면 자유 에너지를 나타냄］
도 2는, 무기 절연 재료인 비정질-티탄산스트론튬(a－SrTiO3) 박막상에, 유기 반도체 재료인 펜타센 박막을 형성했을 경우의 피복률에 대해, a－SrTiO3 박막의 표면 상태를 변경하여 접착 일 W2를 변화시킨 조건에 있어서의 측정 결과를 나타내고 있다. a－SrTiO3 박막은, 플라즈마 스퍼터 증착법에 의해 실온의 조건에서 두께 100nm로 성막했다. 또한, 펜타센 박막은, 진공 증착법에 의해, 기판 온도 실온의 조건에서 두께 2nm로 성막했다. 여기서, 펜타센 박막을 동일한 펜타센 박막상에 형성했을 경우의 접착 일 W1은, 대략 100mN/m(도 2 중, 사선부로 나타낸)이다.
도 2에서는, a－SrTiO3의 표면을 미처리(부호 A)인 경우와, 표면 처리로서, C20H44 처리(부호 B), CxFy 처리(부호 C； x, y는 화학량론적으로 취할 수 있는 수치를 의미한다. 이하, 마찬가지이다), 자외선 처리(부호 D), 자외선 처리와 230℃ 어닐 처리의 조합(부호 E), 래디칼 처리(부호 F), 및 프탈산 디부틸 처리(부호 G)를 했을 경우를, 각각 펜타센과의 접착 일의 값으로 플롯하고 있다.
각 표면 처리는, 이하의 조건에서 실시했다. C20H44 처리는, C20H44 고체와 a－SrTiO3 기판을 샬레(schale)에 봉입함으로써 실시했다. CxFy 처리는, 폼블린(Fomblin)(등록상표； 솔베이 스페셜티 폴리머즈사제) 등의 진공 그리스와 a－SrTiO3 기판을 샬레에 봉입함으로써 실시했다. 자외선 처리는, 파장 185nm의 UV 처리 장치로 대기 중에서 a－SrTiO3를 자외선에 10분간 노출함으로써 실시했다. 자외선 처리와 어닐 처리의 조합에 있어서, 자외선 처리는, 상기와 동일한 조건에서 실시하고, 그 후, 진공 중에서 어닐함으로써 실시했다. 래디칼 처리는, O2 플라즈마 애싱 장치로 실시했다. 프탈산 디부틸 처리는, 프탈산 디부틸 용액과 a－SrTiO3 기판을 샬레에 봉입함으로써 실시했다.
자외선 처리(부호 D), 자외선 처리와 230℃ 어닐 처리(부호 E), 래디칼 처리(부호 F)는, 모두 a-SrTiO3의 표면을 청정화하는 표면 처리이다. 후술과 같이, 미처리(부호 A) 상태에서는, a－SrTiO3의 표면에 유기물이 부착하고 있을 가능성이 있지만, 이러한 처리에 의해, a－SrTiO3의 표면으로부터 유기물이 제거되어, 청정한 상태에 가까워지는 것에 의해, 미처리(부호 A)에 비해, 접착 일 W2가 커져 있는 것이라고 추정된다. 또한, 자외선 처리(부호 D), 자외선 처리와 230℃ 어닐 처리(부호 E)에서는, 청정화가 불완전하여 유기물이 잔존하고 있다고 생각되기 때문에, 결과적으로 접착 일 W2가 허용 범위내로 되어 있지만, 래디칼 처리(부호 F)에서는, 청정화가 너무 진행되었기 때문에, 접착 일 W2가 W1보다 커져 있는 것이라고 생각된다.
한편, C20H44 처리(부호 B), CxFy 처리(부호 C)에서는, 이러한 분자가 상호 작용에 의해 1 분자층 이하의 두께에서 a－SrTiO3의 표면에 부착하여, a－SrTiO3의 표면을 불활성화하고 있는 것에 의해, 접착 일 W2를 충분히 저하시키고 있는 것이라고 생각된다.
또한, 프탈산 디부틸 처리(부호 G)에서는, 프탈산 디부틸의 화학 구조 중에 산소 원자의 이중 결합이 존재하기 때문에, 표면 처리 후에 그 산소 원자가 대기 중의 물과 반응해 버림으로써, 접착 일 W2가 약간 크게 되어 있다고 생각된다. 그러나, 접착 일 W2는 W1과 거의 동등하고, 표면 처리의 효과가 얻어져 있다.
또한, 미처리(부호 A)에 대해서는, a－SrTiO3의 표면에 유기물이 부착하고 있을 가능성이 있고, 그것이 접착 일이 작고, 피복률이 높은 이유라고 추측된다. 따라서, 미처리(부호 A)인 경우, 피복률의 값은 좋지만, 무엇이 부착하고 있는지 알 수 없고, 그 양도 일정하다고는 할 수 없기 때문에, 펜타센의 결정성이나 피복률을 엄밀하게 관리하는 목적에서는 바람직베이스 않다. 단, 유기 오염에 의해, a－SrTiO3 표면의 펜타센과의 접착 일 W2가 작아지도록 기능하고 있어, 결과적으로 W1≥W2를 만족하여, 높은 피복률로 되어 있다.
도 2에 나타낸 실험의 결과로부터, 베이스 절연층(3)이 a－SrTiO3 박막인 경우의 표면 처리로서는, C20H44 처리(부호 B), CxFy 처리(부호 C)가, 접착 일 W2를 저하시키는 효과가 커서, 바람직하다고 생각된다. 그리고, 유기 반도체층(7)(펜타센)을 동일한 유기 반도체층(펜타센) 상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 되도록 표면 처리를 행한다. 이러한 표면 처리에 의해, 유기 반도체층(7)을 구성하는 분자의 결정 성장을 촉진하여 그레인 사이즈를 크게 해서, 결정의 규칙성을 향상시키고, 유기 반도체층(7)의 표면을 평탄화하는 것이 가능하게 된다. 접착 일을 W1≥W2로 함으로써, 이러한 효과를 얻을 수 있는 메커니즘은 아직도 분명베이스 않지만, 유기 반도체층(7)과 베이스 절연층(3) 간의 상호작용과 유기 반도체층(7)을 구성하는 유기 반도체 재료 그 자신의 응집성(결정화하기 쉬움)의 밸런스를 고려하여, 이하와 같이 생각하면 합리적으로 설명할 수 있다. 본래, 유기 반도체 재료는 응집성이 높고, 그 자신이 결정화하기 쉬운 성질을 가지고 있다(환언하면, 자체 조직화하기 쉽다). 유기 반도체층(7)을, 예를 들면, 증착에 의해 형성하는 경우, 유기 반도체층(7)과 베이스 절연층(3) 간의 습윤성이 크면(W1＜W2), 유기 반도체층(7)이 자체의 힘으로 결정화하는 것보다도 베이스 절연층(3)과 젖어(결합하여) 버려, 그 장소에 머무를 가능성이 높아져서, 그 장소를 중심으로 하여 결정 성장이 시작되어 버린다. 이 결정 생성 사이트가 많으면 많을수록, 결정의 배향성이 낮아져서, 결과적으로 그레인 사이즈의 감소를 일으킬 가능성이 커진다. 이에 대해서 유기 반도체층(7)과 베이스 절연층(3) 간의 습윤성이 작은 경우(W1≥W2)에는, 특정의 장소에 분자가 머무는 일 없이 베이스 절연층(3)상을 자유롭게 이동할 수 있기 때문에, 분자 자신의 응집성을 살린 상태에서 결정을 생성하게 된다. 그 결과로서 큰 그레인을 형성하여, 표면의 평탄화가 일어나는 것이라고 추측된다. 이에 의해, 유기 반도체층(7)과 게이트 절연층(9)의 계면의 채널 영역 C에 있어서의 캐리어의 이동 장벽을 저감하여, 유기 트랜지스터(100)에 있어서의 이동도를 향상시키는 효과를 얻을 수 있다.
［유기 트랜지스터의 제조 방법］
다음에, 도 3∼도 6을 참조하면서, 본 실시 형태의 유기 트랜지스터(100)의 제조 방법에 대해 설명한다. 도 3∼도 6은, 본 실시 형태의 유기 트랜지스터(100)의 제조 방법에 있어서의 공정 순서를 설명하기 위해서 기판 표면의 단면 구조를 모식적으로 나타낸 것이다. 본 실시 형태의 유기 트랜지스터(100)의 제조 방법은, 적어도 기판(1)상에 베이스 절연층(3)을 적층 형성하는 공정과, 베이스 절연층(3)상에 소스·드레인 전극(5a, 5b)을 형성하는 공정과, 소스·드레인 전극(5a, 5b)을 덮고, 또한 베이스 절연층(3)에 접하도록 유기 반도체층(7)을 적층 형성하는 공정과, 유기 반도체층(7)상에, 게이트 절연층(9)을 적층 형성하는 공정과, 게이트 절연층(9)상에 게이트 전극(11)을 형성하는 공정을 구비하고 있다. 그리고, 본 실시 형태의 유기 트랜지스터의 제조 방법(100)은, 또한, 유기 반도체층(7)을 형성하기 전에, 베이스 절연층(3)의 유기 반도체층(7)에 접하는 면에 표면 처리를 행하는 공정을 구비하고 있다. 유기 반도체층(7)은, 표면 처리 후의 베이스 절연층(3) 상에 형성된다. 여기서, 표면 처리는, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 되도록 행해진다. 또한, 본 실시 형태의 유기 트랜지스터(100)의 제조 방법은, 필요에 따라서 다른 공정을 가져도 좋다.
＜베이스 절연층의 형성 공정＞
도 3(a)∼(b)는, 베이스 절연층(3)의 형성 공정을 나타내고 있다. 본 공정에서는, 기판(1)상에 베이스 절연층(3)을 적층 형성한다. 베이스 절연층(3)을 형성하는 방법으로서는, 특히 한정되는 것은 아니다. 베이스 절연층(3)의 재질로 무기 절연 재료를 이용하는 경우에는, 건식 프로세스 또는 습식 프로세스에 의해 베이스 절연층(3)을 형성할 수 있다. 건식 프로세스로서는, 예를 들면, 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터 빔법, 저에너지 이온 빔법, 이온 도금법, CVD법, 스퍼터링법, 대기압 플라즈마법 등을 들 수 있다. 또한, 습식 프로세스로서는, 예를 들면, 스핀 코팅법, 다이 코팅법, 롤 코팅법, 바 코팅법, LB법, 딥 코팅법, 스프레이 코팅법, 블레이드 코팅법, 캐스트법 등의 도포 방법이나, 잉크젯법, 스크린 인쇄법, 패드 인쇄법, 플렉소(flexo) 인쇄법, 마이크로 컨택트 프린팅법, 그라비아(gravure) 인쇄법, 오프셋 인쇄법, 그라비아·오프셋 인쇄법 등을 들 수 있다. 또한, 베이스 절연층(3)의 재질로 유기 절연 재료를 이용하는 경우에는, 습식 프로세스에 의해 베이스 절연층(3)을 형성하는 것이 바람직하다.
본 실시 형태에 있어서, 베이스 절연층(3)을 형성하는 경우의 성막 조건으로서는, 막의 균일성을 확보하는 관점으로부터, 예를 들면, 진공 증착법, MOCVD법 등이 바람직하다.
＜표면 처리 공정＞
도 3(b)∼(c)는, 표면 처리 공정을 나타내고 있다. 표면 처리 공정은, 베이스 절연층(3)의 표면 상태를 변화시켜, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 되도록 행해진다. 도 3(c)에서는, 베이스 절연층(3)의 전체면이 표면 처리된 상태를 파선으로 나타내고 있다.
표면 처리는, 예를 들면, 이하의 i)∼iii) 중 어느 하나의 처리에 의해 행할 수 있다.
i) 베이스 절연층(3)의 표면을 불활성으로 하는 처리.
ii) 베이스 절연층(3)의 표면의 활성종을 감소시키는 처리.
iii) 베이스 절연층(3)의 표면의 수분을 제거하는 처리.
상기 i)의 처리로서는, 베이스 절연층(3)의 표면에, 불활성 물질을 부착시키는 처리를 들 수 있다. 불활성 물질로서는, 예를 들면, 포화 탄화 수소(CxHy), 불휘발성 유기물(예를 들면, 진공 그리스로서 이용되는 CxFy), Sr 원자 등이며, 이들을 부착시키는 것에 의해, 베이스 절연층(3)의 표면이 활성인 부위를 종단한다. 이에 의해, 유기 반도체 재료에 대한 습윤성이 향상함으로써, 유기 반도체 재료의 입계가 감소하고, 입계에 의한 캐리어 산란이 감소하여, 이동도의 향상을 기대할 수 있다. 여기서, 포화 탄화 수소(CxHy)로서는, 탄소 수 10 이상 30 이하의 포화 탄화 수소 화합물이 바람직하고, 예를 들면, C20H44 등이 바람직하다. 예를 들면, 베이스 절연층(3)이 a－SrTiO3에 의해 구성되어 있는 경우, 베이스 절연층(3) 중의 Ti 원자나 O 원자의 미결합 사이트에 C20H44가 상호 작용에 의해 결합하는 것에 의해, 미결합 사이트가 종단되고, 불활성화되는 것이라고 생각된다.
베이스 절연층(3)의 표면의 불활성화 처리는, 예를 들면, 밀폐 용기내에서 베이스 절연층(3)의 표면을 상기 포화 탄화 수소(CxHy) 등의 불활성 물질의 증기에 노출하여, 베이스 절연층(3)의 표면에 불활성 물질을 부착시킴으로써 행할 수 있다. 불활성화 처리는, 예를 들면, 포화 탄화 수소(CxHy)인 경우, 베이스 절연층(3)의 표면에, 예를 들면, UV 처리, 용액 세정 등의 처리를 행하여, 표면을 일단 활성화하고 나서 CxHy 분위기 중에 봉입하는 것이 바람직하다.
상기 ii)의 처리로서는, 베이스 절연층(3)의 표면의 활성종에 대해서 반응성을 갖는 원자나 분자를 공급하는 방법을 들 수 있다. 베이스 절연층(3)의 표면의 활성종으로서는, 예를 들면, 산소 원자의 이중 결합, Ti 원자 등을 들 수 있다.
상기 iii)의 처리로서는, 베이스 절연층(3)의 표면을 진공 중에서 어닐 처리하여 수분을 제거하는 방법을 들 수 있다.
＜소스·드레인 전극의 형성 공정＞
소스·드레인 전극의 형성 공정에서는, 도 3(c)∼(d)에 나타낸 바와 같이, 베이스 절연층(3)상에, 채널 영역 C에 대응하는 소정의 간격으로 소스 전극(5a) 및 드레인 전극(5b)을 형성한다. 소스 전극(5a) 및 드레인 전극(5b)을 형성하는 방법은 특히 한정되는 것은 아니다. 예를 들면, 베이스 절연층(3)의 전체면에 도전성층을 형성한 후, 이것을 포토리소그래피 기술과 에칭에 의해 패터닝하여 소스 전극(5a) 및 드레인 전극(5b)을 형성해도 좋고, 스크린 인쇄법, 잉크젯법, 증착법 등에 의해 베이스 절연층(3)상에 직접 패턴 형상으로 소스 전극(5a) 및 드레인 전극(5b)을 형성해도 좋다.
＜유기 반도체층의 형성 공정＞
유기 반도체층(7)의 형성 공정에서는, 소스·드레인 전극(5a, 5b)을 덮고, 또한 베이스 절연층(3)에 접하도록 유기 반도체층(7)을 적층 형성한다. 이에 의해, 도 4(a)에 나타낸 바와 같이, 유기 반도체층(7)이 형성된다. 유기 반도체층(7)은, 예를 들면, 건식 프로세스 또는 습식 프로세스에 의해 형성할 수 있다. 건식 프로세스로서는, 예를 들면, 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터 빔법, 저에너지 이온 빔법, 이온 도금법, CVD법, 스퍼터링법, 대기압 플라즈마법 등을 들 수 있다. 습식 프로세스로서는, 예를 들면, 스핀 코팅법, 다이 코팅법, 롤 코팅법, 바 코팅법, LB법, 딥 코팅법, 스프레이 코팅법, 블레이드 코팅법, 캐스트법 등의 도포 방법이나, 잉크젯법, 스크린 인쇄법, 패드 인쇄법, 플렉소 인쇄법, 마이크로 컨택트 프린팅법, 그라비아 인쇄법, 오프셋 인쇄법, 그라비아·오프셋 인쇄법 등을 들 수 있다.
유기 반도체층(7)과 게이트 절연층(9)의 계면에 채널 영역 C가 형성되기 때문에, 유기 트랜지스터(100)의 이동도를 향상시키는 관점으로부터, 유기 반도체층(7)의 표면 거칠기 Ra를 가능한 한 작게 하여 평탄한 상태로 하는 것이 바람직하다. 본 실시 형태에서는, 유기 반도체층(7)의 하층의 베이스 절연층(3)에 표면 처리를 실시하는 것에 의해, 유기 반도체층(7)(예를 들면, 펜타센)을 동일한 유기 반도체층(예를 들면, 펜타센) 상에 적층 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 되기 때문에, 유기 반도체층(7)의 표면이 평탄화하여, 유기 반도체층(7)의 표면 거칠기 Ra를 작게 하는 것이 가능하게 된다.
＜게이트 절연층의 형성 공정＞
게이트 절연층(9)의 형성 공정에서는, 도 4(a), (b)에 나타낸 바와 같이, 유기 반도체층(7)상에, 게이트 절연층(9)을 적층 형성한다. 게이트 절연층(9)을 형성하는 방법으로서는, 특히 한정되는 것은 아니다. 게이트 절연층(9)의 재질로 무기 절연 재료를 이용하는 경우에는, 건식 프로세스 또는 습식 프로세스에 의해 게이트 절연층(9)을 형성할 수 있다. 건식 프로세스로서는, 예를 들면, 진공 증착법, 분자선 에피택셜 성장법, 이온 클러스터 빔법, 저에너지 이온 빔법, 이온 도금법, CVD법, 스퍼터링법, 대기압 플라즈마법 등을 들 수 있다. 또한, 습식 프로세스로서는, 예를 들면, 스핀 코팅법, 다이 코팅법, 롤 코팅법, 바 코팅법, LB법, 딥 코팅법, 스프레이 코팅법, 블레이드 코팅법, 캐스트법 등의 도포 방법이나, 잉크젯법, 스크린 인쇄법, 패드 인쇄법, 플렉소 인쇄법, 마이크로 컨택트 프린팅법, 그라비아 인쇄법, 오프셋 인쇄법, 그라비아·오프셋 인쇄법 등을 들 수 있다. 또한, 게이트 절연층(9)의 재질로 유기 절연 재료를 이용하는 경우에는, 습식 프로세스에 의해 게이트 절연층(9)을 형성하는 것이 바람직하다.
＜게이트 전극의 형성 공정＞
게이트 전극(11)의 형성 공정에서는, 도 4(b), (c)에 나타낸 바와 같이, 게이트 절연층(9)상에 게이트 전극(11)을 형성한다. 게이트 전극(11)을 형성하는 방법은, 특히 한정되는 것이 아니고, 게이트 전극(11)의 재질에 따라 결정할 수 있다. 게이트 절연층(9)상에 패턴 형상으로 게이트 전극(11)을 형성하는 방법으로서는, 게이트 절연층(9)의 전체면에 도전성층을 형성한 후, 이것을 포토리소그래피 기술에 의해 패터닝하여 게이트 전극(11)으로 해도 좋고, 스크린 인쇄법, 잉크젯법, 증착법 등에 의해 게이트 절연층(9)상에 직접 패턴 형상으로 게이트 전극(11)을 형성해도 좋다.
이상의 공정에 의해, 도 1에 나타낸 유기 트랜지스터(100)를 제조할 수 있다. 본 실시 형태의 유기 트랜지스터(100)는, 예를 들면, 박막 트랜지스터(TFT) 등의 유기 전계 효과 트랜지스터로서, 액정 디스플레이 장치, 유기 EL 디스플레이 장치, 전기 영동 디스플레이 장치 등에 바람직하게 이용할 수 있다.
다음에, 제 1 실시 형태에 있어서의 변형예에 대해 설명한다.
＜제 1 변형예＞
표면 처리 공정에서는, 도 3(c)에 나타낸 바와 같이 베이스 절연층(3)의 전체면에 대해서 표면 처리를 행해도 좋지만, 베이스 절연층(3)의 일부에 대해서 행해도 좋다. 예를 들면, 도 5에 나타낸 바와 같이, 유기 반도체층(7)과 게이트 절연층(9)의 경계에 형성되는 채널 영역 C에 대응하는 베이스 절연층(3)상의 영역(채널 대응 영역 Rc)을 포함하도록 부분적으로 실시하는 것도 가능하다.
＜제 2 변형예＞
도 3(d)에 나타낸 바와 같이, 소스 전극(5a) 및 드레인 전극(5b)을 형성한 후, 또한, 도 6에 나타낸 바와 같이, 소스 전극(5a) 및 드레인 전극(5b) 상에 자기 조직화 단분자(Self-assembled monolayer： SAM)막(20)을 형성해 둘 수도 있다. SAM막(20)을 마련함으로써, 소스 전극(5a) 및 드레인 전극(5b)의 표면의 표면 자유 에너지를 저하시키고, 유기 반도체 재료의 습윤성을 향상시켜, 유기 반도체 재료의 결정성(결정의 크기, 결정 배열)을 양호하게 함과 아울러, 소스 전극(5a) 및 드레인 전극(5b)과 유기 반도체층(7)의 전기적인 접속을 양호하게 할 수 있다. 도시는 생략베이스만, SAM막(20)은, 두께 방향으로는 1 분자(monomolecular)만의 화합물 분자가, 폭 방향으로 다수 배열한 구조를 이루고 있다. 각 화합물 분자는, 일단에 소스 전극(5a) 및 드레인 전극(5b)에 흡착하는 결합기를 갖고, 타단에 발수성의 말단기를 구비하고 있다. 여기서, 소스 전극(5a) 및 드레인 전극(5b)에 흡착하는 결합기는, 소스 전극(5a) 및 드레인 전극(5b)의 재료에 따라 선택할 수 있지만, 예를 들면, 소스 전극(5a) 및 드레인 전극(5b)이, 금, 은, 동 등의 금속으로 구성되는 경우에는, 결합기로서 티올기(SH), 디설피드기(SS)가 바람직하게 이용된다. 또한, 발수성의 말단기로서는, 메틸기(CH3), 불소(F) 등이 바람직하게 이용된다. 구체적으로는, 소스 전극(5a) 및 드레인 전극(5b)의 재질로서 금을 이용했을 경우에는, SAM막(20)으로서, 알칸 티올 등을 이용할 수 있다.
이상 상술한 바와 같이, 본 실시 형태의 유기 트랜지스터(100)에서는, 기판(1)상에 형성한 베이스 절연층(3)에 대해, 미리 표면 처리를 실시해 둔다. 이 표면 처리에 의해, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 된다. 이와 같이, 베이스 절연층(3)과 유기 반도체층(7)의 접착 일을 제어하는 것에 의해, 유기 반도체층(7)을 구성하는 분자의 결정 성장을 촉진하여 그레인 사이즈를 크게 해서, 결정의 규칙성을 향상시키고, 유기 반도체층(7)의 표면을 평탄화하는 것이 가능하게 된다. 이에 의해, 유기 반도체층(7)과 게이트 절연층(9)의 계면의 채널 영역 C에 있어서의 캐리어의 이동 장벽을 저감하여, 유기 트랜지스터(100)에 있어서의 이동도를 향상시키는 효과를 얻을 수 있다.
(제 2 실시 형태)
다음에, 도 7을 참조하면서, 본 발명의 제 2 실시 형태에 대해 설명한다. 도 7은, 본 발명의 제 2 실시 형태에 따른 유기 트랜지스터의 개략 구성을 설명하는 도면이다. 이 유기 트랜지스터(101)는, 이른바 탑 게이트·탑 콘택트형 구조를 하고 있다. 즉, 유기 트랜지스터(101)는, 지지체로서의 기판(1)과, 이 기판(1) 상에 소정의 두께로 형성된 제 1 절연층으로서의 베이스 절연층(3)과, 이 베이스 절연층(3)에 접하도록 적층된 유기 반도체층(7)과, 이 유기 반도체층(7) 상에, 소정의 패턴으로 부분적으로 형성된 한 쌍의 소스 전극(5a) 및 드레인 전극(5b)과, 이들 소스 전극(5a) 및 드레인 전극(5b)의 사이의 유기 반도체층(7) 상에 적층된 제 2 절연층으로서의 게이트 절연층(9)과, 게이트 절연층(9) 상에 적층된 게이트 전극(11)을 구비하고 있다. 베이스 절연층(3)의 유기 반도체층(7)에 접하는 면에는, 표면 처리가 행해지고, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 되어 있다. 본 실시 형태의 유기 트랜지스터(101)는, 탑 게이트·탑 컨택트형 구조인 점을 제외하고, 제 1 실시 형태의 유기 트랜지스터(100)와 마찬가지의 특징을 구비하고 있다. 따라서, 동일한 구성에는 동일한 부호를 부여하여 설명을 생략한다.
본 실시 형태의 유기 트랜지스터(101)에 있어서도, 기판(1)상에 형성한 베이스 절연층(3)에 대해, 표면 처리가 실시되어 있다. 이 표면 처리에 의해, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 된다. 이와 같이, 베이스 절연층(3)과 유기 반도체층(7)의 접착 일을 제어하는 것에 의해, 유기 반도체층(7)을 구성하는 분자의 결정 성장을 촉진하여 그레인 사이즈를 크게 해서, 결정의 규칙성을 향상시키고, 유기 반도체층(7)의 표면을 평탄화하는 것이 가능하게 된다. 이에 의해, 유기 반도체층(7)과 게이트 절연층(9)의 계면의 채널 영역 C에 있어서의 캐리어의 이동 장벽을 저감하여, 유기 트랜지스터(101)에 있어서의 이동도를 향상시키는 효과를 얻을 수 있다.
본 실시 형태의 유기 트랜지스터(101)의 제조 방법은, 기판(1)상에 베이스 절연층(3)을 적층 형성하는 공정과, 베이스 절연층(3)에 접하도록 유기 반도체층(7)을 적층 형성하는 공정과, 유기 반도체층(7)상에 부분적으로 소스·드레인 전극(5a, 5b)을 형성하는 공정과, 소스·드레인 전극(5a, 5b)의 사이의 유기 반도체층(7)상에 적층하여 게이트 절연층(9)을 형성하는 공정과, 게이트 절연층(9)상에 게이트 전극(11)을 형성하는 공정을 구비하고 있다. 그리고, 본 실시 형태의 유기 트랜지스터(101)의 제조 방법은, 또한, 베이스 절연층(3)의 유기 반도체층(7)에 접하는 면에, 유기 반도체층(7)을 동일한 유기 반도체층상에 형성했을 경우의 접착 일 W1에 대해, 베이스 절연층(3)에 표면 처리를 한 상태에서 유기 반도체층(7)을 형성했을 경우의 베이스 절연층(3)과 유기 반도체층(7)의 접착 일 W2가, W1≥W2의 관계로 되도록 하는 표면 처리 공정을 구비하고 있다. 또한, 본 실시 형태의 유기 트랜지스터(101)의 제조 방법은, 필요에 따라서 다른 공정을 가져도 좋다. 유기 트랜지스터(101)의 제조 방법은, 베이스 절연층(3)에 접하도록 유기 반도체층(7)을 형성한 후, 유기 반도체층(7)상에 소스 전극(5a) 및 드레인 전극(5b)을 형성하는 점 이외에는, 제 1 실시 형태의 유기 트랜지스터(100)의 제조와 마찬가지로 실시할 수 있다.
또한, 본 실시 형태에 있어서도, 제 1 실시 형태의 제 1 변형예와 마찬가지로, 유기 반도체층(7)과 게이트 절연층(9)의 경계에 형성되는 채널 영역 C에 대응하는 베이스 절연층(3)상의 영역(채널 대응 영역 Rc)을 포함하도록 표면 처리를 부분적으로 실시하는 것도 가능하다. 본 실시 형태의 유기 트랜지스터(101)에 있어서의 다른 구성 및 효과는, 제 1 실시 형태의 유기 트랜지스터(100)와 마찬가지이다.
(제 3 실시 형태)
다음에, 도 8을 참조하면서, 본 발명의 제 3 실시 형태의 유기 트랜지스터(도시 생략)에 대해, 그 제조 방법을 중심으로 설명한다. 상기 제 1 실시 형태 및 제 2 실시 형태에서는, 표면 처리 공정을, 상기와 같이, i) 베이스 절연층(3)의 표면을 불활성으로 하는 처리, ii) 베이스 절연층(3)의 표면의 활성종을 감소시키는 처리, iii) 베이스 절연층(3)의 표면의 수분을 제거하는 처리 등에 의해 행하는 것으로 했다. 본 실시 형태에서는, 표면 처리 공정으로서, 상기 i)∼iii) 등의 처리에 앞서, 베이스 절연층(3)의 표면을 청정화하는 청정화 처리를 행하는 구성으로 했다. 즉, 본 실시 형태에서는, 표면 처리 공정은, 예를 들면, 상기 i)∼iii) 등의 처리와, 그 전에 행하는 청정화 처리를 포함하고 있다. 표면 처리 공정의 일부로서, 베이스 절연층(3)의 표면을 청정화하는 청정화 처리를 행하는 것에 의해, 베이스 절연층(3)의 표면 상태를 균일하게 배열할 수 있기 때문에, 상기 i)∼iii) 등의 처리의 효과를 정량적으로 파악하기 쉬워진다고 하는 장점이 있다.
도 8은, 본 실시 형태의 유기 트랜지스터의 제조 방법에 있어서의 표면 처리 공정만의 순서를 나타내는 흐름도이다. 여기에서는, 베이스 절연층(3)의 a－SrTiO3에 대해서, 상기 i)∼iii) 등의 처리 중에서, 불활성화 처리를 행하는 경우를 예로 들어 설명한다. 상기 제 1 실시 형태 및 제 2 실시 형태와 마찬가지로, 베이스 절연층(3)(및 필요에 따라 소스 전극(5a) 및 드레인 전극(5b))을 형성한 후, 우선, 청정화 처리 S1을 실시하고, 다음에, 불활성화 처리 S2를 실시한다.
베이스 절연층(3)의 청정화 처리 S1로서는, 예를 들면, 래디칼 처리, 자외선 처리와 어닐 처리의 조합 등의 처리를 들 수 있다.
불활성화 처리 S2는, 제 1 실시 형태에 있어서의 상기 i)의 불활성화 처리와 마찬가지로 실시할 수 있다. 또한, 불활성화 처리로 변경하여, 상기 ii), iii)의 처리를 행해도 좋다.
본 실시 형태의 유기 트랜지스터에 있어서의 다른 구성 및 효과는, 제 1 및 제 2 실시 형태의 유기 트랜지스터와 마찬가지이다.
이상, 본 발명의 실시 형태를 예시의 목적으로 상세하게 설명했지만, 본 발명은 상기 실시 형태로 제약되는 것은 아니다.
본 국제 출원은, 2011년 12월 8일에 출원된 일본 특허 출원 제2011－268827호에 근거하는 우선권을 주장하는 것으로, 해당 출원의 전체 내용을 여기에 원용한다.
Claims (8)
- 지지체와, 상기 지지체 상에 적층된 제 1 절연층과, 상기 제 1 절연층 상에 적층된 유기 반도체층과, 상기 유기 반도체층에 대해, 부분적으로 접하여 마련된 한 쌍의 소스 전극 및 드레인 전극과, 상기 유기 반도체층보다 위에 적층된 제 2 절연층과, 상기 제 2 절연층 상에 마련된 게이트 전극을 구비한 유기 트랜지스터로서,
상기 제 1 절연층의 상기 유기 반도체층과 접하는 면에 표면 처리가 행해져 있고, 상기 표면 처리는, 상기 유기 반도체층과 동일 재료를 이용하여 적층 형성한 2개의 층의 사이의 접착 일을 W1로 했을 때에, 상기 유기 반도체층을, 표면 처리한 상기 제 1 절연층상에 형성했을 경우의 상기 제 1 절연층과 상기 유기 반도체층의 사이의 접착 일 W2가, W1≥W2의 관계로 되도록 하는 처리인
것을 특징으로 하는 유기 트랜지스터.
- 제 1 항에 있어서,
상기 제 1 절연층의 표면에 있어서, 적어도 상기 유기 반도체층과 상기 제 2 절연층의 경계에 형성되는 채널 영역에 대응하여, 상기 표면 처리가 부분적으로 실시되어 있는 유기 트랜지스터.
- 제 1 항에 있어서,
상기 표면 처리는, 탄소 수 10 이상 30 이하의 포화 탄화 수소 화합물을 부착시키는 처리인 유기 트랜지스터.
- 제 1 항에 있어서,
상기 유기 반도체층의 구성 재료는 펜타센(pentacene)인 유기 트랜지스터.
- 제 1 항에 있어서,
상기 제 1 절연층의 구성 재료는 SrTiO3인 유기 트랜지스터.
- 제 1 항에 있어서,
상기 한 쌍의 소스 전극 및 드레인 전극은, 상기 유기 반도체층보다 아래쪽에 마련된 탑 게이트(top gste)·보텀 컨택트(bottom gste)형 구조인 유기 트랜지스터.
- 제 6 항에 있어서,
상기 한 쌍의 소스 전극 및 드레인 전극상에 SAM막이 마련되어 있는 유기 트랜지스터.
- 지지체와, 상기 지지체 상에 적층된 제 1 절연층과, 상기 제 1 절연층 상에 적층된 유기 반도체층과, 상기 유기 반도체층에 대해, 부분적으로 접하여 마련된 한 쌍의 소스 전극 및 드레인 전극과, 상기 유기 반도체층보다 위에 적층된 제 2 절연층과, 상기 제 2 절연층 상에 마련된 게이트 전극을 구비한 유기 트랜지스터의 제조 방법으로서,
상기 제 1 절연층의 상기 유기 반도체층과 접하는 면에 표면 처리를 행하는 공정과,
표면 처리 후의 상기 제 1 절연층 상에 상기 유기 반도체층을 형성하는 공정을 구비하며,
상기 표면 처리는, 상기 유기 반도체층과 동일 재료를 이용하여 적층 형성한 2개의 층의 사이의 접착 일을 W1로 했을 때에, 상기 유기 반도체층을, 표면 처리한 상기 제 1 절연층상에 형성했을 경우의 상기 제 1 절연층과 상기 유기 반도체층의 사이의 접착 일 W2가, W1≥W2의 관계로 되도록 행해지는
것을 특징으로 하는 유기 트랜지스터의 제조 방법.
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