WO2007097165A1 - 電界効果トランジスタ - Google Patents

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WO2007097165A1
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field effect
effect transistor
film
gate
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Tomoaki Onoue
Takeshi Yasuda
Tetsuo Tsutsui
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Murata Manufacturing Co., Ltd.
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    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure

Definitions

  • the present invention relates to a field effect transistor, and more particularly to a field effect transistor using an organic thin film.
  • FETs field effect transistors
  • organic thin films are expected to be put to practical use in electronic devices such as liquid crystal displays and organic EL displays that utilize these features.
  • issues to be solved such as low carrier mobility, high threshold voltage, high device drive voltage, and degraded characteristics in the atmosphere.
  • the gate insulating film has a multilayer structure, and an upper insulating layer having high insulation and high affinity with a semiconductor film is laminated on the lower insulating layer made of a high dielectric constant material.
  • Patent Document 1 describes that an organic thin film field effect transistor having a high charge mobility and a low threshold voltage can be obtained by the above structure.
  • the upper insulating layer is coated with a polymer solution in which polyvinyl phenol, polybutyl alcohol, polymethyl metatalylate or the like is dissolved on the lower insulating layer. It is formed by doing. For this reason, the lower insulating layer is limited to the material that is not dissolved by the solvent contained in the polymer solution. For example, it is known as a high dielectric constant material. There is a problem that Rusanoethyl pullulan cannot be used as a material for the lower insulating layer. In addition, since a solvent is used for forming the upper insulating layer, it is highly possible that impurities are mixed into the upper insulating layer, which may cause deterioration of the characteristics of the obtained device.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-26698
  • Non-Patent Document 1 Takeshi Yasuda, 3 others, “Organic ield transistor with gate dielectric film made of polyparaxylylene derivative formed by chemical vapor deposition (Organic ield— Effect Transistors with uate Dielectric Films of Poly— p— Xylylene Derivatives Prepared by Chemical Vapor Deposition), Jpn. J. Appl. Phys., The Jap an Society of Applied Physics, October 2003, Vol. 42 (2003), Part 1, No. 10, pp.6614— 6618
  • an object of the present invention is to provide a field effect transistor using an organic thin film capable of simultaneously realizing a low threshold voltage while ensuring high field effect mobility.
  • the present inventor has found that in order to exert the effect of polyparaxylylene formed by the CVD method, it is sufficient that the polyparaxylylene is present only in the portion in contact with the semiconductor film.
  • the present invention has been accomplished.
  • the present invention comprises a gate electrode, a source electrode, a drain electrode, an organic semiconductor material disposed so as to be in contact with the source electrode and the drain electrode.
  • a gate electrode, source electrode, drain electrode, semiconductor film, and gate insulating film are provided for a field effect transistor including a substrate. It is characterized by having.
  • the gate insulating film includes a plurality of insulating layers including at least a first insulating layer disposed so as to be in contact with the semiconductor film, and the first insulating layer is formed by a CVD method. It is also characterized by having polyparaxylylene power.
  • the gate insulating film preferably includes a second insulating layer having a dielectric constant higher than that of the first insulating layer.
  • the second insulating layer also has a cyanoethyl pullulan force.
  • the second insulating layer contains metal oxide powder!
  • the thickness of the first insulating layer is preferably 50 nm or more.
  • the polyparaxylylene constituting the first insulating layer disposed in contact with the semiconductor film in the gate insulating film has an advantage of high insulation.
  • the first insulating layer is formed by a CVD method and does not use a solvent for the film formation, contamination of impurities can be reduced, and the first insulating layer other than the first insulating layer included in the gate insulating film can be reduced.
  • even a material that is easily affected by a solvent can be used without any problem.
  • cyanoethyl pullulan having a high relative dielectric constant can be used without any problem.
  • the first insulating layer effectively blocks impurities that may be contained in the insulating film other than the first insulating layer included in the gate insulating film from entering the semiconductor film.
  • the on / off ratio can be increased while ensuring the stable high field effect mobility given by polyparaxylylene.
  • variations in the characteristics of manufactured field effect transistors between devices can be reduced by / J.
  • the CVD material used for forming the polyparaxylylene film by the CVD method is commercially available with high purity, and has an advantage that it is economical in that it is easily available. Have.
  • the gate insulating film is a second insulating layer having a dielectric constant higher than that of the first insulating layer. Since the dielectric constant of the entire gate insulating film can be increased, the threshold voltage can be decreased. When trying to obtain such a high dielectric constant, the second insulating layer having a high dielectric constant can be easily formed by a coating method when cyanoethyl pullulan is used as the material of the second insulating layer. In addition, the smoothness of the surface of the second insulating layer can be improved. Further, if the second insulating layer contains metal oxide powder, the dielectric constant of the second insulating layer can be further increased, and the voltage can be further decreased.
  • the second insulating layer may be made of cyanoethyl pullulan containing metal oxide powder. High dielectric constant can be given.
  • the thickness of the first insulating layer is 50 nm or more, the above-described impurity blocking effect by the first insulating layer can be more reliably exerted.
  • FIG. 1 is a plan view showing a field effect transistor 1 according to a first embodiment of the present invention.
  • FIG. 2 is an enlarged view of a part of a cross section taken along line VII-II in FIG.
  • FIG. 3 is a view corresponding to FIG. 2, showing a field effect transistor la according to a second embodiment of the present invention.
  • FIG. 4 is a view corresponding to FIG. 2, showing a field effect transistor lb according to a third embodiment of the present invention.
  • FIG. 5 is a view corresponding to FIG. 2, showing a field effect transistor lc according to a fourth embodiment of the present invention.
  • FIG. 6 is a graph showing output characteristics of the field effect transistor according to Example 1.
  • FIG. 7 is a graph showing transfer characteristics of the field effect transistor according to Example 1.
  • FIG. 8 is a graph showing output characteristics of a field effect transistor according to Comparative Example 1.
  • FIG. 9 is a graph showing output characteristics of a field effect transistor according to Comparative Example 2.
  • FIG. 10 is a diagram showing transfer characteristics of a field effect transistor according to Comparative Example 2.
  • FIG. 11 is a graph showing output characteristics of the field effect transistor according to Example 2.
  • FIG. 12 is a graph showing transfer characteristics of a field effect transistor according to Example 2.
  • FIG. 13 is a graph showing output characteristics of a field effect transistor according to Comparative Example 3.
  • FIG. 14 is a diagram showing output characteristics of a field effect transistor according to Comparative Example 4.
  • FIG. 15 is a diagram showing transfer characteristics of a field effect transistor according to Comparative Example 4.
  • FIG. 16 is a graph showing output characteristics of the field effect transistor according to Example 3.
  • FIG. 17 is a graph showing the transfer characteristics of the field effect transistor according to Example 3.
  • FIG. 18 is a graph showing output characteristics of the field effect transistor according to Example 4.
  • FIG. 1 is a plan view showing a field effect transistor 1 according to the first embodiment of the present invention
  • FIG. 2 shows an enlarged part of a cross section taken along line VII-II of FIG. FIG.
  • the field effect transistor 1 includes a substrate 2 having, for example, glass power. On the substrate 2, a gate electrode 3 made of, for example, gold or a metal containing gold as a main component is formed. In FIG. 1, the planar shape of the gate electrode 3 is indicated by a broken line. A gate insulating film 4 is formed on the substrate 2 so as to cover the gate electrode 3. Details of the gate insulating film 4 will be described later. A semiconductor film 5 made of an organic semiconductor material such as pentacene or polyfluorene-thiophene copolymer is formed on the gate insulating film 4.
  • a source electrode 6 and a drain electrode 7 made of gold or a metal force mainly composed of gold are formed on the semiconductor film 5, for example.
  • the source electrode 6 and the drain electrode 7 have a comb-like shape facing each other and are arranged so as to be interleaved with each other. Yes. This is to obtain the largest possible channel width W within a limited area.
  • the width of each finger part of the source electrode 6 and the drain electrode 7 is defined as w
  • the channel length is the L dimension shown in Fig. 1.
  • the gate insulating film 4 described above includes a plurality of insulating layers including at least a first insulating layer 11 disposed so as to be in contact with the semiconductor film 5.
  • Insulating layer 11 is formed by a CVD method using cyclophane such as dichloro (2,2) paracyclophane as a CVD raw material, and also has a polyparaxylylene force such as polydichloroparaxylylene. It is characterized by that.
  • polyparaxylylene for example, A to F shown in Table 1 below can be used.
  • the gate insulating film 4 also includes a second insulating layer 12 having a dielectric constant higher than that of the first insulating layer 11.
  • the second insulating layer 12 may be a material that is easily affected by the solvent. This can be used without problems. Therefore, as the material of the second insulating layer 12, for example, cyanoethyl pullulan can be advantageously used. Since cyanoethyl pullulan can form a single-component polymer solution film that does not contain fine particles, the second insulating layer 12 can be a film with good smoothness.
  • Second insulating layer 12 In order to obtain a high dielectric constant, it may be composed of a resin containing a metal oxide powder such as barium titanate powder. In this case, if the above-described advantage of forming a film with good smoothness is not desired, as the material for the second insulating layer 12, cyano pullulan containing a metal oxide powder may be used. .
  • the polyparaxylylene constituting the first insulating layer 11 is formed by the CVD method as described above, without using a solvent, and as a CVD raw material. Since high purity and easy to obtain, the first insulating layer 11 can be a film with few impurities, and stable and high field effect mobility can be ensured. In addition, the second insulating layer 12 can provide a high dielectric constant and can reduce the voltage. Further, since impurities that may be contained in the second insulating layer 12 included in the gate insulating film 4 try to enter the semiconductor film 5 are effectively blocked by the first insulating layer 11, they are turned on and off. The ratio can be increased.
  • the second insulating layer 12 is preferably thicker than the first insulating layer 11.
  • the thickness of the first insulating layer 11 is preferably 50 nm or more. By selecting such a thickness, the impurities that may be contained in the second insulating layer 12 described above are more reliably blocked by the first insulating layer 11 and mixed into the semiconductor film 4. This is because it can be surely prevented.
  • FIG. 4, and FIG. 5 are diagrams corresponding to FIG. 2, showing field effect transistors la, lb, and lc according to the second, third, and fourth embodiments of the present invention, respectively. is there. 3 to 5, elements corresponding to those shown in FIG. 2 are denoted by the same reference numerals, and redundant description is omitted.
  • the field effect transistors la, lb, and lc shown in FIGS. 3 to 5 have a stacking order of elements such as the gate electrode 3 and the semiconductor film 5 as compared with the field effect transistor 1 shown in FIG. Is different.
  • these field effect transistors 1, la, lb, and lc are commonly arranged so that the semiconductor film 5 is in contact with the source electrode 6 and the drain electrode 7, and the gate insulating film 4 is connected to the gate electrode 3 and the semiconductor film 5.
  • the first insulating layer 11 is disposed so as to be in contact with the semiconductor film 5, it has the following characteristics.
  • the field effect transistor according to the present invention will be described more specifically based on experimental examples.
  • the sample according to the example within the scope of the present invention produced in the experimental example has a laminated structure as shown in FIG.
  • a first insulating layer was formed.
  • Pentacene is deposited on the first insulating layer under a reduced pressure of 1.3 X 10 _4 Pa at a rate of 0.3 AZ seconds and a substrate temperature of room temperature to form a semiconductor film having a thickness of 40 nm. did.
  • the substrate temperature was 25 ° C., and a source electrode and a drain electrode with a thickness of 30 nm were formed to obtain a field effect transistor. [0038]
  • three field effect transistors according to Samples 1 to 3 having the same structure were manufactured at the same time.
  • I is the drain current
  • W is the channel width
  • L is the channel length
  • V is the gate voltage
  • C is the insulating film capacity per unit area
  • ⁇ is the field effect mobility
  • V is the threshold voltage
  • the ratio of the maximum value (on current) to the minimum value (off current) of the drain current was 3.7 ⁇ 10 4 .
  • Table 2 below shows variations among field-effect transistors according to Samples 1 to 3 manufactured at the same time.
  • a field effect transistor was fabricated in the same manner as in Example 1 except that only cyanoethyl pullulan was used to form the gate insulating film and the gate insulating film had a single-layer structure with a thickness of 1090 nm. Also in Comparative Example 1, three field effect transistors according to Samples 4 to 5 having the same structure were produced at the same time.
  • Table 3 below shows variations among field-effect transistors according to Samples 4 to 6 manufactured at the same time.
  • a field effect transistor was fabricated in the same manner as in Example 1 except that only the polydichloroparaxylylene was used to form the gate insulating film and the gate insulating film had a single-layer structure with a thickness of 880 nm.
  • the current-voltage characteristics of the obtained field effect transistor were measured by the same method as in Example 1, and the output characteristics of FIG. 9 and the transfer characteristics of FIG. 10 were obtained.
  • Second insulating layer First insulating layer Variation (relative permittivity) (relative permittivity) (V)
  • Table 4 shows the semiconductor film, the second insulating layer, and the first insulating layer for each of Example 1 and Comparative Examples 1 and 2, and the threshold voltage, on-off ratio, and And sample-to-sample variation.
  • the relative permittivity of each material of the second insulating layer and the first insulating layer is shown in parentheses.
  • sample-to-sample variation three samples were prepared using the same method, and the difference between the sample with the smallest gate voltage and the sample with the largest drain voltage when the drain current is minimized is 5 V or less. It was evaluated as “small” and when it became 20V or more, it was evaluated as “large” (see Table 2 and Table 3).
  • Comparative Example 1 since only cyanoethyl pullulan was used as the gate insulating film, no saturation region appeared as shown in FIG.
  • the first insulating layer having the polyparaxylylene force formed only by the second insulating layer having the cyanoethyl pullulan force is formed in the gate insulating film, as shown in FIG.
  • a field effect transistor having a large on / off ratio was obtained.
  • the threshold voltage was reduced to 1Z5 or lower as compared with Comparative Example 2 in which only polyparaxylylene was used in the gate insulating film.
  • a stable field effect transistor with small variation in characteristic values between samples could be obtained.
  • the ionic impurities contained in the cyanoethyl pullulan constituting the second insulating layer are blocked by the first insulating layer that also has polyparaxylylene force. Is estimated to have grown.
  • Example 1 the first insulating layer having polyparaxylylene force is thinner than the second insulating layer having cyanoethyl pullulan force.
  • the dielectric constant of the entire gate insulating film is Kept high Therefore, it is estimated that the threshold voltage was lowered.
  • Comparative Example 2 since the dielectric constant of polyparaxylylene constituting the gate insulating film is low, the current flowing at the same gate voltage is smaller than that in Example 1, and the threshold voltage is small. High strength.
  • Example 2 while using a polyfluorene-thiophene copolymer (F8T2) as a semiconductor film material, Example 2 within the scope of the present invention and Comparative Examples 3 and 4 outside the scope of the present invention were used. Samples according to each of the above were prepared.
  • F8T2 polyfluorene-thiophene copolymer
  • a second insulating layer having a thickness of lOOOnm having a cyanoethyl pullulan force was formed on a glass substrate on which a gate electrode having a metallic strength was formed by the same method as in Example 1.
  • the vaporization temperature of the raw material is 125 under a reduced pressure of about 1.0 X 10_2 Pa.
  • a first insulating layer having a thickness of 200 nm and a polydichloroparaxylylene force was formed under the conditions of ° C, decomposition temperature of 630 ° C, and substrate temperature of 40 ° C.
  • a source electrode and a drain electrode having a thickness of 30 nm were formed in the same manner as in Example 1 to obtain a field effect transistor.
  • a field effect transistor was fabricated in the same manner as in Example 2 except that only cyanoethyl pullulan was used to form the gate insulating film and a single-layer gate insulating film having a thickness of 1230 nm was used.
  • the current-voltage characteristics of the obtained field effect transistor were measured by the same method as in Example 1, and the output characteristics of FIG. 13 were obtained.
  • a field effect transistor was fabricated in the same manner as in Example 2, except that only the polydichloroparaxylylene was used for forming the gate insulating film and the gate insulating film had a single layer structure with a thickness of 550 nm.
  • the current-voltage characteristics of the obtained field effect transistor were measured by the same method as in Example 1, and the output characteristics of FIG. 14 and the transfer characteristics of FIG. 15 were obtained.
  • threshold voltage V — 19.5V was obtained.
  • the on / off ratio was 4.7 ⁇ 10 2 .
  • Table 5 shows the semiconductor film, the material of each of the second insulating layer and the first insulating layer, the threshold voltage, the on / off ratio, and each of the above Example 2 and Comparative Examples 3 and 4. And sample-to-sample variation.
  • the sample-to-sample variation follows the same evaluation method as in Table 4 above.
  • Example 2 According to Example 2, the same effect as in Example 1 described above was obtained.
  • Xia Bruno ethyl pullulan dimethylformamide: acetone 9:. 1 to a solution (15 wt 0/0) 5 g dissolved in water (weight ratio), barium titanate powder (average particle size 40 nm) l Ka ⁇ E a 5g, milk After crushing in a bowl, coarse particles were removed by decantation to prepare a barium titanate-cyanoethylene pullulan dispersion.
  • the above dispersion is spin-coated on a glass substrate on which a gate electrode having metallic power is formed.
  • heat treatment was performed at 100 ° C. for 1 hour to form a second insulating layer having a thickness of 930 nm, such as a barium titanate mixed cyanoethyl pulllanker.
  • the relative dielectric constant of this barium titanate mixed cyanethyl pullulan was 29.6 at 1 kHz.
  • a semiconductor film having a thickness of 40 nm was formed on the first insulating layer by the same method as in Example 1.
  • a source electrode and a drain electrode having a thickness of 30 nm were formed in the same manner as in Example 1 to obtain a field effect transistor.
  • the current-voltage characteristics of the obtained field effect transistor were measured by the same method as in Example 1, and the output characteristics of FIG. 16 and the transfer characteristics of FIG. 17 were obtained.
  • Table 6 shows the respective materials of the semiconductor film, the second insulating layer, and the first insulating layer, and the threshold voltage, on / off ratio, and sample-to-sample variation for Example 3 above.
  • the sample-to-sample variation follows the same evaluation method as in Table 4 above.
  • the second insulating layer contains the barium titanate powder having a high dielectric constant. The rate is high Thus, the threshold voltage was lower than in Example 1.
  • Example 4 the effect of the thickness of the first insulating layer was investigated. Therefore, a sample according to Example 4 which was within the scope of the present invention was prepared as follows. That is, a field effect transistor according to Example 4 having the same structure as in Example 1 was produced by the same method as in Example 1 except that the thickness of the first insulating layer was 20 nm. . The current-voltage characteristics of this field effect transistor were measured by the same method as in Example 1, and the output characteristics shown in FIG. 18 were obtained.
  • Example 4 By comparing FIG. 18 with FIG. 8 corresponding to Comparative Example 1, it can be seen that in Example 4, a certain saturation region appears in the output characteristics.
  • FIG. 6 corresponding to Example 1 It can be seen that a stable saturation current is not obtained. This is presumed to be because the first insulating layer with a thickness of less than 50 nm and the first insulating layer with a thickness of 20 nm did not sufficiently cover the second insulating layer.
  • the thickness of the first insulating layer is preferably 50 nm or more.

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Abstract

　安定した高い電界効果移動度を確保しながら、低いしきい電圧を同時に実現し得る、有機薄膜を用いた電界効果トランジスタを提供する。 　ゲート電極（３）、ソース電極（６）、ドレイン電極（７）、半導体膜（５）、ゲート絶縁膜（４）および基板（２）を備える、電界効果トランジスタ（１）において、ゲート絶縁膜（４）を複数の絶縁層（１１および１２）から構成する。ここで、半導体膜（５）に接する第１の絶縁層（１１）は、ＣＶＤ法によって成膜されたポリパラキシリレンからなり、第２の絶縁層（１２）は、たとえばシアノエチルプルランからなり、第１の絶縁層（１１）より誘電率が高くされる。

Description

明 細 書
電界効果トランジスタ
技術分野
[0001] この発明は、電界効果トランジスタに関するもので、特に、有機薄膜を用いた電界 効果トランジスタに関するものである。
背景技術
[0002] 軽量かつフレキシブルという特徴に加えて、シリコン半導体デバイスに比べて安価 に製造できる可能性を有して 、ることから、有機デバイスの研究が盛んに行なわれて いる。
[0003] たとえば、有機薄膜を用いた電界効果トランジスタ (FET)は、これらの特徴を活か した液晶や有機 ELディスプレイなどの表示装置をはじめとする電子機器類への実用 化が期待されている力 キャリア移動度が低い、しきい電圧が高くデバイスの駆動電 圧が高くなる、大気中で特性が劣化する、といった解決すべき課題を数多く残してい る。
[0004] 有機薄膜電界効果トランジスタを構成するゲート絶縁膜に高誘電率材料を用いるこ とにより、トランジスタのしきい電圧を低くでき、これを用いたデバイスの駆動電圧を下 げ得ることが知られているが、他方では、界面での双極子配列に不整合が生じる、リ ーク電流が増加するためにデバイスのオンオフ比が低下する、 t 、つた問題がある。
[0005] これらの問題を解決するため、ゲート絶縁膜を多層構造にし、高誘電率材料からな る下絶縁層上に、絶縁性が高くかつ半導体膜との親和性の高い上絶縁層を積層し た構造が提案されている (たとえば、特許文献 1参照)。特許文献 1では、上記のよう な構造により、電荷移動度が高ぐしきい電圧の低い、有機薄膜電界効果トランジス タが得られると記載されて 、る。
[0006] し力しながら、特許文献 1に記載のものでは、上絶縁層は、下絶縁層上に、ポリビ- ルフエノール、ポリビュルアルコール、ポリメチルメタタリレートなどを溶解したポリマー 溶液を塗工することにより形成される。そのため、下絶縁層は、ポリマー溶液に含まれ る溶剤で溶解されな 、材料に限定されてしま ヽ、たとえば高誘電率材料として知られ て!、るシァノエチルプルランを、下絶縁層の材料として用いることができな 、と!/、う問 題がある。また、上絶縁層の成膜に溶剤を用いるので、この上絶縁層に不純物が混 入する可能性が高ぐこれが原因となって、得られたデバイスの特性劣化を招くことが ある。
[0007] 他方、ゲート絶縁膜として、化学的気相成長法 (CVD法)で成膜されたポリパラキシ リレンを用いると、不純物の少ない膜が得られるので、高い電界効果移動度が得られ ることが知られている（たとえば、非特許文献 1参照)。し力しながら、ポリパラキシリレ ンは比誘電率が低い（1kHzでの比誘電率が 3. 2程度）ので、しきい電圧が高くなる という問題がある。
特許文献 1：特開 2005 - 26698号公報
非特許文献 1 :安田剛 (Takeshi Yasuda)、外 3名， 「化学的気相成長法により形成さ れたポリパラキシリレン誘導体からなるゲート誘電体膜を有する有機電界効果トランジ スタ (Organic ield— Effect Transistors with uate Dielectric Films of Poly— p— Xylylene Derivatives Prepared by Chemical Vapor Deposition) , Jpn. J. Appl. Phys., The Jap an Society of Applied Physics, 2003年 10月， Vol.42(2003), Part 1, No. 10, pp.6614— 6618
発明の開示
発明が解決しょうとする課題
[0008] そこで、この発明の目的は、高い電界効果移動度を確保しながら、低いしきい電圧 を同時に実現し得る、有機薄膜を用いた電界効果トランジスタを提供しょうとすること である。
課題を解決するための手段
[0009] 本件発明者は、 CVD法で成膜されたポリパラキシリレンによる効果を発揮させるた めには、半導体膜と接する部分だけに当該ポリパラキシリレンがあれば十分であるこ とを見出し、この発明を成すに至ったものである。
[0010] より詳細には、この発明は、ゲート電極、ソース電極、ドレイン電極、ソース電極およ びドレイン電極に接するように配置される、有機半導体材料からなる
半導体膜、ゲート電極と半導体膜との間に配置される、ゲート絶縁膜、ならびに、ゲ ート電極、ソース電極、ドレイン電極、半導体膜およびゲート絶縁膜を保持する、基板 を備える、電界効果トランジスタに向けられるものであって、前述した技術的課題を解 決するため、次のような構成を備えることを特徴としている。
[0011] すなわち、ゲート絶縁膜は、半導体膜に接するように配置される第 1の絶縁層を少 なくとも含む、複数の絶縁層を備え、第 1の絶縁層が、 CVD法によって成膜されたポ リパラキシリレン力もなることを特徴として 、る。
[0012] ゲート絶縁膜は、上記第 1の絶縁層より誘電率の高い第 2の絶縁層を備えることが 好ましい。この場合、第 2の絶縁層は、シァノエチルプルラン力もなることが好ましい。 また、第 2の絶縁層は金属酸化物粉末を含有して!/、てもよ!/、。
[0013] この発明において、第 1の絶縁層の厚みは 50nm以上であることが好ましい。
発明の効果
[0014] ゲート絶縁膜における、半導体膜に接するように配置される第 1の絶縁層を構成す るポリパラキシリレンは、絶縁性が高いという利点をまず有している。また、第 1の絶縁 層は CVD法によって成膜されかつ成膜にあたって溶剤を用いないので、不純物の 混入を少なくすることができ、また、ゲート絶縁膜に含まれる第 1の絶縁層以外の絶 縁層においては、溶剤に侵されやすい材料であっても、これを問題なく用いることが できる。たとえば、第 2の絶縁層の材料として、比誘電率の高いシァノエチルプルラン を問題なく用いることができる。また、ゲート絶縁膜に備える第 1の絶縁層以外の絶縁 層に含まれることのある不純物が半導体膜に混入しょうとすることが、第 1の絶縁層に よって効果的にブロックされる。
[0015] このようなことから、この発明に係る電界効果トランジスタによれば、ポリパラキシリレ ンが与える安定した高い電界効果移動度を確保しながら、オンオフ比を大きくするこ とができる。また、製造された電界効果トランジスタのデバイス間での特性ばらつきを /J、さくすることができる。
[0016] また、ポリパラキシリレン膜を CVD法によって形成するために用いる CVD材料は、 純度の高いものが市販されていて、し力も入手容易であるという点で経済的であると いう利点も有している。
[0017] この発明において、ゲート絶縁膜が、第 1の絶縁層より誘電率の高い第 2の絶縁層 を備えていると、ゲート絶縁膜全体の誘電率を高くすることができるため、しきい電圧 を低くすることができる。このように高い誘電率を得ようとするとき、第 2の絶縁層の材 料として、シァノエチルプルランを用いると、誘電率の高い第 2の絶縁層を塗工法に より容易に形成することができ、し力も、第 2の絶縁層の表面の平滑性を良好なものと することができる。また、第 2の絶縁層が金属酸化物粉末を含有するようにすれば、第 2の絶縁層の誘電率をより高めることができ、しき 、電圧をより低下させることができる
[0018] なお、第 2の絶縁層の表面の平滑性が良好であるという利点を望まないならば、第 2の絶縁層を、金属酸化物粉末を含有するシァノエチルプルランから構成すると、より 高 、誘電率を与えることができる。
[0019] この発明において、第 1の絶縁層の厚みが 50nm以上であると、上述した第 1の絶 縁層による不純物のブロック作用をより確実に働かせることができる。
図面の簡単な説明
[0020] [図 1]この発明の第 1の実施形態による電界効果トランジスタ 1を示す平面図である。
[図 2]図 1の線 Π— IIに沿う断面の一部を拡大して示す図である。
[図 3]この発明の第 2の実施形態による電界効果トランジスタ laを示す、図 2に対応す る図である。
[図 4]この発明の第 3の実施形態による電界効果トランジスタ lbを示す、図 2に対応す る図である。
[図 5]この発明の第 4の実施形態による電界効果トランジスタ lcを示す、図 2に対応す る図である。
[図 6]実施例 1に係る電界効果トランジスタの出力特性を示す図である。
[図 7]実施例 1に係る電界効果トランジスタの伝達特性を示す図である。
[図 8]比較例 1に係る電界効果トランジスタの出力特性を示す図である。
[図 9]比較例 2に係る電界効果トランジスタの出力特性を示す図である。
[図 10]比較例 2に係る電界効果トランジスタの伝達特性を示す図である。
[図 11]実施例 2に係る電界効果トランジスタの出力特性を示す図である。
[図 12]実施例 2に係る電界効果トランジスタの伝達特性を示す図である。 [図 13]比較例 3に係る電界効果トランジスタの出力特性を示す図である。
[図 14]比較例 4に係る電界効果トランジスタの出力特性を示す図である。
[図 15]比較例 4に係る電界効果トランジスタの伝達特性を示す図である。
[図 16]実施例 3に係る電界効果トランジスタの出力特性を示す図である。
[図 17]実施例 3に係る電界効果トランジスタの伝達特性を示す図である。
[図 18]実施例 4に係る電界効果トランジスタの出力特性を示す図である。
符号の説明
[0021] 1, la, lb, lc 電界効果トランジスタ
2 基板
3 ゲート電極
4 ゲート絶縁膜
5 半導体膜
6 ソース電極
7 ドレイン電極
11 第 1の絶縁層
12 第 2の絶縁層
発明を実施するための最良の形態
[0022] 図 1は、この発明の第 1の実施形態による電界効果トランジスタ 1を示す平面図であ り、図 2は、図 1の線 Π— IIに沿う断面の一部を拡大して示す図である。
[0023] 電界効果トランジスタ 1は、たとえばガラス力もなる基板 2を備える。基板 2上には、 たとえば金または金を主成分とする金属からなるゲート電極 3が形成される。図 1にお いて、ゲート電極 3は、その平面形状が破線で示されている。ゲート電極 3を覆うよう に、基板 2上には、ゲート絶縁膜 4が形成される。ゲート絶縁膜 4の詳細については 後述する。ゲート絶縁膜 4上には、たとえばペンタセン、ポリフルオレンーチォフェン 共重合体のような有機半導体材料からなる半導体膜 5が形成される。
[0024] 半導体膜 5上には、たとえば金または金を主成分とする金属力 なるソース電極 6 およびドレイン電極 7が形成される。ソース電極 6およびドレイン電極 7は、図 1によく 示されているように、互いに対向する櫛歯状をなし、互いに間挿し合って配置されて いる。これは、限られた面積内でできるだけ大きいチャンネル幅 Wを得るためである。 なお、ソース電極 6とドレイン電極 7との各々の指部分が交差する幅を wとしたとき、 図 1に示したものでは、 6対の指部分が対向しているので、チャンネル幅 Wは、 W=w X 6の式で表わされる。また、チャンネル長は、図 1に示した Lの寸法である。
[0025] このような電界効果トランジスタ 1において、前述したゲート絶縁膜 4は、半導体膜 5 に接するように配置される第 1の絶縁層 11を少なくとも含む、複数の絶縁層を備えて いて、第 1の絶縁層 11が、たとえばジクロロ（2, 2)パラシクロフアンのようなシクロファ ンを CVD原料として、 CVD法によって形成された、たとえばポリジクロロパラキシリレ ンのようなポリパラキシリレン力もなることを特徴としている。なお、ポリパラキシリレンと しては、たとえば、以下の表 1に示す A〜Fなどを用いることができる。
[0026] [表 1]
Figure imgf000007_0001
[0027] ゲート絶縁膜 4は、また、第 1の絶縁層 11より誘電率の高い第 2の絶縁層 12を備え ている。前述のように、第 1の絶縁層 11は CVD法によって成膜されかつ成膜にあた つて溶剤を用いないので、第 2の絶縁層 12においては、溶剤に侵されやすい材料で あっても、これを問題なく用いることができる。したがって、第 2の絶縁層 12の材料とし ては、たとえばシァノエチルプルランを有利に用いることができる。シァノエチルプル ランによれば、微粒子を含まな 、単一成分の高分子溶液力 膜を形成することがで きるため、第 2の絶縁層 12を平滑性の良好な膜とすることができる。第 2の絶縁層 12 は、高い誘電率を得るため、たとえばチタン酸バリウム粉末のような金属酸化物粉末 を含有する榭脂から構成されてもよい。この場合、前述した平滑性の良好な膜の形 成といった利点を望まないならば、第 2の絶縁層 12の材料として、金属酸化物粉末を 含有するシァノエチルプルランが用いられてもよ 、。
[0028] このようなゲート絶縁膜 4において、第 1の絶縁層 11を構成するポリパラキシリレン は、前述したように、 CVD法によって成膜され、溶剤を用いず、また、 CVD原料とし ては純度の高 、ものが入手容易であるので、第 1の絶縁層 11を不純物の少な 、膜と することができ、安定した高い電界効果移動度を確保することができる。また、第 2の 絶縁層 12にあっては、高 、誘電率を与えることができるのでしき 、電圧を低くするこ とができる。また、ゲート絶縁膜 4に備える第 2の絶縁層 12に含まれることのある不純 物が半導体膜 5に混入しようとすることが、第 1の絶縁層 11によって効果的にブロック されるので、オンオフ比を大きくすることができる。
[0029] なお、図示したように、第 2の絶縁層 12は、第 1の絶縁層 11より厚い方が好ましい。
これによつて、ゲート絶縁膜 4全体の誘電率をより高く保つことが容易であるからであ る。し力しながら、第 1の絶縁層 11の厚みは 50nm以上であることが好ましい。このよ うな厚みに選ばれることにより、前述した第 2の絶縁層 12に含まれることのある不純物 は、第 1の絶縁層 11によって、より確実にブロックされ、半導体膜 4に混入することを より確実に防止することができるからである。
[0030] 図 3、図 4および図 5は、それぞれ、この発明の第 2、第 3および第 4の実施形態によ る電界効果トランジスタ la、 lbおよび lcを示す、図 2に相当する図である。図 3ないし 図 5において、図 2に示した要素に相当する要素には同様の参照符号を付し、重複 する説明は省略する。
[0031] 図 3ないし図 5に示した電界効果トランジスタ la、 lbおよび lcは、図 2に示した電界 効果トランジスタ 1と比較して、ゲート電極 3や半導体膜 5のような要素の積層順序が 異なっている。しかしながら、これら電界効果トランジスタ 1、 la、 lb、 lcは、共通して 、半導体膜 5がソース電極 6およびドレイン電極 7に接するように配置され、ゲート絶 縁膜 4がゲート電極 3と半導体膜 5との間に配置され、第 1の絶縁層 11が半導体膜 5 に接するように配置されると 、つた特徴を有して 、る。 [0032] 次に、この発明に係る電界効果トランジスタを、実験例に基づいて、より具体的に説 明する。なお、実験例において作製したこの発明の範囲内にある実施例に係る試料 は、図 2に示すような積層構造を有するものである。
[0033] 1.実験例 1
実験例 1では、半導体膜の材料としてペンタセンを用いながら、この発明の範囲内 にある実施例 1、ならびにこの発明の範囲外にある比較例 1および 2の各々に係る試 料を作製した。
[0034] 1 1.実施例 1
(1)ゲート絶縁膜の形成
金力ゝらなるゲート電極を形成したガラス基板上に、シァノエチルプルランをジメチル ホノレムアミド:アセトン = 9 : 1 (重量比）に溶解した溶液（15重量％)をスピンコートした 後、 100°Cで 1時間熱処理を行なって、シァノエチルプルラン（1kHzでの比誘電率 力 4)からなる厚み 800nmの第 2の絶縁層を形成した。
[0035] 上記第 2の絶縁層上に、シクロフアンとしてのジクロロ（2, 2)パラシクロフアンを原料 に用いた CVD法により、 1. 0 X 10_2Pa程度の減圧下で、原料の気化温度が 125°C 、分解温度が 630°C、および基板温度が室温といった条件で、ポリパラキシリレンとし てのポリジクロロパラキシリレン（1kHzでの比誘電率が 3. 2)からなる厚み 50nmの第 1の絶縁層を形成した。
[0036] (2)半導体膜の形成
上記第 1の絶縁層上に、ペンタセンを、真空度 1. 3 X 10_4Paの減圧下で、速度が 0. 3AZ秒、基板温度が室温の条件で蒸着し、厚み 40nmの半導体膜を形成した。
[0037] (3)ソースおよびドレイン電極の形成
チャンネル長 Lが 75 μ mとなり、かつ、ソース電極とドレイン電極との各々の指部分 が交差する幅 w力 S5mmであって、 49対の指部分が対向し、チャンネル幅 W力 S5mm X 49 = 245mmとなるようにされた、ステンレス鋼製のマスクを用意し、これを上記半 導体膜上に配置し、真空度 6. 5 X 10_4Paの減圧下で、金を、速度が 1. θΑΖ秒、 基板温度が 25°Cの条件で蒸着し、厚み 30nmのソース電極およびドレイン電極を形 成し、電界効果トランジスタを得た。 [0038] なお、このとき、同様の工程を経て、同一の構造を有する試料 1〜3に係る 3個の電 界効果トランジスタを同時に作製した。
[0039] (4)評価
得られた電界効果トランジスタの電流 電圧特性を、半導体パラメータアナライザ（ Agilent製「4156C」）を用いて測定し、図 6の出力特性を得た。この出力特性の結 果から、飽和領域でのゲート電圧 ドレイン電流の関係を示したものが図 7の伝達特 性である。図 7から、以下の式（1)を用いて、電界効果移動度/ z FET、しきい電圧 V を算出し、 /z FET=0. 38cm2/Vs、しきい電圧 V =— 5. 4Vの値を得た。
[0040] I = (W/2L) C μ (V -V ) 2 …ひ）
d i g t
ここで、 Iはドレイン電流、 Wはチャンネル幅、 Lはチャンネル長、 Vはゲート電圧、 d g
Cは単位面積あたりの絶縁膜容量、 μは電界効果移動度、 Vはしきい電圧である。
[0041] また、ドレイン電流の最小値 (オフ電流）に対する最大値 (オン電流）の比、すなわち オンオフ比は 3. 7 X 104であった。
[0042] また、以下の表 2には、同時に作製した試料 1〜3に係る電界効果トランジスタ間の ばらつきが示されている。
[0043] [表 2]
Figure imgf000010_0001
[0044] 1 - 2.比較例 1
(1)ゲート絶縁膜の形成〜（3)ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてシァノエチルプルランのみを用い、厚み 1090nmの 単層構造のゲート絶縁膜とした以外は、実施例 1の場合と同じ方法により、電界効果 トランジスタを作製した。なお、比較例 1においても、同一の構造を有する試料 4〜5 に係る 3個の電界効果トランジスタを同時に作製した。
[0045] (4)評価
得られた電界効果トランジスタの電流 電圧特性を、実施例 1の場合と同様の方法 で測定し、図 8の出力特性を得た。
[0046] この出力特性には明確な飽和領域が現れなかったため、飽和領域での電界効果 移動度およびしきい電圧を算出することができな力つた。また、オンオフ比に相当す る値は 31と小さかった。
[0047] また、以下の表 3には、同時に作製した試料 4〜6に係る電界効果トランジスタ間の ばらつきが示されている。
[0048] [表 3]
Figure imgf000011_0001
[0049] 1 - 3.比較例 2
(1)ゲート絶縁膜の形成〜（3)ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてポリジクロロパラキシリレンのみを用い、厚み 880nm の単層構造のゲート絶縁膜とした以外は、実施例 1の場合と同じ方法により、電界効 果トランジスタを作製した。
[0050] (4)評価
得られた電界効果トランジスタの電流 電圧特性を、実施例 1の場合と同様の方法 で測定し、図 9の出力特性および図 10の伝達特性を得た。
[0051] 実施例 1の場合と同様の計算により、電界効果移動度/ z FET=0. 16cm Vs, しきい電圧 V =— 29. 7Vを得た。また、オンオフ比は 1. 2 X 104であった。
[0052] 1 -4.考察
[0053] [表 4] 半導体膜 ゲート絶縁膜 しきい電圧オンオフ比 試料間
第 2の絶縁層 第 1の絶縁層 ばらつき (比誘電率） (比誘電率） (V)
シァノエチル ポリジクロロパラ
実施例 1 ペンタセン プルラン キシリレン -5.4 3.7 104 小
( 15.4) (3.2)
シァノエチル
比較例 1 ペンタセン プルラン 一 算出不可 31 大
( 15.4)
ポリジクロロノ ラ
比較例 2 ペンタセン キシリレン ― - 29.7 1 .2 X 104 小
(3.2)
[0054] 表 4には、上記実施例 1ならびに比較例 1および 2の各々についての半導体膜、第 2の絶縁層および第 1の絶縁層の各々の材料、ならびにしきい電圧、オンオフ比およ び試料間ばらつきが示されている。なお、第 2の絶縁層および第 1の絶縁層の各々の 材料については、比誘電率が括弧内に示されている。また、試料間ばらつきは、同じ 方法で 3個の試料を作製し、そのうち、ドレイン電流が最小となるときのゲート電圧の 値が最も小さい試料と最も大きい試料との差が 5V以下となった場合に「小」と評価し 、 20V以上となった場合に「大」と評価したものである（表 2および表 3参照)。
[0055] 比較例 1では、ゲート絶縁膜にぉ 、てシァノエチルプルランのみを用いたため、図 8 に示すように、飽和領域が現れなかった。これに対して、実施例 1によれば、ゲート絶 縁膜において、シァノエチルプルラン力もなる第 2の絶縁層だけでなぐポリパラキシ リレン力 なる第 1の絶縁層を形成したため、図 6に示すように、オンオフ比の大きい 電界効果トランジスタが得られた。また、実施例 1によれば、ゲート絶縁膜においてポ リパラキシリレンのみを用いた比較例 2に比べて、しきい電圧が 1Z5以下に低下した 。また、実施例 1によれば、試料間の特性値のばらつきが小さぐ安定した電界効果ト ランジスタを得ることができた。
[0056] このようなことから、第 2の絶縁層を構成するシァノエチルプルランに含まれるイオン 性の不純物が、ポリパラキシリレン力もなる第 1の絶縁層でブロックされることにより、 オンオフ比が大きくなつたと推測される。
[0057] また、実施例 1にお!/、て、シァノエチルプルラン力 なる第 2の絶縁層に比べて、ポ リパラキシリレン力もなる第 1の絶縁層は薄ぐゲート絶縁膜全体の誘電率は高く保た れるため、しきい電圧が低くなつたものと推測される。
[0058] これに対して、比較例 2では、ゲート絶縁膜を構成するポリパラキシリレンの誘電率 が低いため、実施例 1と比べて、同じゲート電圧で流れる電流が小さぐしきい電圧が 高力つた。
[0059] 2.実験例 2
実験例 2では、半導体膜の材料としてポリフルオレンーチォフェン共重合体 (F8T2 )を用いながら、この発明の範囲内にある実施例 2、ならびにこの発明の範囲外にあ る比較例 3および 4の各々に係る試料を作製した。
[0060] 2— 1.実施例 2
(1)ゲート絶縁膜の形成
金力ゝらなるゲート電極を形成したガラス基板上に、実施例 1の場合と同様の方法に より、シァノエチルプルラン力もなる厚み lOOOnmの第 2の絶縁層を形成した。
[0061] 上記第 2の絶縁層上に、ジクロロ（2, 2)パラシクロフアンを原料に用いた CVD法に より、 1. 0 X 10_2Pa程度の減圧下で、原料の気化温度が 125°C、分解温度が 630 °C、および基板温度が 40°Cといった条件で、ポリジクロロパラキシリレン力 なる厚み 200nmの第 1の絶縁層を形成した。
[0062] (2)半導体膜の形成
上記第 1の絶縁層上に、ポリフルオレンーチォフェン共重合体 (F8T2)の 0. 6重量 o/oクロ口ホルム溶液をスピンコートした後、 60°Cで 30分間熱処理を行なって、厚み 5 Onmの半導体膜を形成した。
[0063] (3)ソースおよびドレイン電極の形成
上記半導体膜上に、実施例 1の場合と同様の方法により、厚み 30nmのソース電極 およびドレイン電極を形成し、電界効果トランジスタを得た。
[0064] (4)評価
得られた電界効果トランジスタの電流 電圧特性を、実施例 1の場合と同様の方法 で測定し、図 11の出力特性および図 12の伝達特性を得た。実施例 1の場合と同様 の計算から、電界効果移動度 FET= 5. 3 X 10_3cm2/Vs、しきい電圧 V =— 3 . OVの値を得た。また、オンオフ比は 1. 1 X 103であった。 [0065] 2- 2.比較例 3
(1)ゲート絶縁膜の形成〜（3)ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてシァノエチルプルランのみを用い、厚み 1230nmの 単層構造のゲート絶縁膜とした以外は、実施例 2の場合と同じ方法により、電界効果 トランジスタを作製した。
[0066] (4)評価
得られた電界効果トランジスタの電流 電圧特性を、実施例 1の場合と同様の方法 で測定し、図 13の出力特性を得た。
[0067] この出力特性には明確な飽和領域が現れなかったため、飽和領域での電界効果 移動度およびしきい電圧を算出することができな力つた。また、オンオフ比に相当す る値は 20と小さかった。
[0068] 2- 3.比較例 4
(1)ゲート絶縁膜の形成〜（3)ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてポリジクロロパラキシリレンのみを用い、厚み 550nm の単層構造のゲート絶縁膜とした以外は、実施例 2の場合と同じ方法により、電界効 果トランジスタを作製した。
[0069] (4)評価
得られた電界効果トランジスタの電流 電圧特性を、実施例 1の場合と同様の方法 で測定し、図 14の出力特性および図 15の伝達特性を得た。
[0070] 実施例 1の場合と同様の計算により、電界効果移動度/ z FET= 2. 4 X 10"3cmV
Vs、しきい電圧 V =— 19. 5Vを得た。また、オンオフ比は 4. 7 X 102であった。
[0071] 2-4.考察
[0072] [表 5] 半導体膜 ゲート絶縁膜 しきい電圧 オンオフ比 試料間 第 2の絶縁層 第 1の絶縁層 ばらつき (比誘電率） (比誘電率） (V)
シァノエチル ポリジクロロパラ
実施例 2 F8T2 プルラン キシリレン - 3.0 1.1 103 小
( 15.4) (3.2)
シァノエチル
比較例 3 F8T2 プルラン ― 算出不可 20 大
( 15.4)
ポリジクロロノ《ラ
比較例 4 F8T2 キシリレン ― -19.5 4.7 102 小
(3.2)
[0073] 表 5には、上記実施例 2ならびに比較例 3および 4の各々についての半導体膜、第 2の絶縁層および第 1の絶縁層の各々の材料、ならびにしきい電圧、オンオフ比およ び試料間ばらつきが示されている。試料間ばらつきは、前掲の表 4の場合と同様の評 価方法に従ったものである。
[0074] 実施例 2によれば、前述した実施例 1の場合と同様の効果が得られた。
[0075] なお、実験例 2では、半導体膜の形成のために、半導体溶液の溶剤としてクロロホ ルムを用いたが、第 1の絶縁層を構成するポリジクロロパラキシリレンが溶剤に対して 溶解性が低いため、ゲート絶縁膜の成分が溶解して半導体膜のチャンネル部に混入 することがな力つた。
[0076] 3.実験例 3
実験例 3では、半導体膜の材料としてペンタセンを用いながら、第 2の絶縁層にお いて金属酸ィ匕物粉末を含有する榭脂を用い、この発明の範囲内にある実施例 3に係 る試料を作製した。
[0077] 3— 1.実施例 3
(1)ゲート絶縁膜の形成
シァノエチルプルランをジメチルホルムアミド:アセトン = 9 : 1 (重量比）に溶解した 溶液（15重量0 /0) 5gに、チタン酸バリウム粉末（平均粒子径 40nm) l. 5gをカ卩え、乳 鉢で解砕後、デカンテーシヨンにより粗粒を除去して、チタン酸バリウム一シァノエチ ルプルラン分散液を作製した。
[0078] 次に、金力もなるゲート電極を形成したガラス基板上に、上記分散液をスピンコート した後、 100°Cで 1時間熱処理を行なって、チタン酸バリウム混合シァノエチルプルラ ンカゝらなる厚み 930nmの第 2の絶縁層を形成した。このチタン酸バリウム混合シァノ ェチルプルランの比誘電率は、 1kHzで 29. 6であった。
[0079] 次に、上記第 2の絶縁層上に、実施例 2の場合と同様の方法により、ポリジクロロバ ラキシリレン力もなる厚み 300nmの第 1の絶縁層を形成した。
[0080] (2)半導体膜の形成
上記第 1の絶縁層上に、実施例 1の場合と同様の方法により、厚み 40nmの半導体 膜を形成した。
[0081] (3)ソースおよびドレイン電極の形成
上記半導体膜上に、実施例 1の場合と同様の方法により、厚み 30nmのソース電極 およびドレイン電極を形成し、電界効果トランジスタを得た。
[0082] (4)評価
得られた電界効果トランジスタの電流 電圧特性を、実施例 1の場合と同様の方法 で測定し、図 16の出力特性および図 17の伝達特性を得た。
[0083] 実施例 1の場合と同様の計算により、電界効果移動度 FET=0. 65cm Vs, しきい電圧 V =— 3. OVを得た。また、オンオフ比は 1. 7 X 102であった。
[0084] 3- 2.考察
[0085] [表 6]
Figure imgf000016_0001
[0086] 表 6には、上記実施例 3についての半導体膜、第 2の絶縁層および第 1の絶縁層の 各々の材料、ならびにしきい電圧、オンオフ比および試料間ばらつきが示されている 。試料間ばらつきは、前掲の表 4の場合と同様の評価方法に従ったものである。
[0087] 実施例 3によれば、実施例 1の場合と同様の効果に加えて、第 2の絶縁層が高誘電 率のチタン酸バリウム粉末を含有しているので、ゲート絶縁膜全体の誘電率が高くな り、実施例 1よりもしきい電圧がより低下した。
[0088] 4.実験例 4
実験例 4では、第 1の絶縁層の厚みが及ぼす影響について調査した。そのため、こ の発明の範囲内にあるが、次のような実施例 4に係る試料を作製した。すなわち、第 1の絶縁層の厚みを 20nmとする以外は、実施例 1の場合と同様の方法により、実施 例 1の場合と同様の構造を有する、実施例 4に係る電界効果トランジスタを作製した。 この電界効果トランジスタの電流 電圧特性を、実施例 1の場合と同様の方法により 測定し、図 18の出力特性を得た。
[0089] この図 18と比較例 1の対応の図 8とを比較すれば、実施例 4では、出力特性にある 程度の飽和領域が現れていることがわかる力 実施例 1の対応の図 6と比較すれば、 安定した飽和電流が得られていないことがわかる。これは、厚みが 50nm未満である 20nmの第 1の絶縁層が第 2の絶縁層を十分に被覆していな力つたためであると推 測される。
[0090] このこと力 、第 1の絶縁層の厚みは 50nm以上であることが好ましいことがわかる。

Claims

請求の範囲
[1] ゲート電極、
ソース電極、
ドレイン電極、
前記ソース電極および前記ドレイン電極に接するように配置される、有機半導体材 料力 なる半導体膜、
前記ゲート電極と前記半導体膜との間に配置される、ゲート絶縁膜、ならびに、 前記ゲート電極、前記ソース電極、前記ドレイン電極、前記半導体膜および前記ゲ ート絶縁膜を保持する、基板
を備え、
前記ゲート絶縁膜は、前記半導体膜に接するように配置される第 1の絶縁層を少な くとも含む、複数の絶縁層を備え、
前記第 1の絶縁層は、化学的気相成長法によって成膜されたポリパラキシリレンか らなる、
電界効果トランジスタ。
[2] 前記ゲート絶縁膜は、前記第 1の絶縁層より誘電率の高い第 2の絶縁層を備える、 請求項 1に記載の電界効果トランジスタ。
[3] 前記第 2の絶縁層はシァノエチルプルラン力もなる、請求項 2に記載の電界効果ト ランジスタ。
[4] 前記第 2の絶縁層は金属酸化物粉末を含有する、請求項 2に記載の電界効果トラ ンジスタ。
[5] 前記第 1の絶縁層の厚みは 50nm以上である、請求項 1ないし 4のいずれかに記載 の電界効果トランジスタ。
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