JP5062435B2 - 電界効果トランジスタ - Google Patents

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Description

この発明は、電界効果トランジスタに関するもので、特に、有機薄膜を用いた電界効果トランジスタに関するものである。
軽量かつフレキシブルという特徴に加えて、シリコン半導体デバイスに比べて安価に製造できる可能性を有していることから、有機デバイスの研究が盛んに行なわれている。
たとえば、有機薄膜を用いた電界効果トランジスタ（ＦＥＴ）は、これらの特徴を活かした液晶や有機ＥＬディスプレイなどの表示装置をはじめとする電子機器類への実用化が期待されているが、キャリア移動度が低い、しきい電圧が高くデバイスの駆動電圧が高くなる、大気中で特性が劣化する、といった解決すべき課題を数多く残している。
有機薄膜電界効果トランジスタを構成するゲート絶縁膜に高誘電率材料を用いることにより、トランジスタのしきい電圧を低くでき、これを用いたデバイスの駆動電圧を下げ得ることが知られているが、他方では、界面での双極子配列に不整合が生じる、リーク電流が増加するためにデバイスのオンオフ比が低下する、といった問題がある。
これらの問題を解決するため、ゲート絶縁膜を多層構造にし、高誘電率材料からなる下絶縁層上に、絶縁性が高くかつ半導体膜との親和性の高い上絶縁層を積層した構造が提案されている（たとえば、特許文献１参照）。特許文献１では、上記のような構造により、電荷移動度が高く、しきい電圧の低い、有機薄膜電界効果トランジスタが得られると記載されている。
しかしながら、特許文献１に記載のものでは、上絶縁層は、下絶縁層上に、ポリビニルフェノール、ポリビニルアルコール、ポリメチルメタクリレートなどを溶解したポリマー溶液を塗工することにより形成される。そのため、下絶縁層は、ポリマー溶液に含まれる溶剤で溶解されない材料に限定されてしまい、たとえば高誘電率材料として知られているシアノエチルプルランを、下絶縁層の材料として用いることができないという問題がある。また、上絶縁層の成膜に溶剤を用いるので、この上絶縁層に不純物が混入する可能性が高く、これが原因となって、得られたデバイスの特性劣化を招くことがある。
他方、ゲート絶縁膜として、化学的気相成長法（ＣＶＤ法）で成膜されたポリパラキシリレンを用いると、不純物の少ない膜が得られるので、高い電界効果移動度が得られることが知られている（たとえば、非特許文献１参照）。しかしながら、ポリパラキシリレンは比誘電率が低い（１ｋＨｚでの比誘電率が３．２程度）ので、しきい電圧が高くなるという問題がある。
特開２００５−２６６９８号公報 安田剛（Takeshi Yasuda）、外３名，「化学的気相成長法により形成されたポリパラキシリレン誘導体からなるゲート誘電体膜を有する有機電界効果トランジスタ（Organic Field-Effect Transistors with Gate Dielectric Films of Poly-p-Xylylene Derivatives Prepared by Chemical Vapor Deposition)」，Jpn. J. Appl. Phys., The Japan Society of Applied Physics, 2003年10月, Vol.42(2003), Part 1, No. 10, pp.6614-6618
そこで、この発明の目的は、高い電界効果移動度を確保しながら、低いしきい電圧を同時に実現し得る、有機薄膜を用いた電界効果トランジスタを提供しようとすることである。
本件発明者は、ＣＶＤ法で成膜されたポリパラキシリレンによる効果を発揮させるためには、半導体膜と接する部分だけに当該ポリパラキシリレンがあれば十分であることを見出し、この発明を成すに至ったものである。
より詳細には、この発明は、ゲート電極、ソース電極、ドレイン電極、ソース電極およびドレイン電極に接するように配置される、有機半導体材料からなる
半導体膜、ゲート電極と半導体膜との間に配置される、ゲート絶縁膜、ならびに、ゲート電極、ソース電極、ドレイン電極、半導体膜およびゲート絶縁膜を保持する、基板を備える、電界効果トランジスタに向けられるものであって、前述した技術的課題を解決するため、次のような構成を備えることを特徴としている。
すなわち、ゲート絶縁膜は、半導体膜に接するように配置される第１の絶縁層と、第１の絶縁層より誘電率の高い第２の絶縁層とからなり、第１の絶縁層の厚みは５０ｎｍ以上であり、第１の絶縁層が、ＣＶＤ法によって成膜されたポリパラキシリレンからなり、第２の絶縁層がシアノエチルプルランからなることを特徴としている。
第２の絶縁層は金属酸化物粉末を含有していてもよい。
この発明において、第１の絶縁層の厚みは５０ｎｍ以上であることが好ましい。
ゲート絶縁膜における、半導体膜に接するように配置される第１の絶縁層を構成するポリパラキシリレンは、絶縁性が高いという利点をまず有している。また、第１の絶縁層はＣＶＤ法によって成膜されかつ成膜にあたって溶剤を用いないので、不純物の混入を少なくすることができ、また、ゲート絶縁膜に含まれる第１の絶縁層以外の絶縁層においては、溶剤に侵されやすい材料であっても、これを問題なく用いることができる。したがって、第２の絶縁層の材料として、比誘電率の高いシアノエチルプルランを問題なく用いることができる。また、ゲート絶縁膜に備える第１の絶縁層以外の絶縁層に含まれることのある不純物が半導体膜に混入しようとすることが、第１の絶縁層によって効果的にブロックされる。
このようなことから、この発明に係る電界効果トランジスタによれば、ポリパラキシリレンが与える安定した高い電界効果移動度を確保しながら、オンオフ比を大きくすることができる。また、製造された電界効果トランジスタのデバイス間での特性ばらつきを小さくすることができる。
また、ポリパラキシリレン膜をＣＶＤ法によって形成するために用いるＣＶＤ材料は、純度の高いものが市販されていて、しかも入手容易であるという点で経済的であるという利点も有している。
また、この発明によれば、ゲート絶縁膜が、第１の絶縁層より誘電率の高い第２の絶縁層を備えているので、ゲート絶縁膜全体の誘電率を高くすることができるため、しきい電圧を低くすることができる。このように高い誘電率を得ようとするため、第２の絶縁層の材料として、シアノエチルプルランを用いるので、誘電率の高い第２の絶縁層を塗工法により容易に形成することができ、しかも、第２の絶縁層の表面の平滑性を良好なものとすることができる。また、第２の絶縁層が金属酸化物粉末を含有するようにすれば、第２の絶縁層の誘電率をより高めることができ、しきい電圧をより低下させることができる。
なお、第２の絶縁層の表面の平滑性が良好であるという利点を望まないならば、第２の絶縁層を、金属酸化物粉末を含有するシアノエチルプルランから構成すると、より高い誘電率を与えることができる。
この発明において、第１の絶縁層の厚みが５０ｎｍ以上であると、上述した第１の絶縁層による不純物のブロック作用をより確実に働かせることができる。
この発明の第１の実施形態による電界効果トランジスタ１を示す平面図である。 図１の線ＩＩ−ＩＩに沿う断面の一部を拡大して示す図である。 この発明の第２の実施形態による電界効果トランジスタ１ａを示す、図２に対応する図である。 この発明の第３の実施形態による電界効果トランジスタ１ｂを示す、図２に対応する図である。 この発明の第４の実施形態による電界効果トランジスタ１ｃを示す、図２に対応する図である。 実施例１に係る電界効果トランジスタの出力特性を示す図である。 実施例１に係る電界効果トランジスタの伝達特性を示す図である。 比較例１に係る電界効果トランジスタの出力特性を示す図である。 比較例２に係る電界効果トランジスタの出力特性を示す図である。 比較例２に係る電界効果トランジスタの伝達特性を示す図である。 実施例２に係る電界効果トランジスタの出力特性を示す図である。 実施例２に係る電界効果トランジスタの伝達特性を示す図である。 比較例３に係る電界効果トランジスタの出力特性を示す図である。 比較例４に係る電界効果トランジスタの出力特性を示す図である。 比較例４に係る電界効果トランジスタの伝達特性を示す図である。 実施例３に係る電界効果トランジスタの出力特性を示す図である。 実施例３に係る電界効果トランジスタの伝達特性を示す図である。 実施例４に係る電界効果トランジスタの出力特性を示す図である。
符号の説明
１，１ａ，１ｂ，１ｃ 電界効果トランジスタ
２ 基板
３ ゲート電極
４ ゲート絶縁膜
５ 半導体膜
６ ソース電極
７ ドレイン電極
１１ 第１の絶縁層
１２ 第２の絶縁層
図１は、この発明の第１の実施形態による電界効果トランジスタ１を示す平面図であり、図２は、図１の線ＩＩ−ＩＩに沿う断面の一部を拡大して示す図である。
電界効果トランジスタ１は、たとえばガラスからなる基板２を備える。基板２上には、たとえば金または金を主成分とする金属からなるゲート電極３が形成される。図１において、ゲート電極３は、その平面形状が破線で示されている。ゲート電極３を覆うように、基板２上には、ゲート絶縁膜４が形成される。ゲート絶縁膜４の詳細については後述する。ゲート絶縁膜４上には、たとえばペンタセン、ポリフルオレン−チオフェン共重合体のような有機半導体材料からなる半導体膜５が形成される。
半導体膜５上には、たとえば金または金を主成分とする金属からなるソース電極６およびドレイン電極７が形成される。ソース電極６およびドレイン電極７は、図１によく示されているように、互いに対向する櫛歯状をなし、互いに間挿し合って配置されている。これは、限られた面積内でできるだけ大きいチャンネル幅Ｗを得るためである。なお、ソース電極６とドレイン電極７との各々の指部分が交差する幅をｗ１としたとき、図１に示したものでは、６対の指部分が対向しているので、チャンネル幅Ｗは、Ｗ＝ｗ１×６の式で表わされる。また、チャンネル長は、図１に示したＬの寸法である。
このような電界効果トランジスタ１において、前述したゲート絶縁膜４は、半導体膜５に接するように配置される第１の絶縁層１１を少なくとも含む、複数の絶縁層を備えていて、第１の絶縁層１１が、たとえばジクロロ（２，２）パラシクロファンのようなシクロファンをＣＶＤ原料として、ＣＶＤ法によって形成された、たとえばポリジクロロパラキシリレンのようなポリパラキシリレンからなることを特徴としている。なお、ポリパラキシリレンとしては、たとえば、以下の表１に示すＡ〜Ｆなどを用いることができる。
Figure 0005062435
ゲート絶縁膜４は、また、第１の絶縁層１１より誘電率の高い第２の絶縁層１２を備えている。前述のように、第１の絶縁層１１はＣＶＤ法によって成膜されかつ成膜にあたって溶剤を用いないので、第２の絶縁層１２においては、溶剤に侵されやすい材料であっても、これを問題なく用いることができる。したがって、第２の絶縁層１２の材料としては、シアノエチルプルランを有利に用いることができる。シアノエチルプルランによれば、微粒子を含まない単一成分の高分子溶液から膜を形成することができるため、第２の絶縁層１２を平滑性の良好な膜とすることができる。第２の絶縁層１２は、高い誘電率を得るため、たとえばチタン酸バリウム粉末のような金属酸化物粉末を含有する樹脂から構成されてもよい。この場合、前述した平滑性の良好な膜の形成といった利点を望まないならば、第２の絶縁層１２の材料として、金属酸化物粉末を含有するシアノエチルプルランが用いられてもよい。
このようなゲート絶縁膜４において、第１の絶縁層１１を構成するポリパラキシリレンは、前述したように、ＣＶＤ法によって成膜され、溶剤を用いず、また、ＣＶＤ原料としては純度の高いものが入手容易であるので、第１の絶縁層１１を不純物の少ない膜とすることができ、安定した高い電界効果移動度を確保することができる。また、第２の絶縁層１２にあっては、高い誘電率を与えることができるのでしきい電圧を低くすることができる。また、ゲート絶縁膜４に備える第２の絶縁層１２に含まれることのある不純物が半導体膜５に混入しようとすることが、第１の絶縁層１１によって効果的にブロックされるので、オンオフ比を大きくすることができる。
なお、図示したように、第２の絶縁層１２は、第１の絶縁層１１より厚い方が好ましい。これによって、ゲート絶縁膜４全体の誘電率をより高く保つことが容易であるからである。しかしながら、第１の絶縁層１１の厚みは５０ｎｍ以上であることが好ましい。このような厚みに選ばれることにより、前述した第２の絶縁層１２に含まれることのある不純物は、第１の絶縁層１１によって、より確実にブロックされ、半導体膜４に混入することをより確実に防止することができるからである。
図３、図４および図５は、それぞれ、この発明の第２、第３および第４の実施形態による電界効果トランジスタ１ａ、１ｂおよび１ｃを示す、図２に相当する図である。図３ないし図５において、図２に示した要素に相当する要素には同様の参照符号を付し、重複する説明は省略する。
図３ないし図５に示した電界効果トランジスタ１ａ、１ｂおよび１ｃは、図２に示した電界効果トランジスタ１と比較して、ゲート電極３や半導体膜５のような要素の積層順序が異なっている。しかしながら、これら電界効果トランジスタ１、１ａ、１ｂ、１ｃは、共通して、半導体膜５がソース電極６およびドレイン電極７に接するように配置され、ゲート絶縁膜４がゲート電極３と半導体膜５との間に配置され、第１の絶縁層１１が半導体膜５に接するように配置されるといった特徴を有している。
次に、この発明に係る電界効果トランジスタを、実験例に基づいて、より具体的に説明する。なお、実験例において作製したこの発明の範囲内にある実施例に係る試料は、図２に示すような積層構造を有するものである。
１．実験例１
実験例１では、半導体膜の材料としてペンタセンを用いながら、この発明の範囲内にある実施例１、ならびにこの発明の範囲外にある比較例１および２の各々に係る試料を作製した。
１−１．実施例１
（１）ゲート絶縁膜の形成
金からなるゲート電極を形成したガラス基板上に、シアノエチルプルランをジメチルホルムアミド：アセトン＝９：１（重量比）に溶解した溶液（１５重量％）をスピンコートした後、１００℃で１時間熱処理を行なって、シアノエチルプルラン（１ｋＨｚでの比誘電率が１５．４）からなる厚み８００ｎｍの第２の絶縁層を形成した。
上記第２の絶縁層上に、シクロファンとしてのジクロロ（２，２）パラシクロファンを原料に用いたＣＶＤ法により、１．０×１０−２Ｐａ程度の減圧下で、原料の気化温度が１２５℃、分解温度が６３０℃、および基板温度が室温といった条件で、ポリパラキシリレンとしてのポリジクロロパラキシリレン（１ｋＨｚでの比誘電率が３．２）からなる厚み５０ｎｍの第１の絶縁層を形成した。
（２）半導体膜の形成
上記第１の絶縁層上に、ペンタセンを、真空度１．３×１０−４Ｐａの減圧下で、速度が０．３Å／秒、基板温度が室温の条件で蒸着し、厚み４０ｎｍの半導体膜を形成した。
（３）ソースおよびドレイン電極の形成
チャンネル長Ｌが７５μｍとなり、かつ、ソース電極とドレイン電極との各々の指部分が交差する幅ｗ１が５ｍｍであって、４９対の指部分が対向し、チャンネル幅Ｗが５ｍｍ×４９＝２４５ｍｍとなるようにされた、ステンレス鋼製のマスクを用意し、これを上記半導体膜上に配置し、真空度６．５×１０−４Ｐａの減圧下で、金を、速度が１．０Å／秒、基板温度が２５℃の条件で蒸着し、厚み３０ｎｍのソース電極およびドレイン電極を形成し、電界効果トランジスタを得た。
なお、このとき、同様の工程を経て、同一の構造を有する試料１〜３に係る３個の電界効果トランジスタを同時に作製した。
（４）評価
得られた電界効果トランジスタの電流−電圧特性を、半導体パラメータアナライザ（Ａｇｉｌｅｎｔ製「４１５６Ｃ」）を用いて測定し、図６の出力特性を得た。この出力特性の結果から、飽和領域でのゲート電圧−ドレイン電流の関係を示したものが図７の伝達特性である。図７から、以下の式（１）を用いて、電界効果移動度μＦＥＴ、しきい電圧Ｖｔを算出し、μＦＥＴ＝０．３８ｃｍ２／Ｖｓ、しきい電圧Ｖｔ＝−５．４Ｖの値を得た。
Ｉd＝（Ｗ／２Ｌ）Ｃｉμ（Ｖｇ−Ｖｔ）２ …（１）
ここで、Ｉdはドレイン電流、Ｗはチャンネル幅、Ｌはチャンネル長、Ｖｇはゲート電圧、Ｃｉは単位面積あたりの絶縁膜容量、μは電界効果移動度、Ｖｔはしきい電圧である。
また、ドレイン電流の最小値（オフ電流）に対する最大値（オン電流）の比、すなわちオンオフ比は３．７×１０４であった。
また、以下の表２には、同時に作製した試料１〜３に係る電界効果トランジスタ間のばらつきが示されている。
Figure 0005062435
１−２．比較例１
（１）ゲート絶縁膜の形成〜（３）ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてシアノエチルプルランのみを用い、厚み１０９０ｎｍの単層構造のゲート絶縁膜とした以外は、実施例１の場合と同じ方法により、電界効果トランジスタを作製した。なお、比較例１においても、同一の構造を有する試料４〜５に係る３個の電界効果トランジスタを同時に作製した。
（４）評価
得られた電界効果トランジスタの電流−電圧特性を、実施例１の場合と同様の方法で測定し、図８の出力特性を得た。
この出力特性には明確な飽和領域が現れなかったため、飽和領域での電界効果移動度およびしきい電圧を算出することができなかった。また、オンオフ比に相当する値は３１と小さかった。
また、以下の表３には、同時に作製した試料４〜６に係る電界効果トランジスタ間のばらつきが示されている。
Figure 0005062435
１−３．比較例２
（１）ゲート絶縁膜の形成〜（３）ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてポリジクロロパラキシリレンのみを用い、厚み８８０ｎｍの単層構造のゲート絶縁膜とした以外は、実施例１の場合と同じ方法により、電界効果トランジスタを作製した。
（４）評価
得られた電界効果トランジスタの電流−電圧特性を、実施例１の場合と同様の方法で測定し、図９の出力特性および図１０の伝達特性を得た。
実施例１の場合と同様の計算により、電界効果移動度μＦＥＴ＝０．１６ｃｍ２／Ｖｓ、しきい電圧Ｖｔ＝−２９．７Ｖを得た。また、オンオフ比は１．２×１０４であった。
１−４．考察
Figure 0005062435
表４には、上記実施例１ならびに比較例１および２の各々についての半導体膜、第２の絶縁層および第１の絶縁層の各々の材料、ならびにしきい電圧、オンオフ比および試料間ばらつきが示されている。なお、第２の絶縁層および第１の絶縁層の各々の材料については、比誘電率が括弧内に示されている。また、試料間ばらつきは、同じ方法で３個の試料を作製し、そのうち、ドレイン電流が最小となるときのゲート電圧の値が最も小さい試料と最も大きい試料との差が５Ｖ以下となった場合に「小」と評価し、２０Ｖ以上となった場合に「大」と評価したものである（表２および表３参照）。
比較例１では、ゲート絶縁膜においてシアノエチルプルランのみを用いたため、図８に示すように、飽和領域が現れなかった。これに対して、実施例１によれば、ゲート絶縁膜において、シアノエチルプルランからなる第２の絶縁層だけでなく、ポリパラキシリレンからなる第１の絶縁層を形成したため、図６に示すように、オンオフ比の大きい電界効果トランジスタが得られた。また、実施例１によれば、ゲート絶縁膜においてポリパラキシリレンのみを用いた比較例２に比べて、しきい電圧が１／５以下に低下した。また、実施例１によれば、試料間の特性値のばらつきが小さく、安定した電界効果トランジスタを得ることができた。
このようなことから、第２の絶縁層を構成するシアノエチルプルランに含まれるイオン性の不純物が、ポリパラキシリレンからなる第１の絶縁層でブロックされることにより、オンオフ比が大きくなったと推測される。
また、実施例１において、シアノエチルプルランからなる第２の絶縁層に比べて、ポリパラキシリレンからなる第１の絶縁層は薄く、ゲート絶縁膜全体の誘電率は高く保たれるため、しきい電圧が低くなったものと推測される。
これに対して、比較例２では、ゲート絶縁膜を構成するポリパラキシリレンの誘電率が低いため、実施例１と比べて、同じゲート電圧で流れる電流が小さく、しきい電圧が高かった。
２．実験例２
実験例２では、半導体膜の材料としてポリフルオレン−チオフェン共重合体（Ｆ８Ｔ２）を用いながら、この発明の範囲内にある実施例２、ならびにこの発明の範囲外にある比較例３および４の各々に係る試料を作製した。
２−１．実施例２
（１）ゲート絶縁膜の形成
金からなるゲート電極を形成したガラス基板上に、実施例１の場合と同様の方法により、シアノエチルプルランからなる厚み１０００ｎｍの第２の絶縁層を形成した。
上記第２の絶縁層上に、ジクロロ（２，２）パラシクロファンを原料に用いたＣＶＤ法により、１．０×１０−２Ｐａ程度の減圧下で、原料の気化温度が１２５℃、分解温度が６３０℃、および基板温度が４０℃といった条件で、ポリジクロロパラキシリレンからなる厚み２００ｎｍの第１の絶縁層を形成した。
（２）半導体膜の形成
上記第１の絶縁層上に、ポリフルオレン−チオフェン共重合体（Ｆ８Ｔ２）の０．６重量％クロロホルム溶液をスピンコートした後、６０℃で３０分間熱処理を行なって、厚み５０ｎｍの半導体膜を形成した。
（３）ソースおよびドレイン電極の形成
上記半導体膜上に、実施例１の場合と同様の方法により、厚み３０ｎｍのソース電極およびドレイン電極を形成し、電界効果トランジスタを得た。
（４）評価
得られた電界効果トランジスタの電流−電圧特性を、実施例１の場合と同様の方法で測定し、図１１の出力特性および図１２の伝達特性を得た。実施例１の場合と同様の計算から、電界効果移動度μＦＥＴ＝５．３×１０−３ｃｍ２／Ｖｓ、しきい電圧Ｖｔ＝−３．０Ｖの値を得た。また、オンオフ比は１．１×１０３であった。
２−２．比較例３
（１）ゲート絶縁膜の形成〜（３）ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてシアノエチルプルランのみを用い、厚み１２３０ｎｍの単層構造のゲート絶縁膜とした以外は、実施例２の場合と同じ方法により、電界効果トランジスタを作製した。
（４）評価
得られた電界効果トランジスタの電流−電圧特性を、実施例１の場合と同様の方法で測定し、図１３の出力特性を得た。
この出力特性には明確な飽和領域が現れなかったため、飽和領域での電界効果移動度およびしきい電圧を算出することができなかった。また、オンオフ比に相当する値は２０と小さかった。
２−３．比較例４
（１）ゲート絶縁膜の形成〜（３）ソースおよびドレイン電極の形成
ゲート絶縁膜の形成においてポリジクロロパラキシリレンのみを用い、厚み５５０ｎｍの単層構造のゲート絶縁膜とした以外は、実施例２の場合と同じ方法により、電界効果トランジスタを作製した。
（４）評価
得られた電界効果トランジスタの電流−電圧特性を、実施例１の場合と同様の方法で測定し、図１４の出力特性および図１５の伝達特性を得た。
実施例１の場合と同様の計算により、電界効果移動度μＦＥＴ＝２．４×１０−３ｃｍ２／Ｖｓ、しきい電圧Ｖｔ＝−１９．５Ｖを得た。また、オンオフ比は４．７×１０２であった。
２−４．考察
Figure 0005062435
表５には、上記実施例２ならびに比較例３および４の各々についての半導体膜、第２の絶縁層および第１の絶縁層の各々の材料、ならびにしきい電圧、オンオフ比および試料間ばらつきが示されている。試料間ばらつきは、前掲の表４の場合と同様の評価方法に従ったものである。
実施例２によれば、前述した実施例１の場合と同様の効果が得られた。
なお、実験例２では、半導体膜の形成のために、半導体溶液の溶剤としてクロロホルムを用いたが、第１の絶縁層を構成するポリジクロロパラキシリレンが溶剤に対して溶解性が低いため、ゲート絶縁膜の成分が溶解して半導体膜のチャンネル部に混入することがなかった。
３．実験例３
実験例３では、半導体膜の材料としてペンタセンを用いながら、第２の絶縁層において金属酸化物粉末を含有する樹脂を用い、この発明の範囲内にある実施例３に係る試料を作製した。
３−１．実施例３
（１）ゲート絶縁膜の形成
シアノエチルプルランをジメチルホルムアミド：アセトン＝９：１（重量比）に溶解した溶液（１５重量％）５ｇに、チタン酸バリウム粉末（平均粒子径４０ｎｍ）１．５ｇを加え、乳鉢で解砕後、デカンテーションにより粗粒を除去して、チタン酸バリウム−シアノエチルプルラン分散液を作製した。
次に、金からなるゲート電極を形成したガラス基板上に、上記分散液をスピンコートした後、１００℃で１時間熱処理を行なって、チタン酸バリウム混合シアノエチルプルランからなる厚み９３０ｎｍの第２の絶縁層を形成した。このチタン酸バリウム混合シアノエチルプルランの比誘電率は、１ｋＨｚで２９．６であった。
次に、上記第２の絶縁層上に、実施例２の場合と同様の方法により、ポリジクロロパラキシリレンからなる厚み３００ｎｍの第１の絶縁層を形成した。
（２）半導体膜の形成
上記第１の絶縁層上に、実施例１の場合と同様の方法により、厚み４０ｎｍの半導体膜を形成した。
（３）ソースおよびドレイン電極の形成
上記半導体膜上に、実施例１の場合と同様の方法により、厚み３０ｎｍのソース電極およびドレイン電極を形成し、電界効果トランジスタを得た。
（４）評価
得られた電界効果トランジスタの電流−電圧特性を、実施例１の場合と同様の方法で測定し、図１６の出力特性および図１７の伝達特性を得た。
実施例１の場合と同様の計算により、電界効果移動度μＦＥＴ＝０．６５ｃｍ２／Ｖｓ、しきい電圧Ｖｔ＝−３．０Ｖを得た。また、オンオフ比は１．７×１０２であった。
３−２．考察
Figure 0005062435
表６には、上記実施例３についての半導体膜、第２の絶縁層および第１の絶縁層の各々の材料、ならびにしきい電圧、オンオフ比および試料間ばらつきが示されている。試料間ばらつきは、前掲の表４の場合と同様の評価方法に従ったものである。
実施例３によれば、実施例１の場合と同様の効果に加えて、第２の絶縁層が高誘電率のチタン酸バリウム粉末を含有しているので、ゲート絶縁膜全体の誘電率が高くなり、実施例１よりもしきい電圧がより低下した。
４．実験例４
実験例４では、第１の絶縁層の厚みが及ぼす影響について調査した。そのため、この発明の範囲内にあるが、次のような実施例４に係る試料を作製した。すなわち、第１の絶縁層の厚みを２０ｎｍとする以外は、実施例１の場合と同様の方法により、実施例１の場合と同様の構造を有する、実施例４に係る電界効果トランジスタを作製した。この電界効果トランジスタの電流−電圧特性を、実施例１の場合と同様の方法により測定し、図１８の出力特性を得た。
この図１８と比較例１の対応の図８とを比較すれば、実施例４では、出力特性にある程度の飽和領域が現れていることがわかるが、実施例１の対応の図６と比較すれば、安定した飽和電流が得られていないことがわかる。これは、厚みが５０ｎｍ未満である２０ｎｍの第１の絶縁層が第２の絶縁層を十分に被覆していなかったためであると推測される。
このことから、第１の絶縁層の厚みは５０ｎｍ以上であることが好ましいことがわかる。

Claims (2)

  1. ゲート電極、
    ソース電極、
    ドレイン電極、
    前記ソース電極および前記ドレイン電極に接するように配置される、有機半導体材料からなる半導体膜、
    前記ゲート電極と前記半導体膜との間に配置される、ゲート絶縁膜、ならびに、
    前記ゲート電極、前記ソース電極、前記ドレイン電極、前記半導体膜および前記ゲート絶縁膜を保持する、基板
    を備え、
    前記ゲート絶縁膜は、前記半導体膜に接するように配置される第１の絶縁層と、前記第１の絶縁層より誘電率の高い第２の絶縁層とからなり、
    前記第１の絶縁層の厚みは５０ｎｍ以上であり、
    前記第１の絶縁層は、化学的気相成長法によって成膜されたポリパラキシリレンからなり、
    前記第２の絶縁層はシアノエチルプルランからなる、
    電界効果トランジスタ。
  2. 前記第２の絶縁層は金属酸化物粉末を含有する、請求項１に記載の電界効果トランジスタ。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009031525A1 (ja) * 2007-09-07 2009-03-12 Nec Corporation カーボンナノチューブ構造物及び薄膜トランジスタ
JP2014032983A (ja) * 2012-08-01 2014-02-20 Sony Corp 半導体装置、表示装置および電子機器
US10388895B2 (en) * 2017-11-07 2019-08-20 Shenzhen China Star Optoelectonics Semiconductor Display Technology Co., Ltd. Organic thin film transistor with charge injection layer and manufacturing method thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003041185A2 (en) * 2001-11-05 2003-05-15 3M Innovative Properties Company Organic thin film transistor with polymeric interface
JP2004072049A (ja) * 2002-08-09 2004-03-04 Ricoh Co Ltd 有機ｔｆｔ素子及びその製造方法
JP2005072569A (ja) * 2003-08-06 2005-03-17 Mitsubishi Chemicals Corp 有機電界効果トランジスタ
JP2005175386A (ja) * 2003-12-15 2005-06-30 Asahi Kasei Corp 有機半導体素子
WO2005076367A1 (en) * 2004-02-09 2005-08-18 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003052841A1 (en) * 2001-12-19 2003-06-26 Avecia Limited Organic field effect transistor with an organic dielectric
KR100995451B1 (ko) 2003-07-03 2010-11-18 삼성전자주식회사 다층 구조의 게이트 절연막을 포함하는 유기 박막 트랜지스터
JP4997688B2 (ja) * 2003-08-19 2012-08-08 セイコーエプソン株式会社 電極、薄膜トランジスタ、電子回路、表示装置および電子機器
KR101133759B1 (ko) * 2004-12-28 2012-04-09 삼성전자주식회사 전기 영동 표시 장치 및 그 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003041185A2 (en) * 2001-11-05 2003-05-15 3M Innovative Properties Company Organic thin film transistor with polymeric interface
JP2004072049A (ja) * 2002-08-09 2004-03-04 Ricoh Co Ltd 有機ｔｆｔ素子及びその製造方法
JP2005072569A (ja) * 2003-08-06 2005-03-17 Mitsubishi Chemicals Corp 有機電界効果トランジスタ
JP2005175386A (ja) * 2003-12-15 2005-06-30 Asahi Kasei Corp 有機半導体素子
WO2005076367A1 (en) * 2004-02-09 2005-08-18 Samsung Electronics Co., Ltd. Thin film transistor array panel and manufacturing method thereof

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