KR20140096018A - 실리콘 또는 유사 기판 위에 갈륨 질화물의 두꺼운 에피택셜 층을 제조하는 방법 및 상기 방법을 이용하여 얻어진 층 - Google Patents

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Abstract

본 발명은 에피택시에 의해, 열팽창 계수가 GaN의 열팽창 계수보다 작은 기판(1) 위에 GaN의 단결정 유용층(3; 3', 3")을 제조하는 방법에 관한 것으로서, 상기 방법은 (b) 에피택셜 온도에서 이완된 GaN의 층(3a)의 3차원 에피택셜 성장 단계, (c1) BwAlxGayInzN의 중간층(4a)의 성장 단계, (c2) BwAlxGayInzN의 층(3b)의 성장 단계, (c3) BwAlxGayInzN의 중간층(4b)의 성장 단계를 포함하고, 단계들(c1) 내지 (c3)에서 형성되는 층들(3b, 4a, 4b) 중 적어도 하나는 알루미늄 및 갈륨을 포함하는 적어도 3성분 III-N 합금이고, 상기 방법은 (d) GaN의 상기 층(3; 3', 3")의 성장 단계를 더 포함한다.

Description

실리콘 또는 유사 기판 위에 갈륨 질화물의 두꺼운 에피택셜 층을 제조하는 방법 및 상기 방법을 이용하여 얻어진 층{METHOD FOR MANUFACTURING A THICK EPITAXIAL LAYER OF GALLIUM NITRIDE ON A SILICON OR SIMILAR SUBSTRATE AND LAYER OBTAINED USING SAID METHOD}
본 발명은 열팽창 계수가 GaN의 열팽창 계수보다 작고, 따라서 상기 GaN 층에 인장 변형을 발생시키기 적합한 기판 위에 크랙이 없는 단결정 GaN 층을 에피택시에 의해 제조하는 방법에 관한 것이다.
실리콘 기판 위의 III족 원소 질화물들("III-N 재료들"로서 불림)에 기초한 전자(electronic), 광전자(optoelectonic) 및 마이크로기계(micromechanical) 컴포넌트들은 상당한 잠재력을 가진다.
특히, 큰 밴드갭을 갖는 반도체들에 기초한 전자 파워 컴포넌트들에 대해 큰 시장이 있다.
실제로, 큰 밴드갭 반도체들의 사용은 실질적으로 통합되는 전자 회로들의 크기 및 복잡도를 감소시키는 것을 도울 수 있다.
이들 재료들의 특정 특히 기대되는 응용은 다이오드-관련 손실들을 상당히 감소시키는데 적합한 쇼트키(Schottky)형 정류 다이오드들에 관한 것이다.
실제로, 실리콘-기판 정류기 다이오드들은 2% 정도의 다이오드-관련 손실들이 있고, 한편 큰 밴드갭 반도체-기반 다이오드들(예컨대 SiC, GaN 등)을 이용하는 동일한 유닛은 0.2% 정도의 다이오드 관련 손실들만을 가지는 것으로 평가된다.
컴포넌트의 비용을 최적화하기 위해, 큰 밴드갭 반도체를 지지하는 기판의 경우에, 그것은 대형(전형적으로 6 인치(150 mm)보다 크거나 같음)으로 이용 가능하고 이상적인 비용을 가져야 한다.
이 점에서, 실리콘은 그것의 저 비용(low cost), 그것의 이용 가능성 및 표준화된 반도체 처리 방법들에의 그것의 적합성으로 인해 바람직한 재료들 중 하나이다.
한편, III-N 재료들의 에피택셜 성장을 위한 이상적인 기판은 산업적으로 실현 가능한 조건들(기판들은 너무 작고(즉, 2 인치(50 mm)를 넘지 않음) 과도하게 고가임) 하에서 대규모 형태(bulk form)로 현재 이용 가능하지 않다.
사파이어 및 실리콘 카바이드는 다른 잠재적인 유리한 후보들이지만, 각각 너무 고가이고 공급이 부족하다.
또한, 사파이어 위의 에피택셜 GaN은 "마이크로파이프들(micropipes)"로 불리는 결함들을 나타낸다. 재료 성장 중 나사 전위(screw dislocation)의 형성에 의해 야기되는 이들 결함들은 전형적으로 250 내지 500 nm 정도의 직경을 가진다. 따라서, 3 내지 6.105 cm-2 정도의 이들 결함들의 밀도가 확인되었다.
그러나, 실리콘 기판은 위에서 언급한 유리한 점들에도 불구하고, 2가지 주요 결점들을 가진다.
첫번째 단점은 III-N 재료들에 대한 중대한 격자 불일치이다.
실제로, Si(111) 면에 있어서, GaN(여기서 격자 상수는 3.189 Å임) 및 Si(격자 상수는 3.840 Å임) 간의 격자 불일치는 16.9%이다.
둘째, 실리콘 및 III-N 재료들의 열팽창 계수들 간의 중대한 불일치가 있다.
이러한 방식으로, GaN의 열팽창 계수는 5.59.10-6 K- 1 이고 반면 실리콘의 열팽창 계수는 2.59.10-6 K- 1여서 53.7%의 열적 불일치를 나타낸다.
또한, 실리콘 기판(느린)의 다른 수축(divergent contraction), 및 III-N 에피택셜 층들(빠른)의 다른 수축은 에피택시 후 주위 온도로의 복귀시, 상기 층들이 주위 온도에서 +1.4 GPa의 인장 변형을 받게 된다.
격자 상수 불일치는 컴포넌트 성능들(누설 전류들, 에이징(ageing) 등)에 잠재적으로 해로운, III-N 재료에서의 결정 결함들의 근원이다.
그 부분에 대해, 열적 불일치는 변형을 완화시키기 위해 III-N 재료에서 형성되는 크래킹의 근원이다.
크랙들은 GaN 층의 표면 위에 이들 크랙들에 의해 야기되는 불연속으로 인해, 컴포넌트 동작에 부적절한 III-N 재료 층의 거시적인(macroscopic) 결함들이다.
실리콘 기판과 III-N 재료의 에피택셜 층(들) 사이의 이들 불일치를 교정하기 위한 시도로, 도 1에 도시된 것과 같이, 실리콘 기판(1) 위에, 소위 AlN의 버퍼층(2)을 형성하고, 에피택시에 의해 버퍼층(2) 위에 GaN의 층(3)을 성장시키는 것이 알려져 있다.
실제로, GaN(위에서 언급한 것과 같이 3.189 Å임) 및 AlN(3.112 Å 정도임)의 격자 상수들로 인해, GaN의 층은 AlN의 층 위에서 에피택셜 성장할 때 압축 변형된다.
이론상으로는, 즉 만약 GaN이 AlN 위에서 부정규형으로 성장했으면, GaN의 압축은 -10.9 GPa까지 일 수 있고, 따라서 GaN과 실리콘 기판 사이의 열 팽창 계수들의 차에 의해 주위 온도로 돌아갈 때 발생되는 인장 변형을 보상한다.
사실, GaN과 AlN(2.47%) 사이의 높은 격자 불일치로 인해, GaN은 부정규형으로 성장하지 않지만 전위들을 형성하고 및/또는 기존 전위들을 굽게(bending) 하여 부분적으로 이완된다.
결과적으로, AlN 계면 상의 GaN에서 발생되는 압축 변형의 일부만이 GaN의 층에 유지될 수 있어, 냉각 중 생성되는 인장 변형을 보상하기에는 충분하지 않다.
이러한 방식으로, 이와 같은 구조에서 크랙이 없는 GaN의 한계 두께는 약 1 ㎛인데, 이것은 대부분의 목표로 하는 응용들에 있어서 너무 낮다.
GaN의 층에서 압축 변형의 유지능력을 개선시키기 위해, 다양한 팀들이 버퍼층과 GaN의 층 사이에, 하나 또는 복수의 "중간(intermediate)" 층들을 형성하는 것을 제안했다.
제 1 공정은 AlN의 층과 최종 GaN의 층 사이에서 알루미늄 함량을 서서히 변화시킴으로써 더 양호하게 압축을 유지하는데 적합한 AlxGa1 -xN(여기서 0<x<1)의 하나 또는 복수의 층들의 에피택셜 성장의 것이다.
사람은 H. Ishikawa, G.Y. Zhao, N. Nakada, T. Egawa, T. Soga, T. Jimbo, M. Umeno에 의한 저작물들 "High-quality GaN on Si sustrate using AlGaN/AlN intermediate layer, Phys. Stat. Sol. 176, 599(1999)" 및 Al 조성이 GaN의 층과의 계면에 접근할 때 점진적으로 감소하는 전이층의, AlN의 버퍼 층과 GaN의 유용층 사이에의 삽입을 제안하는 문헌 US 6,617,06을 참조할 수 있다.
대안으로, 전이층은 Al 함량이 계속해서 따로따로 감소하는 층들의 스택으로 구성될 수 있다.
M. Haberlen, D. Zhu, C. McAleese, M.J. Kappers, C.J. Humphreys에 의한 연구 "Dislocation reduction in MOCVD grown GaN layers on Si(111) using two different buffer layer approaches, 13th European Workshop on Metalorganic Vapor Phase Epitaxy (EWMOVPE-XIII), Ulm, Germany, June 7-10, 2009(B-11)"는 알루미늄 함량의 연속 변경에 비해 불연속 변경이 최종 GaN의 층 내의 전위 밀도를 상당히(109 cm-2와 대조되는 108 cm-2 정도) 감소시킬 수 있다는 것을 보인다.
문헌들 US 6,649,287, US 7,247,889, US 7,339,205, US 7,352,015 및 US 7,352,016은 위에 기재한 것과 유사한 전이층들을 기재한다.
그러나, 발명자들에 의해 행해진 실험들에 의해 지지되는 이러한 유형의 구조에 관한 문헌은 두께가 최대 2.5 ㎛인 연속의 크랙이 없는 GaN의 층을 얻는 것을 가능하게 한다는 것을 입증한다.
이 두께는 대부분의 목표로 하는 응용들에 있어서 여전히 너무 작다.
제 2 유형의 해결방법은 AlN의 층들과 GaN의 층들을 교대로 에피택시하는 것이다.
따라서, 문헌 WO 01/95380은 도 2에 도시된 것과 같이, 실리콘 기판(1), AlN의 버퍼층(2), 제 1 GaN의 층(3a), AlN의 중간층(4) 및 GaN의 유용층(3)을 연속해서 포함하는 구조를 제안한다.
중간층(4)은 단결정이고 GaN의 층의 것보다 작은 격자 상수를 가져서, 냉각 중 발생되는 인장 변형을 적어도 부분적으로 보상하기 위해 에피택시 동안 GaN의 상부 층(3)의 압축을 가능하게 한다.
이와 같은 구조는 일부 목표로 하는 응용들에 대해 중요하지만 너무 작은 대략 3 내지 4 ㎛의 크랙이 없는 층(3)을 얻는 것을 가능하게 한다.
도 3은 실리콘 기판(1), AlN의 버퍼층(2), 제 1 GaN의 층(3a), AlN의 제 1 중간 층(4a), GaN의 제 2 층(3b), AlN의 제 2 중간 층(4b) 및 GaN의 유용층(3)을 연속해서 포함하는 이러한 구조의 대안의 실시예를 나타낸다.
구조에 AlN의 제 2 중간 층을 삽입하는 것은 GaN의 유용층(3)의 두께를 증가시키는 것을 가능하게 하지만, 목표로 하는 응용들의 일부에 대해서는 여전히 어느 정도 불충분하다.
따라서, 본 발명의 목적은 지금까지 얻어진 층들보다 두꺼운 크랙이 없는 GaN의 층을 에피택시에 의해 제조하는 방법을 규정하는 것이다.
더욱 상세하게는, 본 발명의 목적은 5 ㎛보다 큰 두께를 가지며 선택적으로 직경이 6 인치(150 mm)보다 크거나 같은 기판 위에 5.108 cm-2보다 작거나 같은 전위 밀도를 가지는 GaN의 유용층(즉 GaN 이외의 재료의 어떠한 층도 포함하지 않는 하나의 조각으로)을 생성하는 것이다.
발명의 간단한 설명
본 발명은 에피택시에 의해, 열팽창 계수가 GaN의 열팽창 계수보다 작은 기판 위에 GaN의 단결정 유용층을 제조하는 방법으로서, 기판은 유용층에서 인장 변형을 발생하기에 적합한, GaN의 단결정 유용층을 제조하는 방법을 제안한다.
상기 방법은, (a) 기판 위에 AlN의 버퍼층의 형성 단계,
(b) 버퍼층 바로 위에, 에피택셜 온도에서 이완된 GaN의 층의 3차원 에피택셜 성장 단계,
(c1) GaN의 층 위에, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 중간 층의 에피택셜 성장 단계,
(c2) 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 층의 에피택셜 성장 단계,
(c3) 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 2 중간 층의 에피택셜 성장 단계.
(d) GaN의 유용층의 에피택셜 성장 단계를 연속해서 포함하고,
단계들 (c1) 내지 (c3)에서 형성되는 층들 중 적어도 하나는 알루미늄 및 갈륨을 포함하는 적어도 3성분 III-N 합금인 것을 특징으로 한다.
여기서, 제 2 층에 대한 제 1 층의 위치와 관련한 용어 "위(on)"는 제 1 층이 제 2 층과 직접적으로 접촉하는 것을 반드시 의미하는 것은 아니며, 달리 특정되지 않는다면, 이 용어는 하나의 또는 복수의 층들이 제 1 층과 제 2 층 사이에 삽입되는 것을 배제하지 않는다.
본 발명의 하나의 바람직한 실시 예에 따르면, 기판의 직경은 6 인치(150 mm)보다 크거나 같다.
특히 유리하게는, 단계 (d)는 적어도 5 ㎛의 두께에 걸친 상기 GaN의 유용층의 에피택셜 성장을 포함한다.
본 발명의 하나의 바람직한 실시 예에 따르면, 제 1 및 제 2 중간 층은 10과 50 nm 사이의 두께를 가지며, 상기 중간층들 사이에 형성되는, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 층은 0.5와 2 ㎛ 사이의 두께를 가지는 것을 특징으로 한다.
바람직하게는, 제 1 및 제 2 중간 층의 알루미늄 함량(x)은 0.8과 1 사이에 있고 상기 중간층들 사이에 형성되는 층의 알루미늄 함량(x)은 0과 0.2 사이에 있다.
본 발명의 하나의 특별한 실시예에 따르면, 이 방법은 단계들 (c3)과 (d) 사이에,
(c4) 1018 cm-3 보다 낮은 도펀트 농도로, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 전이 층(3c1)의 형성 단계;
(c5) 바람직하게는 최대 1019 cm-3까지 점진적으로 증가하는 농도를 갖는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 2 전이층(3c2)의 형성 단계;
(c6) 1019 cm-3 보다 낮은 도펀트 농도를 갖는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 3 전이층(3c3)의 형성 단계;
(c7) 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 4 전이층(3c4)의 형성 단계로서, x는 0으로 점진적으로 감소하고 도펀트 농도는 1019 cm-3보다 적은, 상기 제 4 전이층(3c4)의 형성 단계를 연속해서 포함한다.
바람직하게는, 상기 방법은 유기금속 기상 에피택시(MOVPE)에 의해 실시된다.
기판은 다음과 같은 기판들: Si(111), Si(110), Si(100), 다공성 Si, 실리콘 온 다결정 SiC(SopSiC), 4H-SiC, 6H-SiC, 3C-SiC/Si(111), 실리콘 온 인슐레이터(silicon on insulator; SOI)로부터 선택될 수 있다.
유리한 실시예에 따르면, 기판은 상기 기판의 저항률이 5 mΩ.cm 이하, 바람직하게는 2 mΩ.cm 이하가 되도록 붕소로 도핑된 실리콘 기판이다.
선택적으로, 상기 기판은 질소로 추가 도핑될 수 있다.
GaN의 유용층의 에피택셜 성장 후, 예를 들어 Smart Cut™을 이용하여, 상기 유용층을 기판에 전사하는 것이 가능하다.
대안으로, 적어도 5 ㎛의 두께에 걸쳐 GaN의 유용층의 에피택셜 성장 후, GaN의 자립 층을 형성하기 위해, 그것이 에피택시를 받은 구조로부터 상기 유용층을 제거하는 것이 가능하다.
본 발명의 다른 양상은 열팽창 계수가 GaN의 열팽창 계수보다 낮은 기판 위의 GaN의 단결정 유용층을 포함하는 구조로서,
- 주위 온도에서 인장 변형을 받는 GaN의 단결정 층,
- 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 단결정 중간층,
- 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 단결정 층,
- 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 2 단결정 중간층,
- GaN의 유용층을 연속해서 포함하고,
주위 온도에서 인장 변형을 받는 GaN의 단결정 층과 GaN의 유용층 사이의 층들 중 적어도 하나는 알루미늄 및 갈륨을 포함하는 적어도 3성분 III-N 합금으로 만들어지는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는 구조에 관한 것이다.
특히 유리하게는, GaN의 유용층의 직경은 6 인치(150 mm)보다 크거나 같다.
또한, GaN의 유용층은 크랙들이 없으면서 5 ㎛보다 크거나 같은 두께를 가질 수 있다.
GaN의 유용층은 5x108 cm-2보다 작거나 같은 전위 밀도(dislocation density)를 가질 수 있다.
본 발명의 하나의 바람직한 실시예에 따르면, 주위 온도에서 인장 변형을 받는 GaN의 상기 단결정 층(3a)은 1과 5 ㎛ 사이, 바람직하게는 1과 2 ㎛ 사이에 있다.
또한, 제 1 및 제 2 중간 층은 10과 50 nm 사이의 두께를 가질 수 있고, 상기 중간층들 사이에 형성되는 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 층은 0.5와 2 ㎛ 사이의 두께를 가질 수 있다.
유리하게는, 제 1 및 제 2 중간 층의 알루미늄 함량(x)은 0.8과 1 사이에 있고 상기 중간층들 사이에 형성되는 층의 알루미늄 함량(x)은 0과 0.2 사이에 있다.
기판은 우선적으로 다음과 같은 기판들: Si(111), Si(110), Si(100), 다공성 Si, 실리콘 온 다결정 SiC(SopSiC), 4H-SiC, 6H-SiC, 3C-SiC/Si(111), 실리콘 온 인슐레이터(SOI)로부터 선택된다.
본 발명의 하나의 바람직한 실시예에 따르면, 구조는 기판과 주위 온도에서 인장 변형을 받는 GaN의 단결정 층 사이에, 버퍼층을 포함하고, 인장 변형을 받는 GaN의 단결정 층은 유리하게는 버퍼층 위에 있다.
버퍼층은 유리하게는 AlN의 층이다.
본 발명의 하나의 특별한 실시예에 따르면, 구조는 제 2 중간 층과 유용층 사이에:
- 1018 cm-3 이하의 도펀트 농도를 갖는, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 전이 층;
- 바람직하게는 최대 1019 cm-3까지 점진적으로 증가하는 농도를 갖는, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)를 가지는 제 2 전이층;
- 1019 cm-3 이하의 도펀트 농도를 갖는, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 3 전이층;
- 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 4 전이층으로서, x는 0으로 점진적으로 감소하고, 도펀트 농도는 1019 cm-3 이하의 도펀트 농도를 갖는, 상기 제 4 전이층(3c4)을 연속해서 포함한다.
유용층은 n+ 도핑 GaN의 층(3') 위에 n- 도핑 GaN의 층(3")을 포함할 수 있다.
본 발명의 하나의 특별한 실시예에 있어서, 구조는 III 재료가 알루미늄 및/또는 갈륨인(환언하면, 구조의 여러 층들의 붕소 및 인듐 함량들이 영인) III-N 합금들만으로 구성된다.
본 발명은 또한 5 ㎛보다 크거나 같은 두께, 6인치(150 mm)보다 크거나 같은 직경 및 5x108 cm-2보다 작거나 같은 전위 밀도를 가지는 GaN 자립 단결정 층으로서, 상기 층은 크랙들이 없는, GaN 자립 단결정 층에 관한 것이다.
이와 같은 층은 유용층을 위에 기재한 구조로부터 분리하여 얻어질 수 있다.
본 발명의 다른 목적은 기판 위의 GaN의 단결정 층을 포함하는 구조로서, GaN의 상기 층은 5 ㎛보다 크거나 같은 두께, 6 인치(150 mm)보다 크거나 같은 직경 및 5x108 cm-2보다 작거나 같은 전위 밀도를 가지는, GaN의 단결정 층을 포함하는 구조이다.
상기 구조는 상기 기판 위에 위에서 기재한 구조의 유용층을 전사하여 얻어질 수 있다.
본 발명의 다른 목적은, 자립형이면, 그것의 에피택셜 성장을 위한 기초를 형성하는 구조에 통합되고 또는 에피택시 후 기판 위에 장착되는, 위에 기재한 GaN의 유용층에 또는 위에 형성되는 전자, 광전자 또는 마이크로기계 장치에 관한 것이다.
예를 들어, 상기 장치는 쇼트키 다이오드(Schottky diode)를 포함한다.
본 발명의 특징들 및 이점들은 첨부 도면을 참조한, 이하의 상세한 설명으로부터 나올 것이다.
도 1은 실리콘 기판, AlN의 버퍼 층 및 GaN의 유용층을 연속해서 포함하는 알려진 구조의 단면도이고;
도 2는 실리콘 기판, AlN의 버퍼 층, GaN의 제 1 층, AlN의 중간층 및 GaN의 유용층을 연속해서 포함하는 알려진 구조의 단면도이고;
도 3은 실리콘 기판, AlN의 버퍼 층, GaN의 층 및 AlN의 중간층의 2개의 교호층, 및 GaN의 유용층을 연속해 포함하는 알려진 구조의 단면도이고;
도 4는 본 발명의 제 1 실시예에 따른 구조의 단면도이고;
도 5는 본 발명의 다른 실시예에 따른 구조의 단면도이고;
도 6은 본 발명에 따른 구조의 부분 TEM 이미지이고;
도 7은 본 발명에 따라는 것을 구비하는 2개의 구조들의 비교 XRD도이고;
도 8은 버퍼층과 유용층 사이의 중간층들의 속성에 따른 여러 구조들로 GaN의 유용층에서의 변형의 진행을 도시하는 그래프이고;
도 9는 본 발명에 따른 전이층들의 시스템에서의 알루미늄 및 도펀트 프로파일들을 나타내고;
도 10 내지 12는 여러 구조들의 노마스키 콘트라스트 광학 현미경 사진들이고;
도 13은 도 11의 구조에서의 빈 공간들의 TEM 이미지들을 나타내고;
도 14는 도 12의 것과 유사한 구조에서의 V자형 결함들의 TEM 이미지들을 나타내고;
도 15는 본 발명에 따른 구조로부터 생성되는 쇼트키 다이오드의 단면도이고;
도 16은 가시 범위에서 방출하는 발광 다이오드의 예를 도시하고;
도 17은 2개의 모놀리식 브래그 미러들을 갖는 공진 공동 발광 다이오드의 예를 도시하고;
도 18은 하나의 모놀리식 브래그 미러를 갖는 공진 공동 발광 다이오드의 예를 나타내고;
도 19는 (Al,In)N에 기초한 모놀리식 브래그 미러를 갖는 RC-LED의 예를 도시하고;
도 20은 레이저 다이오드의 제 1 예를 도시하고;
도 21은 (Al, In)N에 기초한 레이저 다이오드의 제 2 예를 도시하고;
도 22는 고전자 이동성 트랜지스터(high electron mobility transistor; HEMT) 또는 전계 효과 트랜지스터(field effect transistor; FET)의 예를 도시하고;
도 23은 "스페이서(spacer)" 층을 포함하는 고전자 이동성 트랜지스터(HEMT) 또는 전계 효과 트랜지스터(FET)의 다른 예를 도시하고;
도 24는 GaN의 유용층의 두께의 함수로서 전위 밀도를 나타낸 그래프이다.
여러 층들의 더 용이한 표현을 위해, 그것의 두께 비들이 반드시 관찰되는 것은 아니다.
발명의 상세한 설명
이하, 용어 "에피택시(epitaxy)"는 다른 단결정 재료 위에 단결정 재료의 배향 성장(oriented growth)을 가능하게 하는 임의의 방법을 가리킨다.
따라서, 용어 "에피택시(epitaxy)"는 "유기금속 기상 에피택시"(Metalorganic vapour epitaxy; MOVPE), 또는 유기금속 화학적 기상 증착(Metalorganic chemical vapour deposition; MOCVD), 또는 분자 빔 에피택시(Molecular beam epitaxy; MBE), 및 수소화물 기상 에피택시(Hydride vapour phase epitaxy; HVPE)로서 알려진 기술들을 망라한다.
비록 MOVPE 에피택시가 그것의 산업적 응용으로 인해 바람직하지만, 이하에 언급되는 모든 에피택시 단계들은 이들 기술들 각각을 이용하여 실시될 수 있다.
선택적으로, 몇몇 에피택시 단계들은 하나의 기술을 이용하여 수행되고 다른 단계들은 다른 기술을 이용하여 수행된다.
도 4 및 5는 본 발명에 따른 2개의 구조들을 도시한다.
달리 특정되지 않는다면, 이들 도면에 있어서 공통 참조 부호들은 동일 또는 유사한 요소들을 가리킨다.
이들 구조들의 특별함 중 하나는 AlN의 버퍼 층과 GaN의 유용층 사이의 층들 중 적어도 하나가 이성분 III-N 합금 예컨대 AlN 또는 GaN이 아닌 적어도 3성분 III-N 합금(예컨대 AlGaN), 또는 4성분(예를 들어 AlGaInN) 또는 5성분(BAlGaInN) 합금이라는 것이다.
이하에서 알 수 있는 것과 같이, 구조가 적어도 3성분 합금으로 만들어지는 적어도 하나의 층을 포함할 경우, 중간층에 의해 유용층에 가해지는 압축 변형은 구조가 단지 2성분 합금들을 포함하는 경우보다 커서, 크랙들을 형성하지 않고 더 두꺼운 GaN의 유용층의 성장을 가능하게 한다.
기판
기판(1)은 유리하게는 큰 크기(전형적으로 6 인치(150 mm), 예를 들어 8 인치(200 mm)보다 큰)로 이용 가능하고, 저가이고 III-N 재료들의 에피택셜 성장에 적합한 단결정 기판이다.
이 점에서, 실리콘이 특히 바람직한 재료이다.
따라서, 설명의 나머지는 실리콘 기판에 기초할 것이다. 이하에 주어진 상세한 예들에서, 기판은 Czochralski(Cz) 방법을 이용하여 얻어지고, 붕소(5 mΩ.cm 이하의 저항률에 의해 운반되는)로 고농도로(B+) 도핑되고, 650 내지 1300 ㎛의 두께를 가지며, 평탄한 영역이 제공되거나 없는 실리콘 기판이다.
대안으로, 기판은 매우 높은 농도로(B++) 붕소에 의해 도핑되는 실리콘 기판일 수 있어, 그것의 저항율은 2 mΩ.cm 이하이다.
B+ 또는 B++ 도핑에 더하여, 실리콘 기판은 또한 질소로 도핑될 수 있고, N 농도는 5x1014 cm-3 정도이다.
이와 같은 매우 높은 붕소 도핑 및/또는 질소 공동-도핑(co-doping)에 의해, 실리콘 기판은 더 큰 항복 강도(yield strength)를 제공하고, 그럼으로써 냉각 중 또한 더 양호하게 인장 변형을 보상하는 더 큰 압축 변형을 가지는 성장된 GaN 층을 제공한다.
따라서, 7 ㎛보다 큰 두께를 가지는 유용한 GaN 층은 어떠한 크랙도 없이 얻어질 수 있다.
그러나, 본 발명은 목표로 하는 응용들에 관해 실리콘과 동일한 특징들을 가지는 어떠한 기판에도 적용 가능하다.
예를 들어, 기판은 플로팅 존(Floating Zone; FZ) 방법을 이용하여 얻어지고 비소 또는 인으로 도핑되고 및/또는 650과 2000 ㎛ 사이의 두께를 가지는 실리콘 기판일 수 있다.
또한, 기판은 벌크 기판(bulk substrate)일 수 있고 또는 층들의 조립체로 형성될 수 있고; 그것은 구조화 방법(마스킹, 슬라이싱 등), 또는 임의의 화학적 및/또는 물리적 처리(주입, 도핑 등)를 받을 수 있다.
이러한 방식으로, 기판은 Si(111), Si(110), Si(100), 주입된 Si, 다공성 Si, 4H-SiC, 6H-SiC, SopSiC("silicon-on-poly SiC")형 기판, 3C-SiC/Si(111)형 기판, 슬라이스된 Si(111) 기판, SOI("silicon-on-Insulator") 기판 등일 수 있다.
특히, SopSiC형 기판은 매우 낮은 전위 밀도 및 높은 열 발산이 추구되는 구조들을 형성하는 데 특히 유리하다.
버퍼층의 성장 전에, 기판(1)은 실란을 유동시키고 나서 수소 또는 질소(예를 들어, H2에서 1000℃에서 20분 동안)에서 어닐링을 받을 수 있다.
이러한 사전 및 선택적 처리는 기판에 대한 산소제거, 오염제거 및 상대적으로 매끈한 표면을 얻는 것을 가능하게 하여, 거기에 후속적으로 성장된 층의 결정 품질을 최적화한다.
당연히, 기판 표면을 제조하기 위한 임의의 다른 방법, 예를 들어 J. Biasing, A. Reiher, A. Dadgar, A. Diez, A. Krost에 의한 논문 "The origin of stress reduction by low-temperature AlN interlayers, Appl. Phys. Lett. 81, 2722(2002)" 및 M. Grundmann, A. Krost, D. Bimberg에 의한 논문 "Low-temperature metalorganic chemical vapour of InP on Si(001), Appl. Phys. Lett. 58, 284(1991)"에 기재된 화학적 방법이 실시될 수 있다.
버퍼층
버퍼층(2)은 두께 50과 500 nm 사이의, 바람직하게는 200 nm 정도의 두께를 가지는 AlN의 층이다.
버퍼층의 성장을 위한 최적 조건들은 E. Frayssinet, Y. Cordier, H.P.D. Schenk, A. Bavard의 "Growth of thick GaN layers on 4-in. and 6-in. silicon(111) by metal-organic vapor phase epitaxy, Phys. Stat. Sol. C8, 1479(2011)" 논문에 기재되어 있고, 이것은 본원에 참조된다.
이 버퍼층(2)은 TMGa에 의한 실리콘의 부식을 방지하기 위해, 지지 기판(1)에 대해 프리커서(TMGa 또는 Trimethylgallium)의 확산 장벽을 형성할 수 있을 만큼 충분히 두껍다.
또한, 이러한 층(2)은 여러 층들의 후속 에피택셜 성장을 위해 템플레이트를 형성하도록 에피택셜 온도에서 이완된다.
만약 버퍼층(2)이 MOVPE에 의해 생성되면, 그것의 두께는 AlN의 낮은 성장 속도로 인해 최대 500 nm로 제한될 것이다.
대안으로, 버퍼층(2)은 HVPE에 의해 생성되고 이러한 경우에, 1 ㎛ 정도의 두께에 도달한다.
3D GaN 층
버퍼층(2) 위에, GaN의 층(3a)이 3차원적으로 성장되어, 그것은 에피택셜 온도에서 완전히 이완된다.
3차원(3D) 성장은 GaN 층의 성장 모드이고 그것에 의해 핵생성이 먼저 GaN의 아일랜드들의 AlN의 하부 버퍼 층 위에서 일어나고, 아일랜드들이 합쳐질때까지 버퍼층의 표면에 수직인 방향으로 또한 상기 표면에 평행한 방향으로, 횡방향으로 성장한다.
3D 성장 단계에서, 수직 성장 속도(즉 버퍼층의 표면에 수직인)는 횡방향 성장 속도보다 상당히 크고, 한편, 합치는 단계에서, 횡방향 성장 속도는 수직 성장 속도보다 상당히 크다.
이와 같은 성장 모드의 이점은 합치는 동안, GaN에서의 대부분의 고유 전위들은 구부러지는 경향이 있고 루프들 형태로 서로 상쇄하여, 층에 대해 10의 몇 승 정도의 전위 밀도의 감소를 일으키고 한편 성장은 2차원(2D)(즉 버퍼층의 표면에 수직인 방향에서 균일한 성장이 추종되는 하부 버퍼층의 표면 위에 GaN의 균일 핵생성으로 구성되는)이라는 것이다.
전위들을 감소시키는 이러한 메커니즘 및 3차원 성장을 얻기 위한 방법들은 논문 데이터베이스에 공개된 광범위한 조사의 대상이었다.
본 발명의 실시를 위해, 임의의 알려진 3차원 성장 모드가, 특히 이하에 기재된 실시예들 중 하나가 이용될 수 있다.
GaN의 층(3a)은 선택적으로 층의 결정 품질을 개선하기 위해 더 큰 두께로 완전한 합체를 달성하기 위해 충분한 두께에 걸쳐 성장된다.
일반적인 규칙으로서, GaN의 층(3a)의 두께는 1과 5 ㎛ 사이, 바람직하게는 1과 2 ㎛ 사이, 및 더욱 바람직하게는 1.5 ㎛ 정도이다.
그러나, 성장 조건들을 조정하여, 두꺼운 층(3a)을 형성하도록 합체를 지연시키는 것이 가능하다.
GaN의 층(3a)은 AlN의 버퍼층(2) 바로 위에 형성되고, 즉 예를 들어 AlGaN의 층은 버퍼층(2)과 GaN의 층(3a) 사이에 삽입되지 않는다(예외적으로 광학 마스크는 3D 성장을 촉진하기 위해 침착되지 않음).
따라서, 3차원 성장에 의해 얻어진 GaN의 층(3a)은 에피택셜 온도에서 매우 낮은 고유 전위 밀도 및 이완 상태(또는 적어도 2D 층보다 더 이완됨)에 의해 특징 지워진다.
이러한 방식으로, 비교로, Si(111)의 기판(1), AlN의 버퍼층(2) 및 1 마이크로미터의 2D GaN(도 1 참조)의 층(3)이 연속적으로 구성되는 구조에 있어서, 5.109 cm-2 정도 또는 5.109 cm-2 보다 큰 생겨난 전위 밀도가 관찰되고, 여기서, GaN의 층이 SiN의 마스크 위에 3차원적으로 성장된 유사한 구조에 있어서, 생겨난 전위 밀도는 3.109 cm-2 정도 또는 이하이다.
이것은 에피택시 후 주위 온도로 돌아갈 때, GaN의 열팽창 계수와 실리콘 기판의 열팽창 계수 간의 상당한 차이로 인해 GaN의 층에서 매우 높은 인장 변형(즉 만약 층이 2D 에피택셜 성장을 겪는 것보다 높은)을 일으킨다.
이러한 층(3a)의 3차원 성장은 여러 구조 검사 수단에 의해 검출될 수 있다.
예를 들어, 투과 전자 현미경(transmission electron microscopy; TEM)은 도 6에서와 같이, 구조의 여러 층들에서 전위들의 방향으로 관측하는 것을 가능하게 한다.
실제로, 도 6은 도 4에 도시된 것과 같은 구조의 TEM 이미지이다.
좌측에 있는 이미지는 완전한 구조를 나타내고, 그 위에 GaN의 3D 층(3a)에서, 수직 전위들(즉 기판(1)의 표면에 수직인)을 관측하는 것이 가능하고, 한편, GaN의 상부 층들(3b, 3)에서, 전위들은 경사진다. 몇몇 전위들은 화살표들로 나타내어 진다.
우측에 있는 이미지는 AlN의 버퍼층(2)을 갖는 GaN의 3D 층(3a) 근방의 이전 이미지를 확대한 것이다.
아일랜드들의 합체 동안 서로를 연결하고 서로를 상쇄하는 만곡된 전위들을 버퍼층 근방의 층(3a)에서 관찰하는 것이 가능하고, 한편 버퍼층(2)으로부터 가장 먼 곳에 있는 층(3a)의 부분에서, 전위들은 합체 후 수직 방향을 채택한다.
또한, 이러한 3D 층의 변형의 매우 특별한 상태가 고 해상도(HR) 모드 X-선 회절분석법(High-Resolution(HR) mode X-ray diffractometry(XRD)에 의해 검출될 수 있다.
따라서, 도 7은 Si(111)의 기판(1), AlN의 버퍼층(2), 제 1 GaN의 층(3a), AlN의 중간층(4) 및 GaN의 제 2 층(3b)으로 연속해서 구성되는 2개의 구조들의 회절 곡선들을 도시한다.
곡선 (a)는 제 1 GaN의 층(3a)이 AlN의 버퍼층(2) 위에 2차원 성장에 의해 1 ㎛에 걸쳐 형성된 참조 구조로 구성되고; 곡선 (b)는 본 발명에서와 같이, GaN의 층(3a)이 점선들로 나타낸 SiN 마스크에 의해 버퍼층(2) 위에 3차원 성장에 의해 1.5 ㎛에 걸쳐 형성된 구조로 구성된다.
이러한 곡선에 위에서, 하측 x-축은 도(degree)로 표현되는 회절각(2θ- ω)을 나타내고(여기서 ω는 입사 빔(beam)과 샘플의 표면 사이의 각도이고 2θ는 입사 빔(beam)과 회절 빔(beam) 사이의 각도임), 한편 상측 축은 GPa로 표현되는, 일 평면에서의 변형(σ)을 나타낸다.
이러한 축 위에서, 원점(0)은 문제의 층의 이완으로 구성되고 한편 곡선의 좌측 부분에 위치된 점들은 부의(압축) 변형으로 구성되고 곡선의 우측 부분에 위치된 것들은 양의 즉 인장, 변형으로 구성된다.
y-축은 회절된 X-선 빔(beam)의 강도(I)를 나타낸다.
곡선 (a) 상에서, 성장에 의해 모두 얻어지는 GaN의 2개의 층들(3a, 3b)이 주위 온도에서 인장 변형의 동일 상태를 가지는 것으로 추론되는 +0.6 GPa 정도의 인장 변형에 대응하는 단일 피크가 관찰된다.
곡선 (b) 상에서, 영의 변형에 대응하는 제 1의 더 강한 피크 및 +0.8 GPa 정도의 인장 변형에 대응하는 제 2 피크가 관찰된다.
제 1 피크는 GaN의 상부 층(3b)에 기여하고, 한편 제 2 피크는 GaN의 3D 층(3a)에 기여한다.
이러한 구조에서, 양 GaN 층들의 변형의 상태의 분리가 관찰되고, 즉 이완된 방식(3D)으로 성장된 제 1의 GaN의 층은 주위 온도에서 높은 인장 변형을 겪지만, 제 2의 GaN의 층은 주위 온도에서 실질적으로 이완되어,그것은 AlN의 중간층(4)과의 계면에서 발생되는 압축 변형을 유지하는 것을 입증한다.
인- 시투 ( in - situ ) 마스킹
제 1 실시예에 따라, 인-시투 질화 실리콘(일반식 SiN을 가지며 다양한 화학량론을 가지기에 적합한) 마스킹이 AlN의 버퍼 층에 대해 수행된다.
연속적이지 않은 이러한 SiN 마스크는 AlN의 버퍼 층의 표면이 노출되는 개구들을 가지며 및/또는 자유 표면 에너지를 감소시켜, 3D 핵생성을 유도하는 계면불활성제로서 작용한다.
이러한 마스킹은 "인-시투(in-situ)"로서 불리는데, 그 이유는 그것이 GaN 성장을 위한 프리커서들을 도입하기 전에 몇 초 내지 몇 분 동안 가해지는 예를 들어 실란 및 암모니아 유동에 의해 에피택셜 프레임 내부에서 행해지기 때문이다.
마스크, 따라서 형성되기 쉬운 GaN의 아일랜드들의 밀도는 실란/암모니아 처리 시간에 의해 제어될 수 있다.
이 점에서, 다음과 같은 문헌들: E. Frayssinet, B. Beaumont, P. Gibart, J. P. Faurie의 "Process for producing an epitaxial layer of gallium nitride", US 7,1 18,929; E. Frayssinet, B. Beaumont, J. P. Faurie, P. Gibart, Zs. Makkai, B. Pecz, P. Lefebvre, P. Valvin의 "Micro epitaxial lateral overgrowth of GaN/saphire by metal organic vapour phase epitaxy, MRS Internet J. Nitride Semicond. Res. 7, 8 (2002)"; H.P.D. Schenk, P. Vennegues, O. Tottereau, T. Riemann, J. Christen의 "Three dimensionally nucleated growth of galliim nitride by low-pressure metalorganic vapour phase epitaxy, J. Cryst. Growth 258, 232 (2003)"; M.J. Kappers, R. Datta, R.A. Oliver, F.D.G. Rayment, M.E. Vickers, C.J. Humphreys의 "Threading dislocation reduction in (0001) GaN thin films using SiNx interlayers, J. Cryst. Growth 300, 70 (2006)"; 및 M.J. Kappers, M.A. Moram, D.V.S. Rao, C. McAleese, C.J. Humphreys의 "Low dislocation density GaN growth on high-temperature AlN buffer layers on (0001) saphire, J. Cryst. growth 312, 363 (2010)"가 참조될 수 있다.
GaN의 에피택시 동안, GaN의 아일랜드들은 마스크 위에가 아닌 노출된 AlN 표면 위에 핵을 생성한다.
에피택셜 조건들은 먼저 버퍼층에 수직인 방향에서 아일랜드들의 성장을 촉진하고 나서, 아일랜드들이 연결 및 합체될 때까지 횡방향 성장시키기 위해 선택된다.
또한, 위에 나타낸 것과 같이, GaN의 아일랜드들에 존재하는 전위들은 합체 중 구부러지고 연결되는 경향이 있고, 그 결과 이들은 서로 상쇄되게 된다.
끝으로, 인-시투 마스킹은 SiN에 대해 상이한 재료로 실행될 수 있다.
예를 들어, L.R. Khoshroo에 의한 논문 "I.D. Booker, J.F. Woitok, C. Mauder, H. Behmenburg, A. Vescan, H. Kalisch, R.H. Jansen, M. Heuken, Application of boron nitride as in-situ masking layer for MOCVD grown GaN, 6th International Workshop on nitride semiconductors (IWN 2010), Tampa, Florida, Sep. 19-24, 2010(A3.4), pg. 134"에 기재된 것과 같이, 질화 붕소(일반식 BN을 가지지만 선택적으로 다양한 화학양론들을 가짐)를 사용하는 것이 가능하다.
엑스- 시투 ( ex - situ ) 마스킹
대안으로, 엑스-시투 마스킹이 행해져서 마스크 개구들에서 아일랜드들의 형태로 GaN의 선택적 성장을 가능하게 할 수 있다.
용어 엑스-시투 마스킹은 마스크가 에피택셜 프레임 밖에서 형성되는 것을 의미한다.
예를 들어, 마스크는 버퍼층 위에 마스킹 재료의 연속 층을 침착하고, 포토리스픽 기술에 의해, 버퍼층의 표면을 노출시키는 마스크에 개구들을 생성하여 형성될 수 있다.
마스크는 전형적으로 유전 재료, 예컨대 Si02 또는 SiN, 또는 텅스텐으로 구성된다.
이전의 경우에서와 같이, GaN의 에피택시는 선택적이고, 즉 GaN의 아일랜드들은 마스크 위에서가 아닌 마스크의 개구들을 통해 노출되는 AlN의 버퍼 층에 형성된다.
마스크는 하부 AlN의 층의 전위들에 대해 장벽을 형성하고, 따라서, GaN 층에 전파될 수 없다.
그 결과, 마스크 위에 위치된 GaN 층의 영역들은 전위들이 없다.
이러한 기술은 ELO(Epitaxial Lateral Overgrowth)로서 알려져 있다.
"펜데오-에피택시(pendeo-epitaxy)"로서 불리는 하나의 대안은 전형적으로 버퍼층 위에 형성되는 시드 GaN의 층에, GaN의 아일랜드들을 형성하고, 그것을 유전체 마스크로 덮고, GaN 층의 합체시까지 우선은 횡방향으로 그 다음에는 버퍼층의 표면에 수직인 방향으로 성장시키기 위해 하기 위해 에피택시를 재개하는 것으로 구성된다.
이들 다양한 방법들 및 그것의 대안의 실시예들은 특히 K. Hiramatsu, K. Nishiyama, A. Motogaito, H. Miyake, Y. lyechika, T. Maeda에 의한 "Recent progress in selective area growth and epitaxial lateral overgrowth of Ill-nitrides: Effects of reactor pressure in MOVPE growth, Phys. Stat. Sol. 176, 535 (1999)"; B. Beaumont, P. Vennegues, P. Gibart에 의한 "Epitaxial lateral overgrowth of GaN, Phys. Stat. Sol. B 227, 1 (2001)"; et K. Hiramatsu에 의한 "Epitaxial lateral overgrowth techniques used in group III nitride eptaxy, J. Phys.: Condens. Matter 13, 6961 (2001)" 공보들에 기재되어 있다.
마스킹이 없는 3차원 성장
끝으로, 3D 성장 또는 2D/3D 전이를 유도하기 위해 성장 조건들을 조정하여, 마스크을 이용하지 않고 GaN의 층의 3차원 성장을 얻는 것이 가능하다.
실제로, 이 기술 분야에서 숙련된 사람들은 원하는 성장 조건들을 얻기 위해, 에피택셜 압력(압력이 증가가 3D 성장을 위해 바람직함) 및/또는 III-N 프리커서들(NH3/TMGa 비의 감소가 3D 성장을 바람직함) 사이의 비를 조정할 수 있다.
B w Al x Ga y In z N(여기서 w+x+y+z=1 및 0.5<x≤1,0≤y<1 및 0≤w 및 z<1)의 제 1 중간 층
GaN의 3D 층(3a) 위에는, 적어도 알루미늄 및 갈륨(및 선택적으로 인듐 및/또는 붕소)을 포함하는 질화물의 제 1 중간 층(4a) - 여기서 알루미늄 함량(x)은 적어도 0.5이고, 바람직하게는 0.8과 1 사이에 있고 - 이 성장된다.
실제로, AlN 함량 및 이러한 층의 두께는 이러한 층(4a)이 GaN의 하부 층(3a) 위에 부정규형으로(pseudomorphically) 성장하지 않도록 충분해야 한다.
실제로, 층(4a)의 두께 및 GaN의 하부 층(3a)과의 그것의 격자 불일치는 상기 제 1 중간 층(4a)이 이완된 방식으로 성장하고 또는 그것의 성장에 이어 이완되도록 충분해야 한다.
이러한 방식으로, 이러한 제 1 중간 층(4a)의 두께는 전형적으로 10과 50 nm 사이에 있다.
2성분 합금(AlN)으로 구성되는 중간층에 대해, 두께는 바람직하게는 15 내지 17 nm이다.
조성 Al0 .8Ga0 .2N을 가지는 중간층에 대해, 두께는 우선적으로 25 nm이다.
일반적인 규칙으로서, 적어도 3성분 합금로 형성될 경우 중간층(4a)의 두께는 위에서 언급한 2성분 합금의 중간층의 것과 동일한 양이 되도록 결정된다.
또한, 상기 중간층은 예를 들어 (전부를 기재하지 않은 목록) 실란(SiH4), 디실란(Si2H6), 이소부틸실란(SiCH), 테트라에틸실란(TeESi), 게르만(germane)(GeH4)을 이용하여 n-도핑될 수 있다.
이러한 제 1 중간 층(4a)의 역할은 그 위에 에피택셜 성장되는 압축층의 역할이다.
B w Al x Ga y In z N(여기서 w+x+y+z=1 및 0≤x<0.5, 0<y≤1 및 0≤w 및 z<1)의 층
제 1 중간 층(4a) 위에는, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1 및 0<w 및 z<1)을 가지는 층(3b)가 성장된다.
성장 모드는 이 경우에 2차원이다.
그것이 형성되는 중간층(4a)과는 달리, 이러한 층(3b)은 낮은 알루미늄 함량을 가지며, x는 0과 0.2 사이, 바람직하게는 0과 0.14 사이에 있다.
그것은 우선적으로 0.5와 2 ㎛ 사이의 두께를 가진다.
성장 조건들은 이러한 층(3b)이 3D 방식이 아닌 2D 방식으로, 즉 낮은 에피택셜 압력 및/또는 높은 III/N 프리커서(precursor) 비율로 성장하도록 선택된다.
높은 알루미늄 함량을 가지는 따라서 낮은 격자 상수를 가지는 중간층(4a) 위에 형성되므로, 낮은 알루미늄 함량 층(3b)은 에피택시 동안 압축된다.
그러나, 에피택셜 온도에서, GaN의 3D 층(3a)은 중간층(4a) 및 낮은 알루미늄 함량을 갖는 BwAlxGayInzN의 층(3b)의 에피택시를 위한 이완된 템플레이트(relaxed template)로서 작용한다.
낮은 알루미늄 함량을 갖는 BwAlxGayInzN의 층(3b)은 이때 중간층(4a)의 계면에서 발생된 압축 변형을 유지할 수 있다.
알루미늄 함량을 조정하는 것이 가능하고 이러한 함량을 증가시키는 것은 하부 중간층(4a)과의 격자 불일치를 감소시키고 따라서 낮은 알루미늄 함량을 갖는 BwAlxGaylnzN의 층(3b)의 이완을 늦추는 가능하다.
결과적으로, 주위 온도에서, GaN의 3D 층(3a)이 높은 인장 변형을 받는 동안, 낮은 알루미늄 함량을 갖는 BwAlxGayInzN의 층(3b)은 실제로 평형 상태에 있고, 상기 층(3b)에서 유지되는 압축 변형은 냉각 중 발생되는 인장 변형을 보상을 보상한다.
위에서 언급한 도 7은 이러한 변형 시나리오를 나타낸다.
곡선 (a)(GaN의 2개의 2D 층들을 포함하는 구조)에 따르면, GaN의 2개의 층들(3a, 3b)은 주위 온도에서 동일한 인장 변형(+0.6 GPa에서 피크) 상태에 있다.
한편, 곡선 (b)(GaN의 제 1의 3D 층 및 GaN의 제 2의 2D 층을 포함하는 구조)는 2개의 피크들을 가진다:
- +0.8 GPa에서의 피크는 주위 온도에서 GaN의 3D 층(3a)에 가해지는 높은 인장 변형에 대응하고;
- 0 GPa 주위의 피크는 GaN의 3D 층(3b)의 주위 온도에서의 실질적인 이완 상태에 대응한다.
이것은 AlN의 버퍼층(2) 상에서의 GaN의 층(3a)의 3D 성장은 GaN의 3D 층(3a) 및 GaN의 2D 층(3b)의 변형 상태들을 분리하는 것을 가능하게 한다는 것을 입증한다.
낮은 알루미늄 함량을 갖는 BwAlxGayInzN의 층(3b)에 의해 "복구된(recovered)" 압축 변형의 값은 중간층(4a)과의 계면에서 발생되는 이론 압축(위에서 알 수 있는 것과 같이 -10.9 GPa임)의 대략 7%와 등가인 -0.8 GPa 정도이다.
유리하게는, 층(3b)의 성장 전에, 중간층(4a) 위에 인-시투 또는 엑스-시투 마스킹(위에 기재한 것과 같이)을 도입하는 것이 가능하다. 따라서, 이러한 성장은 3D일 수 있고, 따라서, 층(3b)에서 전위 밀도를 감소시키는 것이 가능하고, 헐씬 두꺼운 유용층을 얻는 것을 가능하게 한다.
B w Al x Ga y In z N(여기서, w+x+y+z=1 및 0.5<x≤1, 0≤y<1 및 0≤w 및 z<1)의 제 2 중간 층
도 4에 도시된 것과 같이, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1 및 0<w 및 z<1)을 가지는 층(3b) 위에는, 조성 BwAlxGaylnzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1 및 0<w 및 z<1)(계수들 w, x, y 및 z는 선택적으로 제 1 중간 층(4a)의 것과 상이하거나 같음)을 가지는 제 2 중간 층(4b)이 형성된다.
제 1 중간 층(4a)에 관해, 이러한 제 2 중간 층(4b)은 이완된 방식으로 성장한다.
이러한 중간층(4b)의 두께는 10과 50 nm 사이에 있다.
2성분 조성(AlN)을 가지는 중간층에 대해, 두께는 우선적으로 15 내지 17 nm이다.
조성 Al0 .8Ga0 .2N을 중간층에 대해, 두께는 우선적으로 25 nm이다.
높은 알루미늄 함량을 갖는 제 1 중간 층(4a), 낮은 알루미늄 함량을 갖는 층(3b) 및 높은 알루미늄 함량을 갖는 제 2 중간 층(4b) 중 적어도 하나는 적어도 알루미늄 및 갈륨, 또는, 적용할 수 있다면, 인듐 및/또는 붕소를 포함하는 III-N 합금이다.
GaN 의 유용층
GaN의 크랙이 없는 유용층(3)이 이때 제 2 중간 층 위에 형성된다.
유용층은 예를 들어 실리콘으로 n-도핑될 수 있다.
적용할 수 있다면, 도펀트 농도는 유용층의 두께 전체에 걸쳐 균일 수 있고 또는 점진적으로 또는 갑자기 변할 수 있다.
따라서 유용층(3)은 상이한 도핑 레벨들을 가지는 GaN의 2개의 층들(3', 3")로 구성될 수 있다.
이러한 방식으로, 쇼트키 다이오드를 형성하기 위해, 유용층(3)은 n+ 또는 n++ GaN의 소위 "매립(buried)" 층(3') 위에 n- GaN의 층(3")을 포함해야 한다.
2개의 도핑 레벨들 사이의 전이(transition)는 2개의 층들 사이의 계면에서 급격할 수 있고, 또는 몇십 내지 몇백 나노미터의 두께에 걸쳐 완만할 수 있다.
GaN의 층 중의 도펀트 및/또는 자유 캐리어(free carrier) 농도는 1018 cm-3 이하인 채로 있지만, 1 ㎛의 유용층의 후육화(thickening)는 0.1 GPa 이상만큼 인장 변형의 증가를 일으킨다.
도 8은 버퍼층과 유용층 사이에 형성되는 층들의 속성의 함수로서, 2개의 중간층들을 포함하는 구조에서 유용층의 두께의 함수로서 변형의 진행을 도시한다.
이 그래프의 x-축은 유용층의 여러 두께들을 포함하고, 이 유용층은 n+ 도핑 GaN의 1.5 마이크로미터의 단일 층(3)(구조는 DIL 1.5-0를 참조함) 또는 n+ 도핑 GaN의 1.5 마이크로미터의 층(3') 및 n- 도핑 GaN의 층(3")(구조는 DIL 1.5 - x하고, 단 x는 n- 도핑 GaN의 두께임)으로 구성될 수 있다.
이하의 표는 도 8에 나타나는 여러 구조들 C, V0, V1 및 V2의 주요 특징들을 나타낸다.
구조 구조
C(이성분계)		 대체 실시예
0(V0)
(1 삼성분계)		 대체 실시예
1(V1)
(1 삼성분계)		 대체 실시예
2(V2)
(2 삼성분계)
층(3")
층(3')
시스템(3c)
층(4b)
층(3b)
층(4a)
층(3a)
마스크
버퍼층(2)
기판(1)		 n- GaN
n+ GaN
--
AlN
GaN
AlN
3D GaN
SiN
AlN
Si(111)		 n- GaN n+ GaN -- AlN
Al0 .1GaN AlN
3D GaN
SiN
AlN
Si(111)		 n- GaN
n+ GaN
Al0 .1GaN
AlN
GaN
AlN
3D GaN
SiN
AlN
Si(111)		 n- GaN
n+ GaN
--
Al0 .8GaN
GaN
AlN
3D GaN
SiN
AlN
Si(111)
 n- GaN
n+ GaN
Al0 .1GaN
Al0 .8GaN
GaN
AlN
3D GaN
SiN
AlN
Si(111)
y-축은 유용층에서의 변형; 인장 변형으로 구성되는 양의 변형, 압축 변형의 음의 변형을 나타낸다.
+0.3 GPa의 인장 변형에 대해, 샘플들은 균열된다(빗금친 영역). 주어진 버퍼 구조에 대한 실험 결과들만을 전하는 이러한 그래프에서, 1 ㎛의 GaN의 두께의 증가는 +0.1 GPa의 장력의 증가를 일으킨다는 것이 관찰된다.
또한, 실리콘에 의한 GaN 도핑은 추가의 인장 변형을 일으킨다.
이 점에서, A. Krost, A. Dadgar, G. StraBburger, R. Clos.에 의한 "GaN-based epitaxy on silicon: Stress measurements, Phys. Stat. Sol. 200, 26(2003)" 및 A. Dadgar, P. Veit, F. Schuize, J. Biasing, A. Krtschil, H. Witte, A. Diez, T. Hempel, J. Christen, R. Clos, A. Krost에 의한 "MOVPE growth of GaN on silicon: Substrates and strain, Thin Solid Films 515, 4356(2007)" 공보들이 참조될 수 있다.
결과적으로, n+ 또는 n++ GaN 층에서의 0.5 ㎛의 증가는 n- GaN 층에서의 1 ㎛의 증가에 의해 발생되는 것과 같은 인장 변형의 증가를 일으킨다.
GaN의 층 - 또는 층들의 조합 - 의 도핑 레벨에 따라, 상이한 크랙이 없는 두께들이 달성될 수 있고, 더 두꺼운 두께들(9 ㎛까지)은 도핑되지 않은 GaN 층들에 대해 달성된다.
아래의 표면은 본 발명을 이용하여 얻어지기 적합한 몇몇 유형의 유용층들을 나타내고, 이들 층들 또는 층들의 조합들은 발생된 인장 변형 면에서 등가임을 나타낸다.
유용한 층 구조 n+ 또는 n++ GaN의 층 n- GaN의 층
n++ GaN 두께: 4 ㎛
도펀트: Si
n = 5x1018 cm-3
-
n+ GaN 두께: 5 ㎛
도펀트: Si
n = 4x1018 cm-3
-
n++ GaN/n- GaN 두께: 1.5 ㎛
도펀트: Si
n = 5x1018 cm-3 		두께: 5 ㎛
도펀트: Si
n < 1018 cm-3
n+ GaN/n- GaN 두께: 2 ㎛
도펀트: Si
n = 4x1018 cm-3 		두께: 5 ㎛
도펀트: Si
n < 1018 cm-3
n- GaN
-		 두께: 9 ㎛
도펀트: Si
n < 1018 cm-3
GaN의 훨씬 더 두꺼운 크랙이 없는 두께들을 얻기 위해, 제 2 중간 층(4b) 위에, BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1 및 0<w 및 z<1)의 제 3 층을 성장시키고 나서 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1 및 0<w 및 z<1)의 제 3 중간층을 성장시키고, 선택적으로 이러한 동작을 반복하는 것이 가능할 것이다.
거칠기 측정들이 위에 기재한 방법을 이용하여 얻어지는 GaN의 두꺼운 층들에 대해 행해졌다.
이들 측정들은 GaN의 유용층의 표면이 매우 매끄럽고(10x10 ㎛2에 대해 1 nm이하의 rms 거칠기) 원자 스텝들(atomic steps)에 의해 특징 지워지는 것을 입증한다.
또한, 이러한 표면은 에피택셜 GaN-온-실리콘 시스템에 대한 극히 낮은, 3 내지 4x108 cm-2의 생겨난 전위 밀도를 가진다.
따라서, GaN의 유용층은 우수한 성능들을 갖는 전자, 광전자 또는 마이크로기계 장치들을 제조하는 데 적합하다.
장치들의 예들이 이하에 상세히 기재된다.
또한, 높은 알루미늄 함량을 갖는 적어도 2개의 층들 및 낮은 알루미늄 함량을 갖는 2개의 층들이 기판과 유용층 사이에 삽입되는 - 예를 들어, 도 4에서와 같이, AlN의 2개의 층들(4a, 4b)(버퍼층(2) 외에) 및 GaN의 2개의 층들(3a, 3b)이 실리콘 기판(1) 및 GaN의 유용층(3) 사이에 삽입되는 - 구조는 유용층의 인장 변형을 감소시키는데 적합하고 낮은 휨(low deflection)을 가진다.
B w Al x Ga y In z N(여기서 w+x+v+z=1 및 0≤x<0.5, 0<v≤1 및 0≤w 및 z<1)의 전이층들
도 5에 도시된 본 발명의 하나의 특별한 실시예에 있어서, 제 2 중간 층(4b)(또는, 적용할 수 있다면, n번째 중간층)과 GaN의 유용층(3) 사이에는, 전이층들의 시스템(3c)이 성장된다.
이들 전이층들은 특히 매우 두꺼운 GaN의 층(즉 6 ㎛)보다 두꺼운) 및/또는 매우 낮은 전위 밀도 및/또는 높은 n형 도핑에 의해 성장시키는데 유용하다.
이들 전이층들은 그 수가 전형적으로 3개이고 식 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1 및 0<w 및 z<1)을 가지는 조성을 가진다.
각각의 층들의 알루미늄 함량은 층의 두께 전체에 걸쳐 균일할 수 있고, 또는 점진적으로 변할 수 있다.
각각의 전이층들의 조성은 인접한 전이층의 것과 상이할 수 있고, 또는 상이한 도핑에 의해 동일할 수 있다.
이러한 방식으로, 단지 설명 목적들로, 4개의 층들(3c1, 3c2, 3c3, 3c4)의 시스템이 성장되고, 층들은 제 2 중간 층(4b)으로부터 GaN의 유용층(3)까지 다음과 같은 특징들을 각각 가진다:
- 0과 1 ㎛ 사이, 바람직하게는 50과 500 nm 사이의 두께 및 더욱 바람직하게는 두께가 대략 250 nm(x는 0,5 이하임)의, 우선적으로 0.05와 0.3 사이의 두께를 가지는 제 1 전이 층(3c1); 이러한 층은 실리콘으로 도핑될 수 있고 여기서 n < 1018 cm-3이다.
- 두께 0과 1 ㎛ 사이, 바람직하게는 200과 1000 nm 사이의 두께 및 더욱 바람직하게는 두께가 대략 750 nm(여기서 x는 우선적으로 0.05와 0.3 사이)의 제 2 전이층(3c2); 이러한 층은 실리콘으로, 층의 상부 지점에서 최대 n < 1019 cm-3까지 점진적으로 도핑될 수 있고;
- 0과 1 ㎛ 사이, 바람직하게는 10과 100 nm 사이의 두께 및 더욱 바람직하게는 두께가 대략 50 nm(여기서 x는 우선적으로 0.05와 0.3 사이의 두께를 가지는)의 제 3 전이층(3c3); 이러한 층은 n < 1019 cm-3인 실리콘으로 선택적으로 도핑될 수 있고;
- 두께 0과 1 ㎛ 사이의, 바람직하게는 20과 500 nm 사이 및 더욱 바람직하게는 두께가 대략 300 nm인 제 4 전이층(3c4), 여기서 x는 제 3 전이층과의 계면에서 0.05와 0.3 사이에 있고 GaN의 유용층과의 계면에서 0을 향하는 경향이 있고; 또한, 이러한 층은 n < 1019 cm-3인 실리콘으로 도핑될 수 있다.
특히, 만약 목표 장치가 n+ GaN의 매립층(3')의 에피택시를 필요로 하면, 이들 전이층들은 임의의 도펀트(전형적으로: Si, Ge 및/또는 O)에 의해 선택적으로 n-도핑된다.
도핑은 각각의 층의 두께 전체에 걸쳐 균일하거나 점진적일 수 있다.
실제로, 점진적인 도핑은 유용층의 품질 면에서 우수한 결과들을 낳는다는 것이 관찰되었다.
실제로, 점진적인 도핑은 도핑된 층 내부의 계면들의 형성을 방지하는 것을 가능하게 한다.
계면들은 잠재적인 전위 형성 사이트들이다.
전이층들(3c)은 유용층에서 압축 변형을 유도하도록 의도되고, 의도하지 않고 또는 낮은 도핑을 갖는 GaN은 높은 n+ 도핑을 갖는 GaN에 대한 인장 변형 하에서 성장하므로, 전이층들(3c)에서의 전위들의 발생을 방지하는 것은 GaN의 층의 이완을 방지할 수 있어 이러한 층 및 의도하지 않은 또는 낮은 도핑을 갖는 GaN에서의 압축 변형을 유지할 수 있다.
도핑 프로파일은 유리하게는 다음과 같다:
- 제 1 전이 층(3c1)은 1018 cm-3의 도핑 레벨로 n-도핑된다.
- 제 2 전이층(3c2)은 제 3 전이층과의 계면에서 제 1 층으로부터 제 3 전이층으로 1019 cm-3 이하의 도핑 레벨까지 증가하는 점진적인 도핑 레벨로 n-도핑되고;
- 제 3 전이층(3c3)은 1019 cm- 3이하의 도핑 레벨로 n-도핑되고;
- 제 4 전이층(3c4)은 1019 cm-3 이하의 도핑 레벨로 n-도핑된다.
도 9는 4개의 전이층들(3d 내지 3c4)에서의 알루미늄(곡선 (a)) 및 실리콘 농도(곡선 (b)) 프로파일들을 도시하고, 최저 최저 x-값은 제 2 중간 층(4b)과의 계면에 대응한다.
적어도 3성분 III -N 합금의 층의 효과
적어도 하나 하부 층, 높은 알루미늄 함량을 갖는 중간층 및 상부 층(선택적으로 유용층 또는 낮은 알루미늄 함량을 갖는 추가 층)을 포함하는 구조의 - 본 발명에서 - 형성은 상기 층의 성장 온도에서 중간층의 변형을 완화시키는데 적합하고, 만약 이들 3개의 층들 중 적어도 하나가 알루미늄 및 갈륨을 포함하는 적어도 3성분 III-N 합금으로 구성되면, 단지 2성분 합금들 예컨대 AlN 및 GaN로 형성되는 층들을 포함할 때보다 큰 압축 변형을 하부 층 및 유용층에 적용한다.
중간층에서의 2가지 변형 완화 메커니즘들이 확인되었고 이하에 기재된다.
중간층과 하부 층 사이의 계면 아래에 빈 공간들을 형성하여 성장 온도에서의 중간층의 변형들의 완화
최종 구조의 분석은 이성분 III-N 합금들 예컨대 AlN 및 GaN만을 포함하는 구조에 대해 특정 형상 및 밀도를 가지는 빈 공간들의 존재를 입증한다.
빈 공간들은 재료에 형성되는 미세공동들로 구성되는 반도체 재료 처리에서의 알려진 결함들이다.
도 10은 본 발명과 달리, 단지 2성분 층들 of AlN 및 GaN로 구성되는 구조의 노마르스키 콘트라스트 광학 현미경 표면 사진(Nomarski contrast optical microscopic surface view)이다. 실제로, 상기 기판은 Si(111)의 기판(1), AlN의 층(2), GaN의 층(3a), AlN의 층(4a), GaN의 층(3b), AlN의 층(4b) 및 GaN의 유용층(3)을 포함한다(도 3 참조).
함유물들의 조밀한 네트워크(dense network)가 거기서 관찰되는데, 그것은 주사 전자 현미경(scanning electron microscope; SEM) 또는 투과 전자 현미경(transmission electron microscope; TEM)으로 단면을 관찰했을 때, GaN의 층들에서, AlN-온-GaN 계면들 아래에 위치된 빈 공간들이 있는 것으로 나타난다.
빈 공간들의 이들 2개의 네트워크들은 형성된 공동들의 크기 및 밀도가 동일한 것처럼 보인다.
도 10의 구조에서, 하나 또는 복수의 2성분 층들을 하나 또는 복수의 3성분 층들(AlGaN)(또는 4성분 또는 5성분 층들)로 대체하고, 및/또는 하나 또는 복수의 3성분(또는 4성분 또는 5성분) 층들을 삽입할 경우, 중간층과 하부 층 사이의 계면 아래의 빈 공간들의 희박화(rarefaction)가 관찰된다.
따라서, 도 11은 도 10에서의 것과 달리, AlN의 제 2 중간 층 대신에 AlGaN의 층(4b)을 포함하는 구조의 노마르스키 콘트라스트 광학 현미경 표면 사진을 도시한다.
조밀하고 짧은 빈 공간들이 제 1 중간 층(4a)(AlN로 만들어진)과 GaN의 하부 층(3a) 사이의 계면 아래에서 여전히 검출되고, 제 2의 3성분 중간층(4b) 및 하부 GaN의 층(3b) 사이의 계면 아래에 존재하는 빈 공간들은 더 이격되고 길어진다.
도 12는 구조의 노마르스키 콘트라스트 광학 현미경 표면 사진이고, 여기서, 도 10에서의 것과 달리, 낮은 알루미늄 함량(x는 0.1의 정도임)을 갖는 AlGaN의 전이층들(3c)은 제 2 중간 층(4b)과 유용층(3) 사이에 삽입된다(도 5 참조).
조밀하고 짧은 빈 공간들이 제 1 중간 층(4a)(AlN로 만들어진)과 GaN의 하부 층(3a) 사이의 계면 아래에서 여전히 관찰되지만, 제 2 중간 층(4b)과 하부 GaN의 층(3b) 사이의 계면 아래에 존재하는 빈 공간들은 더 이격되고 길어진다.
J.M. Bethoux, P. Vennegues, F. Natali, E. Feltin, O. Tottereau, G. Nataf, P. de Mierry, F. Semond에 의한 논문 "Growth of high quality crack-free AlGaN films on GaN templates using plastic relaxation through buried cracks, J. Appl. Phys. 94, 6499(2003)" 및 J.M. Bethoux에 의한 박사학위 논문, "Relaxation des contraintes dans les heterostructures epaisses(Al,Ga)N : une piste originale pour la realisation de diodes electroluminescentes a cavite resonante, University of Nice - Sophia Antipolis, Sept. 24(2004)"에서와 같이, 중간층 및 하부 층은 에피택시 동안, 중간층에서의 인장 변형을 완화하고, 이어서 힐링(healing)하는 동안, 다시 에피택시 하는 동안 인-시투에서 크랙이 생기고, 빈 공간들은 하부 층에 상기 크랙들의 잔류물들인 것으로 가정된다.
또한, 이전의 문단에서 인용된 연구들은 빈 공간들이 하부 층에서 수평 전위들(a-형)에 대한 고정점(anchoring point)으로서 작용할 수 있다는 것을 입증한다.
따라서, 빈 공간 발생은 2가지 이점들을 가진다. 즉 중간층에서 변형을 완화시키면서, 이들은 재료에 전파되는 전위들을 감소시키는 것을 도울 수 있다.
도 13은 도 12의 구조에서의 빈 공간들의 TEM 이미지들을 나타내고, 좌측에 있는 사진은 제 1 중간 층(4a)과 GaN의 하부 층(3a) 사이의 계면에 대응하고; 좌측에 있는 사진은 제 2 중간 층(4b)과 하부 GaN의 층(3b) 사이의 계면에 대응한다.
공동들 자신들 사이에서 차이는 관찰되지 않지만, 공동으로부터 와야 하는 수평 전위들은 GaN에서 보인다.
이러한 변형 완화 메커니즘을 지지하는 실험 조건들은 2개의 에피택시 시퀀스들(반응기 구성요소들의 어닐링, 스크러빙 및 스크래핑을 포함) 및/또는 개시 에피택시 of 버퍼층 in an H2 및 NH3 스트림에서의 버퍼층의 개시 에피택시 간의 에피택셜 반응기의 더 면밀한 세정인 것처럼 보인다.
중간층과 하부 층 사이의 계면에 V자형 결함들을 형성하여 성장 온도에서 중간층에서의 변형들의 완화
추가의 메커니즘에 따라, 하부 층 상의 중간층의 성장은 중간층에서의 V자형 결함들("V자-형상들(V-shapes)" 또는 "V자-피트들(V-pits)"로서 불림)의 형성을 초래한다.
이와 같은 결함들은 P. Vennegues, Z. Bougrioua, J.M. Bethoux, M. Azize, O. Tottereau에 의한 논문, "Relaxation mechanisms in MOVPE grown Al rich(Al,Ga)N/GaN hetero-structures, J. Appl. Phys. 97, 4912(2005)"에 기재되어 있다.
이들 V자형 결함들의 존재는 중간층과 하부 층 사이의 계면에서 수평(즉 a-형) 전위 핵생성을 일으킨다.
이것은 상기 a-형 전위들에 의한 중간층의 변형들의 완화를 가져온다.
중간층의 성장 동안, 이들 V자형 결함들은 충전 및/또는 횡방향 성장에 의해 계속해서 치유된다.
도 14는 AlN의 중간층(4)과 GaN의 하부 층(3a)(예컨대 도 2에 도시된 구조에서의) 사이의 계면의 투과 전자 현미경으로 촬영한 사진을 나타내고, 여기서 계면에서의 V자형 결함들은 화살표들로 나타낸다.
이러한 제 2 변형 완화 메커니즘을 지지하는 실험 조건들은 2개의 에피택시 시퀀스들(반응기 구성요소들 중 어닐링만을 포함하고 스크러빙 또는 스크래핑은 포함하지 않음) 사이의 에피택셜 반응기의 덜 면밀한 세정 및/또는 N2 및 Al 흐름을 갖는 버퍼층의 개시 에피택시로 구성되는 것처럼 보인다.
위에 기재한 2개의 메커니즘들 중 어느 하나를 따르는 중간층의 변형들의 완화로 인해, 압축 변형은 상부 층에 가해진다.
BAlbGaInN-on-BAlaGaInN 시스템(여기서 b>a)의 소성 이완(plastic relaxation)이 차이 Δx = b-a(그렇지만 Δx가 1에 접근하는 가속)의 선형 함수가 아니므로, 상부 층에 가해지는 압축 변형은 만약 중간층과 상부 층 중 적어도 하나가 알루미늄 및 갈륨을 포함하는 적어도 3성분 III-N 합금이면 증가한다.
중간층 및 상부 층을 포함하는 구조에서 3성분 층에 의해 2성분 층으로 대체하는 것은 상부 층의 압축 변형에서 -0.2 GPa까지의 이득을 가능하게 할 수 있다.
에피택셜 온도에서 유용층의 압축 변형에서의 각각의 -0.1 GPa 이득은 유용층이 낮거나 없는 n 도핑을 가지면, 크랙이 없는 유용층의 두께의 대략 1 ㎛의 증가를 일으킨다.
유용층이 높은 n+ 도핑을 가지면, 크랙이 없는 층의 두께의 증가는 도핑에 의해 유용층에서 발생되는 추가의 인장 변형으로 인해, 0.5 ㎛ 정도이다.
구조들의 예들
대안의 실시예 0
이중 중간층을 갖는 구조의 제 1 예(도 4 참조)는 실리콘 기판(1), 200 nm의 두꺼운 AlN의 버퍼층(2), 1.3 ㎛의 GaN의 3D 층(3a), 17 nm의 AlN의 제 1 중간 층(4a), 1 ㎛의 Al0 .1Ga0 .9N의 층(3b), 17 nm의 AlN의 제 2 중간 층(4b), 1.5 ㎛의 n+ 도핑 GaN의 층(3') 및 2 ㎛의 n- 도핑 GaN의 층(3")(즉 3.5 ㎛의 두꺼운 유용층(3))을 연속해서 포함한다.
대안의 실시예 1
이중 중간층을 갖는 구조의 제 2 예(도 4 참조)는 실리콘 기판(1), 200 nm의 두꺼운 AlN의 버퍼층(2), 1.3 ㎛의 GaN의 3D 층(3a), 17 nm의 AlN의 제 1 중간 층(4a), 1 ㎛의 GaN의 층(3b), 25 nm의 Al0 .8Ga0 .2N의 제 2 중간 층(4b), 1.5 ㎛의 n+ 도핑 GaN의 층(3') 및 3 ㎛의 n-도핑 GaN의 층(3")(즉 4.5 ㎛의 두꺼운 유용층(3))을 연속해서 포함한다.
대안의 실시예 2
이중 중간층을 갖는 구조의 제 3 예(도 5 참조)는 실리콘 기판(1), 200 nm의 두꺼운 AlN의 버퍼층(2), 1.3 ㎛의 GaN의 3D 층(3a), 17 nm의 AlN의 제 1 중간 층(4a), 1 ㎛의 GaN의 층(3b), 25 nm의 Al0 .8Ga0 .2N의 제 2 중간 층(4b), 4개의 전이층들의 시스템(3c) 및 2 ㎛의 n+ 도핑 GaN의 층(3') 및 4 ㎛의 n- 도핑 GaN의 층(3")(즉 6 ㎛의 두꺼운 유용층(3))을 연속해서 포함한다.
이를 위해, AlxGa1 - xN의 전이층들은 유리하게는 0.08과 0.12 사이의 알루미늄 함량(x)을 가진다.
예를 들어, 전이층들의 시스템은 의도하지 않고 도핑된 Al0 .1Ga0 .9N의 250 nm의 층(3d), 점진적인 n → n+ 도핑에 의한 Al0 .1Ga0 .9N의 750 nm의 (3c2), n+ 도핑된 Al0.1Ga0.9N +의 50 nm의 층(3c3), 및 n+ 도핑된 AlGaN의 300 nm 및 0.1 내지 0의 증가하는 알루미늄 함량을 가지는 층(3c4)으로 연속해서 구성된다.
에피택시에 의해, n+ 도핑 GaN의 2 ㎛의 두꺼운 층 및 n- GaN의 5 ㎛의 두꺼운 층(즉 6 ㎛의 두꺼운 유용층)을 형성하기 위해, AlxGa1 - xN의 전이층들은 우선적으로 0.2와 0.3 사이의 알루미늄 함량(x)을 가진다.
대안의 실시예 3
이중 중간층을 갖는 구조의 제 4 예는 이 경우에 Al0 .1Ga0 .9N의 3성분 층에 의해 대체되는, 2개의 중간층들(4a, 4b) 사이에 위치된 1 ㎛의 GaN의 층(3b)을 제외하고 이전 예에서와 것과 동일하다.
대안의 실시예 4
끝으로, 제 5의 대안의 실시예는 이 경우에 Al0 .8Ga0 .2N의 25 nm의 층에 의해 대체되는 제 1 중간 층(4am)을 제외하고 이전 예에서의 것과 동일하다.
장치들
본 발명에 따른 구조를 이용하여 제조되는데 적합한 전자, 광전자 또는 마이크로기계 장치들의 몇몇 비제한적인 예들이 기재될 것이다.
쇼트키 다이오드
도 15는 그것의 좌측 부분에 본 발명에 의해 형성되는 GaN의 유용층에 제조되는 쇼트키 다이오드를 도시한다.
도 15의 우측 부분은 그것의 도핑 레벨(Nd)의 함수로서 역 필드 조건들(102와 104 V 사이의 파괴 전압(Vb))을 견디는데 필요한 n-도핑 GaN의 층의 두께(e)의 결정을 도시한다.
유용층(3)은 옴 접촉을 위한 매립층(3') 및 쇼트키 접촉을 위한 상부 층(3")을 포함한다.
층(3')은 n++ 도핑 GaN으로 만들어지고, 도펀트 농도는 1020 cm-3 정도이고 2 ㎛의 두께이다. 이와 같은 층은 50 Ohm/cm2 정도의 낮은 저항을 가진다.
층(3")은 낮은 n 도핑에 의해 GaN으로 만들어지고, 도펀트 농도는 2.1016 cm-3 정도이고 7 ㎛의 두께이다. 상기 층은 600 V 정도의 파괴 전압을 견딘다.
따라서 유용층(3)의 전체 두께는 9 ㎛이다.
동일한 것을 지지하는 에피택셜 구조에 대해 III-N 쇼트키 다이오드에 의해 적용되는 극심한 요건들은 실리콘 기판 위에 GaN의 극히 두꺼운 연속 층들의 에피택시에 적합한 III-N 버퍼층들의 시스템의 에피택시를 요구한다.
이와 같은 크랙이 없는 층들은 실리콘 기판에 대한 III-N 재료들의 에피택시에 의해 다른 그룹들에 의해 얻어지는 결과들과 비교되는 매우 낮은 레벨로 GaN 전위 밀도를 감소시켜 얻어졌다.
얻어진 재료의 품질은 사파이어(사파이어 기판은 현재 참조 산업용 기판임) 상의 에피택셜 GaN의 것보다 우수하다.
실제로, 실리콘 상의 GaN의 두꺼운 에피택셜 층은 사파이어 상의 GaN의 에피택셜 층과는 달리, "마이크로파이프(micropipe)" 결함들이 없다.
당연히, 본 발명에 의해 얻어지는 낮은 전위 밀도는, 그것이 두꺼운 유용층을 필요로 할 때조차 임의의 전자, 광전자 또는 마이크로기계 장치에 대해 사용될 수 있다.
이러한 방식으로, 본 발명의 실시는 또한 발광 다이오드들, 레이저 다이오드들, 트랜지스터들(HFETs, HEMTs) 등의 제조를 위해 유리하다.
이하에 설명되고 기재되는 다양한 장치들에 있어서, 단지 활성층(3) 및 활성층 위에 형성되는 문제의 장치를 위한 특정 층들은 위에 기재된 것과 같이, 실리콘 기판을 포함하는, 활성층(3)의 하부 구조로 표현된다.
발광 다이오드
발광 다이오드들에 대해, 본 발명에 의해, 사파이어 기판을 이용해서는 이전에 가능하지 않은 전위 밀도, 즉 실리콘 위의 GaN의 성장에 의한 종래 기술에서 얻어지는 밀도보다 낮은 10 배인 전위 밀도의 면에서 결정 품질을 달성하는, 저 코스트 및 대형의 실리콘 기판은 사파이어와 같은 기판들에 비해, SiC 또는 벌크 GaN이 최종 구성요소의 코스트를 낮추는 것을 가능하게 한다. 이것은 비방사 재결합들을 감소시켜 우수한 내부 및 외부 양자 수율을 얻는 것을 가능하게 한다.
도 16은 가시 범위에서 발광하는 발광 다이오드의 예를 도시한다.
이와 같은 다이오드를 생성하기 위해, 실리콘으로 n+ 도핑된 GaN의 2 ㎛의 두꺼운 활성층(3) 위에, 조성 GaN/Ga1 - xInxN을 가지는 다수의 양자 우물(MQW), AlxGa1-xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5a) 위에 마그네슘으로 p-도핑되는 AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5b)로 구성되는 층(5), 마그네슘으로 p-도핑된 GaInN 또는 GaN의 200 nm의 층(6) 및 마그네슘으로 p+ 도핑된 GaInN 또는 GaN의 5 nm의 층(7a) 위에 마그네슘으로 p++ 도핑된 GaInN 또는 GaN의 5 nm의 층(7b)으로 구성되는 층(7)이 연속해서 형성된다.
다수의 양자 우물(MQW)은 Ga1 - xInxN(여기서 x는 0.05와 1보다 작은 채로 있는 동안 0.3보다 큰 값 사이에 있음)의 3 nm의 층(MQW1) 위에 GaN의 8 nm의 층(MQW2)로 구성되는 1 내지 5개의 이중층 구조들의 스택으로 구성된다.
도 17은 2개의 모놀리식 브래그 미러들을 갖는 공진 공동 발광 다이오드의 예를 도시한다.
이와 같은 다이오드는 실리콘으로 n+ 도핑된 GaN의 활성층(3) 위에, 실리콘으로 n 도핑된 조성 GaN/AlxGa1 - xN을 가지는 제 1 브래그 미러(MB1), 실리콘으로 n 도핑된 GaN의 제 1 공동(C1), 조성 GaN/Ga1 - xInxN을 가지는 다수의 양자 우물(MQW), AlxGa1-xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5a) 위에 마그네슘으로 p 도핑된 AlxGa1 - xN(x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5b)으로 구성되는 층(5), 마그네슘으로 p 도핑된 GaN의 제 2 공동(C2), 마그네슘으로 p 도핑된 조성 GaN/AlxGa1-xN을 가지는 제 2 브래그 미러(MB2) 및 마그네슘으로 p+ 도핑된 GaN 또는 GaInN 또는 GaN 또는 GaN의 5 nm의 층(7a) 위에 마그네슘으로 p++ 도핑된 GaInN 또는 GaN의 5 nm의 층(7b)으로 구성되는 층(7)을 연속해서 포함한다.
다수의 양자 우물(MQW)은 Ga1 - xInxN(여기서 x는 0.05와 1보다 작게 유지되는 동안 0.3보다 큰 값 사이에 있음)의 2.5 nm의 층(MQW1) 위에 GaN의 11.5 nm의 층(MQW2)으로 구성되는 1 내지 5개의 이중층 구조들의 스택으로 구성된다.
제 1 브래그 미러(MB1)는 실리콘으로 도핑되는 GaN의 55 nm의 층(MB11) 위에 실리콘으로 도핑되는 Al0 .2Ga0 .8N의 60 nm의 층(MB12)으로 구성되는 20 내지 30개의 이중층 구조들의 스택으로 구성된다.
끝으로, 제 2 브래그 미러(MB2)는 마그네슘으로 도핑된 GaN의 55개의 층(MB21) 위에 마그네슘으로 도핑된 Al0 .2Ga0 .8N의 60 nm의 층(MB22)으로 구성되는 20 내지 30개의 이중층 구조들의 스택으로 구성된다.
도 18은 하나의 모놀리식 브래그 미러를 갖는 공진 공동 발광 다이오드의 예를 도시한다.
이와 같은 다이오드는 실리콘(또한 접촉 층을 형성함)으로 n+ 도핑된 GaN의 활성층(3) 위에, 실리콘으로 n 도핑된 조성 GaN/AlxGa1 - xN을 가지는 브래그 미러(MB), 실리콘으로 n 도핑된 GaN의 제 1 공동(C1), 조성 GaN/Ga1 - xInxN을 가지는 다수의 양자 우물(MQW)(장치의 활성 영역을 형성), AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5a) 위에 마그네슘으로 p 도핑된 AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5b)으로 구성되는 전자 차단층(5), 마그네슘으로 p 도핑된 GaN의 제 2 공동(C2) 및 마그네슘으로 p+ 도핑된 GaInN 또는 GaN의 5 nm의 층(7a) 위에 마그네슘으로 p++ 도핑된 GaInN 또는 GaN의 5 nm의 층(7b)으로 구성된 p 접촉 층(7)을 연속해서 포함한다.
다수의 양자 우물(MQW) 및 브래그 미러(MB)의 조성은 각각 도 17에 도시된 장치의 다수의 양자 우물(MQW) 및 제 1 브래그 미러(MB1)의 것과 동일하다.
도 19는 AlInN에 기초한 모놀리식 브래그 미러를 갖는 RC-LED의 예를 도시한다.
이러한 장치는 실리콘으로 n+ 도핑된 GaN의 활성층(3) 위에, 실리콘으로 n 도핑된 조성 GaN/AlxGa1 - xN을 가지는 브래그 미러(MB), 실리콘으로 n 도핑된 GaN의 제 1 공동(C1), 조성 GaN/Ga1 - xInxN을 가지는 다수의 양자 우물(MQW)(장치의 활성 영역을 형성), AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5a) 위에 마그네슘으로 p-도핑된 AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5b)으로 구성되는 전자 차단층(5), 마그네슘으로 p 도핑된 GaN의 제 2 공동(C2) 및 마그네슘으로 p+ 도핑된 GaN 또는 GaInN의 5 nm의 층(7a) 위에 마그네슘에 의해 p++ 도핑된 GaInN 또는 GaN의 5 nm의 층(7b)으로 구성되는 p 접촉 층(7)을 연속해서 포함한다.
다수의 양자 우물(MQW)은 Ga1 - xInxN(여기서 x는 0.05와 1보다 작게 유지되는 동안 0.3보다 큰 값 사이에 있음)의 2.5 nm의 층(MQW1) 위에 GaN의 11.5 nm의 층(MQW2)으로 구성되는 1 내지 5개의 이중층 구조들의 스택으로 구성된다.
브래그 미러(MB)는 실리콘으로 도핑된 GaN의 55 nm의 층(MB11) 위에 실리콘에 의해 도핑된 Al0 .83In0 .17N의 62 nm의 층(MB12)으로 구성되는 20개의 이중층 구조들의 스택으로 구성된다.
레이저 다이오드
레이저 다이오드들에 대해, 본 발명에 의해, 사파이어 기판을 이용해서는 이전에 가능하지 않은 전위 밀도, 즉 실리콘 위의 GaN의 성장에 의한 종래 기술에서 얻어지는 밀도보다 낮은 10 배인 전위 밀도의 면에서 결정 품질을 달성하는, 저 코스트 및 대형의 실리콘 기판은 사파이어와 같은 기판들에 비해, SiC 또는 벌크 GaN이 최종 구성요소의 코스트를 낮추는 것을 가능하게 한다. 이것은 비방사 재결합들을 감소시켜 낮은 임계 전류 강도를 얻는 것을 가능하게 한다.
도 20은 "단면 발광(edge emitting)" 레이저 다이오드의 제 1 예를 도시한다.
이러한 장치는 실리콘에 의해 n+ 도핑된 GaN의 4 ㎛의 활성층(3)(n 접촉 층을 형성) 위에는, 실리콘에 의해 n 도핑된 조성 GaN/AlxGa1 - xN을 가지는 제 1 초격자(SL1)(n 코팅을 형성), 실리콘에 의해 n 도핑된 GaN의 110 nm의 층(n 도파관을 형성), 조성 GaN/GaxIn1 - xN을 가지는 다수의 양자 우물(MQW)(장치의 활성 영역), AlxGa1-xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5a) 위에 마그네슘으로 p 도핑된 AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5b)으로 구성되는 전자 차단층(5), 마그네슘으로 p 도핑된 GaN의 10 nm의 층(9)(p 도파관을 형성), 마그네슘으로 p 도핑된 조성 GaN/AlxGa1 - xN을 가지는 제 2 초격자(SL2)(p 코팅을 형성) 및 마그네슘으로 p+ 도핑된 GaInN 또는 GaN의 5 nm의 층(7a) 위에 마그네슘으로 p++ 도핑된 GaInN 또는 GaN의 5 nm의 층(7b)으로 구성되는 p 접촉 층(7)을 연속해서 포함한다.
다수의 양자 우물(MQW)은 Ga0 .15In0 .85N의 3 nm의 층(MQW1) 위에 GaN의 10 nm의 층(MQW2)으로 구성되는 1 내지 5개의 이중층 구조들의 스택으로 구성된다.
제 1 초격자(SL1)는 Al0 .1Ga0 .9N의 10 nm의 층(SL11) 위에 실리콘으로 도핑된 Al0.83In0.17N의 2.5 nm의 층(SL12)으로 구성되는 120개의 이중층 구조들의 스택으로 구성된다.
제 2 초격자(SL2)는 Al0 .14Ga0 .86N의 2.5 nm의 층(SL21) 위에 마그네슘으로 도핑된 GaN의 2.5 nm의 층(SL22)으로 구성되는 105개의 이중층 구조들의 스택으로 구성된다.
도 21은 앞의 예에서와 동일한 유형이지만, AlInN에 기초한, 예컨대 H.P.D. Schenk, M. Nemoz, M. Korytov, P. Vennegues, A.D. Drager, A. Hangleiter에 의한 논문 "Indium incorporation dynamics into AlInN termary alloys for laser structures lattice matched to GaN, Appl. Phys. Lett. 93, 081116 J2008)" 및 H.P.D. Schenk, M. Nemoz, M. Korytov, P. Vennegues, P. Demolon, A.D. Drager, A. Hangleiter, R. Charash, P.P. Maaskant, B. Corbett, J.Y. Duboz에 의한 논문 "AlInN optical confinement layers for edge emitting group III-nitride laser structures, Phys. Stat. Sol. C 6, S897(2009)"에 기재된 것들에 기초하는 레이저 다이오드의 제 2 예를 도시한다.
이 장치는 실리콘으로 n+ 도핑된 GaN의 4 ㎛의 활성층(3)(n 접촉 층을 형성) 위에, 실리콘으로 n 도핑된 조성 Al0 .83In0 .17N을 가지는 층(10)(n 코팅을 형성), 실리콘으로 n 도핑된 GaN의 100 nm의 층(8)(n개의 도파관을 형성), 조성 GaN/GaxIn1 - xN을 가지는 다수의 양자 우물(MQW)(장치의 활성 영역), AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음) 10 nm의 층(5a) 위에 마그네슘으로 p 도핑된 AlxGa1 - xN(여기서 x는 0.1과 0.3 사이에 있음)의 10 nm의 층(5b)으로 구성되는 전자 차단층(5), 마그네슘으로 p 도핑된 GaN의 100 nm의 층(9)(p 도파관을 형성), 마그네슘으로 p 도핑된 조성 GaN/AlxGa1 - xN을 가지는 초격자(SL)(p 코팅을 형성) 및 마그네슘으로 p+ 도핑된 GaInN 또는 GaN의 5 nm의 층(7a) 위에 마그네슘으로 p++ 도핑된 GaInN 또는 GaN의 5 nm의 층(7b)으로 구성되는 p 접촉 층(7)을 연속해서 포함한다.
다수의 양자 우물(MQW)은 Ga0 .15In0 .85N의 3 nm의 층(MQW1) 위에 GaN의 10 nm의 층(MQW2)으로 구성되는 1 내지 5개의 이중층 구조들의 스택으로 구성된다.
초격자(SL)는 Al0 .14Ga0 .86N의 2.5 nm의 층(SL21) 위에 마그네슘으로 도핑되는 GaN의 2.5 nm의 층(SL22)으로 구성되는 105개의 이중층 구조들의 스택으로 구성된다.
트랜지스터
트랜지스터들에 대해, 본 발명에 의해, 사파이어 기판을 이용해서는 이전에 가능하지 않은 전위 밀도, 즉 실리콘 위의 GaN의 성장에 의한 종래 기술에서 얻어지는 밀도보다 낮은 10 배인 전위 밀도의 면에서 결정 품질을 달성하는, 저 코스트 및 대형의 실리콘 기판은 사파이어와 같은 기판들에 비해, SiC 또는 벌크 GaN이 최종 구성요소의 코스트를 낮추는 것을 가능하게 한다. 이것은 트랜지스터의 내용 연한을 증가시키고 전위-유도 전자 스캐터링을 감소시켜, 더 높은 이동성들을 제공하는 것을 가능하게 하고, 또한 그것의 우수한 열 전도로 인해, 실리콘 기판은 사파이어 기판 위의 트랜지스터의 설계에 비교되는 더 작은 컴포넌트 크기를 가능하여 우수한 기판 수율을 가능하게 한다.
도 22는 고전자 이동성 트랜지스터(HEMT) 또는 전계 효과 트랜지스터(FET)의 예를 도시한다.
이러한 트랜지스터에 있어서, 버퍼층은 GaN의 활성층(3)에 의해 형성된다. 버퍼층 위에는, GaN의 3 nm의 층(12)으로 덮이는 Al0 .25Ga0 .75N의 30 nm의 채널층이 형성된다.
도 23은 AlN의 1 nm의 스페이서 층(13)을 버퍼층(3)과 채널층(11) 사이에 포함하는 것을 제외하고 도 22의 것과 유사한, 고전자 이동성 트랜지스터(HEMT) 또는 전계 효과 트랜지스터(FET)의 추가 예를 도시한다.
GaN과 AlGaN 사이의 이러한 얇은 AlN의 층으로 인해, 계면에서의 밴드 갭은 GaN/AlGaN 계면에서보다 크다. 그 결과, 전자 파동 함수의 AlGaN에의 침투가 낮고, GaN/AlN/AlGaN 계면에서 자발적으로 형성하는 2차원 전자 가스(피에조전기 효과)는 양호하게 감금된다. 또한, AlN의 층은 직렬로(in series) 추가 저항을 형성하지 않도록 충분히 얇다.
대안으로(not shown), 도 23의 것과 유사한 고전자 이동성 트랜지스터(HEMT) 또는 전계 효과 트랜지스터(FET)는 버퍼층(3) 위에, AlN의 1 내지 2 nm의 스페이서 층(13), Al0 .82In0 .18N의 10 내지 30 nm의 채널층(11) 및 GaN의 3 nm의 층(12)을 포함할 수 있다.
본 발명에 따른 방법은 또한 크랙이 없는 GaN의 유용층에 또는 위에, 트랜지스터들 예컨대 A. Dadgar, M. Neuburger, F. Schulze, J. Biasing, A. Krtschil, I. Daumiller, M. Kunze, K.-M. Gunther, H. Witte, A. Diez, E. Kohn, A. Krost에 의한 논문 "High-current AlInN/GaN fieldd effect transistors, Phys. Stat. Sol. 202, 832(2005)", 또는 M. Gonschorek, J.-F. Carlin, E. Feltin, M.A. Py, N. Grandjean에 의한 논문 "High electron mobility lattice-matched AlInN/GaN field-effect transistor heterostructures, Appl. Phys. Lett. 89, 062106(2006)"에 기재된 것들을 형성하는 데 적합할 수 있다.
명백히, 위에 주어진 예들은 단지 본 발명의 적용 분야들 또는 유용층에 또는 위에 제조되는 장치에 사용되는 재료들 면에서 결코 제한하지 않는 특별한 실례들이다.
이러한 방식으로, 본 발명은 GaN의 자립층들을 얻는데 적합하고, 즉 스티프터(stiffener)에 부착될 필요 없이, 이들이 에피택셜로 성장된 기판으로부터 제거되기에 적합하다.
높은 결정 품질의 GaN의 이와 같은 두꺼운 층들은 대형 GaN 기판들로서 사용하거나, 또는 Smart Cut™ 공정의 사용을 포함하는 층 전사 방법들에 의해 반도체 구조들을 제조하는데 적합하다.
대안으로, 본 발명에 따른 얻어지는 GaN의 유용층은 특성들이 목표로 하는 응용에 따라 선택되는 기판에 전사될 수 있다.
도 24는 본 발명에 따라 형성되는 구조들에 대한 GaN의 유용층의 두께(e)(㎛로)의 함수로서 전위 밀도(TDD)(cm- 2 로)를 나타낸다.
이 도면은 본 발명에 따른 방법에 의해 얻어지는 구조들이 대부분, 특히 GaN의 층의 두께가 1 마이크로미터를 초과할 경우, 5x108 cm-2보다 낮거나 같은 전위 밀도를 가진다는 것을 나타낸다.

Claims (30)

  1. 에피택시에 의해, 열팽창 계수가 GaN의 상기 열팽창 계수보다 작은 기판(1) 위에 GaN의 단결정 유용층(3; 3', 3")을 제조하는 방법으로서, 상기 기판(1)은 상기 유용층에서 인장 변형을 발생하기에 적합한, GaN의 단결정 유용층 제조 방법에 있어서, 상기 방법은:
    (a) 상기 기판(1) 위에 AlN의 버퍼층(2)의 형성 단계,
    (b) 상기 버퍼층(2) 바로 위에, 에피택셜 온도에서 이완된 GaN의 층(3a)의 3차원 에피택셜 성장 단계,
    (c1) GaN의 상기 층(3a) 위에, 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 중간 층(4a)의 에피택셜 성장 단계,
    (c2) 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 층(3b)의 에피택셜 성장 단계,
    (c3) 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 2 중간 층(4b)의 에피택셜 성장 단계,
    (d) GaN의 상기 유용층(3; 3', 3")의 에피택셜 성장 단계를 연속해서 포함하고,
    단계들 (c1) 내지 (c3)에서 형성되는 상기 층들(3b, 4a, 4b) 중 적어도 하나는 알루미늄 및 갈륨을 포함하는 적어도 3성분 III-N 합금인 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  2. 제 1 항에 있어서,
    상기 기판(1)의 직경은 150 mm보다 크거나 같은 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    단계 (d)은 적어도 5 ㎛의 두께에 걸친 상기 GaN의 상기 유용층(3; 3', 3")의 에피택셜 성장을 포함하는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 및 상기 제 2 중간 층(4a, 4b)은 10과 50 nm 사이의 두께를 가지며, 상기 중간층들(4a, 4b) 사이에 형성되는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 상기 층(3b)은 0.5와 2 ㎛ 사이의 두께를 가지는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 중간 층(4a, 4b)의 상기 알루미늄 함량(x)은 0.8과 1 사이에 있고 상기 중간층들 사이에 형성되는 상기 층(3b)의 상기 알루미늄 함량(x)은 0과 0.2 사이에 있는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 방법은, 단계들 (c3)과 (d) 사이에,
    (c4) 1018 cm-3 보다 낮은 도펀트 농도로, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 전이 층(3c1)의 형성 단계;
    (c5) 바람직하게는 최대 1019 cm-3까지 점진적으로 증가하는 농도를 갖는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 2 전이층(3c2)의 형성 단계;
    (c6) 1019 cm-3 보다 낮은 도펀트 농도를 갖는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 3 전이층(3c3)의 형성 단계;
    (c7) 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 4 전이층(3c4)의 형성 단계로서, x는 0으로 점진적으로 감소하고 도펀트 농도는 1019 cm-3보다 적은, 상기 제 4 전이층(3c4)의 형성 단계를 연속해서 포함하는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 방법은 유기금속 기상 에피택시(metalorganic vapour phase epitaxy; MOVPE)에 의해 실시되는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 기판(1)은 다음과 같은 기판들: Si(111), Si(110), Si(100), 다공성 Si, 실리콘 온 다결정 SiC(SopSiC), 4H-SiC, 6H-SiC, 3C-SiC/Si(111), 실리콘 온 인슐레이터(silicon on insulator; SOI)로부터 선택되는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  9. 제 8 항에 있어서,
    상기 기판은 상기 기판의 저항률이 5 mΩ.cm 이하, 바람직하게는 2 mΩ.cm 이하가 되도록 붕소로 도핑된 실리콘 기판인 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  10. 제 9 항에 있어서,
    상기 기판은 질소로 추가 도핑되는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 유용층(3; 3', 3")의 상기 에피택셜 성장 후, 상기 층은 기판 위로 전사되는(transferred) 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    적어도 5 ㎛의 두께에 걸친 상기 유용층(3; 3', 3")의 상기 에피택셜 성장 후, 상기 유용층은 GaN의 자립층(self-supporting layer)을 형성하도록, 에피택시를 받은 상기 구조로부터 제거되는 것을 특징으로 하는, GaN의 단결정 유용층 제조 방법.
  13. 열팽창 계수가 GaN의 열팽창 계수보다 낮은 기판(1) 위의 GaN의 단결정 유용층(3; 3', 3")을 포함하는 구조로서,
    - 주위 온도에서 인장 변형을 받는 GaN의 단결정 층(3a),
    - 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 단결정 중간층(4a),
    - 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 단결정 층(3b),
    - 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0.5<x<1, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 2 단결정 중간층(4b),
    - GaN의 상기 유용층(3; 3', 3")을 연속해서 포함하고,
    주위 온도에서 인장 변형을 받는 GaN의 상기 단결정 층(3a)과 GaN의 상기 유용층(3; 3', 3") 사이의 상기 층들(3b, 4a, 4b) 중 적어도 하나는, 알루미늄 및 갈륨을 포함하는 적어도 3성분 III-N 합금으로 만들어지는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  14. 제 13 항에 있어서,
    GaN의 상기 유용층(3; 3', 3")의 직경은 150 mm보다 크거나 같은 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  15. 제 13 항 또는 제 14 항에 있어서,
    GaN의 상기 유용층(3; 3', 3")은 5 ㎛보다 크거나 같은 두께를 가지는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    GaN의 상기 유용층(3; 3', 3")은 5x108 cm-2보다 작거나 같은 전위 밀도(dislocation density)를 가지는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  17. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    주위 온도에서 인장 변형을 받는 GaN의 상기 단결정 층(3a)은 1과 5 ㎛ 사이, 바람직하게는 1과 2 ㎛ 사이에 있는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  18. 제 13 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 중간 층(4a, 4b)은 10과 50 nm 사이의 두께를 가지며, 상기 중간층들(4a, 4b) 사이에 형성되는 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 상기 층(3b)은 0.5와 2 ㎛ 사이의 두께를 가지는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  19. 제 13 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 중간 층(4a, 4b)의 상기 알루미늄 함량(x)은 0.8과 1 사이에 있고 상기 중간층들 사이에 형성되는 상기 층(3b)의 상기 알루미늄 함량(x)은 0과 0.2 사이에 있는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  20. 제 13 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 기판(1)은 다음과 같은 기판들: Si(111), Si(110), Si(100), 다공성 Si, 실리콘 온 다결정 SiC(SopSiC), 4H-SiC, 6H-SiC, 3C-SiC/Si(111), 실리콘 온 인슐레이터(SOI)로부터 선택되는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  21. 제 20 항에 있어서,
    상기 기판은 상기 기판의 상기 저항률이 5 mΩ.cm 이하, 바람직하게는 2 mΩ.cm 이하가 되도록 붕소로 도핑되는 실리콘 기판인 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  22. 제 21 항에 있어서,
    상기 기판은 질소로 추가 도핑되는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  23. 제 13 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 구조는 상기 기판(1)과 주위 온도에서 인장 변형을 받는 GaN의 상기 단결정 층(3a) 사이에, 버퍼층(2)을 포함하고, 인장 변형을 받는 GaN의 상기 단결정 층(3a)은 상기 버퍼층(2) 바로 위에 있는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  24. 제 23 항에 있어서,
    상기 버퍼층(2)은 AlN의 층인 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  25. 제 13 항 내지 제 24 항 중 어느 한 항에 있어서,
    상기 구조는 상기 제 2 중간 층(4b)과 상기 유용층(3;3', 3") 사이에:
    - 1018 cm-3 이하의 도펀트 농도를 갖는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 1 전이 층(3c1);
    - 바람직하게는 최대 1019 cm-3까지 점진적으로 증가하는 농도를 갖는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)를 가지는 제 2 전이층(3c2);
    - 1019 cm-3 이하의 도펀트 농도를 갖는, 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 3 전이층(3c3);
    - 상기 조성 BwAlxGayInzN(여기서 w+x+y+z=1 및 0<x<0.5, 0<y<1, 0<w<1 및 0<z<1)을 가지는 제 4 전이층(3c4)으로서, x는 0으로 점진적으로 감소하고, 도펀트 농도는 1019 cm-3 이하의 도펀트 농도를 갖는, 상기 제 4 전이층(3c4)을 연속해서 포함하는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  26. 제 13 항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 유용층은 n+ 도핑 GaN의 층(3') 위에 n- 도핑 GaN의 층(3")을 포함하는 것을 특징으로 하는, 기판 위의 GaN의 단결정 유용층을 포함하는, 구조.
  27. 5 ㎛보다 크거나 같은 두께, 150 mm보다 크거나 같은 직경 및 5x108 cm-2보다 작거나 같은 전위 밀도를 가지는 GaN 자립 단결정 층(3; 3', 3")으로서, 상기 층은 크랙들이 없는, GaN 자립 단결정 층.
  28. 기판 위의 GaN의 단결정 층(3; 3', 3")을 포함하는 구조로서,
    GaN의 상기 층(3; 3', 3")은 5 ㎛보다 크거나 같은 두께, 150 mm보다 크거나 같은 직경 및 5x108 cm-2보다 작거나 같은 전위 밀도를 가지는, GaN의 단결정 층을 포함하는, 구조.
  29. 제 23 항 내지 제 28 항 중 어느 한 항에 따른 GaN의 유용층(3; 3', 3")에 또는 위에 형성되는, 전자(electronic), 광전자(optoelectronic) 또는 마이크로기계(micromechanical) 장치.
  30. 제 29 항에 있어서,
    상기 장치는 쇼트키 다이오드를 포함하는, 전자, 광전자 또는 마이크로기계 장치.
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