KR20140083849A

KR20140083849A - 인쇄회로기판 및 그 제조방법

Info

Publication number: KR20140083849A
Application number: KR1020130048708A
Authority: KR
Inventors: 오창건; 박호식; 오화섭
Original assignee: 삼성전기주식회사
Priority date: 2012-12-26
Filing date: 2013-04-30
Publication date: 2014-07-04
Also published as: KR20160007455A; KR20150050533A

Abstract

본 발명의 실시 예에 따른 인쇄회로기판은 회로패턴이 형성된 베이스 기판 및 상기 베이스 기판 내에 도넛 형태로 형성된 방열 비아를 포함할 수 있다. 본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 방열 비아의 면적을 증가시켜 방열 성능을 향상시킬 수 있다.

Description

인쇄회로기판 및 그 제조방법{PRINTED CIRCUIT BOARD AND METHOD FOR MANUFACTURING THEREOF}

본 발명은 인쇄회로기판 및 그 제조방법에 관한 것이다.

휴대통신에 사용되는 RF 모듈의 경우, 반도체 칩에서 발생되는 열로 인하여 반도체 칩의 온도가 올라가면 그 성능이 급격히 저하되는 특성을 갖는다. 따라서, RF 모듈용 반도체 칩을 실장하는 기판은 반도체 칩에서 발생하는 열을 효율적으로 제거할 수 있도록 반도체 칩이 실장되는 다이 어태치 패드(die attach pad)의 하부에 방열을 목적으로 많은 방열 비아를 형성하고, 방열 비아의 내부에는 전도성이 양호한 구리(Cu)를 도금공법을 이용하여 충진하고 있다.

최근에는 사용 주파수가 커지고 반도체 칩의 기능이 향상되며 그 크기는 축소되면서 칩에서 발생하는 열이 큰 문제가 되고 있고 이에 따라 방열에 대한 요구가 증가되고 있다. 이러한 요구로 인해 RF 모듈용 기판에 방열 비아의 크기를 증가시켜 열을 보다 빨리 효율적으로 제거하고자 하는 시도가 있으나, 방열 비아의 크기가 100㎛ 이상이 되면 종래의 구리 충진 도금방법에 의해 도금할 경우 딤플(dimple)이 크게 발생하여 다층기판은 스택 비아(stack via)를 형성하는데 어려움이 있고 최외층에 딤플이 노출될 경우 반도체 칩의 실장에 문제를 야기할 수 있다.

하기의 선행기술문헌에 기재된 특허문헌은 인쇄회로기판 및 그 제조방법에 관한 것인데, 인쇄회로기판은 중앙에 구비된 회로영역과 회로영역의 테두리에 구비된 더미영역으로 구획된 절연층을 포함하는 베이스 기판과, 절연층의 회로영역에 형성되고 회로패턴과 비아를 포함하는 회로층 및 절연층의 더미영역에 구비된 캐비티(cavity)를 충진하여 형성된 방열패턴을 포함하는 구성을 갖는다.

이와 같은 인쇄회로기판 및 그 제조방법에서는, 방열 비아와 관련한 내용을 개시하고는 있지만, 방열 비아의 면적을 증가시켜 RF 모듈의 성능을 향상시킬 수 있는 방안을 제시하지 못하는 문제점이 있다.

일본 공개특허공보 제2005-26368호

본 발명의 일측면에 따르면, 방열 비아의 면적을 증가시켜 방열 성능을 향상시킬 수 있는 인쇄회로기판 및 인쇄회로기판 제조 방법을 제공하는 데 있다.

본 발명의 실시 예에 따르면, 회로패턴이 형성된 베이스 기판 및 상기 베이스 기판 내에 도넛 형태로 형성된 방열 비아를 포함하는 인쇄회로기판이 제공된다.

상기 방열 비아의 중심은 절연층으로 형성되며, 상기 절연층의 외측으로부터 소정 간격 도금으로 둘러싸도록 형성될 수 있다.

상기 방열 비아는 상기 베이스 기판의 상부에서 하부의 방향으로 갈수록 직경이 좁아지도록 형성될 수 있다.

상기 방열 비아의 내벽과 외벽의 이격거리는 상부에서 하부 방향으로 갈수록 좁아지도록 형성될 수 있다.

상기 베이스 기판 상에는 하나 이상의 방열 비아가 형성될 수 있다.

상기 베이스 기판의 동일 선상에 복수 개의 방열 비아가 형성되고, 복수 개의 방열 비아 중 적어도 두 개는 서로 중첩되어 복수 개의 그룹으로 구분될 수 있다.

본 발명의 다른 실시 예에 따르면, 회로 패턴이 형성된 베이스 기판을 제공하는 단계 및 상기 베이스 기판 내에 도넛 형태의 방열 비아를 형성하는 단계를 포함하는 인쇄회로기판 제조방법이 제공된다.

상기 방열 비아를 형성하는 단계는 상기 베이스 기판 상부에 상기 도넛 형태로 개구부가 형성된 에칭 레지스트를 준비하는 단계, 상기 베이스 기판에 에칭을 수행하여 도넛 형태의 방열 비아홀을 형성하는 단계, 상기 방열 비아홀 내부에 도금을 수행하여 방열 비아를 형성하는 단계를 포함할 수 있다.

상기 방열 비아홀은 상기 베이스 기판의 상부에서 하부의 방향으로 갈수록 직경이 좁아지도록 형성될 수 있다.

상기 방열 비아를 형성하는 단계에서, 상기 방열 비아의 내벽과 외벽의 이격거리는 상부에서 하부 방향으로 갈수록 직경이 좁아지도록 형성될 수 있다.

상기 방열 비아는 하나 이상 형성될 수 있다.

상기 방열 비아를 형성하는 단계에서, 상기 베이스 기판의 동일 선상에 복수 개의 방열 비아가 형성되고, 복수개의 방열 비아 중 적어도 두 개는 서로 중첩되어 복수 개의 그룹으로 구분되도록 형성될 수 있다.

상기 베이스 기판을 제공하는 단계 이후에, 비아를 형성하는 단계를 더 포함할 수 있다.

상기 비아를 형성하는 단계와 상기 방열 비아를 형성하는 단계는 동시에 수행될 수 있다.

본 발명의 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다.

이에 앞서 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이고 사전적인 의미로 해석되어서는 아니되며, 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야만 한다.

본 발명의 실시 예에 따른 인쇄회로기판 및 인쇄회로기판 제조 방법은 방열 비아의 면적을 증가시켜 방열 성능을 향상시킬 수 있다.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 방열 비아의 형상을 도시한 평면도(a) 및 단면도(b)이다.
도 3은 종래의 방열 비아가 배치된 형태를 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 방열 비아가 배치된 형태를 나타낸 평면도이다.
도 5는 본 발명의 다른 실시예에 따른 방열 비아가 배치된 형태를 나타낸 평면도이다.
도6 내지 도13은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.

본 발명의 목적, 특정한 장점들 및 신규한 특징들은 첨부된 도면들과 연관되어지는 이하의 상세한 설명과 바람직한 실시예들로부터 더욱 명백해질 것이다. 본 명세서에서 각 도면의 구성요소들에 참조번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다. 또한, "제1", "제2", "일면", "타면" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위해 사용되는 것으로, 구성요소가 상기 용어들에 의해 제한되는 것은 아니다. 이하, 본 발명을 설명함에 있어서, 본 발명의 요지를 불필요하게 흐릴 수 있는 관련된 공지 기술에 대한 상세한 설명은 생략한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.

도 1은 본 발명의 일 실시예에 따른 인쇄회로기판의 단면도이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 인쇄회로기판은, 베이스 기판(100) 및 방열 비아(210, 220)를 포함할 수 있는데, 6층 RF용 기판을 예로 들 수 있다.

베이스 기판(100)은 코어층(140)을 중심으로 내층회로패턴(161, 162)과 절연층(151, 152)이 적층된 구조를 갖는다. 그리고 절연층(151, 152) 외부의 베이스 기판(100)에는 회로패턴(110, 120)이 형성된다. 다만, 도 1에 예시된 베이스 기판(100)은 코어층(140)과 내층회로패턴(161, 162)이 도시되었는데, 이들을 모두 포함할 필요는 없으며, 당업계에 공지된 모든 구조의 기판이 채용될 수 있다.

여기서, 절연층(151, 152)으로는 솔더레지스트층을 이용할 수 있으며, 층간 절연소재로 통상적으로 사용되는 복합 고분자 수지로 이루어질 수 있다. 예를 들어, 절연층(151, 152)으로 프리프레그를 채용하여 인쇄회로기판을 더 얇게 제조하거나 절연층(151, 152)으로 ABF(Ajinomoto Build up Film)를 채용하여 미세회로를 구현할 수 있다. 이 외에도, 절연층(151, 152)은 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지를 사용할 수 있으나, 이에 한정되지는 않는다.

베이스 기판(100)은 회로 영역(101)과 더미 영역(102)으로 구분될 수 있다. 회로 영역(101)은 회로층이 형성될 수 있다. 회로층은 회로 패턴(120) 및 비아(110)를 포함할 수 있다.

더미영역(102)에는 회로층이 형성되지 않는 영역이다. 본 실시예에서는 더미영역(102)에 방열 비아(210, 220)가 형성될 수 있다. 회로층은 통상적인 SAP(Semi-Additive Process)을 이용하여 형성하는 것이 바람직하나, 반드시 이에 한정되지 않고 SAP(Modified Semi-Additive Process) 또는 서브트랙티브법(subtractive) 등을 이용하여 형성될 수 있음은 물론이다.

더미영역(102)에 형성된 방열 비아(210, 220)는 인쇄회로기판 내부에서 발생하는 열을 인쇄회로기판 외부로 방출시킨다. 여기서, 방열 비아(210, 220)는 회로층과 동시에 SAP(Semi-Additive Process) 등을 이용하여 형성함으로써, 별도의 제조공정이 추가되지 않고도 형성할 수 있는 장점이 있다. 또한, 방열 비아(210, 220)는 열전도율이 매우 높은 구리로 형성함으로써, 인쇄회로기판 내부에서 발생하는 열을 효과적으로 인쇄회로기판 외부로 방출시킬 수 있다.

한편, 방열 비아(210, 220)의 형상은 더미영역(102)을 따라 형성될 수 있다. 또한, 방열 비아(210, 220)는 복수개가 형성될 수 있다. 또한, 복수개의 방열 비아(210, 220)는 연속적인 원형패턴 또는 사각형패턴 등으로 형성될 수 있으나, 그 형상은 특별히 한정되지 않는다.

본 발명의 실시 예에 따르면 방열 비아(210, 220)는 베이스 기판(100) 내에 다이 어태치 패드(130)의 하부에 도넛(donut) 형태로 형성될 수 있다. 이때, 방열 비아(210, 220)는 베이스 기판 (100)의 상부에서 하부의 방향으로 갈수록 좁아지게 형성될 수 있다. 그리고 방열 비아(210, 220)의 내벽과 외벽의 이격거리는 일정하게 형성될 수 있다. 구체적으로, 베이스 기판(100) 상에는 복수 개의 방열 비아(210, 220)가 형성될 수 있다. 또한, 복수 개의 방열 비아(210, 220)는 동일한 이격거리를 갖도록 형성될 수 있다. 또한, 복수 개의 방열 비아(210, 220)는 수직으로 서로 중첩되어(overlap) 복수 개의 그룹(group)으로 구분될 수 있다.

도넛 형태의 방열 비아(210, 220)는 도넛 형태로 개구부가 패터닝된 에칭 레지스트(미도시)를 이용하여 절연층(151, 152)을 에칭한 후, 방열 비아홀(미도시) 내부를 전기 전도성 금속으로 충진함으로써 형성될 수 있다. 여기서, 전기 전도성 금속은 구리(Cu)가 될 수 있다.

도넛 형태의 방열 비아(210, 220)에 대해서는 도2에서 자세히 설명하도록 한다.

도 2는 본 발명의 일 실시예에 따른 방열 비아의 형상을 도시한 평면도(a) 및 단면도(b)이다.

도 2를 참조하면, 인쇄회로기판의 위에서 내려다 볼 때, 방열 비아(210, 220)는 도넛 형태로 형성될 수 있다. 방열 비아(210, 220)는 전체 직경이 상부에서 하부로 갈수록 좁아지게 형성될 수 있다. 여기서, 방열 비아(210, 220)가 레이저 방법으로 에칭된 후 도금을 수행하여 형성된 경우, 방열 비아(210, 220)의 도금 직경(d)이 상부(h)에서 하부(l)로 갈수록 좁아지게 형성될 수 있다. 이에 따라 방열 비아(210,220) 중심에 존재하는 절연층(151, 152)은 상부 직경이 하부 직경 이하의 크기를 갖게 될 수 있다.

종래에는 방열 비아(210, 220)는 방열 특성 향상을 위해 직경을 넓게 하고, 방열 비아홀의 내부 전체를 도금하여 형성되기 때문에 딤플(Dimple)이 발생할 수 있다. 그러나 본 발명에서는 내벽과 외벽 사이에만 도금을 하기 때문에 딤플 발생을 방지할 수 있다. 또한, 본 발명의 방열 비아(210, 220)는 내벽과 외벽의 이격 거리가 딤플을 방지할 수 있을 정도의 거리로 유지되면, 방열 비아의 전체 직경을 증가시킴으로써, 도금 면적을 증가시킬 수 있다. 즉, 본 발명의 방열 비아(210, 220)는 도넛 형태로 형성됨으로써, 방열 특성을 향상 시키며, 딤플 발생을 방지할 수 있다.

도 3은 종래의 방열 비아가 배치된 형태를 나타낸 평면도이고, 도 4는 본 발명의 일 실시예에 따른 방열 비아가 배치된 형태를 나타낸 평면도이고, 도 5는 본 발명의 다른 실시예에 따른 방열 비아가 배치된 형태를 나타낸 평면도이다. 도 3 내지 도 5를 참조하면, 방열 비아(210, 220)는 다이 어태치 패드(die attach pad, 130)의 크기가 1.2×1.2mm인 것을 기준으로 도시한 것이다.

도 3에서 방열 비아(20)의 직경(diameter)은 100㎛이고, 방열 비아(20) 사이의 이격거리는 100㎛이며, 방열 비아(20)로부터 에지(edge)까지의 거리는 50㎛라고 가정할 경우, 총 36개의 방열 비아(20)를 형성할 수 있으며, 상면을 기준으로 할 때 36개의 방열 비아(20)의 단면적을 합한 전체 방열 단면적 S1은 수학식 1과 같이 계산된다.

[수학식 1]

S1 = 36×1.14×(50㎛)²≒ 0.28㎟

한편, 도 4에서 방열 비아(210, 220)의 직경(diameter)은 200㎛이고, 방열 비아(210, 220) 사이의 이격거리는 100㎛이며, 방열 비아(210, 220)로부터 에지(edge)까지의 거리는 50㎛라고 가정할 경우, 총 16개의 방열 비아(210, 220)를 형성할 수 있으며, 상면을 기준으로 할 때 16개의 방열 비아(210, 220)의 단면적을 합한 전체 방열 단면적 S2는 수학식 2과 같이 계산된다.

[수학식 2]

S2 = 16×3.14×((100㎛)²-(50㎛)²)≒ 0.38㎟

수학식 1과 수학식 2를 비교할 때, 종래의 경우보다 본 발명의 일 실시예의 경우, 방열 비아(210, 220)의 방열 단면적이 약 25% 증가되었음을 알 수 있다. 도 4의 경우는 방열 비아(210, 220)의 내벽과 외벽의 이격거리가 50㎛일 때를 가정하여 계산한 것으로, 내벽과 외벽 사이의 거리를 증가시킬 경우 방열 비아(210, 220)의 방열 단면적은 더 증가하게 된다. 예를 들어, 방열 비아(210, 220)의 단면적은 200㎛ 이상으로 증가시키는 것이 가능하다. 본 발명의 실시 예에서는 설명의 편의를 위해 방열 비아(210, 220)의 단면적을 예시로 설명하였으나, 도3과 도4의 방열 비아가 동일한 높이를 갖는다고 가정한다면 방열 비아의 전체 면적 면적은 단면적에 비례할 수 있다. 즉, 도 4의 방열 비아(210, 220)의 단면적이 도 3의 방열 비아(210, 220)의 단면적보다 큰 값을 가지므로, 도 4의 방열 비아(210, 220)가 도 3의 방열 비아(210, 220)에 보다 큰 면적을 가질 수 있다.

반도체 칩에서 발생한 열이 방열 비아(210, 220)를 통해 메인보드(main board)로 전달될 때, 전달되는 열의 양은 방열 비아(210, 220)의 면적에 비례하므로 면적이 넓을수록 방열효과가 양호하다고 할 수 있다.

한편, 반도체 칩의 발열량이 매우 커서 방열 비아(210, 220)의 면적을 추가로 증가시킬 필요가 있는 경우에는, 도 5에서와 같이 동일한 높이에 형성된 복수개의 방열 비아(210, 220)를 서로 중첩되게(overlap) 형성할 수 있다. 이때, 서로 중첩된 복수개의 방열 비아(210, 220)를 하나의 그룹으로 하여, 복수 개의 그룹으로 구분할 수 있다(이때, 방열 비아(210, 220)의 크기는 도 4에서와 동일함). 예를 들면, 도 5에서는 도 4에서와 동일한 크기의 방열 비아(210, 220)를 에칭한 것이지만, 4개의 그룹으로 구분하고 한 개의 그룹에 7개의 방열 비아(210, 220)를 서로 중첩되게 형성함으로써, 총 28개의 방열 비아(210, 220)를 형성할 수 있다. 이때, 방열 비아(210, 220)의 일부를 중첩되게 형성하지만, 도 4에 비해서 더 많은 개수의 방열 비아(210, 220)를 형성할 수 있으므로, 방열 면적이 증가하였다.

도6 내지 도13은 본 발명의 실시 예에 따른 인쇄회로기판 제조 방법을 나타낸 예시도이다.

도6를 참조하면, 베이스 기판(530)이 제공된다. 베이스 기판(530)은 절연층(520) 및 내층 회로층(510)을 포함할 수 있다. 여기서, 절연층(520)은 층간 절연소재로, 통상적으로 사용되는 복합 고분자 수지로 이루어질 수 있다. 예를 들어, 절연층(520)으로 프리프레그를 채용하여 인쇄회로기판을 더 얇게 제조할 수 있다. 또는 절연층(520)으로 ABF(Ajinomoto Build up Film)를 채용하여 미세회로를 구현할 수 있다. 이 외에도, 절연층(520)은 FR-4, BT(Bismaleimide Triazine) 등의 에폭시계 수지를 사용할 수 있으나, 이에 한정되지는 않는다.

베이스 기판(530)은 회로 영역(501)과 더미 영역(502)으로 구분될 수 있다. 회로 영역(501)은 전기 신호를 전송하기 위한 회로 패턴이 형성되는 영역이다. 더미 영역(502)은 회로 패턴이 형성되지 않은 영역이다. 더미 영역(502)에는 방열을 위해 형성되는 더미 패턴이 형성될 수 있다. 예를 들어 더미 영역(502)은 회로 영역(501)의 외측에 형성될 수 있다. 도6에서는 더미 영역(502)이 회로 영역(501)의 일측에 형성됨이 도시되었지만, 더미 영역(502)이 형성되는 위치는 이에 한정되는 것은 아니다. 예를 들어, 더미 영역(502)은 회로 영역(501)으로부터 외측으로 이격되어, 회로 영역(501)을 둘러싸도록 형성될 수 있다.

내층 회로층(510)은 내층 회로 패턴(511), 내층 비아 패드(512) 및 내층 방열 패드(513)를 포함할 수 있다. 내층 회로 패턴(511) 및 내층 비아 패드(512)는 회로 영역(501)에 형성될 수 있다. 내층 비아 패드(512)는 전기 신호 전달을 위해 형성되는 비아(미도시)가 접속되는 패드일 수 있다. 내층 방열 패드(513)는 더미 영역(502)에 형성될 수 있다. 내층 방열 패드(513)는 열 전달을 위해 형성되는 방열 비아(미도시)가 접속되는 패드일 수 있다. 내층 회로층(510)은 금속으로 형성될 수 있다. 예를 들어, 내층 회로층(510)은 구리로 형성될 수 있다.

본 발명의 실시 예에서 설명의 편의를 위해서 베이스 기판(530)이 단층으로 형성됨을 도시하였지만, 이에 한정되지 않는다. 즉, 베이스 기판(530)은 단면 또는 양면에 절연층 및 회로층을 포함하는 한 층 이상의 빌드업층이 형성될 수 있다. 또한, 베이스 기판(530)은 내부에 한 층 이상의 회로층이 형성될 수 있다.

도7을 참조하면, 베이스 기판(530)에 에칭 레지스트(600)를 형성할 수 있다.

회로 영역(501)에 형성되는 에칭 레지스트(600)에는 비아가 형성될 영역을 노출시키는 제1 에칭 개구부(610)가 형성될 수 있다. 제1 에칭 개구부(610)의 횡단면은 원형 형태가 될 수 있다.

더미 영역(502)에 형성되는 에칭 레지스트(600)에는 방열 비아가 형성될 영역을 노출 시키는 제2 에칭 개구부(620)가 형성될 수 있다. 본 발명의 실시 예에 따른 방열 비아는 횡단면이 도넛 형태로 형성될 수 있다. 따라서, 방열 비아를 형성하기 위한 에칭 레지스트(600)의 제2 에칭 개구부(620)의 횡단면은 도넛 형태가 될 수 있다. 즉, 더미 영역(502)의 에칭 레지스트(600)는 원형 형태의 중심부가 폐쇄되고, 중심부로부터 소정 간격 이격되어 중심부를 둘러싸도록 제2 에칭 개구부(620)가 형성될 수 있다.

도8을 참조하면, 베이스 기판(530)에 비아홀(541) 및 방열 비아홀(542)이 형성될 수 있다.

베이스 기판(530)에 에칭이 수행된다. 이때, 회로 영역(501)에는 에칭 레지스트(600)의 원형 형태의 제1 에칭 개구부(610)에 의해서 횡단면이 원형 형태인 비아홀(541)이 형성될 수 있다.

더미 영역(502)에는 에칭 레지스트(600)의 도넛 형태의 제2 에칭 개구부(620)에 의해서 횡단면이 도넛 형태인 방열 비아홀(542)이 형성될 수 있다.

비아홀(541) 및 방열 비아홀(542)은 레이저 에칭 방법으로 형성될 수 있다. 비아홀(541) 및 방열 비아홀(542)을 레이저로 에칭 시, 레이저는 YAG 레이저 또는 CO2 레이저가 사용될 수 있다. 레이저 에칭 방법을 적용하는 경우 비아홀(541) 및 방열 비아홀(542)의 직경이 상부에서 하부로 갈수록 작아지는 형태가 될 수 있다. 이에 따라 도넛 형태인 방열 비아홀(542)은 중심부인 절연층(520)은 상부에서 하부로 갈수록 직경이 커지는 형태가 될 수 있다. 또한, 방열 비아홀(542)의 내벽과 외벽의 이격거리는 상부에서 하부로 갈수록 좁아지도록 형성될 수 있다. 본 발명의 실시 예에서는 하나의 방열 비아홀(542)를 형성하였지만, 당업자의 선택에 따라 다수개의 방열 비아홀(542)이 형성될 수 있다. 또는 미도시 되었지만, 복수개의 방열 비아홀(542)은 서로 중첩되도록 형성될 수 있다.

도9를 참조하면, 베이스 기판(530)에 비아홀(541) 및 방열 비아홀(542)을 형성한 후, 에칭 레지스트(600)를 제거할 수 있다.

도10을 참조하면, 베이스 기판(530)에 도금 레지스트(700)를 형성할 수 있다. 도금 레지스트(700)에는 비아홀(541)을 노출시키는 제1 도금 개구부(710)가 형성될 수 있다. 제1 도금 개구부(710)는 비아홀(541) 보다 큰 직경을 갖도록 형성될 수 있다.

또한, 도금 레지스트(700)에는 방열 비아홀(542)을 노출시키는 제2 도금 개구부(720)가 형성될 수 있다. 제2 도금 개구부(720)는 방열 비아홀(542)보다 큰 직경을 갖도록 형성될 수 있다.

또한, 도금 레지스트(700)에는 외층 회로 패턴(미도시)이 형성될 영역을 노출시키는 제3 도금 개구부(730)가 형성될 수 있다.

본 발명의 실시 예에서는 도시하지 않았지만, 당업자의 선택에 의해서 베이스 기판(530)에 도금 레지스트(700)를 형성하기 전 또는 후에 무전해 도금 방법으로 시드층(미도시)을 형성할 수 있다는 것은 자명한 사항이다.

도11을 참조하면, 베이스 기판(530)에 비아(551), 방열 비아(552) 및 외층 회로층(560)을 형성할 수 있다. 외층 회로층(560)은 전해 도금 방법으로 형성될 수 있다. 외층 회로층(560)은 전기 전도성 재질로 형성될 수 있다. 예를 들어 외층 회로층(560)은 구리로 형성될 수 있다.

회로 영역(501)에는 제1 도금 개구부(710)에 도금이 수행되어 비아(551)가 형성될 수 있다. 또한, 비아홀(541)보다 큰 직경을 갖는 제1 도금 개구부(710)에 의해서 비아(551) 형성과 동시에, 비아(551) 상부에 외층 비아 패드(562)가 형성될 수 있다.

또한, 회로 영역(501)에는 제3 도금 개구부(730)에 도금이 수행되어, 외층 회로 패턴(561)이 형성될 수 있다.

더미 영역(502)에는 제2 도금 개구부(720)에 도금이 수행되어 횡단면이 도넛 형태인 방열 비아(552)를 형성할 수 있다. 또한, 방열 비아홀(542)보다 큰 직경을 갖는 제2 도금 개구부(720)에 의해서 방열 비아(552) 형성과 동시에, 방열 비아(552) 상부에 외층 방열 패드(563)가 형성될 수 있다.

본 발명의 실시 예에서, 외층 회로층(560)이 구리로 형성됨을 설명하였다. 그러나 외층 회로층(560)의 재질은 구리로 한정되는 것은 아니며, 통상의 회로층 형성에 적용되는 재질 중 어느 것도 가능하다. 또한, 본 발명의 실시 예에서는 외층 회로층(560)이 전해 도금 방법으로 형성된다고 설명하였지만, 외층 회로층(560)을 형성하는 방법은 이에 한정되는 것은 아니다. 즉, 외층 회로층(560)을 형성하는 방법은 이미 공지된 회로층 형성 방법 중 어느 것도 가능하다.

본 발명의 실시 예에 따르면, 비아(551) 및 방열 비아(552)의 직경이 상부에서 하부에서 갈수록 작아지는 형태가 될 수 있다. 또한, 방열 비아(552)의 내벽과 외벽의 이격거리는 상부에서 하부로 갈수록 좁아지도록 형성될 수 있다.

도12를 참조하면, 베이스 기판(530)에 외층 회로층(560)을 형성한 후 도금 레지스트(700)를 제거할 수 있다.

본 발명의 실시 예에서 도시하지 않았지만, 외층 회로층(560)을 형성하기 전에 시드층(미도시)을 형성하였다면, 시드층(미도시)을 제거하는 단계가 더 포함될 것이다. 시드층(미도시)을 제거하는 단계는 시드층(미도시)이 형성된 위치에 따라 변경될 수 있다.

도13을 참조하면, 솔더 레지스트층(570)을 형성할 수 있다. 본 발명의 실시 예에 따르면, 솔더 레지스트층(570)은 외층 회로 패턴(561)을 매립하도록 형성될 수 있다. 솔더 레지스트층(570)은 외층 회로 패턴(561)뿐만 아니라 이후 수행되는 솔더링 공정 등으로부터 보호되어야 할 패턴을 매립하도록 형성될 수 있다.

도6 내지 도13에 따른 인쇄회로기판 제조 방법은 비아와 방열 비아를 동시에 형성할 수 있다. 이와 같이, 비아를 형성 시, 방열 비아를 동시에 형성함에 따라 추가 공정 및 추가 제작 비용이 필요하지 않는다.

인쇄회로기판 및 그 제조방법과 관련해서, 종래에는 중앙에 구비된 회로영역과 회로영역의 테두리에 구비된 더미영역으로 구획된 절연층을 포함하는 베이스 기판과, 절연층의 회로영역에 형성되고, 회로패턴과 비아를 포함하는 회로층 및 절연층의 더미영역에 구비된 캐비티를 충진하여 형성된 방열패턴을 포함하는 구성을 갖기 때문에, 방열 비아의 면적을 증가시켜 RF 모듈의 성능을 향상시킬 수 없었다.

그러나 본 발명의 일 실시예에서는 방열 비아의 면적을 증가시켜 RF 모듈의 성능을 향상시킬 수 있을 뿐만 아니라, 추가공정이 필요없고 제조비용이 증가하지 않으면서도 방열 비아의 면적을 증가시킬 수 있다. 또한, 방열 비아의 내벽과 외벽의 이격거리 및 방열 비아의 중첩 정도 조절을 통해 방열 비아의 면적을 가변할 수 있을 뿐만 아니라, 반도체 칩의 특성에 따라 최적의 방열 비아를 설계할 수 있다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명은 이에 한정되지 않으며, 본 발명의 기술적 사항 내에서 당 분야의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

20, 210, 220 : 방열 비아
100 : 베이스 기판
101: 회로 영역
102: 더미 영역
110, 120 : 회로패턴
130 : 다이 어태치 패드
140 : 코어층
150, 151, 152 : 절연층
161, 162 : 내부회로패턴
202: 내벽
203: 외벽
501: 회로 영역
502: 더미 영역
510: 내층 회로층
520: 절연층
511: 내층 회로 패턴
512: 내층 비아 패드
513: 내층 방열 패드
530: 베이스 기판
541: 비아홀
542: 방열 비아홀
551: 비아
552: 방열 비아
560: 외층 회로층
561: 외층 회로 패턴
562: 외층 비아 패드
563: 외층 방열 패드
570: 솔더 레지스트층
600: 에칭 레지스트
610: 제1 에칭 개구부
620: 제2 에칭 개구부
700: 도금 레지스트
710: 제1 도금 개구부
720: 제2 도금 개구부
730: 제3 도금 개구부

Claims

회로패턴이 형성된 베이스 기판; 및
상기 베이스 기판 내에 도넛 형태로 형성된 방열 비아;
를 포함하는 인쇄회로기판.
청구항1에 있어서,
상기 방열 비아의 중심은 절연층으로 형성되며, 상기 절연층의 외측으로부터 소정 간격 도금으로 둘러싸도록 형성된 인쇄회로기판.
청구항2에 있어서,
상기 방열 비아는 상기 베이스 기판의 상부에서 하부의 방향으로 갈수록 직경이 좁아지도록 형성된 인쇄회로기판.
청구항1에 있어서,
상기 방열 비아의 내벽과 외벽의 이격거리는 상부에서 하부 방향으로 갈수록 좁아지도록 형성된 인쇄회로기판.
청구항1에 있어서,
상기 베이스 기판 상에는 하나 이상의 방열 비아가 형성된 인쇄회로기판.
청구항1에 있어서,
상기 베이스 기판의 동일 선상에 복수 개의 방열 비아가 형성되고, 복수 개의 방열 비아 중 적어도 두 개는 서로 중첩되어 복수 개의 그룹으로 구분된, 인쇄회로기판.
회로 패턴이 형성된 베이스 기판을 제공하는 단계; 및
상기 베이스 기판 내에 도넛 형태의 방열 비아를 형성하는 단계;
를 포함하는 인쇄회로기판 제조방법.
청구항7에 있어서,
상기 방열 비아를 형성하는 단계는
상기 베이스 기판 상부에 상기 도넛 형태로 개구부가 형성된 에칭 레지스트를 준비하는 단계;
상기 베이스 기판에 에칭을 수행하여 도넛 형태의 방열 비아홀을 형성하는 단계;
상기 방열 비아홀 내부에 도금을 수행하여 방열 비아를 형성하는 단계;
를 포함하는 인쇄회로기판 제조방법.
청구항8에 있어서,
상기 방열 비아홀은 상기 베이스 기판의 상부에서 하부의 방향으로 갈수록 직경이 좁아지도록 형성되는 인쇄회로기판 제조방법.
청구항7에 있어서,
상기 방열 비아를 형성하는 단계에서,
상기 방열 비아의 내벽과 외벽의 이격거리는 상부에서 하부 방향으로 갈수록 직경이 좁아지도록 형성되는 인쇄회로기판 제조방법.
청구항7에 있어서,
상기 방열 비아를 형성하는 단계에서,
상기 방열 비아는 하나 이상 형성되는 인쇄회로기판 제조방법.
청구항7에 있어서,
상기 방열 비아를 형성하는 단계에서,
상기 베이스 기판의 동일 선상에 복수 개의 방열 비아가 형성되고, 복수개의 방열 비아 중 적어도 두 개는 서로 중첩되어 복수 개의 그룹으로 구분되도록 형성하는 인쇄회로기판 제조방법.
청구항7에 있어서,
상기 베이스 기판을 제공하는 단계 이후에,
비아를 형성하는 단계를 더 포함하는 인쇄회로기판 제조방법.
청구항13에 있어서,
상기 비아를 형성하는 단계와 상기 방열 비아를 형성하는 단계는 동시에 수행되는 인쇄회로기판 제조방법.