KR20140082780A - 이중층 전송 방법 - Google Patents

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KR20140082780A
KR20140082780A KR1020147012123A KR20147012123A KR20140082780A KR 20140082780 A KR20140082780 A KR 20140082780A KR 1020147012123 A KR1020147012123 A KR 1020147012123A KR 20147012123 A KR20147012123 A KR 20147012123A KR 20140082780 A KR20140082780 A KR 20140082780A
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꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
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Abstract

층(1)을 전송하는 방법으로서, 1) 결합 에너지 E0로써 초기 기판에 접합된 층(1)을 제공하는 단계; b) 상기 층(1)의 전면 페이스(8)를 중간 결합 에너지 Ei에 따라 중간 기판(5)에 결합시키는 단계; c) 상기 초기 기판을 상기 층(1)로부터 분리시키는 단계; e) 후면 페이스를 최종 결합 에너지 Ef에 따라 최종 기판(11)에 결합시키는 단계, 및 f) 상기 중간 기판(5)을 상기 층(1)로부터 탈결합시켜 상기 층(1)을 상기 최종 기판(11) 상으로 전송하는 단계를 포함하고, 상기 단계 b)는 실록산 결합(Si-O-Si)을 형성하는 단계를 포함하고, 상기 단계 c)는 제 1 무수 분위기(anhydrous atmosphere)에서 수행되며, 상기 단계 f)는 상기 중간 결합 에너지 Ei가 단계 c)에서 제 1 값 Ei1을 그리고 단계 f)에서 제 2 값 Ei2를 가지도록 제 2 습식 분위기에서 수행되고, Ei1 > E0 이고 Ei2 < Ef인, 층 전송 방법.

Description

이중층 전송 방법{DOUBLE LAYER TRANSFER METHOD}
본 발명은 특히 도체, 절연 또는 금속성 재료로 구성된 층을 전송하는 방법에 관련된다. 또한 본 발명은, 예를 들어 이 층 전송 방법에 의하여 전송된 층을 포함하는 중간 구조 및 최종 구조에 관련된다. 이러한 방법 및 이러한 구조는 특히 가요성 기술, 전자공학, 예를 들어 스마트 카드, 스마트 섬유와 같은 가요성 전자공학, MEMS(micro electro mechanical systems), NEMS(nano electro mechanical systems), 고전력 전자공학, RF 및 마이크로파, 마이크로전자, 광학, 광전자공학 및 광전변환공학의 분야에 적용될 수도 있다.
혁신적인 기판의 개발을 위하여, 초기 기판과 호환되지 않는 기술적 단계들을 수행하기 위하여 초기 기판의 층을 중간 기판 상에 전송할 수 있는 것은 흔히 매우 흥미로운 것이다. 더욱이, 중간 기판 상으로의 전송은 이 층이 초기 기판 상에 결합되는 경우에는 노출되지 않는 층의 후면 페이스에 액세스하는 것을 가능하게 한다. 그러면, 중간 기판으로부터 최종 애플리케이션에 적합한 최종 기판 상으로 상기 층의 제 2 전송을 진행하는 것이 흔히 필요하다. 생산 비용을 최소화하기 위하여, 이러한 전송은 중간 기판을 재사용할 수 있기 위해서는 초기 및 중간 기판의 손실 없이 달성되어야 한다. 이러한 목적을 위해서, 전송은 이 층을 하나의 기판으로부터 탈결합시키고 이것을 다른 것으로 전송함으로써 수행되어야 한다. 그러나, 두 개의 이러한 전송을 달성하기 위해서는, 결합 에너지가 사려깊게 선택되어야 한다. 사실상, 초기 기판을 중간 기판 상으로 전송하는 것은 중간 기판 상의 그 층의 결합 에너지 Ei가 이것의 초기 지지 상의 그 층의 결합 에너지 E0보다 더 높을 것을 요구한다. 이와 유사하게, 제 2 전송은 이 층 및 최종 기판 사이의 최종 결합의 에너지 Ef가 그 층 및 중간 기판 사이의 결합 에너지 Ei보다 더 클 것을 요구한다. 이러한 조건은 부등식 E0 < Ei < Ef의 형태로 제공될 수 있다.
그러나, 이러한 상이한 결합의 결합 에너지들의 순서는 상이한 기판 상으로의 그 층의 결합을 구현하기 위한 그리고 이러한 동일한 기판으로부터 그 층을 선택적으로 탈결합하기 위한 가능한 기술들의 개수를 크게 제한한다. 특히, 이 층을 초기 기판 상에 결합시키기 위하여(처음 단계) 그리고 이 층 및 최종 기판의 결합을 위하여(마지막 단계) 동일한 방법을 사용하는 것은 불가능한 것으로 보인다. 사실상, 만일 동일한 방법 또는 결합의 타입이 처음 및 마지막 단계에서 구현된다면, 이것은 유사한 결합 에너지를 가지는 결합들이 되는데, 이 경우 첫 번째 결합보다 더 강하며 동시에 마지막 결합보다 더 낮은 결합 에너지를 가지는 중간 결합을 발견하는 것은 가능하지 않아 보인다.
본 발명의 목적들 중 하나는, 비용 효과적인 방법을 보장하고 이 층의 후면 페이스 상에 기술적 단계의 구현을 허용하면서 이러한 단점을 극복하는 것이다.
이러한 목적을 위해서, 그리고 제 1 양태에 따르면, 본 발명은, 특히 반도체, 절연 또는 금속성 재료로 구성된 층을 전송하는 방법에 관련되는데, 이 방법은,
a) 층 및 초기 기판 사이에 결합 에너지 E0로써 초기 기판에 접합된 층을 제공하는 단계;
b) 상기 층의 전면 페이스를 중간 결합 에너지 Ei에 따라 중간 기판에 결합시키는 단계;
c) 상기 초기 기판을 상기 층으로부터 분리시켜 상기 층의 후면 페이스를 노출시키는 단계;
e) 후면 페이스를 최종 결합 에너지 Ef에 따라 최종 기판에 결합시키는 단계; 및
f) 상기 중간 기판을 상기 층으로부터 탈결합시켜 상기 층을 상기 최종 기판 상으로 전송하는 단계를 포함하고,
상기 단계 b)는 실록산 결합(Si-O-Si)을 형성하는 단계를 포함하고, 상기 단계 c)는 제 1 무수 분위기(anhydrous atmosphere)에서 수행되며, 상기 단계 f)는 상기 중간 결합 에너지 Ei가 단계 c)에서 제 1 값 Ei1을 그리고 단계 f)에서 제 2 값 Ei2를 가지도록 제 2 습식 분위기에서 수행되고, Ei1 > E0 이고 Ei2 < Ef이다.
본 출원에서, 용어 '층'은 다양한 두께를 가질 수도 있는, 전송될 층을 의미한다. 이것은 얇은 층으로 이루어질 수도 있으며, 이것의 두께는 이 층이 매우 가요성이 되는 값이다. 따라서 얇은 층은 처리되기가 어려우며 스스로 잘 말리게 된다. 바람직하게는 본 발명에 따른 방법은, 각각의 단계에서, 얇은 층이 기계적 강도를 제공하는 보강(stiffening) 기판 또는 지지체에 접합된다는 점에서 층의 이러한 타입에 적용된다. 따라서 기술적 단계, 특히 에칭 또는 재료 침착을 기판에 접합된 이러한 층 상에 수행하는 것이 가능하다. 얇은 층의 두께는 관심 재료의 내재적 물리적 성질에 의하여 결정된다. 실리콘 층의 두께는, 예를 들어 수십 나노미터 및 약 150 마이크로미터 사이의 범위를 가질 수도 있다.
또한 전송될 층은 자기-지지 층, 즉 층으로 이루어질 수도 있는데, 이것의 두께는 이 층이 용이하게 처리되기에 충분한 강도를 가지도록 하는 값이다. 또한 이 층은 수백 마이크로미터의 두께의 기판 또는 웨이퍼를 포함할 수도 있다.
표준과 같이, 층의 '전면 페이스'란 층이 초기 기판에 접합될 때 이것의 자유 페이스 또는 노출된 페이스를 의미한다. 반대로, "후면 페이스"는 전면 페이스에 반대인 층의 페이스이다.
더욱이, 이 방법의 단계 a)의 결합 에너지는 결합 에너지 또는 이 층을 초기 기판 상에 홀딩하기 위한 에너지를 포함할 수도 있다.
따라서, 본 발명에 따른 방법은, 전면 페이스가 중간 기판 상에 결합될 때 기술적 단계가 이 층의 노출된 또는 자유 후면 페이스 상에서 실행될 수도 있도록 이중층 전송을 구현한다. 더욱이, 이중층 전송 도중에, 제거될 기판을 식각하는 단계를 구현하여 기판의 손실을 야기하는 것이 흔히 발생한다. 바람직하게는, 본 발명에 따르는 방법은 제거될 기판을 선택적으로 분리하거나 벗겨냄(탈결합)으로써 이 방법에서 재사용하기 위해 이들을 재활용하는 것이 가능해지게 하는 것을 가능하게 한다.
본 발명에 따른 방법의 단계 b)에서 구현되는 실록산 결합(Si-O-Si)은 공유 결합이다. 따라서 이러한 Si-O-Si 결합은 이 층 및 중간 기판 사이에서 높은 중간 결합 에너지 Ei를 보장한다. 더욱이, 이러한 실록산 결합(Si-O-Si)은 습기의 존재에 민감하다. 따라서 이러한 실록산 결합이 놓여지는 매체의 물 콘텐츠를 변경함으로써 결합 에너지 Ei를 조절하는 것이 가능하다. 따라서, 본 발명에 따른 단계 c)의 제 1 분위기가 무수적(anhydrous)이라면, 실록산 결합은 본 발명에 따르는 단계 f)의 제 2 습식 분위기에서 획득되는 결합 에너지 Ei2 보다 더 큰 결합 에너지 Ei1을 제공한다.
더욱이, 이러한 방법은 공지된 이중층 전송 방법의 요구 사항을 피하는 것을 가능하게 한다. 이러한 방법에서, 사실상 결합 에너지 E0는 에너지 Ef의 값 보다 낮음으로써 중간 결합 에너지 Ei가 에너지 E0 및 Ef 사이의 범위를 가지게 할 필요가 있다. 이것은 이 층 및 초기 기판 사이의 그리고 이 층 및 최종 기판 사이의 결합의 타입들이 상이하다는 것을 암시한다. 그러나, 본 발명의 방법은 바람직하게는 Ei가 초기 기판의 분리 도중에 E0 보다 더 높을 수 있고, 또한 중간 기판의 탈결합 도중에 Ef 보다 더 낮을 수도 있도록 가변 에너지 Ei의 중간 결합을 이네이블한다. 따라서, 결합의 동일한 타입을 초기 기판 상의 그리고 최종 기판 상의 층에 적용하는 것 및 에너지 Ef와 유사한 에너지 E0를 사용하는 것이 가능하다.
본 발명에 따르는 방법은 층 및 최종 기판 사이의 결합과는 상이한 층 및 초기 기판 사이의 결합을 사용하는 것을 가능하게 한다는 것은 말할 나위도 없다. 따라서 본 발명의 방법에 따르면 결합 에너지 E0가 결합 에너지 Ef와는 상이하고 에너지 Ei2가 에너지 Ei1 이상인 것이 가능하다.
일 실시예에 따르면, 상기 단계 b)는 직접 친수성 결합을 구현하는 단계를 포함한다. 층의 중간 기판과의 '직접적 결합'에서 의미하는 것은, 이 결합이 직접적 콘택을 이루는, 다시 말해서, 접착제, 왁스, 또는 낮은 용융점 금속을 인터페이스에 추가하지 않는 표면의 분자 접착(molecular adhesion)에 기초한다는 것이다. 이러한 경우에, 두 개의 표면들 사이의 인력, 특히 반데르 발스 힘은 분자 접착을 야기하기에 충분히 높다. 또한, 이러한 직접적 분자 결합은, 이것이 두 개의 친수성 표면을 용량을 가진 물 분자로써 접촉시킨다는 사실을 포함한다는 점에서 '친수성'이다. 이러한 결합은 두 개의 표면들 사이의 수소 결합의 형성에 의하여 상호작용을 수반한다. 이러한 결합은 반데르 발스 결합의 가장 강한 상호작용 중 하나를 제공한다. 따라서 이러한 직접 친수성 결합 모드는 실온에서 층 및 중간 기판 사이에 강한 결합 에너지를 보장한다.
바람직하게는, 단계 b)의 직접 친수성 결합은 결합 안정화 어닐링의 단계에 의하여 후속된다. 이러한 어닐링은 두 개의 표면 사이의 수소 결합 및 공유 결합의 형성을 촉진하기 위하여 수 분 내지 수 시간 사이의 열처리를 적용하는 것이다. 이를 통하여, 친수성 표면과 직접 접촉하도록 단순히 놓는 것에 의하여 제공되는 것보다 더 큰 결합 에너지를 가지는 친화 결합(intimate bonding)이 획득된다.
대안적 실시예에 따르면, 방법의 단계 b)는 양극 결합을 구현하는 단계를 포함한다. "양극 결합"이 의미하는 것은 위에서 설명된 바와 같은 직접적 결합인데, 이것은 실리콘 층 및 실리콘 산화층을 또는 두 개의 실리콘 산화층을 접촉시키는 단계를 포함하는데, 고온 열처리 및 높은 전위차가 결합될 층 및/또는 기판 사이에 존재한다. 열처리 온도는 통상적으로 약 400℃이고 인가된 전위차는 통상적으로 수 백 볼트의 크기이다.
일 실시예에 따르면, 이 방법은 단계 b) 이전에 이 층의 전면 페이스 및 중간 기판의 표면을 화학 기계적 연마하는 단계 및/또는 세정하는 단계를 포함한다. 화학 기계적 연마는 당업자에게 CMP라고도 알려지는데, 이것은 상호작용을 증가시키고 결합 형성을 개시하기 위하여, 표면의 근접성(approximation)을 개선하도록 결합될 표면들의 거칠기를 감소시키는 효과를 가진다. 연마는 약 5 옹스트롱 RMS(평균제곱근) 보다 적은 거칠기가 5 마이크로미터 x 5 마이크로미터의 필드 상에서 획득될 때까지 적용된다. 더욱이, 세정은 양호한 결합에 대해 해로울 수도 있는 표면 상의 단입자들을 제거하는 효과를 가진다. 또한 세정은 표면들이 서로 접촉하기 이전에 친수성이 되도록 허용한다. 그러므로, 이러한 단계는 양호한 직접 친수성 결합을 획득하는 것을 가능하게 한다.
일 실시예에 따르면, 이 방법은 네이티브(native) SiO2, 열적 SiO2, 침착된 SiO2, SiOx 및 SixOyNz 중에서 선택된 실리콘 층 또는 산화층을 각각 상기 층의 전면 페이스 상에 그리고 상기 중간 기판 상에 형성하는 단계를 포함한다. 또한 단계 b)는 형성된 층을 실록산 결합(Si-O-Si)의 형성을 획득하기 위하여 서로 접촉시키는 단계를 포함한다. 비-화학량적(non-stoichiometric) 실리콘 산화물 SiOx의 x 값은 제로가 아니다. 이와 유사하게, 실리콘 산화질화물 SixOyNz의 x, y 및 z의 값은 제로가 아니다. 실리콘 층은 공기 중에서 산화하여 네이티브 산화물의 층을 형성함으로써 Si-O-Si 결합의 형성을 가능하게 할 것이다. 그러므로, 이러한 층은 층 및 중간 기판 사이에 공유 결합을 형성하고 높은 중간 결합 에너지 Ei를 획득하는 것을 가능하게 한다.
네이티브 산화물은 실리콘 재료의 표면에서 공기의 존재 시에 자연적으로 형성되는 산화물이다. 이러한 산화층의 두께는 10 내지 15 옹스트롱 근처로 자연스럽게 제한된다. 열적 실리콘 산화물은 습식 분위기에서의 실리콘의 열적 산화에 의하여 획득될 수도 있다. 또한 산화물은 건식 또는 습식 화학물질에 의하여 준비될 수도 있다. 침착된 산화물 SiO2, 산화물 SiOx 및 산화질화물 SiOxNy은 CVD(화학적 증기 침착)에 의하거나 PVD(물리적 증기 침착)에 의하는 등 다양한 공지된 기법을 사용하는 침착에 의하여 공통적으로 획득된다. 또한 산화물은 RIE(반응성 이온 에칭) 에칭, ICP(유도성 커플링된 플라즈마) 또는 ECR(Electron Cyclotron Resonance)과 같은 플라즈마 기술로써 생성될 수 있다. 이러한 산화물 개발 기술은 단독으로 또는 조합으로 사용될 수 있다. 더욱이 산화물이 본 발명의 범위로부터 벗어나지 않고서 도핑 엘리먼트를 포함할 수도 있다는 것이 이해된다. 본 출원에서, 열처리가 침착된 산화물에 이들을 더 조밀하게 하고 그들의 결합 성질을 변경하기 위하여 적용될 수 있다.
본 발명의 하나의 양태에 따르면, 이 방법의 제 1 무수 분위기는 1 ppm보다 적은 물 증기 콘텐츠를 가진다. 본 출원에서, '무수 분위기'라는 용어는 아래에서 사용되는 '습식 분위기'라는 표현에 의하여 정의되는 분위기 보다 더 적은 습기를 포함하는 분위기를 정의한다. 이러한 무수 분위기는 층 및 초기 기판 사이의 분리에 유익하다. 사실상, 습기가 없으면 층 및 중간 기판 사이에서 높은 결합 에너지 Ei1을 획득함으로써 이 에너지 Ei1이 층 및 초기 기판 사이의 결합 에너지 E0보다 더 높게 하는 것이 가능해진다.
바람직하게는, 무수 분위기는 건식 질소 분위기이다. 이러한 분위기를 사용하는 것은 이것이 구현하기에 용이하다는 것 그리고 사용되는 재료에 대해서 중립 환경을 제공한다는 점에서 유리하다.
본 발명의 다른 양태에 따르면, 이 방법의 제 2 습식 분위기는 20% 및 80% 사이의 범위를 가지는 습기 콘텐츠를 가진다. 사실상, 습기가 존재하면 얇은 층 및 중간 기판 사이의 결합 에너지의 비례하는 약화를 촉진한다. 따라서 에너지 Ei2의 값이 적합한 습기 레이트를 선택함으로써 변동하도록 하는 것이 가능하다.
바람직하게는, 제 2 분위기는 40% 근처의 습기 레이트를 포함한다. 사실상, 청정실의 분위기는 통상적으로 40%의 습기 레이트를 가진다. 그러므로, 그의 분위기 습기 레이트가 탈결합을 수행하기 위하여 청정실의 그것과는 상이하게 조절될 특정한 엔클로저를 제공할 필요가 없다.
바람직하게는, 상기 단계 c)의 분리 및/또는 상기 단계 f)의 탈결합은 조오(jaw)의 사용을 통한, 각각 상기 층 및 초기 기판 사이에서, 그리고 상기 중간 기판 및 층 사이에서의 날 또는 쐐기의 적용과 같은 기계적 스트레스의 동시 적용을 포함한다. 사실상, 기계적 스트레스는 단계 c)에서 결합 에너지 E0를 그리고 단계 f)에서 결합 에너지 Ei2를 약화시키는 것을 가능하게 한다. 조오는 이 층을 기판으로부터 석션 매커니즘을 사용하여 최약 인터페이스에서 분리시키는 것을 특히 가능하게 한다.
대안적 실시예에 따르면, 단계 c)의 분리는 건식 에어 또는 질소의 가압 분사(pressurized jet)의 적용 또는 레이저 조사를 포함한다.
다른 대안적 실시예에 따르면, 단계 f)의 탈결합은 습한 에어 또는 물의 가압 분사에 의하여 획득된다.
이러한 방법의 다른 선택적인 피쳐는, 단계 c) 및 e) 사이에서 수행되고 상기 레이어의 후면 페이스로 적용되는 기술적 단계(technological step) d)에 있으며, 상기 기술적 단계의 열 예산(thermal budget)은 그것을 넘으면 Ei2 > Ef가 되는 임계 값보다 더 낮은 값을 가진다. 열 예산이라는 것은 주어진 시간 기간 동안의 열처리의 적용을 의미한다. 사실상, 열 예산을 적용하면 층 및 중간 기판 사이의 중간 결합 에너지 Ei2를 더욱 강화시키는 새로운 실록산 결합의 형성을 개시할 수 있다. 따라서 열 예산을 모니터링하는 것은 중간 결합 에너지 Ei2가 최종 결합 에너지 Ef보다 더 낮게 유지되도록 보장하는 것을 가능하게 한다. 따라서 이러한 기술적 단계 d)는 중간 결합 에너지 Ei2를 이 층의 최종 기판 상으로의 전송을 위하여 제한하는 동안 기계적으로 강화된 층의 후면 페이스를 중간 기판과의 결합에 의하여 기능화하는 것을 가능하게 한다.
일 실시예에 따르면, 기술적 단계 d)는 특히 반도체 재료 중에서 선택된 재료의 적어도 하나의 층의 이온 에칭 및/또는 화학적 에칭 및/또는 포토리소그래피 및/또는 침착을 포함한다. 층 침착은 에피택시(epitaxy)에 의하여 획득될 수 있고, 따라서 에피택시된 층의 재료의 격자 상소에 대한 시드로서 역할을 하는 층 재료의 그것의 파라미터를 조절하기 위한 하나 이상의 버퍼 층의 형성을 포함할 수도 있다.
바람직하게는, 이 방법의 단계 e)는 DVS-bis-BCB(DiVinylSiloxane-bis-BenzoCycloButene), 폴리이미드 또는 감광성 폴리머 필름과 같은 접착제 필름을 통하여 실행되는 결합 단계를 포함한다. 접착제 필름을 사용하면, 특히 큰 정밀도로 표면을 평탄화 및 세척하는 것이 필요 없다는 점에서 구현하기에 용이한 결합을 획득하는 것을 가능하게 한다.
대안적 실시예에 따르면, 이 방법의 단계 e)는 최종 결합 에너지가 제 2 분위기의 습기 레이트로부터 독립적인 값 Ef를 가지도록 분자 접착 결합 단계를 포함한다. 이러한 결합은 특히 실리콘 질화물 SixNy 또는 SiNx:H의 층을 이 층의 후면 페이스 상에 및/또는 최종 기판 상에 침착시킴으로써 구현될 수도 있다. x 및 y의 값은 각각 제로가 아니며, 질화물은 예를 들어 Si3N4일 수 있다. 또한 이러한 결합은 직접 소수성 결합(direct hydrophobic bonding)에 의하여 구현될 수도 있다. 분자 접착의 결합은 이것이 높은 결합 에너지로 유도할 수 있다는 점에서 유리하다.
다른 실시예에 따르면, 층 및 초기 기판 사이의 결합 에너지 E0 는 그 위에 이 층이 침착되는 다공층을 형성함으로써 획득된다. 예를 들어 다공층은 엘트란(Eltran) 방법에 의하여 획득되는데, 이것에 대한 설명적인 예는 T. Yonehara, K. Sakagushi and N. Sato, Appl. Phys. Lett.. vol. 64(16) pp.2108-2110(1994)에서 발견될 수 있다. 다공층은 이것이 낮은 유지 에너지(holding energy) E0를 가진다는 점에서 유리한데, 이것이 층 및 초기 기판 사이의 결합을 이 방법의 단계 c) 동안에 파괴하는 것을 촉진한다. 더욱이, 층을 다공층의 상단 페이스 상에 침착하는 사실이, 상당한 두께의 층에 액세스하는 것을 가능하게 하는데, 이것은 다른 형성 방법에 의해서는 이루기 어려운 것이다. 바람직하게는, 층은 단결정 층을 형성하기 위하여 다공층 상에 에피택시에 의하여 침착된다.
또 다른 실시예에 따르면, 이 층은 이온성 종을 기판의 전면 페이스를 통해서 이식함으로써 층의 그리고 초기 기판의 어느 하나의 페이스 상에 약화 면(weakening plane)을 획득하는 것에 의하여 획득된다. 약화 면에서의 층 및 초기 기판 사이의 결합 에너지 E0는 충분히 낮아서 이 층의 중간 기판 상으로의 전송을 용이화한다. 이러한 관점에서, 스마트 Cut™ 기법이 사용될 수 있는데, 이것의 설명은 예를 들어 Silicon-On-Insulator Technology: Materials to VLSI, 2nd Edition by Jean-Pierre Colinge(Kluwer Academic Publishers, p.50 and 51)에서 발견될 수 있다.
본 발명에 따르는 방법의 단계 a)의 두 개의 앞서 언급된 실시예에서, 그리고 본 발명에 따르는 방법의 단계 e)가 분자 접착 결합의 단계를 포함하는 경우, 결합 에너지 E0가 결합 에너지 Ef보다 더 낮다는 것은 분명하다. 따라서 에너지 Ei2가 에너지 Ei1보다 더 높은 것이 가능하다.
바람직하게는, 이 층은 단결정 실리콘 재료를 포함하고, 중간 기판은 실리콘 재료를 포함한다. 단결정 또는 다결정 실리콘의 중간 기판의 재료는 온도 및 부식성 환경에 대한 높은 저항성을 보장하여 기술적 단계의 많은 타입이 이 층에 적용되도록 하는 것을 가능하게 한다.
대안적으로는, 상기 층은 실리콘 및 게르마늄, II 족 내지 VI 족의 원소의 재료 및 III 족 내지 V 족으로부터의 원소의 이원, 삼원 또는 사원 재료로 구성된 재료 중에서 선택된 재료를 포함한다. III 족 내지 V 족의 재료들이, 특히 레이저 및 다이오드를 제조하기 위한 광전변환공학 및 광전자공학의 애플리케이션에 대해 특히 유리하다. 더욱이, GaN과 같은 III 족 내지 N족의 원소들을 포함하는 재료에 대하여 그럴 수 있는 것처럼 구성 재료가 극성 결정 구조를 가지면, 이 층은 이제 상이한 성질로 유도하는 상이한 극성의 두 개의 페이스를 제공할 수도 있다. 따라서 전면 페이스와 상이한 성질을 가지는 층의 후면 페이스에 액세스하고 이를 기능화할 수 있으면 특히 흥미롭다.
초기 기판 재료 및 최종 기판 재료는 사파이어, 실리콘, 게르마늄, 실리카, 유리, 석영 중에서 선택된 재료, II 족 내지 VI 족으로부터의 원소의 재료, AsGa, ΙnΡ 또는 GaN과 같은 III 족 내지 V 족으로부터의 원소의 이원, 삼원 또는 사원 재료, 금속, 금속 합금 및 폴리머, 예를 들어 Kapton®과 같은 폴리이미드를 포함한다. 폴리머들 중에서 선택된 재료는 접착제 필름을 통하여 용이하게 결합된다는 장점을 가진다. 또한 폴리머는 더 많은 기법에 의하여, 특히 박리(peel) 스트레스와 연관된 기계적 스트레스를 적용함으로써 얇은 층으로부터 탈결합될 수도 있다. 더욱이, 폴리머 기판의 유연성은 가요성 기술, 스마트 카드, 스마트 섬유와 같은 가요성 전자공학의 분야에서의 적용을 위하여, 그리고 특히 압박 게이지(strain gauge)의 제작을 위하여 사려깊게 사용될 수도 있다.
제 2 양태에 따르면, 본 발명은 적층으로 형성된 중간 구조로서,
- 폴리머 재료로 된 최종 기판,
- DVS-bis-BCB(DiVinylSiloxane-bis-BenzoCycloButene)-기초 접착제 필름,
- 단결정 실리콘 층, 및
- 실록산 결합(Si-O-Si)에 의하여 층의 전면 페이스에 결합된 실리콘 중간 기판을 포함하는, 중간 구조에 관련된다.
따라서, 이러한 구조를 가지면, 중간 기판으로부터의 이 층의 탈결합을 그 분위기 내에 존재하는 습기 레이트가 변동하도록 함으로써 최종 기판 상으로의 전송을 위하여 용이화하는 것이 가능하다.
특히, 상기 층의 후면 페이스 및 상기 중간 기판 구조의 최종 기판 사이의 최종 결합 에너지 Ef는, 20 % 및 80% 사이의 범위를 가지는 습기 콘텐츠를 가지는 분위기에 있는 상기 층의 전면 페이스 및 상기 중간 기판 사이의 중간 결합 에너지 Ei2보다 더 높다. 이러한 조건 하에서, 따라서 이 층을 중간 기판으로부터 탈결합시키는 것이 가능하다.
바람직하게는, 이 층의 후면 페이스는 가요성 기술 및 가요성 전자공학의 분야 내에 적용되기 위한 피쳐를 보여준다.
제 3 양태에 따르면, 본 발명은 최종 구조로서,
폴리머 재료로 된 최종 기판,
- DVS-bis-BCB(DiVinylSiloxane-bis-BenzoCycloButene)-기초 접착제 필름, 및
- 단결정 실리콘 층을 포함하고,
층의 후면 페이스는 가요성 기술, 스마트 카드, 스마트 섬유와 같은 가요성 전자공학, 전자공학, MEMS, NEMS, 고 전력 전자공학, RF 및 마이크로파, 마이크로전자, 광학, 광전자공학 및 광전변환공학에 적용되기 위한 피쳐를 보여주는, 최종 구조에 관련된다.
따라서 기능화된 층은 앞서 언급된 분야의 디바이스에서 활성층으로서 역할을 할 수도 있다. 추가적으로, 이 층의 전면 페이스는 자유이고 노출되며, 또한 기술적 단계를 이러한 표면 상에서 실행하는 것도 가능하다.
본 발명의 다른 양태, 목적 및 장점은, 비한정적인 예를 통하여 제공되며 첨부 도면을 참조하여 설명된 두 개의 실시예의 후속하는 설명을 읽음으로써 더욱 명확해질 것이다. 도면은 가독성을 개선하기 위하여 표시된 모든 요소들의 척도에 반드시 따르는 것은 아니다. 점선은 점들에도 불구하고 연속 형태를 가진 재료의 층을 명백하고 명확하게 예시하기 위하여 도면에서 사용된다. 설명의 나머지에서, 간결성을 위하여, 상이한 실시예와 동일하거나 유사하거나 균등한 엘리먼트들은 동일한 부재 번호를 가진다.
도 1a 내지 1j는 본 발명의 제 1 실시예에 따라 층을 전송하는 방법의 단계들을 나타낸다.
도 2 는 온도에 따른 중간 결합 에너지 Ei의 무수 분위기 및 습식 분위기에서의 변동을 도시하는 그래프이다.
도 3a 내지 도 3e 는 본 발명의 제 2 실시예에 따라 재료의 층을 전송하는 방법의 단계들을 나타낸다.
도 1a 를 참조하면, 본 방법은 전송될 층(1)이 그로부터 준비될 725 마이크로미터 근방의 두께의 실리콘 도너 기판(100)에 기초하여 구현된다. 이러한 기판(100)은 통상적으로 SEMI 표준에 따라 제조된 하향(fallen) 에지를 자신의 표면 주위에 가진다. 이러한 하향 에지는, 이것이 없으면 조각이 나서 표면에 후속 결합을 방해하기 쉬운 입자를 남길 기판의 처리를 용이화한다. 네이티브 산화층(2)은 에어와 접촉하면 기판(100)의 표면에 형성된다. DVS-bis-BCB 폴리머로 제조된 접착제 필름(3)이 당업자에게 주지되는 방법인 원심 코팅 또는 스핀 코팅에 의하여 10 마이크로미터의 두께로 실리콘 기판(100) 상에 침착된다. 그러면 DVS-bis-BCB 필름(3)은 250℃에서 1 시간 동안 열처리를 적용함으로써 교차결합(cross-link)된다. 폴리머 기판(4), 예를 들어 "Kapton®"과 같으며 50 마이크로미터 보다 더 높은 두께를 가지는 폴리이미드는 이제 교차결합된 DVS-bis-BCB의 필름(3)을 통하여 250℃의 온도에서 실리콘 도너 기판(100) 상에 열-압착에 의해 결합된다.
도 1b 를 참조하면, 실리콘 기판(100)은 이제, 예를 들어 연삭(grinding), 화학적 평탄화(planning down) 및 화학적 기계적 연마(CMP)에 의하여 약 50 마이크로미터의 두께의 전송될 층(1)을 획득할 때까지 박형화된다(thinned). 초기 폴리이미드 기판(4)과 결합된 실리콘 층(1)의 결합은 2J/m2 근방의 평균 결합 에너지 E0를 가진다. 네이티브 산화층(2)은 에어와 접촉한 실리콘 층(1)의 표면에서 자연적으로 형성된다.
도 1c 를 참조하면, 네이티브 산화층(6) 및 침착된 실리콘 산화층(7)으로써 코팅된 실리콘 중간 기판(5)은 직접 친수성 결합에 의하여 실리콘 층(1)의 전면 페이스(8) 상에 결합된다. 실리콘 층(1)의 전면 페이스(8) 및 중간 기판(5)은 결합을 위하여 사전에 준비되었다. 실리콘 층(1)은 화학 기계적 연마에 의하여 5 마이크로미터 x 5 마이크로미터의 필드 상에 5 옹스트롱 RMS보다 더 낮은 표면 거칠기를 획득하도록 평탄화된다. 화학적 세정이 실리콘의 층(1) 및 중간 기판(5)에 적용된다. 중간 기판(5) 및 층(1)은 이러한 목적을 위해서 10 분 동안 21℃에서 오존수(ozonized water)(용해된 오존의 20 ppm을 포함하는 탈이온수)의 용액 내에 침지된다. 이러한 제 1 화학적 세정은 표면에 존재하는 단일 입자, 특히 탄화수소 입자가 제거되는 것을 보장한다. 중간 기판(5) 및 층(1)은 이제 탈이온수로써 헹궈진다. 그러면 이것은 10 분 동안 45℃에서, 예를 들어 탈이온수, 암모니아(30%) 및 과산화수소(30%)를 각각 5:1:1 의 비율로 포함하는 APM 용액(Ammoniac hydrogen Peroxide Mixture)내에서 침지된다. 이러한 제 2 세정은 실리콘 표면의 입자의 세정을 완결하는 것을 가능하게 한다. 암모니아를 포함하는 용액은 OH- 이온이 풍부하다. 그러면 이러한 이온은 실리콘 표면 상에서 생성된 불포화 결합과 반응하여 표면의 친수성화를 야기하고 직접 친수성 결합을 촉진하는 실라놀 종단 Si-OH을 형성할 것이다. 중간 기판(5) 및 층(1)은 이제 탈이온수로써 헹궈지고 건조된다. 청정 산화층(7)으로써 코팅되며 Si-OH 종단을 가지는 실리콘의 중간 기판(5)은 이제 도 1d 에 도시된 바와 같이 직접 친수성 결합을 위하여 네이티브 산화층(2)으로써 코팅된 실리콘 층(1)의 전면 페이스(8)와 접촉된다.
그러면 중간 결합 에너지 Ei를 강화하기 위하여 열처리 또는 결합 어닐링이 200℃에서 2 시간 동안 수행된다. 사실상, 이러한 열처리는 층(1) 및 중간 기판(5) 사이의 계면에서의 Si-OH 종단 및 공유 결합(Si-O-Si) 사이의 수소 결합의 형성을 촉진한다.
도시되지 않은 본 발명의 다른 가능한 실시예에 따르면, 네이티브 산화층(6) 및 침착된 실리콘 산화층(7)으로써 코팅된 실리콘의 중간 기판(5)은 실록산 결합(Si-O-Si)을 형성하기 위하여 실리콘 층(1)의 전면 페이스(8) 상에 양극 결합에 의하여 결합된다. 양극 결합은 특히 결합될 표면들(7, 8)을 400℃ 근방의 열처리에 의하여 그리고 층(1) 및 중간 기판(5) 사이의 전위차가 수백 볼트가 되도록 접촉시킴으로써 획득된다.
도 1e 를 참조하면, 중간 기판(5)에 결합된 층(1)으로 이루어진 구조는 무수 분위기에 놓여짐으로써 실록산 결합(Si-O-Si)이 물 분자와의 상호작용에 의하여 약화되지 않도록 한다. 이러한 환경에서, 중간 결합 에너지 Ei는 2.5 J/m2 근방의 값 Ei1을 가지는데, 이것은 2 J/m2 근방의 층(1) 및 초기 기판(4) 사이의 결합 에너지 E0 보다 더 높고, 여기에서 결합은 깨지는 것이 바람직할 것이다. 따라서 도 1e 에서 표시된 화살표에 의하여 예시되는 기계적 스트레스는 층(1) 및 초기 기판(4) 사이의 계면에 적용되어 초기 기판(4)의 분리를 용이화한다.
도 1f 를 참조하면, 실리콘 층(1)의 전면 페이스(8)에 결합된 실리콘 중간 기판(5)은 층(1)의 후면 페이스(9)가 노출되도록 획득된다. 따라서 하나의 또는 여러 기술적 단계를 중간 기판(5)과의 자신의 결합에 기인하여 기계적으로 강화되는 층(1)의 후면 페이스(9) 상에 수행하는 것이 가능하다. 층(1)의 후면 페이스(9)의 이러한 기능화는 고온 및 심한 공격적 처리에 저항성이 아닌 폴리머 중간 기판(5)의 존재 시에는 달성하는 것이 불가능했을 것이다. 바람직하게는, 기술적 단계들은 인가된 열 예산이 궁극적으로 Ei2 < Ef를 획득하는 것을 가능하게 하지 않는 한, 그 결합을 어닐링하기 위하여 사용되는 것보다 더 높은 온도를 수반하지 않음으로써 결합 에너지 Ei를 다른 공유 실록산 결합을 생성함으로써 증가시키지 않는다.
도 1g 를 참조하면, DVS-bis-BCB 필름(12)이 형성되고 이제 Kapton®과 같은 최종 폴리이미드 기판(11)의 표면 상에 교차결합된다. BIS-DVS-BCB의 필름(12)은 초기 기판(4) 상의 층(1)의 그것과 동일한 타입의 결합을 획득하기 위하여 기능화된 층(1)의 후면 페이스(9)와 접촉된다. 따라서 최종 결합 에너지 Ef는 결합 에너지 E0와 유사하며, 즉 이러한 실시예에서는 2J/m2 근방이다.
이에 따라서 획득된 중간 구조(13)가 도 1h 에 도시된다. 중간 구조(13)는 실리콘 층(1)의 후면 페이스(9)에 DVS-BIS-BCB-기초 접착제 필름(12)을 통하여 에너지 Ef로써 결합된 폴리머 재료(11)의 최종 기판(11)을 포함하고, 층(1)의 전면 페이스(8)는 실리콘 중간 기판(5)에 에너지 Ei로써 결합된다.
도 1i 를 참조하면 중간 구조(13)는 40% 근방의 습기를 포함하는 청정실의 습식 분위기에 놓여진다. 기계적 스트레스 하에서는, 공유 결합(Si-O-Si)은 물 분자와의 상호작용의 형성에 의하여 약화된다. 실록산 결합은 부식되고 접촉한 표면에 실라놀 종단 Si-OH을 형성하는 경향이 있다. 따라서 중간 결합 에너지 Ei는 1J/m2 근방의 값 Ei2를 가지는데, 이것은 이 실시예에서 2J/m2 근방의 최종 결합 에너지 Ef의 값보다 더 낮다. 그러면 날(blade)이 최약 결합 에너지 Ei2에 적용된다. Si-O-Si 결합의 부식 매커니즘은 날이 실리콘 층(1) 및 중간 기판(5) 사이에서 순방향으로 이동할 때 기계적 탈결합 매커니즘을 완료하게 된다.
도 1j 를 참조하면, 중간 기판(5)은 층(1)의 전면 페이스(8)로부터 탈결합되었다. 따라서, 그것의 후면 페이스(9)가 최종 폴리이미드 기판(11)에 DVS-BIS-BCB-기초 필름(12)을 통하여 결합되는 실리콘 층(1)을 포함하는 최종 구조(14)가 획득된다.
도 2 는 네이티브 산화층(2)으로 코팅된 실리콘 층(1) 및 열적 산화층(7)으로 코팅된 실리콘 중간 기판(5) 사이의 직접 친수성 결합으로부터 실험적으로 획득된 에너지 Ei의 변동을 예시하는 그래프를 나타낸다. 두 개의 곡선은 각각 적용된 온도에 따른 무수 분위기(삼각형 - Ei1)에서의 그리고 습식 분위기(정사각형 - Ei2)에서의 결합 에너지의 변동을 나타낸다. 임계 온도 아래에서, 결합 에너지는 두 개의 에너지 Ei1 및 Ei2에 대하여 낮은 것으로 보인다. 사실상, 이러한 온도 범위 내에서, 층(1)은 중간 기판(5)에 주로 반 데르 발스 타입 상호작용에 의하여 주로 결합된다. 이러한 임계 온도를 넘으면, 결합 에너지 Ei1 및 Ei2는 가파른 기울기로 증가한다. 이러한 증가는 두 개의 결합된 표면 사이에서의 공유 결합의, 특히 Si-O-Si 타입 결합의 생성에 기인할 수 있다. 그러나, 에너지 Ei1의 변동하는 기울기가 에너지 변동 Ei2의 그것보다 훨씬 더 큰 것이 명백하다는 것은 주목할 가치가 있다. 특히 4 에 근접한 값의 에너지 Ei1 및 에너지 Ei2의 비율을 획득하는 것이 가능하다. 이러한 그래프는 더 나아가 본 발명의 방법이 바람직하게도 결합 에너지 Ei1이 에너지 Ei2보다 현저하게 더 높은 온도의 넓은 범위에 적용될 수 있다는 것을 보여준다.
본 발명에 따르는 방법의 제 2 실시예가 이제 초기 결합 에너지 E0 가 이 경우에 다공층(15)의 유지 에너지인 도 3a 내지 도 3e 를 참조하여 설명된다. 도 3a 에 따르면 다공성 실리콘 층(15)을 포함하는 구조가 처음에 실리콘 기판의 표면 층을 다공성으로 만듦으로써 획득된다. 다공층의 형성은, 예를 들어 엘트란(Eltran) 방법에 의하여 수행된다. 그러면 단결정 실리콘 층(1)은 에피택시에 의하여 다공층(15) 상에 침착된다. 예를 들어 0.5 마이크로미터의 두께 및 80%의 다공성의 다공층(15)은 실리콘 층(1) 및 초기 실리콘 기판(4) 사이의 유지(holding)를 허용하는 층 이다. 이러한 다공층(15)은 2J/m2 근방의 결합 에너지 E0 를 가진다. 그러면 열적 산화층(16)이 습식 환경에서의 열처리에 의하여 실리콘 층(1)의 전면 페이스(8) 상에 형성된다. 필요하다면, 층(1)은 5 옹스트롱 RMS보다 더 적은 거칠기가 5 마이크로미터 x 5 마이크로미터의 필드 상에 달성될 때까지 CMP에 의하여 평탄화된다. 네이티브 실리콘 산화층(17)을 가지는 실리콘 중간 층(5)은 층(1)의 전면 페이스(8)와 접촉하도록 배치되기 이전에 준비된다. 층(1)의 전면 페이스(8)에서 역시 수행되는 이러한 준비 공정은, 130℃에서 예를 들어 황산(98%) 및 과산화수소(30%)의 혼합물을 과산화수소의 1 부피 당 산의 3 부피의 비율로 포함하는 SPM(Sulfuric acid and hydrogen Peroxide Mixture)의 용액으로써, 그리고 위에서 언급된 바와 같은 APM의 용액으로써 세정하는 단계들을 포함한다. 따라서, 깨끗하고 및 친수성인 표면들이 직접 친수성 결합을 위하여 접촉된다. 이러한 결합의 어닐링의 안정화는 200℃에서 2 시간 동안 수행된다.
따라서, 도 3b 를 참조하면, 획득된 구조는 1 ppm보다 적은 물 증기를 포함하는 무수 분위기를 획득하는 것을 가능하게 하는 건식 질소에 배치된다. 따라서 친수성 결합은 이러한 실시예의 다공성 실리콘 층(15)의 결합 에너지 E0 보다 훨씬 높은 2.5 J/ m2 근방의 값의 중간 결합 에너지 Ei1을 보여준다. 그러면, 도 3b 에 표시된 화살표에 의하여 기호화되는 조오(jaws)의 적용이, 층(1) 및 초기 기판(4) 사이의 최약 에너지 계면에서의 분리를 허용한다.
도 3c 를 참조하면, 중간 기판(5) 상에 전송된 층(1)의 후면 페이스(9)는 CMP, 이온 에칭 및/또는 층의 침착 및/또는 포토리소그래피와 같은 기술적 단계들이 거기에 수행될 수 있도록 노출된다. 앞서 언급된 방법에서와 같이, 이러한 기술적 단계들은 열 예산(온도 및 지속기간)을 초과해서는 안되며, 이것이 중간 결합을 강화하고 부등식 Ef <Ei2에 이르게 할 수 있다는 것이 분명하다. 그러면 폴리이미드 타입 폴리머의 최종 기판(11)은 도 1a 내지 도 1j 를 참조하여 위에서 설명된 것과 같은 동일한 실시예에 따라서 교차결합된 DVS-BIS-BCB 필름(12)을 통해서 층(1)의 후면 페이스(9)에 결합된다.
도 3d 를 참조하면, 그러면 2J/m2 근방의 초기 결합 에너지 E0 와 유사한 값을 가지는 최종 결합 에너지 Ef를 가지는 중간 구조(13)가 획득된다.
도 3e 에 도시된 바와 같이, 중간 구조(13)는, 통상적으로 청정실의 습기 레이트(40% 근방)를 포함하는 습식 분위기에 배치된다. 층(1) 및 중간 기판(5) 사이의 높은 결합 에너지의 원인인 공유 실록산(Si-O-Si) 결합은 물이 있으면 기계적 박리 스트레스(또는 견인(traction))의 적용 시에 파괴되어 더 낮은 에너지의 수소 결합에 의한 결합을 생성하면서 실라놀 종단 Si-OH을 형성하는 경향이 있다. 중간 결합 에너지는 1J/m2 근방에서 값 Ei2를 가진다. 이러한 기법은 최저 에너지 Ei2를 가진 결합 계면에서의 층(1)의 탈결합을 선택적으로 촉진하는 것을 가능하게 한다. 분리 시점에 물이 존재하면, 기계적 스트레스가 결합 계면에서 진행 중인 것과 동시에 파괴되어 결합 에너지를 감소시키는 실라놀 종단을 형성하는 실록산 결합의 부식을 증가시킨다. 중간 기판(5)이 최종 구조(14)로부터 분리되면, 이것은 다른 방법에서 재활용되기 위하여 세정된다.
따라서 그 위에 선택이고 구현하기에 용이한 이중층 전송 방법에 의하여 실리콘 층(1)으로써 기능화된 후면 페이스(9)가 결합되는, 폴리머 재료의 최종 기판(11)을 포함하는 최종 구조(14)를 획득하는 것이 가능하다. 이러한 최종 구조(14), 및 앞서 언급된 제 1 실시예에 의하여 획득된 것은 가요성 기술, 스마트 카드, 스마트 섬유와 같은 가요성 전자공학, 전자공학, MEMS, NEMS, 고 전력 전자공학, RF 및 마이크로파, 마이크로전자, 광학, 광전자공학 및 광전변환공학의 애플리케이션에 대하여 사용될 수 있다. 전송되는 층(1) 및/또는 이것의 표면에 침착되는 것이 가능한 층(들)은 이러한 분야의 디바이스 내의 활성층(들)으로서 사용되는 것이 바람직할 수도 있다. 예를 들어, 최종 기판(11)이 충분히 가요성인 경우, 압박 게이지를 획득하는 것이 가능하다.
더욱이, 이러한 방법은 또한 층(1) 및 초기 기판(4)(다공층(15) 사이의 그리고 층(1) 및 최종 기판(11) 사이의 결합(접착제에 의한 결합)의 두 개의 상이한 타입의 사용을 허용한다.
또한 에너지 Ef가 중간 결합 에너지 Ei1보다 더 낮게 유지되는 한 본 발명의 방법을 결합 에너지 E0보다 더 높은 에너지 Ef를 가지고 사용하는 것이 가능하다. 이것은, 예를 들어 DVS-BIS-BCB 필름(12)을 최종 기판(11) 상에 교차결합시키는 것이 층(1) 및 최종 기판(11)을 접촉시킨 이후에 수행된다는 것을 제외하고는, 도 1a 내지 도 1j 를 참조하여 앞서 언급된 제 1 실시예에 따라서 획득될 수 있다. 결합 층(1)을 최종 기판(11)과 결합시키기 위한 열압착 처리는 사실상 DVS-BIS-BCB 필름(12)을 교차결합시키는 역할을 할 수도 있다. 따라서, 획득된 결합은 표면들 사이에 더 큰 접착을 허용하여, 결합 에너지 Ef가 에너지 E0보다 더 크게 한다.
더욱이, 본 발명은 하나의 층(1) 및 결정된 직경의 웨이퍼의 형상을 가지는 기판(4, 5 또는 11)으로 한정되지 않는다. 또한 본 발명은 층(1) 및 기판(4, 5 또는 11)의 임의의 다른 형상 타입, 특히 층(1) 또는 평행육면체 기판(4, 5 또는 11) 및 여러 층으로 구성될 수 있는 것에도 관련된다.
따라서, 본 발명은 용이하게 수행될 수 있으며 기판(4, 5)의 재활용을 허용하는, 층(1)을 전송하는 방법을 제공함으로써 종래 기술에 대한 커다란 진보를 제공하는데, 기술적 단계들을 층(1)의 후면 페이스(9)에 적용하는 것 및 최종 구조(14)를 형성하는 것은 매우 다양한 결합 타입의 기판 상에 전송된 층(1)을 포함한다.
본 발명이 예들을 통하여 위에서 설명된 실시예들로 한정되지 않으며 설명된 수단의 모든 기술적 균등물 및 대안들은 물론 그들의 조합을 포함한다는 것은 말할 나위도 없다.

Claims (17)

  1. 특히 반도체, 절연 또는 금속성 재료로 구성된 층(1)을 전송하는 방법으로서,
    a) 층(1) 및 초기 기판(4) 사이에 결합 에너지 E0로써 초기 기판(4)에 접합된 상기 층(1)을 제공하는 단계;
    b) 상기 층(1)의 전면 페이스(8)를 중간 결합 에너지 Ei에 따라 중간 기판(5)에 결합시키는 단계;
    c) 상기 초기 기판(4)을 상기 층(1)로부터 분리시켜 상기 층(1)의 후면 페이스(9)를 노출시키는 단계;
    e) 후면 페이스(9)를 최종 결합 에너지 Ef에 따라 최종 기판(11)에 결합시키는 단계; 및
    f) 상기 중간 기판(5)을 상기 층(1)로부터 탈결합시켜 상기 층(1)을 상기 최종 기판(11) 상으로 전송하는 단계를 포함하고,
    상기 단계 b)는 실록산 결합(Si-O-Si)을 형성하는 단계를 포함하고,
    상기 단계 c)는 제 1 무수 분위기(anhydrous atmosphere)에서 수행되며,
    상기 단계 f)는 상기 중간 결합 에너지 Ei가 단계 c)에서 제 1 값 Ei1을 그리고 단계 f)에서 제 2 값 Ei2를 가지도록 제 2 습식 분위기에서 수행되고,
    Ei1 > E0 이고 Ei2 < Ef인, 층(1) 전송 방법.
  2. 제 1 항에 있어서,
    상기 단계 b)는 직접 친수성 결합을 수행하는 단계를 포함하는, 층(1) 전송 방법.
  3. 제 1 항에 있어서,
    상기 단계 b)는 양극 결합(anodic bonding)을 수행하는 단계를 포함하는, 층(1) 전송 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 방법은 네이티브(native) SiO2, 열적 SiO2, 침착된 SiO2, SiOx 및 SixOyNz 중에서 선택된 실리콘 층 또는 산화층을 각각 상기 층(1)의 전면 페이스(8) 상에 그리고 상기 중간 기판(5) 상에 형성하는 단계를 포함하고,
    단계 b)는 형성된 층을 실록산 결합(Si-O-Si)의 형성을 획득하기 위하여 서로 접촉시키는 단계를 포함하는, 층(1) 전송 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 무수 분위기는 1 ppm보다 더 낮은 물 증기 콘텐츠를 가지는, 층(1) 전송 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 2 습식 분위기는 습기 콘텐츠 20% 및 80% 사이의 범위를 가지는 습기 콘텐츠를 가지는, 층(1) 전송 방법.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 단계 c)의 분리 및/또는 상기 단계 f)의 탈결합은 상기 층(1) 및 초기 기판(4) 사이에서, 그리고 상기 중간 기판(5) 및 층(1) 사이에서의, 조오(jaw)의 사용, 날 또는 쐐기의 각각의 적용과 같은 기계적 스트레스의 동시 적용을 포함하는, 층(1) 전송 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    이것은 단계 c) 및 e) 사이에서 수행되고 상기 층(1)의 후면 페이스(9)로 적용되는 기술적 단계(technological step) d)를 포함하고,
    상기 기술적 단계의 열 예산은 그것을 넘으면 Ei2 > Ef가 되는 임계 값보다 더 낮은 값을 가지는, 층(1) 전송 방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 단계 e)는 DVS-bis-BCB(DiVinylSiloxane-bis-BenzoCycloButene), 폴리이미드 또는 감광성 폴리머 필름과 같은 접착제 필름(3)을 통하여 수행되는 결합 단계를 포함하는, 층(1) 전송 방법.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 단계 e)는 최종 결합 에너지가 상기 제 2 분위기의 습기 레이트로부터 독립적으로 값 Ef를 가지도록 분자 접착 결합(molecular adhesion bonding) 단계를 포함하는, 층(1) 전송 방법.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 층(1) 및 초기 기판(4) 사이의 결합 에너지 E0는 상기 층(1)이 침착되는 다공층(15)을 형성함으로써 획득되는, 층(1) 전송 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 층(1)은 단결정 실리콘 재료를 포함하고, 상기 중간 기판(5)은 실리콘 재료를 포함하는, 층(1) 전송 방법.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 층(1)은 실리콘 및 게르마늄, II 족 내지 VI 족의 원소의 재료 및 III 족 내지 V 족으로부터의 원소의 이원, 삼원 또는 사원 재료로 구성된 재료 중에서 선택된 재료를 포함하는, 층(1) 전송 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 초기 기판(4)의 재료 및 상기 최종 기판(11)의 재료는 사파이어, 실리콘, 게르마늄, 실리카, 유리, 석영 중에서 선택된 재료, II 족 내지 VI 족으로부터의 원소의 재료, AsGa, ΙnΡ 또는 GaN과 같은 III 족 내지 V 족으로부터의 원소의 이원, 삼원 또는 사원 재료, 금속, 금속 합금 및 폴리머, 예를 들어 Kapton®과 같은 폴리이미드를 포함하는, 층(1) 전송 방법.
  15. 적층으로 형성된 중간 구조(13)로서,
    - 폴리머 재료로 된 최종 기판(11),
    - DVS-bis-BCB(DiVinylSiloxane-bis-BenzoCycloButene)-기초 접착제 필름(3),
    - 단결정 실리콘 층(1), 및
    - 실록산 결합(Si-O-Si)에 의하여 층(1)의 전면 페이스(8)에 실리콘 결합된 중간 기판(5)을 포함하는, 중간 구조(13).
  16. 제 15 항에 있어서,
    상기 층(1)의 후면 페이스(9) 및 상기 최종 기판(11) 사이의 최종 결합 에너지 Ef는, 20 % 및 80% 사이의 범위를 가지는 습기 콘텐츠를 가지는 분위기에 있는 상기 층(1)의 전면 페이스(8) 및 상기 중간 기판(5) 사이의 중간 결합 에너지 Ei2보다 더 높은, 중간 구조(13).
  17. 최종 구조(14)로서,
    폴리머 재료로 된 최종 기판(11),
    - DVS-bis-BCB(DiVinylSiloxane-bis-BenzoCycloButene)-기초 접착제 필름(3), 및
    - 단결정 실리콘 층(1)을 포함하고,
    상기 층(1)의 후면 페이스(9)는 가요성 기술, 스마트 카드, 스마트 섬유와 같은 가요성 전자공학, 전자공학, MEMS, NEMS, 고 전력 전자공학, RF 및 마이크로파, 마이크로전자, 광학, 광전자공학 및 광전변환공학에서의 적용을 위한 피쳐를 보여주는, 최종 구조(14)
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2981940B1 (fr) * 2011-10-26 2014-06-06 Commissariat Energie Atomique Procede de collage direct d'une couche d'oxyde de silicium
KR102321541B1 (ko) * 2014-01-16 2021-11-03 리서치 파운데이션 오브 더 시티 유니버시티 오브 뉴욕 초소수성 표면을 생성하는 중심-측면 방법
FR3029352B1 (fr) * 2014-11-27 2017-01-06 Soitec Silicon On Insulator Procede d'assemblage de deux substrats
CN104993011A (zh) * 2015-05-25 2015-10-21 中国电子科技集团公司第十八研究所 利用选择腐蚀衬底剥离制备薄膜太阳能电池的工艺
DE102015210384A1 (de) 2015-06-05 2016-12-08 Soitec Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung
US20160379943A1 (en) * 2015-06-25 2016-12-29 Skyworks Solutions, Inc. Method and apparatus for high performance passive-active circuit integration
FR3041364B1 (fr) * 2015-09-18 2017-10-06 Soitec Silicon On Insulator Procede de transfert de paves monocristallins
TW201737766A (zh) * 2016-01-21 2017-10-16 康寧公司 處理基板的方法
FR3087297B1 (fr) * 2018-10-12 2021-01-08 Commissariat Energie Atomique Procede de transfert de film mince
CH716104A1 (fr) 2019-04-18 2020-10-30 Sy&Se Sa Procédé d'amélioration de l'adhérence d'une couche sur un substrat.
CN112760615B (zh) * 2020-12-17 2023-04-28 武汉新芯集成电路制造有限公司 一种二氧化硅薄膜及其低温制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030108715A1 (en) * 2001-12-11 2003-06-12 Intel Corporation Method for bonding and debonding films using a high-temperature polymer
US20060240275A1 (en) * 2005-04-25 2006-10-26 Gadkaree Kishor P Flexible display substrates
JP2007088235A (ja) * 2005-09-22 2007-04-05 Seiko Epson Corp 薄膜素子の転写方法、製造方法、薄膜装置の製造方法及び電子機器
KR20080070759A (ko) * 2000-07-18 2008-07-30 소니 가부시끼 가이샤 화상 표시 장치의 제조 방법
JP2009147345A (ja) * 2007-12-17 2009-07-02 Commiss Energ Atom 薄層の転着方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100521160C (zh) * 1996-08-27 2009-07-29 精工爱普生株式会社 转移方法和有源矩阵基板的制造方法
FR2849268A1 (fr) * 2002-12-24 2004-06-25 Soitec Silicon On Insulator Procede de fabrication d'un substrat demontable
JP5284576B2 (ja) * 2006-11-10 2013-09-11 信越化学工業株式会社 半導体基板の製造方法
EP2294607A2 (en) * 2008-05-17 2011-03-16 Astrowatt, Inc. Method of forming an electronic device using a separation technique
JP2010054695A (ja) * 2008-08-27 2010-03-11 National Institute Of Advanced Industrial Science & Technology 光デバイスの製造方法
JP5409084B2 (ja) * 2009-04-06 2014-02-05 キヤノン株式会社 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080070759A (ko) * 2000-07-18 2008-07-30 소니 가부시끼 가이샤 화상 표시 장치의 제조 방법
US20030108715A1 (en) * 2001-12-11 2003-06-12 Intel Corporation Method for bonding and debonding films using a high-temperature polymer
US20060240275A1 (en) * 2005-04-25 2006-10-26 Gadkaree Kishor P Flexible display substrates
KR20080010437A (ko) * 2005-04-25 2008-01-30 코닝 인코포레이티드 플렉시블 디스플레이 기판
JP2007088235A (ja) * 2005-09-22 2007-04-05 Seiko Epson Corp 薄膜素子の転写方法、製造方法、薄膜装置の製造方法及び電子機器
JP2009147345A (ja) * 2007-12-17 2009-07-02 Commiss Energ Atom 薄層の転着方法

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WO2013050683A9 (fr) 2014-12-31
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