KR20140079316A - 더미 게이트 형성 방법 - Google Patents

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Abstract

일 실시형태에서는, 전계 효과 트랜지스터의 제조에서 더미 게이트를 형성하는 방법이 제공된다. 이 방법은, (a) 다결정 실리콘층을 갖는 피처리체를 HBr 가스의 플라즈마에 노출시키는 제1 공정으로서, 상기 다결정 실리콘층을 에칭하여 이 다결정 실리콘층으로부터 한 쌍의 측면을 갖는 더미 반도체부를 형성하고, 이 더미 반도체부의 하단에 근접함에 따라 막 두께가 작아지도록, 상기 한 쌍의 측면에 에칭 부생성물에 기초하는 보호막을 형성하는 제1 공정과, (b) 제1 공정 후에, HBr 가스의 플라즈마에 피처리체를 더 노출시키는 제2 공정을 포함한다.

Description

더미 게이트 형성 방법{METHOD FOR FORMING DUMMY GATE}
본 발명의 실시형태는, 전계 효과 트랜지스터의 제조에 있어서 더미 게이트를 형성하는 방법에 관한 것이다.
종래의 전계 효과 트랜지스터, 즉 플래너형의 전계 효과 트랜지스터는, 평탄한 반도체 표면의 표층에 채널이 형성된 2차원적인 형상을 갖고 있고, 이 채널상에 게이트 절연막을 사이에 두고 게이트 전극을 갖고 있다. 또한 최근, 고속 동작·저소비 전력 특성의 향상을 목적으로, 핀형의 반도체 부위의 주위를 둘러싸도록 게이트 절연막을 설치하고, 이것을 둘러싸도록 게이트 전극을 배치한 3차원 형상의 트랜지스터, 즉 핀형의 전계 효과 트랜지스터가 실용화되기 시작하고 있다(예컨대 특허문헌 1 참조).
플래너형 및 핀형의 쌍방의 전계 효과 트랜지스터의 제조에서는, 더미 게이트를 제거하는 것에 의해 형성되는 공간에 전극 재료를 공급함으로써, 게이트 전극을 형성하는 경우가 있다. 구체적으로는, 더미 게이트를 형성하고, 이 더미 게이트의 측면을 따르도록 측벽 스페이서를 형성하며, 더미 게이트를 제거하고, 더미 게이트가 제거되는 것에 의해 형성되는 공간, 즉 측벽 스페이서에 의해 둘러싸인 공간에 전극 재료를 공급함으로써, 게이트 전극을 형성한다.
특허문헌 1: 미국 특허 제7,560,756호 명세서
전계 효과 트랜지스터의 전기적 특성은, 게이트 절연막에 대한 게이트 전극의 접촉 면적에 따라 변동된다. 이러한 변동을 억제하기 위해서는, 게이트 절연막에 대한 게이트 전극의 접촉 면적이 트랜지스터 사이에서 변동되는 것을 억제해야 한다. 이를 위해서는, 측벽 스페이서로 둘러싸인 공간을 전극 재료로 채우는 것을 가능하게 하는 기술이 필요하다.
본 발명의 일 측면은, 전계 효과 트랜지스터의 제조에 있어서 더미 게이트를 형성하는 방법에 관한 것이다. 이 방법은, (a) 다결정 실리콘층을 갖는 피처리체를 HBr 가스의 플라즈마에 노출시키는 제1 공정으로서, 상기 다결정 실리콘층을 에칭하여 이 다결정 실리콘층으로부터 한 쌍의 측면을 갖는 더미 반도체부를 형성하고, 이 더미 반도체부의 하단에 근접함에 따라 막 두께가 작아지도록, 상기 한 쌍의 측면에 에칭 부생성물에 기초하는 보호막을 형성하는 제1 공정과, (b) 제1 공정 후에, HBr 가스의 플라즈마에 피처리체를 더 노출시키는 제2 공정을 포함한다. 일 형태에서는, 제1 공정에서, HBr 가스와 산소 가스의 혼합 가스의 플라즈마에 피처리체가 노출되어도 좋다.
상기 방법에서는, 제1 공정에서, 피처리체를 HBr 가스의 플라즈마에 노출시키는 것에 의해, 하지의 표면에 실질적으로 도달할 때까지 다결정 실리콘층을 에칭한다. 이것에 의해, 나중에 더미 게이트가 되는 다결정 실리콘제의 더미 반도체부가 형성된다. 제1 공정에서의 에칭은, 에칭 부생성물인 Si 및 Br을 포함하는 화합물이 더미 반도체부의 한 쌍의 측면에 퇴적되면서, 진행된다. 상기 화합물이 한 쌍의 측면에 퇴적하는 것에 의해 형성되는 보호막은, 더미 반도체부의 상측 부분에서는 두껍게 형성되고, 이 더미 반도체부의 하단에 근접함에 따라 막 두께가 작아지도록 형성된다. 그리고, 제2 공정에서, HBr 가스의 플라즈마에 피처리체를 더 노출시키면, 횡방향의 에칭이 진행한다. 여기서, 더미 반도체부의 상측 부분은, 이 상측 부분에 형성되어 있는 보호막이 두껍기 때문에, 횡방향으로 에칭되지 않거나, 또는 횡방향으로 에칭되는 양이 적어진다. 한편, 더미 반도체부의 바닥부는, 이 바닥부에 형성되어 있는 보호막이 얇기 때문에, 횡방향으로 에칭된다. 또한, 바닥부에서도, 더미 반도체부의 하단을 향함에 따라 보호막의 두께가 작아지기 때문에, 더미 반도체부의 바닥부 중 적어도 일부, 즉, 더미 반도체부의 하단으로부터 어느 높이까지의 일부분은, 한 쌍의 측면간의 거리가 더미 반도체부의 하단을 향함에 따라 작아지는 테이퍼 형상을 갖게 된다. 이와 같이 하여 형성된 더미 반도체부를 더미 게이트로서 이용하면, 측벽 스페이서로 둘러싸인 공간, 즉, 이 더미 게이트를 제거한 후에 측벽 스페이서에 의해 구획되는 공간은, 아래쪽을 향함에 따라 폭이 좁아지는 공간이 된다. 이러한 공간에는, 전극 재료를 채우는 것이 용이하다.
일 형태에서는, 상기 방법은, 제2 공정 후에, 브롬 가스 또는 염소 가스의 플라즈마에 상기 피처리체를 더 노출시키는 제3 공정을 더 포함한다. 일 형태에서는, 제3 공정에서는, 산소 가스를 포함하지 않는, 브롬 가스 또는 염소 가스의 플라즈마가 생성될 수 있다. 통상, 전계 효과 트랜지스터는 SiO2로 구성된 절연층을 포함한다. 따라서, 더미 반도체부를 에칭할 때는, 절연층에 대하여 다결정 실리콘층에 선택성을 갖는 가스의 플라즈마를 생성해야 한다. 브롬 가스 또는 염소 가스는, 절연층을 실질적으로 에칭하지 않고, 더미 반도체부를 선택성으로 에칭한다. 또한, 제3 공정에 이용되는 가스는 퇴적성이 낮고, 또한 에칭 부생성물의 퇴적성도 낮다. 따라서, 제3 공정의 에칭의 결과, 한 쌍의 측면은 보다 매끄러운 표면이 된다.
일 형태에서는, 상기 플라즈마는 마이크로파에 의해 생성되어도 좋다. 마이크로파를 플라즈마원으로서 이용하면, 평행 평판형의 플라즈마 처리 장치에서 이용되고 있는 다른 플라즈마원을 이용하는 경우보다, 라디칼의 생성 효율 및 라디칼 생성량의 제어성을 향상시킬 수 있다. 그 결과, 에칭 부생성물의 발생 효율을 향상시킬 수 있고, 또한 에칭 부생성물의 생성량의 제어성을 향상시킬 수 있다. 따라서, 더미 반도체부에 대한 에칭 부생성물의 부착량의 제어성을 향상시킬 수 있고, 더 나아가서는 더미 반도체부의 형상의 제어성을 향상시킬 수 있다.
일 형태에서는, 전계 효과 트랜지스터는, 핀형의 전계 효과 트랜지스터여도 좋고, 이 경우에 피처리체는 하나 이상의 핀형 반도체 부위를 가지며, 상기 다결정 실리콘층은 하나 이상의 핀형 반도체 부위를 덮도록 설치되어 있고, 상기 더미 반도체부는, 하나 이상의 핀형 반도체 부위에 교차하는 방향으로 연장하도록 형성된다. 여기서, 핀형 반도체 부위보다 위쪽에서는 에칭 부생성물의 근원이 되는 실리콘의 양이 많지만, 핀형 반도체 부위보다 아래쪽에서는 이 핀형 반도체 부위가 존재하기 때문에 실리콘의 양이 상대적으로 적다. 따라서, 전술한 에칭 부생성물에 기초하는 보호막은, 핀형 반도체 부위의 위쪽보다 아래쪽에서 얇게 형성되기 쉽다. 따라서, 전술한 방법은 핀형의 전계 효과 트랜지스터의 제조에서의 더미 게이트의 형성에 적합하다. 또한, 한 쌍의 측면간의 거리가 하단에 근접할수록 작아지는 더미 반도체부의 테이퍼 형상을, 핀형 반도체 부위보다 아래쪽에 설치하는 것이 가능해진다.
이상 설명한 바와 같이, 본 발명의 일측면 및 여러 가지의 형태에 의하면, 측벽 스페이서로 둘러싸인 공간을 전극 재료로 채우는 것을 가능하게 하는 더미 게이트의 형성 방법이 제공된다.
도 1은 일반적인 핀형의 전계 효과 트랜지스터의 제조의 중간 단계에서 제조되는 제조물을 도시하는 사시도.
도 2의 (a) 및 (b)는 각각 더미 게이트가 일반적인 다결정 실리콘층을 종래의 일반적인 에칭 방법에 의해 형성하고 있는 상태와, 이 더미 게이트가 제거되어 있는 상태를 나타내는, 도 1의 선 Ⅱ-Ⅱ를 따른 단면도이다.
도 3은 일 실시형태의 더미 게이트를 형성하는 방법을 도시하는 흐름도.
도 4는 일 실시형태의 더미 게이트를 형성하는 방법에 있어서 준비되는 피처리체를 일부 파단하여 도시하는 사시도.
도 5의 (a) 및 (b)는 일 실시형태의 더미 게이트를 형성하는 방법의 각 공정을 설명하기 위한 단면도.
도 6의 (a) 및 (b)는 일 실시형태의 더미 게이트를 형성하는 방법의 각 공정을 설명하기 위한 단면도.
도 7의 (a) 및 (b)는 일 실시형태의 더미 게이트를 형성하는 방법의 각 공정을 설명하기 위한 단면도.
도 8의 (a) 내지 (c)는 플래너형의 전계 효과 트랜지스터의 제조에 있어서 도 3에 도시하는 방법을 이용한 경우의 각 공정 후의 피처리체의 상태를 도시하는 도면.
도 9는 일 실시형태의 더미 게이트를 형성하는 방법의 실시에 이용할 수 있는 플라즈마 처리 장치를 개략적으로 도시하는 도면.
도 10은 도 9에 도시하는 슬롯판의 일례를 도시하는 평면도.
도 11은 도 9에 도시하는 플라즈마 처리 장치의 가스 공급계를 개략적으로 도시하는 도면.
도 12는 실험예 1 및 실험예 2의 처리 조건을 기록한 표 1.
도 13은 실험예 1 및 실험예 2의 실험 결과(표 2)를 도시하는 도면.
도 14는 실험예 3 및 실험예 4의 처리 조건을 기록한 표 3.
도 15는 실험예 3 및 실험예 4의 실험 결과(표 4)를 도시하는 도면.
도 16은 실험예 5∼7의 처리 조건을 기록한 표 5.
도 17은 실험예 5∼7의 실험 결과(표 6)를 도시하는 도면.
도 18은 실험예 5∼7에서 작성한 더미 반도체부(DS)의 테이퍼 형상의 높이를 도시하는 그래프.
도 19는 실험예 8∼11의 처리 조건을 기록한 표 7.
도 20은 실험예 8∼11의 실험 결과(표 8)를 도시하는 도면.
도 21은 실험예 8∼11에서 작성한 더미 반도체부(DS)의 상부 CD, 중간 CD, 및 바닥부 CD를 도시하는 그래프.
도 22는 실험예 12∼14의 처리 조건을 기록한 표 9.
도 23은 실험예 12∼14의 실험 결과(표 10)를 도시하는 도면.
도 24는 실험예 12∼14에서 작성한 더미 반도체부(DS)의 테이퍼 형상의 높이를 도시하는 그래프.
도 25는 실험예 15 및 실험예 16의 처리 조건을 기록한 표 11.
도 26은 실험예 15 및 실험예 16의 실험 결과(표 12)를 도시하는 도면.
이하, 도면을 참조하여 여러 가지의 실시형태에 대해서 상세히 설명한다. 또한, 각 도면에서 동일 또는 상당 부분에 대해서는 동일한 부호를 붙이는 것으로 한다.
먼저, 일반적인 핀형의 전계 효과 트랜지스터의 제조에 관해서 설명한다. 도 1은, 일반적인 핀형의 전계 효과 트랜지스터의 제조의 중간 단계에서 제조되는 제조물을 도시하는 사시도이다. 도 1에 도시하는 제조물(100)은, 실리콘제의 기판(102)을 갖고 있다. 기판(102)의 표면상에는 복수의 반도체 부위(104)가 설치되어 있다. 복수의 반도체 부위(104)는 핀형의 반도체 부위이며, 동일 방향으로 연장되고, 병렬로 설치되어 있다. 복수의 반도체 부위(104)는, 기판(102)과 동일한 재료로 구성되어 있다. 복수의 반도체 부위(104)는, 예컨대 실리콘제의 반도체 기판을 에칭하는 것에 의해 형성된다.
복수의 반도체 부위(104) 사이에는, 절연층(106)이 설치되어 있다. 절연층(106)은, SiO2로 구성되어 있고, 복수의 반도체 부위(104)를 이 반도체 부위(104)의 높이 방향 중간 위치까지 덮도록 설치되어 있다. 절연층(106)은, 예컨대 복수의 반도체 부위(104)를 덮도록 기판(102)상에 SiO2층을 형성하고, 이 SiO2층을 에치 백하는 것에 의해, 형성된다.
또한, 제조물(100)은, 복수의 더미 게이트(108)를 갖고 있다. 더미 게이트(108)는, 복수의 반도체 부위(104)에 직교하는 방향으로 연장되어 있고, 복수의 반도체 부위(104) 및 절연층(106)을 부분적으로 덮고 있다. 복수의 더미 게이트(108)는, 복수의 반도체 부위(104) 및 절연층(106)을 덮도록 다결정 실리콘층을 설치하고, 이 다결정 실리콘층상에 마스크(M)를 설치하며, 이 마스크(M)의 패턴을 전사하도록 다결정 실리콘층을 에칭하는 것에 의해 형성된다. 마스크(M)는, 예컨대 SiN층과 SiO2층의 다층 구조를 가질 수 있다.
또한, 제조물(100)은, 측벽 스페이서(112)를 갖고 있다. 측벽 스페이서(112)는, 더미 게이트(108)의 한 쌍의 측면을 따라 설치된다. 측벽 스페이서(112)는, 예컨대 SiN로 구성된다.
도 2는, 일반적인 다결정 실리콘층의 에칭에 의해 형성되는 더미 게이트를 포함하는 제조물의 단면을 도시한 도면이고, 이 도면에서는, 도 1의 선 II-II를 따라 취한 단면이 도시되어 있다. 종래의 일반적인 방법에 의해 다결정 실리콘층을 에칭하면, 도 1에 도시하는 제조물의 단면은 도 2의 (a)에 도시하는 바와 같이 된다. 도 2의 (a)에 도시하는 바와 같이, 더미 게이트(108)의 한 쌍의 측면간의 폭은, 일반적으로는, 절연층(106)에 근접함에 따라, 즉, 이 더미 게이트(108)의 하단에 근접함에 따라서 커진다. 이와 같이, 종래의 더미 게이트(108)의 형상은, 일반적으로는, 역테이퍼 형상이 된다. 역테이퍼 형상을 갖는 더미 게이트(108)를 제거하는 것에 의해 형성되는 공간(SP)은, 도 2의 (b)에 도시하는 형상이 된다. 즉, 도 2의 (b)에 도시하는 바와 같이, 공간(SP)을 구획하는 한 쌍의 측벽 스페이서(112)의 간격은, 아래쪽을 향함에 따라 커진다. 보다 구체적으로는, 높이 방향에서의 임의의 위치의 공간(SP)의 폭(WL)은, 이 위치보다 위쪽에서의 공간(SP)의 폭(WU)보다 커진다. 이러한 공간(SP)내에 전극 재료를 공급하면, 공간(SP)을 전극 재료로 채울 수 없는 사태가 생길 수 있다. 구체적으로는, 공간(SP)의 코너부(CP), 즉 절연층(106)의 표면과 측벽 스페이서(112)의 접촉 지점의 근방에까지 전극 재료가 채워지지 않는 경우가 있다.
일 실시형태의 더미 게이트를 형성하는 방법은, 도 2를 참조하여 전술한 문제를 해결하고, 더미 게이트를 제거함으로써 형성되는 공간을 전극 재료로 채우는 것을 용이하게 할 수 있는 것이다. 도 3은, 일 실시형태의 더미 게이트를 형성하는 방법을 도시하는 흐름도이다. 이하, 도 3을 참조하여, 핀형의 전계 효과 트랜지스터의 제조에서 더미 게이트를 형성하는 방법의 일 실시형태를 설명한다.
일 실시형태의 더미 게이트를 형성하는 방법에서는, 우선, 피처리체(W)가 준비된다. 도 4는, 일 실시형태의 더미 게이트를 형성하는 방법에서 준비되는 피처리체를 일부 파단하여 도시하는 사시도이다. 도 4에서는, 이웃하는 2개의 반도체 부위(104) 사이에 있어서 다결정 실리콘층(PL) 및 마스크(M)를 파단한 피처리체(W)가 도시되어 있고, 이 도면에서는 다결정 실리콘층(PL)의 파단면(PCS)이 도시되어 있다.
도 4에 도시하는 바와 같이, 피처리체(W)는, 기판(102), 복수의 반도체 부위(104), 절연층(106), 및 다결정 실리콘층(PL)을 갖는다. 기판(102)은, 전술한 바와 같이 실리콘제의 기판이다. 기판(102)의 표면상에는, 핀형의 복수의 반도체 부위(104)가 형성되어 있다.
복수의 반도체 부위(104) 사이에는 SiO2로 구성된 절연층(106)이 설치되어 있다. 반도체 부위(104) 및 절연층(106)의 형성 방법은, 전술한 일반적인 방법과 같은 방법으로 형성된다. 또한, 반도체 부위(104) 및 절연층(106)상에는, 이들 반도체 부위(104) 및 절연층(106)을 덮도록 다결정 실리콘층(PL)이 설치되어 있다. 다결정 실리콘층(PL)은, 예컨대 화학 기상 성장법(CVD)을 이용하여 형성된다. 다결정 실리콘층(PL)상에는, 마스크(M)가 형성되어 있다. 마스크(M)는, 다결정 실리콘층(PL)에 전사되는 패턴을 갖고 있다. 일 실시형태에서는, 마스크(M)는, SiN로 구성된 제1층(110)상에, SiO2로 구성된 제2층(114)이 설치된 다층 구조를 가질 수 있다.
도 3에 도시하는 방법에서는, 도 4에 도시하는 피처리체(W)에 대하여 공정 S1∼S3이 실시된다. 이하, 도 3 및 도 4에 더하여, 도 5∼7을 참조한다. 도 5∼7은, 일 실시형태의 더미 게이트를 형성하는 방법의 각 공정을 설명하기 위한 단면도이다. 또한 도 5∼7에서는, 각 공정에서의 피처리체(W)의 상태를, 도 4의 파단면(PCS)을 포함하는 평면과 동일 평면에서의 영역(RCS)의 단면을 해당 도면에 도시하는 화살표 V방향에서 본 단면도를 이용하여 도시하고 있다.
도 3에 도시하는 방법에서는, 공정 S1에서, 피처리체(W)가, 플라즈마 처리 장치의 처리 용기내에 수용되고, HBr 가스의 플라즈마에 노출된다. 이 공정 S1에서는, 마스크(M)의 패턴을 다결정 실리콘층(PL)에 전사하도록, 이 다결정 실리콘층(PL)이 에칭된다.
도 5의 (a)에 도시하는 바와 같이, HBr 가스를 여기시키면, Br(브롬)의 라디칼과 같은 활성종이 생성된다. 공정 S1에서는, 생성된 Br의 활성종과 다결정 실리콘층(PL)의 Si(실리콘)이 결합함으로써, 다결정 실리콘층(PL)이 에칭된다. 또한, 도 5의 (a)에서, 원으로 둘러싸인 「Br」은, Br의 활성종을 나타내고 있다.
도 5의 (b)에 도시하는 바와 같이, 공정 S1에서는, 다결정 실리콘층(PL)의 에칭의 진행에 따라, 다결정 실리콘층(PL)으로부터 형성되는 더미 반도체부(DS)가 서서히 형성된다. 더미 반도체부(DS)의 형상은, 마스크(M)의 형상을 반영한 것이며, 한 쌍의 측면(SS)을 갖는다.
또한, 공정 S1의 HBr 가스의 플라즈마를 이용한 에칭은, 이온 어시스트 에칭이 아니라 반응성의 에칭이며, 등방적인 에칭이다. 따라서, 공정 S1에서는, 다결정 실리콘층(PL)으로부터 형성되는 더미 반도체부(DS)의 측면에, 보호막을 형성하면서 다결정 실리콘층(PL)을 에칭한다.
일 실시형태에서는, 공정 S1에서는, 플라즈마 처리 장치내의 처리 용기내에는, HBr 가스와 함께 O2 가스 및 Ar 가스가 공급될 수 있다. 공정 S1에서는, 한 쌍의 측면(SS)에, Si, Br, 및 O(산소)가 결합하는 것에 의해 생성되는 화합물인 SiBrO, 즉, 에칭 부생성물이 퇴적한다. 이것에 의해, 더미 반도체부(DS)의 한 쌍의 측면(SS)에는, 보호막(PF)이 형성된다. 또한, 보호막(PF)은 Si와 O의 화합물인 SiO도 일부에 포함할 수 있다.
공정 S1에서는, 다결정 실리콘층(PL)의 하지인 절연층(106)에 도달할 때까지, 다결정 실리콘층(PL)의 에칭이 진행된다. 공정 S1의 종료 시점에서는, 피처리체(W)의 단면은, 도 6의 (a)에 도시하는 구조가 된다. 즉, 공정 S1에 의해, 도 6의 (a)에 도시하는 바와 같이, 반도체 부위(104) 및 절연층(106)이 노출할 때까지 다결정 실리콘층(PL)이 에칭되고, 더미 반도체부(DS)가 형성된다. 또한, 더미 반도체부(DS)의 한 쌍의 측면(SS)에는, 보호막(PF)이 형성된다.
도 6의 (a)에 도시하는 바와 같이, 보호막(PF)은, 더미 반도체부(DS)의 상측 부분에서는 두껍게 형성되고, 또한 더미 반도체부(DS)의 하단에 근접함에 따라 막 두께가 얇아지도록 형성된다. 이것은, 더미 반도체부(DS)의 상측 부분에는 비교적 많은 Br, O 등의 활성종이 공급되고, 더미 반도체부(DS)의 하단에 근접함에 따라, 공급되는 활성종의 양이 적어지기 때문이다. 또한 핀형의 반도체 부위(104)를 갖는 피처리체(W)에서는, 반도체 부위(104)의 위쪽에는 Si이 비교적 많이 존재하지만, 반도체 부위(104)의 아래쪽에서는 이 반도체 부위(104)가 존재하기 때문에 Si의 양이 적어진다. 그 결과, 더미 반도체부(DS)의 한 쌍의 측면(SS)에 형성되는 보호막(PF)의 막 두께는 더미 반도체부(DS)의 상측 부분에서 보다 두꺼워지고, 하단에 근접함에 따라 막 두께가 얇아지는 경향이 보다 현저하게 된다.
이어서, 본 방법에서는, 도 3에 도시하는 바와 같이, 공정 S2에서, 피처리체(W)가 HBr 가스의 플라즈마에 더 노출된다. 이 공정 S2에서도, 플라즈마 처리 장치내의 처리 용기내에는, HBr 가스와 함께 O2 가스 및 Ar 가스가 공급될 수 있다. 앞의 공정 S1에 다결정 실리콘층(PL)이 하지까지 에칭되어 있기 때문에, 공정 S2에서는, 에칭에 의해 발생하는 실리콘의 양이 적어지고, 보호막(PF)의 근원이 될 수 있는 에칭 부생성물의 발생량이 상당히 작아진다. 따라서, 공정 S2에서는, 에칭이 횡방향으로 진행된다. 또한, 공정 S2에서는, 보호막(PF) 및 더미 반도체부(DS)가 선택적으로 에칭된다.
구체적으로는, 더미 반도체부(DS)의 상측 부분에는, 두꺼운 보호막이 형성되어 있기 때문에, 이 상측 부분에서는, 더미 반도체부(DS)가 횡방향으로 에칭되는 양이 비교적 적어진다. 예컨대 더미 반도체부(DS)의 상측 부분에서는, 보호막(PF)이 횡방향으로 에칭되어, 더미 반도체부(DS)는 실질적으로 에칭되지 않거나, 또는 약간 에칭된다. 한편, 더미 반도체부(DS)의 바닥부(BP)에는 얇은 보호막이 형성되어 있기 때문에, 더미 반도체부(DS)가 횡방향으로 에칭되는 양이 비교적 커진다. 즉, 보호막(PF)에 더하여 이 바닥부(BP)도 횡방향으로 에칭된다. 따라서, 공정 S2의 도중에는, 도 6의 (b)에 도시하는 바와 같이, 예컨대 더미 반도체부(DS)의 바닥부(BP)의 횡방향의 에칭이 진행하는 한편, 더미 반도체부(DS)의 상측 부분에는, 보호막(PF)이 남겨져 있으며, 이 더미 반도체부(DS)의 상측 부분의 횡방향의 에칭은 개시하지 않는 상태가 된다.
또한, 더미 반도체부(DS)의 하단을 향함에 따라 보호막(PF)의 두께가 작아지기 때문에, 바닥부(BP)에서는, 하단에 가까울수록 횡방향으로 에칭되는 양이 많아진다. 그 결과, 공정 S2의 종료시에는, 도 7의 (a)에 도시하는 바와 같이, 더미 반도체부(DS)의 바닥부(BP)에서는, 한 쌍의 측면(SS)간의 거리가 더미 반도체부(DS)의 하단에 근접할수록 작아진다. 따라서, 더미 반도체부(DS)의 바닥부(BP)는, 하단으로부터 적어도 일부에서 테이퍼 형상을 갖게 된다. 또한, 핀형의 반도체 부위(104)를 갖는 피처리체(W)에서는, 더미 반도체부(DS)의 바닥부(BP)의 테이퍼 형상을, 반도체 부위(104)의 정상부보다 아래쪽에 설치하는 것이 가능해진다.
이러한 형상을 갖는 더미 반도체부(DS)를 더미 게이트로서 이용하면, 더미 게이트 제거 후에 측벽 스페이서층간에 형성되는 공간의 형상은, 용이하게 전극 재료로 채우는 것이 가능한 형상이 된다. 특히, 절연층(106)과 측벽 스페이서에 의해 둘러싸인 공간의 코너부의 각도가 둔각이 되기 때문에, 이 코너부까지 용이하게 전극 재료를 공급하는 것이 가능해진다.
일 실시형태에서는, 공정 S2에 의해 형성한 더미 반도체부(DS)를 더미 게이트로서 이용하지 않고, 공정 S2 후에 추가로 공정 S3을 실시할 수 있다. 공정 S3에서는, 피처리체(W)가, 플라즈마 처리 장치의 처리 용기내에서 염소 가스(Cl2 가스) 또는 브롬 가스(Br2 가스)의 플라즈마에 노출된다. 이 공정 S3에서는, 처리 용기내에는 산소 가스가 공급되지 않는다. 이와 같이, 공정 S3에서는, HBr 가스에 비해 퇴적성이 낮은 염소 가스 또는 브롬 가스가 이용된다. 또한, 공정 S3에서 생성되는 에칭 부생성물은 퇴적성이 낮다. 따라서, 공정 S3에서는, 더미 반도체부(DS)의 바닥부(BP)의 횡방향의 에칭이 더 진행된다. 그 결과, 도 7의 (b)에 도시하는 바와 같이, 공정 S3에서 형성되는 바닥부(BP)의 한 쌍의 측면(SS)은, 공정 S2에서 형성되는 바닥부(BP)의 한 쌍의 측면(SS)보다, 더 매끄럽게 된다.
또한, 공정 S3에서 이용되는 가스는 할로겐 가스이기는 하지만, 불소 가스는 아니다. 그 이유는, 불소 가스가, 다결정 실리콘제의 더미 반도체부(DS)를 에칭할 수는 가능하지만, 더미 반도체부(DS)에 대하여 선택성을 갖지 않아, 절연층(106)을 에칭하기 때문이다. 따라서, 공정 S3에서는, 더미 반도체부(DS)를 선택적으로 에칭하는 것도 가능하게 되어 있다.
다음에, 도 8을 참조한다. 도 8은 플래너형의 전계 효과 트랜지스터의 제조에서 도 3에 도시하는 방법을 이용한 경우의 각 공정 후의 피처리체의 상태를 도시하는 도면이다. 도 3에 도시하는 방법은, 핀형의 전계 효과 트랜지스터의 제조에 한정되지 않고, 플래너형의 전계 효과 트랜지스터의 제조에도 이용할 수 있다.
도 8의 (a)에 도시하는 바와 같이, 플래너형의 전계 효과 트랜지스터의 제조에서는, Si제의 기판(202)의 표면상에 SiO2제의 절연막(206)이 형성되고, 절연막(206)상에 설치된 다결정 실리콘층에 마스크(M)의 패턴을 전사하도록 다결정 실리콘층을 에칭하는 것에 의해, 절연막(206)상에 더미 반도체부(DS)가 형성된다. 또한 플래너형의 전계 효과 트랜지스터의 제조에 이용되는 마스크(M)는, SiO2로 구성된 제1층(210)상에 SiN로 구성된 제2층(214)을 포함하는 다층 구조를 가질 수 있다.
플래너형의 전계 효과 트랜지스터의 제조에서도, 공정 S1에서는, 절연막(206)상에 설치된 다결정 실리콘층이, 하지인 절연막(206)의 표면에 도달할 때까지 에칭된다. 플래너형의 전계 효과 트랜지스터의 제조에서도, 마찬가지로, 공정 S1에서 더미 반도체부(DS)의 측면(SS)상에 형성되는 보호막(PF)의 막 두께는, 더미 반도체부(DS)의 상단으로부터 하단에 근접함에 따라 작아지는 경향이 있다. 단, 플래너형의 전계 효과 트랜지스터에서는, 핀형의 반도체 부위는 설치되지 않기 때문에, 보호막(PF)의 막 두께에 관한 상기 경향은, 핀형 전계 효과 트랜지스터의 보호막(PF)의 막 두께에 관한 경향만큼 현저하지는 않다.
그리고, 공정 S2에서는, 도 8의 (a)에 도시하는 피처리체(W)가 추가로 HBr의 플라즈마에 노출되는 것에 의해, 더미 반도체부(DS)의 바닥부(BP)가 횡방향으로 에칭된다. 그 결과, 도 8의 (b)에 도시하는 바와 같이, 바닥부(BP)에 있어서, 한 쌍의 측면(SS)간의 거리가 더미 반도체부(DS)의 하단을 향할수록 작아진다. 또한, 공정 S3을 더 행하면, 도 8의 (c)에 도시하는 바와 같이, 바닥부(BP)에 있어서, 한 쌍의 측면(SS)이 보다 매끄러운 면이 된다.
도 3에 도시한 방법에서는, 공정 S2의 시간을 조정하는 것에 의해, 더미 반도체부(DS)의 바닥부(BP)의 횡방향의 에칭량을 조정할 수 있다. 즉, 공정 S2의 시간을 길게 할수록, 더미 반도체부(DS)의 바닥부(BP)의 횡방향의 에칭량을 크게 할 수 있다.
또한, 도 3에 도시한 방법에서는, 공정 S1을 실시할 때의 피처리체(W)의 온도를 조정함으로써, 보호막(PF)의 막 두께를 조정할 수 있다. 이것은, 피처리체(W)의 온도가 높을수록, 더미 반도체부(DS)에 대한 에칭 부생성물의 부착 확률(부착 계수)이 낮아지기 때문이다. 또한 공정 S2를 실시할 때의 피처리체(W)의 온도를 조정함으로써, 더미 반도체부(DS)의 에칭 속도, 특히 공정 S2에서의 더미 반도체부(DS)의 횡방향의 에칭 속도를 조정할 수 있다. 이것은, 피처리체의 온도가 높을수록, 더미 반도체부(DS)의 에칭 속도가 높아지기 때문이다. 예컨대 공정 S1 및 공정 S2에서의 피처리체(W)의 온도는, 60˚∼70˚의 온도로 설정될 수 있다.
또한, 도 3에 도시한 방법에서는, 공정 S1에서의 HBr 가스의 유량과 O2 가스의 유량을 상대적으로 조정함으로써, 전술한 테이퍼 형상이 작성되는 부분의 높이(도 7의 (a) 및 (b)의 「H」를 참조), 즉, 더미 반도체부(DS)의 하단으로부터 테이퍼 형상이 종료하는 높이 위치까지의 거리(이하, 「테이퍼 형상의 높이」라고 함)를 조정할 수 있다. 구체적으로는, HBr 가스의 유량을 감소시키고 O2 가스의 유량을 증가시키면, 전술한 에칭 부생성물인 화합물의 발생량이 많아져, 보호막(PF)의 두께는 두꺼워진다. 이 보호막(PF)을 제거하기 위해 공정 S2의 처리 시간을 길게 하면, 보호막(PF)의 두께가 작은 바닥부(BP)에서는 횡방향의 에칭이 진행해 가고, 이것에 비례하여 테이퍼 형상이 작성되는 부분의 높이가 높아진다. 이와 같이, 도 3에 도시한 방법에서는, 공정 S1에서의 HBr 가스의 유량과 O2 가스의 유량을 상대적으로 조정함으로써, 전술한 테이퍼 형상이 작성되는 부분의 높이를 조정하는 것도 가능하다.
또한, 일 실시형태에서는, 전술한 공정 S1∼S3에서는, 플라즈마원으로서 마이크로파를 이용하여 플라즈마가 생성될 수 있다. 예컨대 레이디얼 라인 슬롯 안테나로부터 방출되는 마이크로파를 이용하여, 공정 S1∼S3의 각 공정에서 처리 용기내의 가스를 여기시킬 수 있다. 마이크로파를 이용하는 플라즈마 처리 장치에서는, 평행 평판형의 플라즈마 처리 장치보다, 라디칼의 생성 효율 및 라디칼 생성량의 제어성을 향상시킬 수 있다. 그 결과, 에칭 부생성물의 발생 효율을 향상시킬 수 있고, 또한 에칭 부생성물의 생성량의 제어성을 향상시킬 수 있다. 따라서, 더미 반도체부(DS)에 대한 에칭 부생성물의 부착량의 제어성을 향상시킬 수 있고, 더 나아가서는 더미 반도체부(DS)의 형상의 제어성을 향상시킬 수 있다.
또한, 마이크로파를 플라즈마원으로서 이용하는 경우에, 도 3에 도시한 방법에서는, 마이크로파의 파워를 제어하는 것에 의해, 테이퍼 형상의 높이를 조정할 수 있다. 구체적으로는, 마이크로파의 파워를 조정하면, 에칭 부생성물인 화합물의 양을 조정할 수 있다. 그 결과, 보호막(PF)의 두께를 조정할 수 있다. 이것에 의해, 공정 S2에서의 횡방향의 에칭의 진행 정도를 조정할 수 있고, 더 나아가서는 테이퍼 형상이 작성되는 부분의 높이를 조정할 수 있다. 이와 같이, 도 3에 도시한 방법에서는, 공정 S1에서의 마이크로파의 파워를 조정함으로써, 전술한 테이퍼 형상의 높이를 조정하는 것도 가능하다. 예컨대 마이크로파의 파워는 1700 W∼2300 W의 범위에서 조정될 수 있다.
이하, 실시형태의 더미 게이트를 형성하는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치로서, 마이크로파를 플라즈마원으로서 이용하는 플라즈마 처리 장치의 일례에 대해서 설명한다. 도 9는, 일 실시형태의 더미 게이트를 형성하는 방법의 실시에 이용하는 것이 가능한 플라즈마 처리 장치를 개략적으로 도시하는 도면이다. 도 9에는, 플라즈마 처리 장치(10)의 단면이 개략적으로 도시되어 있다.
도 9에 도시하는 플라즈마 처리 장치(10)는, 처리 용기(12)를 구비하고 있다. 처리 용기(12)는, 피처리체(W)를 수용하기 위한 처리 공간(S)을 구획하고 있다. 처리 용기(12)는, 측벽(12a), 바닥부(12b), 및 천부(top part)(12c)를 포함할 수 있다. 측벽(12a)은, 축선 Z가 연장되는 방향(이하, 「축선 Z 방향」이라고 함)으로 연장되는 대략 통형상을 갖고 있다. 바닥부(12b)는, 측벽(12a)의 하단측에 설치되어 있다. 바닥부(12b)에는, 배기용의 배기 구멍(12h)이 형성되어 있다. 측벽(12a)의 상단부는 개구되어 있다. 측벽(12a)의 상단부 개구는, 유전체창(18)에 의해 폐쇄되어 있다. 유전체창(18)은, 측벽(12a)의 상단부와 천부(12c) 사이에 협지되어 있다. 이 유전체창(18)과 측벽(12a)의 상단부 사이에는 밀봉 부재(26)가 개재되어 있어도 좋다. 밀봉 부재(26)는, 예컨대 O링이며, 처리 용기(12)의 밀폐에 기여한다.
플라즈마 처리 장치(10)는, 처리 용기(12)내에 설치된 스테이지(20)를 더 구비하고 있다. 스테이지(20)는, 유전체창(18)의 아래쪽에 설치되어 있다. 스테이지(20)는, 받침대(20a), 및 정전척(20b)을 포함하고 있다.
받침대(20a)는, 통형상 지지부(46)에 의해 지지되어 있다. 통형상 지지부(46)는, 절연성의 재료로 구성되어 있고, 바닥부(12b)로부터 수직 위쪽으로 연장되어 있다. 또한, 통형상 지지부(46)의 외주에는, 도전성의 통형상 지지부(48)가 설치되어 있다. 통형상 지지부(48)는, 통형상 지지부(46)의 외주를 따라 처리 용기(12)의 바닥부(12b)로부터 수직 위쪽으로 연장되어 있다. 이 통형상 지지부(48)와 측벽(12a) 사이에는, 환형의 배기로(50)가 형성되어 있다.
배기로(50)의 상부에는, 복수의 관통 구멍이 형성된 환형의 배플판(52)이 부착되어 있다. 배기로(50)는, 배기 구멍(12h)을 제공하는 배기관(54)에 접속되어 있고, 이 배기관(54)에는, 압력 조정기(56a)를 통해 배기 장치(56b)가 접속되어 있다. 배기 장치(56b)는, 터보 분자 펌프 등의 진공 펌프를 갖고 있다. 압력 조정기(56a)는, 배기 장치(56b)의 배기량을 조정하여, 처리 용기(12)내의 압력을 조정한다. 이들 압력 조정기(56a) 및 배기 장치(56b)에 의해, 처리 용기(12)내의 처리 공간(S)을 원하는 진공도까지 감압할 수 있다. 또한, 배기 장치(56b)를 동작시키는 것에 의해, 스테이지(20)의 외주로부터 배기로(50)를 통해 가스를 배기할 수 있다.
받침대(20a)는, 고주파 전극을 겸하고 있다. 받침대(20a)에는, 매칭 유닛(60) 및 급전 막대(62)를 통해, RF 바이어스용의 고주파 전원(58)이 전기적으로 접속되어 있다. 고주파 전원(58)은, 피처리체(W)에 인입하는 이온의 에너지를 제어하는 데 적합한 일정한 주파수, 예컨대 13.65 MHz의 고주파 전력(바이어스 전력)을 정해진 파워로 출력한다. 매칭 유닛(60)은, 고주파 전원(58)측의 임피던스와, 주로 전극, 플라즈마, 처리 용기(12) 등의 부하측의 임피던스 사이에서 정합을 취하기 위한 정합기를 수용하고 있다. 이 정합기 안에 자기 바이어스 생성용의 블로킹 콘덴서가 포함되어 있다.
받침대(20a)의 상면에는, 정전척(20b)이 설치되어 있다. 정전척(20b)의 상면은, 피처리체(W)를 배치하기 위한 배치 영역을 구성하고 있다. 이 정전척(20b)은, 피처리체(W)를 정전 흡착력으로 유지한다. 정전척(20b)의 직경 방향 외측에는, 피처리체(W)의 주위를 환형으로 둘러싸는 포커스 링(F)이 설치되어 있다. 정전척(20b)은, 전극(20d), 절연막(20e), 및 절연막(20f)을 포함하고 있다. 전극(20d)은, 도전막에 의해 구성되어 있고, 절연막(20e)과 절연막(20f) 사이에 설치되어 있다. 전극(20d)에는, 고압의 직류 전원(64)이 스위치(66) 및 피복선(68)을 통해 전기적으로 접속되어 있다. 정전척(20b)은, 직류 전원(64)으로부터 인가되는 직류 전압에 의해 발생하는 쿨롱력에 의해, 그 상면에 피처리체(W)를 흡착 유지할 수 있다.
받침대(20a)의 내부에는, 둘레 방향으로 연장되는 환형의 냉매실(20g)이 설치되어 있다. 이 냉매실(20g)에는, 칠러 유닛으로부터 배관(70, 72)을 통해 정해진 온도의 냉매, 예컨대 냉각수가 순환 공급된다. 정전척(20b)상의 피처리체(W)의 처리 온도는, 냉매의 온도에 의해 제어될 수 있다. 또한 전열 가스 공급부로부터의 전열 가스, 예컨대 He 가스가 가스 공급관(74)을 통해 정전척(20b)의 상면과 피처리체(W)의 이면 사이에 공급된다.
플라즈마 처리 장치(10)는, 온도 제어 기구로서, 히터(HT, HS, HCS, 및 HES)를 더 구비할 수 있다. 히터(HT)는, 천부(12c)내에 설치되어 있고, 안테나(14)를 둘러싸도록, 환형으로 연장되어 있다. 또한, 히터(HS)는 측벽(12a)내에 설치되어 있고, 환형으로 연장되어 있다. 히터(HS)는, 예컨대 처리 공간(S)의 높이 방향(즉, 축선 Z 방향)의 중간에 대응하는 위치에 설치될 수 있다. 히터(HCS)는, 받침대(20a)내에 설치되어 있다. 히터(HCS)는, 받침대(20a)내에서, 전술한 배치 영역의 중앙 부분의 아래쪽, 즉 축선(Z)에 교차하는 영역에 설치되어 있다. 또한 히터(HES)는, 받침대(20a)내에 설치되어 있고, 히터(HCS)를 둘러싸도록 환형으로 연장되어 있다. 히터(HES)는, 전술한 배치 영역의 외측 가장자리 부분의 아래쪽에 설치되어 있다.
또한, 플라즈마 처리 장치(10)는, 안테나(14), 동축 도파관(16), 유전체창(18), 마이크로파 발생기(28), 튜너(30), 도파관(32), 및 모드 변환기(34)를 더 구비할 수 있다. 마이크로파 발생기(28)는, 예컨대 2.45 GHz의 주파수의 마이크로파를 발생시킨다. 마이크로파 발생기(28)는, 튜너(30), 도파관(32), 및 모드 변환기(34)를 통해, 동축 도파관(16)의 상부에 접속되어 있다. 동축 도파관(16)은, 그 중심 축선인 축선 Z를 따라 연장되어 있다. 동축 도파관(16)은, 외측 도체(16a) 및 내측 도체(16b)를 포함하고 있다. 외측 도체(16a)는, 축선 Z 방향으로 연장되는 통형상을 갖고 있다. 외측 도체(16a)의 하단은, 도전성 표면을 갖는 냉각 자켓(36)의 상부에 전기적으로 접속될 수 있다. 내측 도체(16b)는, 외측 도체(16a)의 내측에 설치되어 있다. 내측 도체(16b)는, 축선 Z를 따라 연장되어 있다. 내측 도체(16b)의 하단은, 안테나(14)의 슬롯판(40)에 접속하고 있다.
안테나(14)는, 천부(12c)에 형성된 개구내에 배치될 수 있다. 이 안테나(14)는, 유전체판(38) 및 슬롯판(40)을 포함하고 있다. 유전체판(38)은, 마이크로파의 파장을 단축시키는 것이며, 대략 원판 형상을 갖고 있다. 유전체판(38)은, 예컨대 석영 또는 알루미나로 구성된다. 유전체판(38)은, 슬롯판(40)과 냉각 자켓(36)의 하면 사이에 협지되어 있다. 따라서 안테나(14)는, 유전체판(38), 슬롯판(40), 및 냉각 자켓(36)의 하면에 의해 구성될 수 있다.
슬롯판(40)은, 복수의 슬롯 쌍이 형성된 대략 원판형의 금속판이다. 안테나(14)는, 레이디얼 라인 슬롯 안테나일 수 있다. 도 10은, 도 9에 도시하는 슬롯판의 일례를 도시하는 평면도이다. 슬롯판(40)에는, 복수의 슬롯 쌍(40a)이 형성되어 있다. 복수의 슬롯 쌍(40a)은, 직경 방향으로 정해진 간격으로 설치되어 있고, 또한 둘레 방향으로 정해진 간격으로 배치되어 있다. 복수의 슬롯 쌍(40a) 각각은, 두개의 슬롯 구멍(40b 및 40c)을 포함하고 있다. 슬롯 구멍(40b)과 슬롯 구멍(40c)은, 서로 교차 또는 직교하는 방향으로 연장되어 있다.
도 9를 다시 참조한다. 플라즈마 처리 장치(10)에서는, 마이크로파 발생기(28)에 의해 발생된 마이크로파가, 동축 도파관(16)을 통해, 유전체판(38)에 전파되어, 슬롯판(40)의 슬롯 구멍으로부터 유전체창(18)에 부여된다.
유전체창(18)은, 대략 원판 형상을 갖고 있고, 예컨대 석영 또는 알루미나로 구성되어 있다. 유전체창(18)은, 슬롯판(40)의 바로 아래에 설치되어 있다. 유전체창(18)은, 안테나(14)로부터 받은 마이크로파를 투과하여, 이 마이크로파를 처리 공간(S)에 도입한다. 이것에 의해, 유전체창(18)의 바로 아래에 전계가 발생하고, 처리 공간내에 플라즈마가 발생한다. 이와 같이, 플라즈마 처리 장치(10)에 의하면, 자장을 가하지 않고 마이크로파를 이용하여 플라즈마를 발생시키는 것이 가능하다.
유전체창(18)의 하면은, 오목부(18a)를 구획할 수 있다. 오목부(18a)는, 축선 Z 둘레로 환형으로 형성되어 있고, 테이퍼 형상을 갖고 있다. 이 오목부(18a)는, 도입된 마이크로파에 의한 정재파의 발생을 촉진하기 위해 설치되어 있고, 마이크로파에 의한 플라즈마를 효율적으로 생성하는 것에 기여할 수 있다.
이하, 도 9와 함께 도 11을 참조한다. 도 11은, 도 9에 도시하는 플라즈마 처리 장치의 가스 공급계를 개략적으로 도시하는 도면이다. 도 9 및 도 11에 도시하는 바와 같이, 플라즈마 처리 장치(10)는, 중앙 도입부(22), 주변 도입부(24), 플로 스플리터(FS), 및 가스 공급계(GS)를 포함하고 있다.
중앙 도입부(22)는, 배관(22a) 및 인젝터(22b)를 포함하고 있다. 배관(22a)은, 내측 도체(16b)의 내부를 통하고 있고, 축선 Z를 따라 연장되어 있다. 이 배관(22a)에는, 인젝터(22b)가 접속되어 있다. 인젝터(22b)에는, 축선 Z 방향으로 연장되는 복수의 관통 구멍이 형성되어 있다. 유전체창(18)에는, 인젝터(22b)를 수용하는 공간, 및 이 공간과 처리 공간(S)을 접속하는 구멍(18h)이 축선 Z를 따라 형성되어 있다. 이러한 중앙 도입부(22)는, 가스를, 배관(22a), 인젝터(22b)의 복수의 관통 구멍, 및 구멍(18h)을 통해, 처리 공간(S)의 위쪽으로부터 축선 Z를 따라 처리 공간(S)내에 공급한다.
주변 도입부(24)는, 환형관(24a) 및 배관(24b)을 포함하고 있다. 환형관(24a)은, 처리 공간(S)의 축선 Z 방향의 중간 위치에서 축선 Z 중심으로 환형으로 연장되도록, 처리 용기(12)내에 설치되어 있다. 이 환형관(24a)에는, 축선 Z를 향해 개구된 복수의 가스 분사 구멍(24h)이 형성되어 있다. 이들 복수의 가스 분사 구멍(24h)은, 축선 Z 중심으로 환형으로 배열되어 있다. 이 환형관(24a)에는 배관(24b)이 접속되어 있고, 이 배관(24b)은 처리 용기(12)의 외부까지 연장되어 있다. 이러한 주변 도입부(24)는, 배관(24b), 환형관(24a), 및 가스 분사 구멍(24h)을 통해, 가스를 축선 Z를 향해 처리 공간(S)내에 도입한다.
가스 공급계(GS)는, 중앙 도입부(22) 및 주변 도입부(24)에 가스를 공급한다. 가스 공급계(GS)는, 가스 소스(80a, 82a, 84a, 86a, 88a)를 포함하고 있다. 가스 소스(80a, 82a, 84a, 86a, 88a)는 각각, Ar 가스의 소스, HBr 가스의 소스, O2 가스의 소스, Cl2 가스의 소스, CF4 가스의 소스이다. 또한, 가스 소스(86a)는, Br2 가스의 소스여도 좋다. 또한 가스 소스(88a)에 의해 공급되는 가스는, 공정 S1 전에 피처리체(W)에 형성되는 자연 산화막을 제거하기 위한 가스이다. 따라서, 가스 소스(88a)는, CF4 가스 등의 플루오로카본계 가스 또는 CH3F 가스 등의 플루오로하이드로카본계 가스의 소스일 수 있고, 또는 Cl2 가스의 소스여도 좋다.
가스 소스(80a)는, 밸브(80b), 매스 플로 컨트롤러(80c), 및 밸브(80d)를 통해 공통 가스 라인(GL10)에 접속되어 있다. 가스 소스(82a)는, 밸브(82b), 매스 플로 컨트롤러(82c), 및 밸브(82d)를 통해 공통 가스 라인(GL10)에 접속되어 있다. 가스 소스(84a)는, 밸브(84b), 매스 플로 컨트롤러(84c), 및 밸브(84d)를 통해 공통 가스 라인(GL10)에 접속되어 있다. 가스 소스(86a)는, 밸브(86b), 매스 플로 컨트롤러(86c), 및 밸브(86d)를 통해 공통 가스 라인(GL10)에 접속되어 있다. 또한, 가스 소스(88a)는, 밸브(88b), 매스 플로 컨트롤러(88c), 및 밸브(88d)를 통해 공통 가스 라인(GL10)에 접속되어 있다.
공통 가스 라인(GL10)은, 플로 스플리터(FS)에 접속되어 있다. 플로 스플리터(FS)는, 공통 가스 라인(GL10)으로부터 공급되는 가스를 가스 라인(GL12)과 가스 라인(GL14)으로 분기시킨다. 가스 라인(GL12)은 중앙 도입부(22)에 접속되어 있고, 가스 라인(GL14)은 주변 도입부(24)에 접속되어 있다. 따라서, 가스 공급계(GS)로부터의 가스는, 플로 스플리터(FS)에 의해 중앙 도입부(22)와 주변 도입부(24)로 분기된다. 또한, 플라즈마 처리 장치(10)에서는, 중앙 도입부(22) 및 주변 도입부(24) 각각에 별개의 가스 공급계(GS)가 접속되어 있어도 좋다. 이러한 구성을 갖는 것에 의해, 플라즈마 처리 장치(10)에서는, 중앙 도입부(22) 및 주변 도입부(24)로부터 처리 공간(S)에 공급되는 가스 유량비나 가스 조성비를 공간적으로 제어하는 것이 가능해진다.
플라즈마 처리 장치(10)는, 도 9에 도시하는 바와 같이, 제어부(Cnt)를 더 구비할 수 있다. 제어부(Cnt)는, 프로그램 가능한 컴퓨터 장치 등의 제어기일 수 있다. 제어부(Cnt)는, 매스 플로 컨트롤러(80c, 82c, 84c, 86c, 88c)에 대하여 제어 신호를 송출하여, 가스 소스(80a, 82a, 84a, 86a, 88a) 각각으로부터의 가스의 유량을 제어할 수 있다. 또한, 제어부(Cnt)는, 밸브(80b, 80d, 82b, 82d, 84b, 84d, 86b, 86d, 88b, 88d)에 제어 신호를 송출하여, 이들 밸브의 개폐를 제어할 수 있다. 또한, 제어부(Cnt)는, 플로 스플리터(FS)에 제어 신호를 송출하여, 중앙 도입부(22)에 대한 처리 가스의 공급량과 주변 도입부(24)에 대한 처리 가스의 공급량의 비, 즉 중앙 도입부(22)의 가스 유량과 주변 도입부(24)의 가스 유량의 비를 제어할 수 있다. 또한 제어부(Cnt)는, 마이크로파의 파워, RF 바이어스의 파워 및 ON/OFF, 및 처리 용기(12)내의 압력을 제어하도록, 마이크로파 발생기(28), 고주파 전원(58), 압력 조정기(56a)에 제어 신호를 공급할 수 있다.
이러한 플라즈마 처리 장치(10)는, 제어부(Cnt)에 의한 플라즈마 처리 장치(10)의 각 부에 대한 제어에 의해, 공정 S1∼S3을 실시할 수 있다. 또한, 플라즈마 처리 장치(10)는, 마이크로파를 플라즈마원으로서 이용하고 있기 때문에, 전술한 바와 같이, 공정 S1∼S3의 실시에 적합하게 이용될 수 있다.
이하, 도 3에 도시한 더미 게이트를 형성하는 방법을 도 9에 도시한 플라즈마 처리 장치(10)를 이용하여 행한 여러 가지의 실험예에 대해서 설명한다.
(실험예 1 및 실험예 2)
실험예 1 및 실험예 2에서는, 플래너형의 전계 효과 트랜지스터용의 더미 게이트의 형성을, 공정 S2의 처리 시간을 파라미터로서 상이하게 하여, 행하였다. 실험예 1 및 실험예 2에 이용한 피처리체(W)는, 실리콘 기판(202)상에 10 ㎚의 두께를 갖는 SiO2로 구성된 절연막(206)을 가지며, 절연막(206)상에 80 ㎚의 두께의 다결정 실리콘층(PL)을 가지며, 이 다결정 실리콘층(PL)상에 마스크(M)를 갖는 것으로 하였다. 마스크(M)는 SiO2로 구성된 제1층(110)을 가지며, 이 제1층(110)상에 SiN로 구성된 제2층(114)을 갖는 것으로 하였다. 제1층(110)의 두께는 115 ㎚, 제2층(114)의 두께는 50 ㎚, 마스크(M)의 라인 폭은 37 ㎚, 마스크(M)의 라인간의 피치는 75 ㎚로 하였다. 도 12의 표 1에, 실험예 1 및 실험예 2의 처리 조건을 나타낸다. 표 1에 나타내는 바와 같이, 실험예 1의 공정 S2의 처리 시간은 15초로 하고, 실험예 2의 공정 S2의 처리 시간은 60초로 하였다. 또한 마이크로파의 주파수는 2.45 GHz, 바이어스 전력의 주파수는 13.65 MHz로 하였다. 또한 실험예 1 및 실험예 2에서는, 공정 S1 및 공정 S2에서의 처리 공간의 압력을 120 mTorr(16 Pa)로 설정하였다. 또한 표 1에서, 처리 시간 「EPD」란, 그 공정의 처리 시간이, 종점 검출에 의해 결정된 것을 나타내고 있다.
그리고, 실험예 1 및 실험예 2의 처리 후의 피처리체(W)의 TEM상을 취득하고, 이 TEM상으로부터 더미 반도체부(DS)의 형상을 구했다. 그 결과를 도 13(표 2)에 도시한다. 도 13에서, 단면도는, TEM상을 선도로서 그린 것이다. 또한 「상부 CD」,「중간 CD」,「바닥부 CD」는, 각각 더미 반도체부(DS)의 상단, 높이 방향 중간, 하단의 폭이다. 실험예 1 및 2의 단면도 및 바닥부 CD로부터 명백한 바와 같이, 공정 S2의 시간을 충분히 확보하는 것에 의해, 더미 반도체부(DS)의 바닥부에서 테이퍼 형상을 형성하는 것이 가능한 것이 확인되었다.
(실험예 3 및 실험예 4)
실험예 3 및 실험예 4에서는 플래너형의 전계 효과 트랜지스터용의 더미 게이트의 형성을, 공정 S1 및 S2의 스테이지 온도(정전척의 온도)를 파라미터로서 상이하게 하여, 행하였다. 실험예 3 및 실험예 4에 이용한 피처리체(W)는, 실험예 1에 이용한 피처리체(W)와 마찬가지였다. 도 14의 표 3에, 실험예 3 및 실험예 4의 처리 조건을 나타낸다. 표 3에 나타내는 바와 같이, 실험예 3의 공정 S1 및 공정 S2의 스테이지 온도는 60℃로 하고, 실험예 4의 공정 S1 및 공정 S2의 스테이지 온도는 70℃로 하였다. 또한 마이크로파의 주파수는 2.45 GHz, 바이어스 전력의 주파수는 13.65 MHz로 하였다. 또한 실험예 3 및 실험예 4에서는, 공정 S1 및 공정 S2에서의 처리 공간의 압력을 120 mTorr(16 Pa)로 설정하였다.
그리고, 실험예 3 및 실험예 4의 처리 후의 피처리체(W)의 SEM상을 취득하고, 이 SEM상으로부터 더미 반도체부(DS)의 형상을 구했다. 그 결과를 도 15(표 4)에 도시한다. 도 15에서, 단면도는, SEM상을 선도로서 그린 것이다. 실험예 3 및 실험예 4의 단면도 및 바닥부 CD로부터 명백한 바와 같이, 스테이지 온도, 즉 피처리체(W)의 온도를 높이는 것에 의해, 더미 반도체부(DS)의 바닥부에 테이퍼 형상을 짧은 시간으로 작성할 수 있는 것이 확인되었다.
(실험예 5∼7)
실험예 5∼7에서는, 플래너형의 전계 효과 트랜지스터용의 더미 게이트의 형성을, 공정 S1의 HBr 가스의 유량 및 O2 가스의 유량을 파라미터로서 상이하게 하여, 행하였다. 실험예 5∼7에 이용한 피처리체(W)는, 실험예 1에 이용한 피처리체(W)와 마찬가지였다. 도 16의 표 5에, 실험예 5∼7의 처리 조건을 나타낸다. 또한 실험예 5∼7의 각각의 공정 S2의 처리 시간은, 공정 S1의 처리 시간과 동일한 시간으로 하였다. 또한, 마이크로파의 주파수는 2.45 GHz, 바이어스 전력의 주파수는 13.65 MHz로 하였다. 또한, 실험예 5∼7에서는, 공정 S1 및 공정 S2에서의 처리 공간의 압력을 120 mTorr(16 Pa)로 설정하였다.
그리고, 실험예 5∼7의 처리 후의 피처리체(W)의 SEM상을 취득하고, 이 SEM상으로부터 더미 반도체부(DS)의 형상을 구했다. 그 결과를 도 17(표 6)에 도시한다. 또한 실험예 5∼7의 처리 후의 피처리체(W)에서의 더미 반도체부(DS)의 테이퍼 형상의 높이[도 7의 (a) 및 (b)의 「H」 참조]를 나타낸 그래프를 도 18에 도시한다. 도 17 및 도 18에 도시하는 바와 같이, 실험예 5∼7에 의해, 공정 S1의 HBr 가스의 유량과 O2 가스의 유량을 상대적으로 조정하면, 테이퍼 형상의 높이(H)를 조정할 수 있는 것이 확인되었다. 구체적으로는, 공정 S1에서의 HBr 가스의 유량을 증가시키고 O2 가스의 유량을 저감시키면, 테이퍼 형상의 높이(H)를 낮출 수 있는 것이 확인되었다.
(실험예 8∼11)
실험예 8∼11에서는, 핀형의 전계 효과 트랜지스터용의 더미 게이트의 형성을, 공정 S2의 처리 시간을 파라미터로서 상이하게 하여, 행하였다. 실험예 8∼11에 이용한 피처리체(W)는, 실리콘 기판(102)상에, 폭 20 ㎚의 핀형의 반도체 부위(104)를 85 ㎚의 피치로 가지며, 반도체 부위(104)간에 절연층(106)을 가지며, 반도체 부위(104) 및 절연층(106)을 덮도록 다결정 실리콘층(PL)을 가지며, 다결정 실리콘층(PL)상에 마스크(M)를 갖는 것으로 하였다. 반도체 부위(104)는, 절연층(106)의 표면으로부터 30 ㎚의 높이로 돌출되어 있었다. 또한, 마스크(M)는, SiN로 구성된 제1층(210)을 가지며, 이 제1층(210)상에 SiO2로 구성된 제2층(214)을 갖는 것으로 하였다. 제1층(210)의 두께는 115 ㎚, 제2층(214)의 두께는 50 ㎚, 마스크(M)의 라인 폭은 35 ㎚, 마스크(M)의 라인간의 피치는 85 ㎚로 하였다. 도 19의 표 7에, 실험예 8∼11의 처리 조건을 나타낸다. 또한 마이크로파의 주파수는 2.45 GHz, 바이어스 전력의 주파수는 13.65 MHz로 하였다. 또한, 실험예 8∼11에서는, 공정 S1 및 공정 S2에서의 처리 공간의 압력을 120 mTorr(16 Pa)로 설정하였다.
그리고, 실험예 8∼11의 처리 후의 피처리체(W)의 SEM상을 취득하고, 이 SEM상으로부터 더미 반도체부(DS)의 형상을 구했다. 그 결과를 도 20(표 8)에 도시한다. 도 20에서, 단면도는 SEM상을 선도로서 그린 것이다. 또한 「상부 CD」, 「중간 CD」, 「바닥부 CD」는, 각각 더미 반도체부(DS)의 상단, 높이 방향 중간, 하단의 폭이다. 또한 실험예 8∼11의 처리 후의 피처리체(W)에서의 더미 반도체부(DS)의 상부 CD, 중간 CD, 및 바닥부 CD를 나타낸 그래프를 도 21에 도시한다. 도 20 및 도 21에 도시하는 바와 같이, 실험예 8∼11에 의해, 핀형의 전계 효과 트랜지스터의 제조에서도 더미 반도체부(DS)의 바닥부에 테이퍼 형상을 형성하는 것이 가능하고, 또한 공정 S2의 시간을 길게 할수록, 더미 반도체부(DS)의 바닥부에서의 폭이 보다 작아지는 것이 확인되었다.
(실험예 12∼14)
실험예 12∼14에서는, 핀형의 전계 효과 트랜지스터용의 더미 게이트의 형성을, 공정 S1의 마이크로파의 파워를 파라미터로서 상이하게 하여, 행하였다. 실험예 12∼14에 이용한 피처리체(W)는, 실험예 8에 이용한 피처리체(W)와 마찬가지였다. 도 22의 표 9에, 실험예 12∼14의 처리 조건을 나타낸다. 또한 마이크로파의 주파수는 2.45 GHz, 바이어스 전력의 주파수는 13.65 MHz로 하였다. 또한, 실험예 12∼14에서는, 공정 S1 및 공정 S2에서의 처리 공간의 압력을 120 mTorr(16 Pa)로 설정하였다.
그리고, 실험예 12∼14의 처리 후의 피처리체(W)의 SEM상을 취득하고, 이 SEM상으로부터 더미 반도체부(DS)의 형상을 구했다. 그 결과를 도 23(표 10)에 도시한다. 또한, 실험예 12∼14의 처리 후의 피처리체(W)에서의 더미 반도체부(DS)의 테이퍼 형상의 높이[도 7의 (a) 및 (b)의 「H」를 참조]를 나타낸 그래프를 도 24에 도시한다. 도 23 및 도 24에 도시하는 바와 같이, 실험예 12∼14에 의해, 공정 S1의 마이크로파의 파워를 조정함으로써, 테이퍼 형상의 높이(H)를 조정할 수 있는 것이 확인되었다. 구체적으로는, 마이크로파의 파워를 증가시키면, 테이퍼 형상의 높이(H)는 낮아지는 경향이 있는 것이 확인되었다.
(실험예 15 및 실험예 16)
지금까지의 실험예에서는, 공정 S2에서 처리를 종료시키고 있었지만, 실험예 15 및 16에서는, 핀형의 전계 효과 트랜지스터용의 더미 게이트의 형성을, 공정 S1∼S3을 포함하는 방법을 이용하여 행하였다. 또한 실험예 15 및 16에서는, 공정 S2의 처리 시간 및 공정 S3의 처리 시간을 파라미터로서 상이하게 하였다. 실험예 15 및 실험예 16에 이용한 피처리체(W)는, 실험예 8에 이용한 피처리체(W)와 마찬가지였다. 도 25의 표 11에, 실험예 15 및 실험예 16의 처리 조건을 도시한다. 또한, 마이크로파의 주파수는 2.45 GHz, 바이어스 전력의 주파수는 13.65 MHz로 하였다. 또한, 실험예 15 및 실험예 16에서는, 공정 S1 및 공정 S2에서의 처리 공간의 압력을 120 mTorr(16 Pa)로 설정하고, 공정 S3에서의 처리 공간의 압력을 20 mTorr(2.666 Pa)로 설정하였다.
그리고, 실험예 15 및 실험예 16의 처리 후의 피처리체(W)의 SEM상을 취득하고, 이 SEM상으로부터 더미 반도체부(DS)의 형상을 구했다. 그 결과를 도 26(표 12)에 도시한다. 또한 도 26에는, 공정 S3의 전후의 SEM상을 선도로 나타낸 단면도가 도시되어 있다. 또한 도 26에서, 테이퍼각이란, 더미 반도체부(DS)의 바닥부(BP)의 한 쌍의 측면 사이의 각도를 말한다. 도 26에 도시하는 바와 같이, 공정 S3을 추가하는 것에 의해, 더미 반도체부(DS)의 바닥부(BP)의 테이퍼 형상은 보다 첨예한 테이퍼각을 갖게 되고, 또한 이 바닥부(BP)에서 한 쌍의 측면(SS)은 보다 매끄러운 면이 되는 것이 확인되었다.
이상, 여러 가지의 실시형태에 대해서 설명해 왔지만, 전술한 실시형태에 한정되지 않고 여러 가지의 변형 양태를 구성할 수 있다. 예컨대 도 3에 도시한 방법은, 마이크로파를 플라즈마원으로 하는 플라즈마 처리 장치로 한정되지 않고, 평행 평판형의 플라즈마 처리 장치, 또는 유도 결합형의 플라즈마 처리 장치 등의 여러 가지의 플라즈마 처리 장치로 실시하는 것이 가능하다.
10: 플라즈마 처리 장치, 12: 처리 용기, 14: 안테나, 16: 동축 도파관, 18: 유전체창, 20: 스테이지, 20a: 받침대, 20b: 정전척, 22: 중앙 도입부, 24: 주변 도입부, 28: 마이크로파 발생기, 36: 냉각 자켓, 38: 유전체판, 40: 슬롯판, 56a: 압력 조정기, 56b: 배기 장치, 58: 고주파 전원, 80a, 82a, 84a, 86a, 88a: 가스 소스, 100: 제조물(핀형 전계 효과 트랜지스터의 제조에서의 중간 제조물), 102: 기판, 104: 핀형의 반도체 부위, 106: 절연층, 108: 더미 게이트, M: 마스크, 112: 측벽 스페이서, 202: 기판, 206: 절연막, DS: 더미 반도체부, BP: 바닥부, SS: 측면, PF: 보호막, PL: 다결정 실리콘층, W: 피처리체.

Claims (5)

  1. 전계 효과 트랜지스터의 제조에서 더미 게이트를 형성하는 방법으로서,
    다결정 실리콘층을 갖는 피처리체를 HBr 가스의 플라즈마에 노출시키는 제1 공정으로서, 상기 다결정 실리콘층을 에칭하여 상기 다결정 실리콘층으로부터 한 쌍의 측면을 갖는 더미 반도체부를 형성하고, 상기 더미 반도체부의 하단에 근접함에 따라 막 두께가 작아지도록, 상기 한 쌍의 측면에 에칭 부생성물에 기초하는 보호막을 형성하는 상기 제1 공정과,
    상기 제1 공정 후에, HBr 가스의 플라즈마에 상기 피처리체를 더 노출시키는 제2 공정
    을 포함하는 방법.
  2. 제1항에 있어서, 상기 제2 공정 후에, 브롬 가스 또는 염소 가스의 플라즈마에 상기 피처리체를 더 노출시키는 제3 공정을 더 포함하는 것인 방법.
  3. 제1항 또는 제2항에 있어서, 상기 플라즈마가 마이크로파에 의해 생성되는 것인 방법.
  4. 제1항 또는 제2항에 있어서, 상기 전계 효과 트랜지스터는, 핀형의 전계 효과 트랜지스터이고,
    상기 피처리체는, 하나 이상의 핀형 반도체 부위를 가지며,
    상기 다결정 실리콘층은, 상기 하나 이상의 핀형 반도체부를 덮도록 설치되고,
    상기 더미 반도체부는, 상기 하나 이상의 핀형 반도체 부위에 교차하는 방향으로 연장되도록 형성되는 것인 방법.
  5. 제1항 또는 제2항에 있어서, 상기 제1 공정에서는, HBr 가스의 플라즈마와 함께 산소 가스의 플라즈마가 생성되는 것인 방법.
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