KR20140077347A - 적층 세라믹 전자부품 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 세라믹 분말을 포함하는 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층; 상기 액티브층의 상면 및 하면에 형성되고, 티탄산바륨을 포함하는 제1 커버층; 상기 제1 커버층 상에 형성되고, 규소계 글라스 및 무기물 필러를 포함하는 글라스로 이루어지는 제2 커버층; 및 상기 내부전극층과 전기적으로 연결되는 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다. 본 발명에 따르면 세라믹 본체의 제1 커버층에 글라스로 이루어지는 제2 커버층을 코팅하여 내부전극과 유전체간의 소결 개시 온도 및 소결 수축률 차이에 의한 공극의 발생을 방지하고 소결 치밀도를 향상함으로써 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
Description
본 발명은 신뢰성이 우수한 대용량 적층 세라믹 전자부품 및 이의 제조방법에 관한 것이다.
최근, 전자 제품들의 소형화 추세에 따라, 적층 세라믹 전자 부품 역시 소형화되고, 대용량화될 것이 요구되고 있다.
이에 따라 유전체와 내부전극의 박막화, 다층화가 다양한 방법으로 시도되고 있으며, 근래에는 유전체층의 두께는 얇아지면서 적층수가 증가하는 적층 세라믹 전자 부품들이 제조되고 있다.
적층 세라믹 캐패시터의 일반적인 제조방법은 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 도전성 페이스트를 인쇄하여 내부전극을 형성하고 세라믹 시트를 필름에서 분리하여 그린 세라믹 적층체를 만든다. 이 그린 세라믹 적층체를 고온, 고압으로 압착하여 딱딱한 그린 적층체(Bar)로 만들고, 절단 공정을 걸쳐 그린칩을 제조한다. 이 후 가소, 소성, 연마, 외부전극 도포, 도금 공정을 걸쳐 세라믹 적층 캐패시터가 완성된다.
이때 내부전극과 유전체간의 소결 개시 온도 및 소결 수축률 차이로 세라믹 본체 전체적으로 완전하게 치밀해지지 못하고 미세한 결정립 조직을 갖지 못하여, 상기 세라믹 본체 내의 분말 입자들 사이에 기공이 존재하는 구조를 갖게 된다. 또한, 내부전극이 과소성되는 경우, 내부전극이 뭉치고 연결성이 좋지 못한 구조를 갖게 된다는 문제점이 있다.
따라서, 세라믹 본체의 제1 커버층에 글라스로 이루어지는 제2 커버층을 코팅하여 최외각 부분의 소결 치밀도를 향상시켜 유전체와 내부전극층이 동시에 소성됨에 따라 두 재료의 소결되는 온도가 달라서 두 재료간의 수축률 차이로 발생하는 공극의 발생을 방지함으로써 신뢰성을 개선할 필요가 있다.
본 발명의 목적은 내부전극과 유전체간의 소결개시 온도 및 소결 수축률 차이에 의한 공극의 발생을 개선하기 위해 세라믹 본체의 제1 커버층에 글라스로 이루어지는 제2 커버층을 코팅하여 최외각 부분의 소결 치밀도를 향상함으로써 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 제공하는 것이다.
본 발명의 일 실시형태는 세라믹 분말을 포함하는 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층; 상기 액티브층의 상면 및 하면에 형성되고, 티탄산바륨을 포함하는 제1 커버층; 상기 제1 커버층 상에 형성되고, 규소계 글라스 및 무기물 필러(filler)를 포함하는 글라스로 이루어지는 제2 커버층; 및 상기 내부전극층과 전기적으로 연결되는 외부전극;을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 무기물 필러는 녹는점(melting point)이 1000℃ 이상인 산화물 파우더일 수 있다.
상기 무기물 필러는 BaTiO3, SiO2 및 Al2O3로 이루어지는 군으로부터 선택되는 하나 이상일 수 있다.
상기 무기물 필러는 글라스 전체에 대하여 5~50 중량%로 포함될 수 있다.
상기 규소계 글라스는 글라스 전체에 대하여 Si 함량이 60~20 중량%로 포함될 수 있다.
본 발명의 다른 실시형태는 세라믹 분말을 포함하는 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층을 마련하는 단계; 티탄산바륨을 포함하는 제1 커버층을 마련하는 단계; 규소계 글라스 및 무기물 필러를 포함하는 글라스로 이루어지는 제2 커버층을 제1 커버층에 코팅하는 단계; 상기 제1 커버층을 상기 액티브층의 상면 및 하면에 적층하여 적층체를 형성하는 단계; 상기 적층체를 절단하여 그린 칩을 제조하는 단계; 및 상기 그린 칩을 소성하여 세라믹 본체를 제조하는 단계;를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
상기 무기물 필러는 녹는점이 1000℃ 이상인 산화물 파우더일 수 있다.
상기 무기물 필러는 BaTiO3, SiO2 및 Al2O3로 이루어지는 군으로부터 선택되는 하나 이상일 수 있다.
상기 무기물 필러는 글라스 전체에 대하여 5~50 중량%로 포함될 수 있다.
상기 규소계 글라스는 글라스 전체에 대하여 Si 함량이 60~20 중량%로 포함될 수 있다.
본 발명에 따르면 세라믹 본체의 제1 커버층에 글라스로 이루어지는 제2 커버층을 코팅하여 내부전극과 유전체간의 소결 개시 온도 및 소결 수축률 차이에 의한 공극의 발생을 방지하고 소결 치밀도를 향상함으로써 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 2는 도 1의 A-A' 단면도이다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 발명의 일 실시예에 따른 적층 세라믹 전자 부품은 세라믹층인 유전체 층을 이용하며, 상기 유전체 층을 사이에 두고 내부 전극이 서로 대향하는 구조를 가지는 적층 세라믹 커패시터, 적층 베리스터, 서미스터, 압전소자, 다층 기판 등에도 적절하게 이용될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 2는 도 1의 A-A' 단면도이다.
도 1 내지 도 2를 참조하면, 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 세라믹 분말을 포함하는 유전체 조성물로 형성된 유전체층(1)과 내부전극층(21, 22)이 교대로 적층된 액티브층(101); 상기 액티브층(101)의 상면 및 하면에 형성되고, 티탄산바륨을 포함하는 제1 커버층(102); 상기 제1 커버층(102) 상에 형성되고, 규소계 글라스 및 무기물 필러(filler)를 포함하는 글라스로 이루어지는 제2 커버층(103); 및 상기 내부전극층(21, 22)과 전기적으로 연결되는 외부전극(31, 32);을 포함하는 적층 세라믹 전자부품을 제공한다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 'T' 방향으로 정의하기로 한다. 여기서 '두께 방향'은 유전체층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
통상적으로, 적층 세라믹 커패시터는 세라믹 유전체층(1)과 금속 내부전극층(21, 22)을 교대로 적층하여 구성되며, 최상부 및 최하부층의 경우 내부 유전체층(1)보다 두꺼운 유전체층(1)을 적층하여 제조된다.
이때, 금속 내부전극층(21, 22)과 인접한 내부 유전체층(1) 영역을 액티브층(active layer), 내부전극층(21, 22)과 인접하지 않은 최외각의 유전체층(1) 영역을 제1 커버층(cover layer)(102)으로 정의하도록 한다.
일반적으로, 상기 액티브층(101)이 제1 커버층(102)에 비해 소결성이 좋은데, 이는 크게 두 가지 원인에 의해 발생한다.
첫째, 적층 세라믹 커패시터의 소결 과정 중 금속 내부전극층(21, 22)으로부터 유전체 분말이나 세라믹 첨가제 분말 등이 유전체층(1)으로 유입되어 액티브층(101)의 소결을 촉진시키기 때문이다.
둘째, 제1 커버층(102)의 경우 액티브층(101)에 비해 소결 온도에서의 잔탄량이 상대적으로 많으며, 이러한 잔탄이 유전체 분말의 소결을 지연시키기 때문이다.
상기와 같은 제1 커버층(102)과 액티브층(101)간 소결성의 차이로 인해 소결 수축 불일치(sintering shrinkage mismatch)가 발생하며, 이는 결국 제1 커버층(102)과 액티브층(101) 사이의 미세한 크랙 발생의 원인이 된다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품은 상기 액티브층(101)의 상면 및 하면에 제1 커버층(102)과 규소계 글라스 및 무기물 필러를 포함하는 글라스로 이루어지는 제2 커버층(103)을 형성하여 내부전극층(21, 22)과 유전체(1)간의 소결개시 온도 및 소결 수축률 차이에 의한 공극의 발생을 방지하고 소결 치밀도를 향상함으로써 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
상기 글라스는 소결 온도를 낮추어 소결을 촉진시키는 역할을 하고, 내부전극층(21, 22)과 유전체(1)간의 소결 온도 차이로 발생하는 공극을 감소시키는 역할을 한다.
상기 무기물 필러는 녹는점이 1000℃ 이상인 산화물 파우더로서, BaTiO3, SiO2 및 Al2O3로 이루어지는 군으로부터 선택되는 하나 이상이고, 그 첨가량은 글라스 전체에 대하여 5~50 중량%로 포함될 수 있다.
상기 첨가량이 5 중량% 이하이면 균열이 발생하여 내습 특성이 저하되고 50 중량% 이상이면 치밀화가 이루어지지 않는다.
한편, 본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 우수한 신뢰성, 내습 절연 저항 및 치밀화의 균일성을 가진다.
규소계 글라스 및 무기물 필러를 포함하는 글라스로 제2 커버층(103)을 포함하여 내부전극층(21, 22)과 유전체(1)간의 소결개시 온도 및 소결 수축률 차이에 의한 공극의 발생을 방지하고 소결 치밀도를 향상함으로써 신뢰성이 우수한 대용량 적층 세라믹 전자부품을 구현할 수 있다.
본 실시형태를 따르면 규소계 글라스 및 무기물 필러를 포함하는 글라스로 제2 커버층(103)을 형성함으로써 제2 커버층(103)이 소결 조재 역할을 하고 포러스(porous)한 제1 커버층(102)을 덮는 일종의 방습 역할을 하여 단순한 제1 커버층(102)에 비해 더 치밀해진다.
상기와 같은 제1 커버층(102)의 치밀화에 따라 소결 수축 불일치를 최소화함으로써, 기공 및 크랙 발생을 막아 우수한 신뢰성, 내습 절연 저항, 및 치밀화의 균일성을 갖는 적층 세라믹 전자부품의 제조가 가능하다.
본 발명의 다른 실시형태에 따른 적층 세라믹 전자부품에 있어서, 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 설명과 중복된 부분은 여기서 생략하도록 한다.
도 3은 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터의 제조 공정도이다.
도 3을 참조하면, 본 발명의 다른 실시형태에 따른 세라믹 분말을 포함하는 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층을 마련하는 단계(S1); 티탄산바륨을 포함하는 제1 커버층을 마련하는 단계(S2); 상기 제1 커버층 상에 형성되고, 규소계 글라스 및 무기물 필러를 포함하는 글라스로 이루어지는 제2 커버층을 제1 커버층에 코팅하는 단계(S3); 상기 제1 커버층을 상기 액티브층의 상면 및 하면에 적층하여 적층체를 형성하는 단계(S4); 상기 적층체를 절단하여 그린 칩을 제조하는 단계(S5); 및 상기 그린 칩을 소성하여 세라믹 본체를 제조하는 단계(S6);를 포함하는 적층 세라믹 전자부품의 제조방법을 제공한다.
본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 제조 방법은 우선, 복수 개의 그린시트를 마련할 수 있다.
상기 복수 개의 그린시트는 세라믹 분말, 바인더, 용제를 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 수 ㎛의 두께를 갖는 시트(sheet)형으로 제작할 수 있다.
그리고, 그린시트 상에 상기 내부전극용 도전성 페이스트를 이용하여 내부전극층(21, 22)을 형성할 수 있다.
이와 같이 내부전극층(21, 22)이 형성된 후 그린시트를 캐리어 필름으로부터 분리시킨 후 복수의 그린시트 각각을 서로 겹쳐서 액티브층(101)을 마련할 수 있다.
다음으로, 티탄산바륨을 포함하는 제1 커버층(102)을 마련하는 마련할 수 있다. 그리고, 규소계 글라스 및 무기물 필러를 포함하는 글라스로 이루어지는 제2 커버층(103)을 제1 커버층(102)에 코팅할 수 있다.
이어 상기 제1 커버층(102)을 상기 액티브층(101)의 상면 및 하면에 적층하여 적층체를 형성하고 상기 적층체를 고온, 고압으로 압착시킨 후, 압착된 시트 적층체를 절단공정을 통해 소정의 크기로 절단하여 그린 칩(green chip)을 제조할 수 있다.
이후 가소, 소성, 연마하여 세라믹 본체(10)를 제조하고, 외부전극(31, 32) 및 도금 공정 등을 거쳐 적층 세라믹 전자부품이 완성될 수 있다.
상기 외부전극(31, 32)은 Cu, Ag, Ag-Pd 또는 도전성 전극층으로 형성될 수 있는데, 상기 도전성 전극층은 금속 입자와 에폭시 계열 내열 특성 강화 수지를 적용한다.
그 외 상술한 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 유전체층
10: 세라믹 본체
21, 22: 내부전극층
31, 32: 외부 전극
101: 액티브층
102: 제1 커버층
103: 제2 커버층
10: 세라믹 본체
21, 22: 내부전극층
31, 32: 외부 전극
101: 액티브층
102: 제1 커버층
103: 제2 커버층
Claims (10)
- 세라믹 분말을 포함하는 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층;
상기 액티브층의 상면 및 하면에 형성되고, 티탄산바륨을 포함하는 제1 커버층;
상기 제1 커버층 상에 형성되고, 규소계 글라스 및 무기물 필러(filler)를 포함하는 글라스로 이루어지는 제2 커버층; 및
상기 내부전극층과 전기적으로 연결되는 외부전극;을 포함하는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 무기물 필러는 녹는점(melting point)이 1000℃ 이상인 산화물 파우더인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 무기물 필러는 BaTiO3, SiO2 및 Al2O3로 이루어지는 군으로부터 선택되는 하나 이상인 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 무기물 필러는 글라스 전체에 대하여 5~50 중량%로 포함되는 적층 세라믹 전자부품.
- 제1항에 있어서,
상기 규소계 글라스는 글라스 전체에 대하여 Si 함량이 60~20 중량%로 포함되는 적층 세라믹 전자부품.
- 세라믹 분말을 포함하는 유전체 조성물로 형성된 유전체층과 내부전극층이 교대로 적층된 액티브층을 마련하는 단계;
티탄산바륨을 포함하는 제1 커버층을 마련하는 단계;
규소계 글라스 및 무기물 필러를 포함하는 글라스로 이루어지는 제2 커버층을 제1 커버층에 코팅하는 단계;
상기 제1 커버층을 상기 액티브층의 상면 및 하면에 적층하여 적층체를 형성하는 단계;
상기 적층체를 절단하여 그린 칩을 제조하는 단계; 및
상기 그린 칩을 소성하여 세라믹 본체를 제조하는 단계;
를 포함하는 적층 세라믹 전자부품의 제조방법.
- 제6항에 있어서,
상기 무기물 필러는 녹는점이 1000℃ 이상인 산화물 파우더인 적층 세라믹 전자부품의 제조방법.
- 제6항에 있어서,
상기 무기물 필러는 BaTiO3, SiO2 및 Al2O3로 이루어지는 군으로부터 선택되는 하나 이상인 적층 세라믹 전자부품의 제조방법.
- 제6항에 있어서,
상기 무기물 필러는 글라스 전체에 대하여 5~50 중량%로 포함되는 적층 세라믹 전자부품의 제조방법.
- 제6항에 있어서,
상기 규소계 글라스는 글라스 전체에 대하여 Si 함량이 60~20 중량%로 포함되는 적층 세라믹 전자부품의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120146030A KR20140077347A (ko) | 2012-12-14 | 2012-12-14 | 적층 세라믹 전자부품 및 이의 제조방법 |
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| Publication Number | Publication Date |
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| KR20140077347A true KR20140077347A (ko) | 2014-06-24 |
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ID=51129294
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| KR (1) | KR20140077347A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180025323A (ko) | 2016-08-24 | 2018-03-09 | 삼성전기주식회사 | 인덕터 및 이를 구비한 패키지 |
| KR20200031000A (ko) * | 2018-09-13 | 2020-03-23 | 삼성전기주식회사 | 적층형 커패시터 |
-
2012
- 2012-12-14 KR KR1020120146030A patent/KR20140077347A/ko not_active Application Discontinuation
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