KR20140067998A - 전하 공유 시간 영역 필터 - Google Patents

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KR20140067998A
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아날로그 디바이시스, 인코포레이티드
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Abstract

시간 영역 필터링에 대한 접근법은 무한 임펄스 응답 필터를 구현하기 위하여 전하 공유 접근법을 이용한다. 입력 신호의 지연된 샘플들은 커패시터들의 제1 배열(array)의 커패시터의 전하들로 충전되고, 커패시터들의 제2 배열(array)의 커패시터의 전하들로 저장된다. 출력들은 결합된 커패시터들의 전체 전하에 따라 출력을 결정하는 단계와 서로에 대하여 제1 및 제2 배열(arrays)의 커패시터들을 수동적으로 연결하는 단계를 통해 결정된다. 다른 실시예들에서 이득이 커패시터들의 제2 배열(array)의 출력을 저장는 단계 전에 총 전하에 적용된다. 다른 실시예들에서, 전하 스케일링 회로는 출력을 형성하기 위하여 커패시터들을 결합하는 단계 전에 배열(arrays)에 저장된 전하들에 적용된다.

Description

전하 공유 시간 영역 필터{Charge Sharing Time Domain Filter}
본 발명은 전하 공유 기법들을 이용하는 시간 영역 필터링과 필터에 관한 것이다.
본 출원은 2011년 6월 6일 출원된 "전하 공유 IIR 필터(CHARGE SHARING IIR FILTER)" 명칭의 미국 가출원 제61/493,893과 2011년 8월 18일에 출원되고 2012년 2월 23일에 WO2012024507로 공개된 "전하 공유 아날로그 연산 회로 및 적용들(CHARGE SHARING ANALOG COMPUTATION CIRCUITRY AND APPLICATIONS)" 명칭의 PCT 출원 번호 PCT/US11/48278의 우선권을 주장하고, 각각의 내용은 여기에 참고로 인용된다.
본 출원과 관련되어 있지만, 2012년 5월 29일에 출원된 미국 특허 출원 13/482,112과 2012년 5월 29일에 발행된, "아날로그 연산(ANALOG COMPUTATION)" 명칭의 미국 특허 8,188,753의 출원일의 이익을 주장하지 않으며, 이것은 또한 여기에 참고로 인용된다.
본 발명은 전하 공유 기법들을 이용하는 시간 영역 필터링과 필터에 관한 것이다.
시간 영역 필터들(Time domain filters)은 일반적으로 유한 임펄스 응답 필터들(FIR filters) 또는 무한 임펄스 응답 필터들(IIR filters)로 분류된다. FIR 필터들은 IIR 필터들이 출력 신호의 이전 값과 입력 신호의 값들에 기반하여 출력 신호들을 계산하는 동안(즉, IIR 필터들은 재귀적이다) 오직 입력 신호의 값들의 유한 이력(finite history)에 기반하여 출력 신호를 계산한다.
종래의 시간 영역 필터들은 디지털화, 이산-시간(discrete-time)(예를들면 샘플링된) 입력 신호를 수신하고 샘플링된 입력 신호의 변경된 버전(altered version)을 포함하는 디지털화, 이산-시간 출력 신호를 생성한다. 이러한 필터들은 일반적으로 전용 DSP 칩(dedicated digital signal processing chips; DSPs)과 같은 디지털 하드웨어를 이용하여 구현된다. 이러한 필터들 및 필터들과 관련된 장점들, 단점들, 및 응용들의 다양한 디자인들은 당업계에 잘 알려져 있고 본 출원에서 더 설명하지 않는다.
이산 시간, 또는 더 일반적으로 이산 샘플(예를 들어, 공간적 샘플(spatial sample)), 시간 영역 필터링은 아날로그 신호들을 이용하여 구현되어왔다.
예를 들어, 넓은 범위의 "스위치된 커패시터" 필터들로 흔히 언급되는 것이 사용되며, 일반적으로 능동 증폭기 스테이지들(active amplifier stages)을 이용한 전하 이송(charge transfer) 기법이 이용되며, 그 결과, 증폭기 스테이지의 입력에서 용량성 소자들의 전하에 의해 표시된 신호가 증폭기 스테이지의 출력에서 용량성 소자들의 전하에게로 이송된다. 직접적으로 아날로그 신호들을 처리하는 회로의 장점은, 디지털 신호 프로세서의 디지털 연산 장치의 사용에 비해 디지털 형태로 신호레벨들을 변환할 필요가 없도록 하고 아날로그 형태 및/또는 더 높은 클럭 속도로 신호 레벨들을 처리하는 데 필요한 회로 자원들을 감소시킨다.
이산 시간 아날로그 신호 처리에 대한 또 다른 접근법은 아날로그 신호들을 결합하도록 능동 소자들을 이용한다. 예를 들어, 유한 임펄스 응답 필터(finite impulse response filter)를 구현하기 위한 하나의 접근법은 신호값들을 저장하기 위한 커패시터 배열(array)(예를 들어, 탭 지연 선(tapped delay line)), 그리고 필터의 출력을 결정하기 위하여 조합(combination)하기 전에 적분기들 및/또는 배열(array)의 출력들에서 전압들을 스케일하는(scale) 제어 이득(controllable gain)을 갖는 아날로그 멀티플라이어들(analog multipliers)의 세트를 사용하는 것이다.
본 발명 목적은 상기한 문제를 해결하기 위하여, 전하 공유 기법에 기반한 수동 스케일링 회로들이 시간 및 주파수 영역 필터 디자인을 구현하기 위한 것이다.
본 발명의 다른 목적은 상기한 문제를 해결하기 위하여, 전하 공유를 이용하는 필터들을 노치 피터 또는 안티-앨리어스 필터, 베이스 라인 원더를 제거하기 위한 하이패스 필터로 이용하기 위한 것이다.
본 발명의 또 다른 목적은 전하 공유 기법을 이용하여 조정가능한 디지털 필터 디자인을 제공하기 위한 것이다.
일 실시예에서, 일반적으로, 시간 영역 필터링에 대한 접근법은 무한 임펄스 응답 필터를 구현하기 위하여 수동 전하 공유 접근법을 이용한다. 입력 신호의 지연된 샘플들은 커패시터들의 제1 배열(array)의 커패시터의 전하들로 충전되고, 커패시터들의 제2 배열(array)의 커패시터의 전하들로 저장된다. 출력들은 결합된 커패시터들의 전체 전하에 따라 출력을 결정하는 단계와 서로에 대하여 제1 및 제2 배열(arrays)의 커패시터들을 수동적으로 연결하는 단계를 통해 결정된다. 다른 실시예들에서는 이득이 커패시터들의 제2 배열(array)의 출력을 저장는 단계 전에 총 전하에 적용된다. 다른 실시예들에서, 전하 스케일링 회로는 출력을 형성하기 위하여 커패시터들을 결합하는 단계 전에 배열들(arrays)에 저장된 전하들에 적용된다.
다른 실시예에서, 일반적으로, 신호 처리 장치는 제1 이산 시간 아날로그 신호 필터 섹션을 갖는다. 이 제1 섹션은 복수의 스위칭 소자들 및 복수의 커패시터들을 구성하는 아날로그 신호 저장 섹션, 출력 신호 값들의 시계열을 제공하기 위한 출력, 입력 신호 값들의 시계열을 수용하기 위한 입력을 포함한다. 스위칭 회로 소자들은 (a) 입력 신호 값들의 연속적인 값들에 따라 복수의 커패시터들의 제1 복수의 서브셋들(subsets)의 커패시터들의 연속적인 서브셋들(successive subsets)을 충전하고, (b) 중간 신호 값들(intermediate signal values)의 시계열의 연속적인 값을 형성하기 위하여 복수의 커패시터들의 제2 복수의 서브셋들의 둘 또는 그 이상의 커패시터들의 연속적인 서브셋들을 결합(couple)하고,(c) 중간 신호 값들의 연속적인 값들에 따라 복수의 커패시터들의 제3 복수의 서브셋들의 둘 또는 그 이상의 커패시터들의 연속적인 서브셋들을 충전하도록 구성된다. 섹션은 또한 입력 신호 값들의 시계열에 대하여 원하는 무한 임펄스 응답 필터(infinite impulse response filter)를 적용함으로써 출력 신호 값들의 시계열을 형성하기 위하여 클럭 신호의 연속적인 단계들에서 스위칭 회로 소자들의 구성을 제어하기 위한 제어 로직을 형성하고, 중간 값들의 시계열에 따라 출력 신호 값들의 시계열을 형성하기 위하여 회로를 포함한다.
실시예들은 아래 구성들의 하나 또는 그 이상을 포함할 수 있다.
신호 저장 섹션은 (a) 제1 복수의 서브셋들의 커패시터들의 서브셋들은 제1 저장 섹션의 커패시터들로부터 형성되고 (b) 제2 복수의 서브셋들의 각각의 서브셋들은 제1 저장 섹션 및 제2 저장 세션의 커패시터들로부터 형성되고 (c) 제3 복수의 서브셋들의 서브셋들은 제2 저장 섹션의 커패시터들로부터 형성되는, 제1 저장 섹션과 제2 저장 섹션을 포함한다.
상기 장치는 연속적인 중간 신호 값들에 따라 커패시터들의 제3 복수의 서브셋들의 연속적인 서브셋들을 충전하기 위한 능동 회로(active circuitry)를 더 포함한다.
스위칭 회로 소자들은 조정가능한 인자들(configurable factors)에 따라 커패시터들의 적어도 일부의 전하들이 스케일되도록 구성가능하다.
출력 값들의 시계열은 제2 섹션에 대하여 입력 값들의 시계열을 형성하도록 제1 필터 섹션과 결합된 적어도 하나의 제2 이산 시간 아날로그 필터 섹션을 더 포함한다.
상기 장치는 제1 필터 섹션 제2 필터 섹션은 각각 무한 임펄스 응답 필터들(infinite impulse response filters)을 구현하도록 구성가능하다.
상기 장치는 제2 섹션의 출력 값들의 시계열이 제1 섹션에 대하여 입력 값들의 시계열을 형성하도록 제1 필터 섹션과 결합된 적어도 하나의 제2 이산 시간 아날로그 신호 필터 섹션을 더 포함한다.
상기 제2 필터 섹션은 FIR 데시메이션 필터(decimation filter)를 포함한다.
제1 필터 섹션은 샘플들 지연으로 제한된 지연 항들(delay terms limited)을 갖는 무한 임펄스 응답 필터(infinite impulse response filter)를 구현하고, 제1 저장 섹션은 커패시터들의 배열(array)를 포함하고 제2 저장 섹션은 커패시터들의 배열(array)를 포함한다.
상기 장치는 클럭 신호를 위한 입력을 더 포함하고, 제어 로직은 구성 데이터(configuration data)를 위한 디지털 저장(digital storage), 및 스위치 회로 소자들을 제어하기 위하여 구성 데이터와 클럭 신호를 조합하기 위한 로직 회로를 포함한다.
실시예들은 다음 장점들의 하나 또는 그 이상을 포함할 수 있다.
전하 공유 기법들에 기반한 수동 스케일링 회로들이 시간 및 주파수 영역 디지털 필터 디자인들을 구현하기 위하여 이용될 수 있다. 이러한 구현들은 아날로그 디지털 변환기들(analog to digital converter, ADCs)의 프론트 엔드들(front ends) 또는 보청기들(hearing aids)과 같이 신호 처리 적용들 내 스몰 풋프린트(small footprint)와 함께 필터링 및 저 전력을 제공할 수 있다.
실시예 적용들과 같이, 이러한 전하 공유를 이용하는 필터들은 라인 주파수 잡음(line frequency hum)(예를 들어, 60 Hz 잡음)과 같은 원하지않는 신호 성분들을 제거할 수 있는 노치 필터들, 획득된 신호들 내 앨리어싱(aliasing)을 방지하기 위한 안티-앨리어스 필터들(anti-alias filters)로 이용될 수 있다. 다른 실시예들에서, 전하 공유 기법들을 이용하는 하이-패스 필터들은 그들이 디지털화되기 전에 신호들 내에 베이스라인 원더(baseline wander)(즉, DC 오프셋)을 제거하기 위하여 이용될 수 있다.
다른 실시예에서, 위에 설명된 접근법들은 집적 회로와 같이 자체-포함된 장치(self-contained device)에 조절가능한 디지털 필터 디자인을(configurable digital filter design)을 구현하기 위하여 이용될 수 있다. 이러한 집적 회로의 이용은 디지털 신호 처리 하드웨어를 이용할 필요를 없앰으로써 소비 전력을 제한하고 비용을 절약하기 위하여 시스템 디자이너들에게 허용될 수 있다.
본 발명의 다른 특징 및 장점들은 다음의 설명, 및 청구항들로부터 명확하다.
본 발명은 전하 공유 기법들에 기반한 수동 스케일링 회로들이 시간 및 주파수 영역 필터 디자인들을 구현하기 위하여 이용되어, 신호 처리 적용 들 내 스몰 풋 프린트와 함께 필터링 및 저 전력을 제공하는 장점이 있다.
본 발명은 전하 공유 기법을 이용하여, 원하지 않는 신호 성분을 제거하는 노치 필터로 이용될 수 있다.
본 발명은 전하 공유 기법을 이용하여 안티-앨리어스 필터로 이용될 수 있다.
본 발명은 전하 공유 기법을 이용하여 디지털화 되기 전에 신호들 내에 베이스라인 원더를 제공하는 하이-패스 필터로 이용될 수 있다.
본 발명은 집적회로와 같이 자체- 포함된 장치에서 조정가능한 디지털 필터 디자인을 구현하기 위하여 이용될 수 있어, 소비전력을 제한하고, 비용이 절감되는 장점이 있다.
도 1은 시간 영역 필터 시스템이다.
도 2는 고정된 2차 시간 영역 IIR 필터이다.
도 3은 조정가능한(configurable) 2 차 시간 영역 IIR 필터입니다.
도 4는 조정가능한(configurable) 2 차 시간 영역 IIR 필터의 상세도이다.
도 5는 조정가능한(configurable) 2 차 시간 영역 IIR 필터의 메모리 로딩 단계(phase)를 나타낸다.
도 6은 조정가능한(configurable) 2 차 시간 영역 IIR 필터의 제1 전하 전송 단계(phase)를 나타낸다.
도 7은 조정가능한(configurable) 2 차 시간 영역 IIR 필터의 제2 전하 전송 단계(phase)를 나타낸다.
도 8은 조정가능한(configurable) 2 차 시간 영역 IIR 필터의 출력 단계(phase)를 나타낸다.
도 9a- 9d는 조정가능한(configurable) 2 차 시간 영역 IIR 필터의 단일의 필터 계수(single filter coefficient)를 적용하기 위한 제1 모드를 나타낸다.
도 10a-10d는 조정가능한(configurable) 2 차 시간 영역 IIR 필터의 단일의 필터 계수(single filter coefficient)를 적용하기 위한 제2 모드를 나타낸다.
1. 시스템 개요(System Overview)
도 1을 참조하면, 예시적인 필터 시스템(100)은 입력으로서 클럭 신호(101)과 아날로그 입력 신호(102)를 수신한다, 그리고 출력 신호(104)를 제공하기 위하여 입력 신호에 이산 시간 필터(discrete time filter)를 적용한다. 필터 시스템(100)은 외부 필터 구성 모듈(external filter configuration module)(106)로부터 제공된 필터 구성 인스트럭션/데이터(filter configuration instruction/data)(107)에 따라 입력 신호(102)를 처리하는 전하 공유 이산 시간 아날로그 필터(charge sharing discrete time analog filter)를 구현한다. 이 실시예에서, 출력 신호(104)는 다운스트림 구성요소(downstream component), 이 경우, 아날로그 디지털 변환기(analog to digital converter)(118)로 전달된다. 필터 시스템(100)은 단지 이용되는 기법들을 설명하기 위해 제공된 그러한 필터의 구성의 일 실시예에 불과하다는 것을 이해해야 한다, 그리고 다른 실시예들은 이들 및/또는 다른 모듈들의 상이한 배열을 가지고 있음을 이해해야 한다.
예시적인 필터 시스템(100)은 대역-제한된 연속 시간 신호(band-limited continuous time signal), 예를 들어, 필터 시스템에 의해 수신되기 전에 종래의 연속 시간 아날로그 필터에 의해 필터링되는 것을 수신하도록 가정된다. 이 실시예에서, 시스템의 제1 단계(stage)는 제2 하부 샘플링 레이트(second lower sampling rate), 예를 들어, 8x 데시메이션 레이트(decimation rate)를갖는,에서의 이산 시간 아날로그 값들을 제공하고, 제1 샘플링 레이트에서의 입력 신호(102)를 샘플링하는 전하 공유 이산 시간 데이메이션 필터(110)이다. 제2 전하 공유 이산 시간 2차 IIR 필터(second charge sharing discrete time second order IIR filter)(114)와 직렬연결된(cascaded) 제1 전하 공유 이산 시간 2차 IIR 필터(first charge sharing discrete time second order IIR filter)(112)는 데시메이션 필터(110)의 뒤에 이어지며, 각각은 상기 데시메이션 필터의 출력 레이트에서 상기 신호를 필터링한다. 제2 IIR 필터의 출력은 후에 전하 공유 이산 시간 인터폴레이션 필터(charge sharing discrete time interpolation filter)(116)로 전달되며, 이것은 제3 샘플링 레이트에서(예를 들어, 입력이 샘플링되는 것과 동일한 샘플링 레이트에서) 상기 신호의 이산 시간 인터폴레이션(discrete time interpolation)을 출력한다.
위에서 소개된 바와 같이, 데시메이션 필터(110)는 정수 인자(integer factor)에 의해 (예를 들어, 8의 인자에 의해) 입력 신호(102)의 샘플링 레이트를 감소시킨다. 데시메이션 필터(110)는 클럭(101)의 각 주기 동안 샘플 커패시터들(미도시)의 다른 세트를 충전함으로써 클럭(101)에 의해 영향받는(dictated) 샘플링 레이트에서의 입력 신호(102)를 처음 샘플링한다. 데시메이션 필터(110)는 그 후에 정수 값에 의한 클럭 주파수와 다른 데시메이티드 샘플링 레이트(decimated sampling rate)를 갖는 데시메이티드 신호(decimated signal)(111)를 생성한다. 에일리어싱(aliasing)을 방지하기 위해, 데시메이션 필터(110)는 또한 데시메이티드 샘플링 레이트의 1/2보다 큰 임의의 주파수들을 제거하는 안티-에일리어스된 신호(anti-aliased signal)(108)로 저역-통과 필터(low-pass filter)를 적용한다.
어떤 실시예에서, 전하 공유 이산 시간 데시메이션 필터(charge sharing discrete time decimation filter)(110)는 여기서 참고로 인용되는 "아날로그 계산" 명칭의 미국 특허 8,188,753에 개시된 바와 같이 전하 공유 이산 시간 FIR 필터로서 구현된다. 이전 특허에 설명된 하나의 접근방법은 커패시터의 값이 원하는 필터(desired filter)의 계수들과 일치(match)하도록 선택된(예를 들어, 고정되도록 제작된(fabricated)) N2 커패시터를 이용하여 구현된 N-탭 FIR 필터이다. 예를 들어, 본 실시예를 위한 데시메이션 필터의 경우에, N=128 탭(tap) 로우패스 윈도우 필터(lowpass window filter)가 이용될 수 있다. 이전 특허에서 설명된 기법들에서, 각각의 입력 샘플은
Figure pct00001
전체 커패시터들의 N을 충전하기 위해 이용된다, 그리고 각각의 출력은 다른 N 커패시터들을 공유하는 전하에 의해 결정되는 것을 주목해라. 인자(factor) K(예를 들어, K=8)에 의한 데시메이션을 갖는 경우에, 비록 각각의 출력이 N 커패시터의 전하를 공유함으로써 결정되지만, K 출력들내 단지 하나만이 요구되기 때문에, 각각의 입력은 오직 N/K 커패시터들을 충전해야만 하고, 오직
Figure pct00002
/K 전체 커패시터들이 공유(sharing)를 통해 조합(combination) 이전에 입력 값들을 저장하기 위해 필요하다.
일반적으로, 필터 시스템들의 다양한 실시예는 무한-임펄스-응답 모듈들(infinite-impulse-response modules)을 포함한다. 이러한 모듈들은 동작 전에 조정가능하게 되거나, 고정된 특성들(fixed characteristics)을 가질 수 있다. 도 1에 도시된 예시적인 필터 시스템(100)에서, 데시메이티드 신호(decimated signal)(111)는 제1 전하 공유 이산 시간 아날로그 IIR 필터(first charge sharing discrete time analog IIR filter)(112)('제1 바이쿼드(first biquad)'(112)라 언급된)로 전달된다. 당업계에 알려진 바와 같이, 2차 IIR 필터는 수식에 의하여 Z-변환 도메인(transform domain)에서 표현될 수 있다:
Figure pct00003
수식에 의한 이산 시간 도메인에 표현된 필터의 출력, y[n],
Figure pct00004
시스템(100)의 필터링 동작 전에 계수들(b0, b1, b2, a1 및 a2)의 원하는 값들(desired values)은 구성 인스트럭션/데이터(configuration instruction/data)(107)를 결정하기 위해 필터 구성 모듈(106)에 의해 처리되며, 이것은 시스템(100)에 전달된다. 필터링 동작 동안에, 제1 IIR 필터는 전하 공유 이산 시간 아날로그 필터링 기법들을 이용하여 데시메이티드 신호(decimated signal)(111)를 필터링함으로써 제1 필터링된 신호(first filtered signal)(113)을 생성하며, 이는 아래에 자세히 설명된다.
제1 필터링된 신호(113)는 제2 전하 공유 이산 시간 아날로그 필터(second charge sharing discrete time analog filter)로 전달되며, 이것은 이 실시예에서 역시 필터링된 신호(115)를 생성하는 IIR 필터(114)('제2 IIR 필터'(114)로 언급된)이다. 제2 IIR 필터(114)는 제1 IIR 필터(112)와 같이 동일한 기본 구조를 갖는다. 제2 2차 IIR 필터(114)의 계수들(예를 들어, b0, b1, b2 a1 및 a2)은 필터 구성 모듈(filter configuration module)(106)에 의하여 제1 IIR 필터(112)의 계수들로부터 별도로(separately) 할당된다. 도 1에 도시된 바와 같이 두 개의 2차 IIR 필터들(112, 114)를 직렬연결함으로써 4차 IIR 필터가 구현될 수 있다. 위에 소개된 바와 같이, 다른 실시예에서, 심지어 더 많은 필터들이 직렬연결 되고/되거나 필터들의 다른 유형들을 구현하도록 달리(otherwise) 상호접속된다(interconnected).
제2 필터링된 신호(115)는 제2 필터링된 신호(115)를 인터폴레이팅(interpolating)하여 업-샘플링(up-sampling)에 의한(예를 들어, 8의 인수에 의한) 출력 신호(104)를 생성하는 전하 공유 이산 시간 인터폴레이션 필터(charge sharing discrete time interpolation filter)(116)로 전달된다. 데시메이션 필터와 마찬가지로 인터폴레이션 필터(116)는 '아날로그 계산'이라는 명칭의 미국 특허 8,188,753에 개시된 대로 전하 공유 이산 시간 FIR 필터로 구현될 수 있다. 이 특허에 개시된 하나의 접근방법은 N2 커패시터들을 이용하여 구현된 N-탭 FIR 필터이며, N2 커패시터의 값들은 원하는 필터(desired filter)의 계수와 일치(match)하도록 선택된다(예를 들어, 고정되도록 제작된다(fabricated)). 다른 실시예에서, 제2 IIR 필터의 각 출력은, 필터링 이전에, 다른 실시예들에서, IIR 필터의 각 출력이 IIR 필터의 다음 출력 이전에 K-1 제로 값들(zero values)로 패딩되는 동안에 K 배 복제된다. 이러한 인터폴레이션 필터(interpolation filter)의 일 실시예에서, 윈도된(windowed) 이상적인 FIR 필터가 이용된다. 다른 실시예에서, IIR 필터들의 K 배 레이트에서의 샘플들의 선형 인터폴레이션은 N=2K 포인트 FIR 필터와 함께 구현될 수 있다. IIR 필터의 각각의 출력 샘플은 그 후에 N 커패시터들을 충전하고 각각의 인터폴레이티드(interpolated) 출력 샘플이 2 커패시터들의 전하 공유에 의해 형성하는 것이며, 그 결과 2 커패시터들에 의한 2K의 배열(array)을 이용한다. 반드시 전하 공유를 이용하지 않아도 되는 인터폴레이션 필터링의 다른 형태 역시 이용될 수 있다. 다른 실시예에서, 인터폴레이션 필터(116)는 출력 신호의 특성에 맞게 일치되도록 적응적(adaptive)이다.
다른 실시예에서, 전술한 예시적인 필터 시스템(100)은 대형 시스템들(larger systems) 내 모듈로 포함될 수 있는 별도의(separate) 패키지로 구현된다. 예를 들어, 필터 시스템은 듀얼 인 라인 패키지(DIP)로 패키지되는 집적 회로로서 구현될 수 있다.
2. 무한 임펄스 응답(IIR) 필터들(Infinite Impulse Response (IIR) Filters)
위에서 예시적인 필터 시스템(100)을 설명하였으므로, 우리는 이제 시스템(100)의 IIR 필터들(112 및 114)이 실시예인 무한 임펄스 응답 필터들(infinite impulse response filters)을 형성하기 위한 일반적인 접근방법을 설명한다.
2.1 고정된 IIR 필터 구조(Fixed IIR Filter Architecture)
도 2를 참조하면, 고정된 IIR 필터(212)(가능한 분자 및 분모 다항식 차수들(possible numerator and denominator polynomial degrees)의 단지 실시예로 이해하는, 도 1과 같이, 2차 IIR 필터(N=2)로서 여기에 도시됨)는 필터링된 출력신호, y[n](213)를 생성하도록 미리 결정된, 고정된 전달 함수
Figure pct00005
에 따라 입력 신호x[n](211)을 필터링하고, 입력 신호, x[n](211)을 수신한다. IIR 필터(212)는 신호 경로 내 몇 개(예를 들어, 하나)의 능동 이득 요소(active gain element)를 포함하는 실질적으로 수동 회로이다. IIR 필터(212)는 수동 분모 프로세서(passive denominator processor)(1024) 및 증폭기(1038), 수동 분자 프로세서(passive numerator processor)(1022)를 포함하며, 이는 아래에 설명된다.
입력 신호, x[n](211)는 우선 분자 프로세서(numerator processor)(1022)로 전달된다. 분자 프로세서(numerator processor)(1022)는 제1 아날로그 메모리(1030)을 포함하며, 이것은 분자 차수(numerator degree) N에 대하여
Figure pct00006
커패시터들을 갖는다. 이 고정된 필터 구조에서, 커패시터들은 계수 b0 부터 bN에 따라 선택된다. 예를 들어, 커패시터들은 (0,0)로부터 (N,N)까지 인덱스되고, 입력 시간 n은 도 2에서 아날로그 메모리를 통해 사선(1074)에 의해 도시된, K=0,...N에 대하여, 커패시터들(k, (n-k)mod(N+1))을 충전한다.
시간 n에 대한 분자 프로세서(1022)의 출력을 결정하는 단계에서, k=0,...N(열을 형성)에 대하여, 인덱스 값들(k, n mod(N+1))을 갖는 분자 프로세서의 N+1 커패시터들은 공유 노드(1034)를 통해 결합되며, 결합된 커패시터들(coupled capacitors)의 전압이 평형을 이루는 것과 같이 그 포트들 간에 전하의 양 방향 흐름을 허용한다. 이 고정된 구조에서, 커패시터들은 인덱스(k,*)를 갖는 커패시터들의 사이즈가 bk에 비례하는 값들을 갖도록 선택된다. 제1 아날로그 메모리(1030)에서 커패시터들(1076)의 서로 다른 커패시턴스로 인해, 전하의 서로 다른 양은 사선(diagonal line)(1074) 내 포함된 각각의 커패시터(1076)에 일반적으로 저장된다. 따라서, 각각의 커패시터(1076)에 저장된 전하는 입력 신호 x[n]의 가중된 입력 샘플(weighted input sample)로 볼 수 있다. 제1 아날로그 메모리(1030)의 커패시터들(1076)의 열(column) 내에 포함된 커패시터들(1076)의 전하들은 입력 신호의 가중된 시계열(weighted time series)(예를 들어, b0x[n], b1x[n-1], 및 b2x[n-2])을 나타낸다. 커패시터들(1076)의 열(column)에 전하들은 b0x[n]+ b1x[n-1]+ b2x[n-2]에 비례하는 공유된 총 전하를 제시하는 것과 같이 본질적으로 작용하는 공유 노드(1034)에 결합된다.
분자 출력 신호(1036)는 분모 출력 신호(1039)와 함께 출력 공유 노드(1037)로 전달되며, 이것은 더 아래에 설명된 대로 -a1y[n-1]-a2y[n-2]에 비례하는 전하들을 본질적으로 나타낸다. 출력 공유 노드(1037)는 본질적으로 전하들을 더 공유함으로써 분모 출력 신호(1039)와 분자 출력 신호(1036)를 조합하고, 증폭기(1038)로 결과를 전달한다. 증폭기에 제공된 전압은 원하는
Figure pct00007
에 비례한다는 것을 주목해라.
증폭기는 필터링된 출력 신호, y[n](213)를 야기하는, 미리 결정된 이득 인자에 의해 전압을 스케일한다(scale).
위에서 설명된 공유 노드들은 IIR 필터(212)의 회로 레이아웃에 반드시 명시할 필요는 없으며, 버스 구조(bus structure)(예를 들어, 차동 신호 구현(differential signal implementation)를 위해 두 개의 와이어들/자취들(two wires/traces))에 의해 등가적으로 대체될 수 있다.
필터링된 출력 신호, y[n](213)는 역시 분모 프로세서(1024)로 입력으로 피드백된다. 분모 프로세서(1024)는 위에 도시된 필터 수식의 분모 부분을 구현하여 분모 출력(1039)를 야기한다. 분모 프로세서(1024)는 제2 아날로그 메모리(1040)(N by N 사이즈의)와 공유 노드(1048)을 포함한다.
제2 아날로그 메모리(1040)는 입력으로서 필터링된 출력 신호, y[n] (213)를 수신하고 필터링된 출력 신호, y[n] (213)의 샘플들의 시계열(time series)을 저장한다. 특히, 필터링된 출력 신호, y[n] (213)는 제2 아날로그 메모리(1040) 내 커패시터들의 사선(1080)에 저장된다. 예를 들어, 커패시터들은 (0,0)으로부터 (N-1, N-1)까지 인덱스 되고, 출력 y[n]은 도 2에 아날로그 메모리를 통해 사선으로 도시된
Figure pct00008
에 대한 커패시터들
Figure pct00009
을 충전한다.
이 고정된 구조에서, 커패시터들은 인덱스(k,*)를 갖는 커패시터들의 사이즈가 ak+1에 비례하는 값들을 갖도록 선택된다. 제2 아날로그 메모리(1040)에서 커패시터들(1082)의 서로 다른 커패시턴스로 인해, 전하의 서로 다른 총량이 사선(diagonal line)(1080) 내 포함된 각각의 커패시터(1082)에 저장될 수 있다. 따라서, 각각의 커패시터(1082)의 저장된 전하는 필터링된 출력 신호, y[n](213)의 가중된 입력 샘플(weighted input sample)로 볼 수 있다. 제2 아날로그 메모리(1040)의 커패시터들(1082)의 열(column)에 포함된 커패시터(1082)들의 전하들은 필터링된 출력 신호(즉, a1y[n-1], 및 a2y[n-2])의 가중된 시계열(weighted time series)을 나타낸다. 커패시터들(1082)의 열(column)의 전하들은 본질적으로
Figure pct00010
에 비례하는 전하를 나타내는 분모 출력 신호(1039)를 생성하도록 조합되는(combine)공유 노드(1048)로 전달된다.
위에서 설명한 바와 같이, 분모 출력(1039)는 분자 출력(1036)과 함께 출력 공유 노드(1037)로 전달된다. 적절하게 커패시터 사이즈에 대한 필터 계수들에 관한 비례 상수들 및 증폭기(1038)의 이득을 선택함으로써, 공유 노드(1037)의 출력은 원하는 출력(desired output)에 비례하는 전압이다.
Figure pct00011
커패시터들의 배열은 변형될(modified) 수 있고, 본질적으로 커패시터들의 위치들를 변경(permuting)함으로써 직사각형 배열(array)이고, 예를 들어, 한 행(row) 내에 입력 전하들 커패시터들에 대한, 그리고 출력은 한 열(column) 내에 커패시터들에 의해 결정된다는 것을 주목해라. 그러나, 커패시터들 값의 배열에 의해, 동일한 기능을 얻을 수 있다.
증폭기(1038)의 전압 이득을 제공하기 위한 다른 방식의 접근방법이 있다. 하나의 접근방법은 공유된 커패시터들의 총 전하가 공유된 커패시터들의 순(net) 커패시턴스보다 작은 커패시턴스를 갖는 커패시터로 전송되는 전하 전송 방법을 이용하는 전체 전하 공유 출력(total charge sharing output)을 증폭하는 것이며, 그 결과 전압이득을 제공한다.
3. 조정가능한 IIR 구조(Configurable IIR Architecture)
더 이상 자세한 설명이 생략되는, 조정가능한 IIR 필터 구조를 제공하기 위한 하나의 방법은 도 2에 도시된 아날로그 메모리들에 조정가능한 커패시터들의 메모리 배열들(arrays)을 단순히 이용하는 것이다. 예를 들어, 각 커패시터는 2의 인자들로 스케일하는(scale) 커패시터들의 세트(예를 들어, 8)를 포함하는 것이며, 그 결과 가능한 계수 값들(예를 들어, 256 개의 서로 다른 계수 값들)의 이산 세트를 제공할 수 있다. 일부 구현 예에서, 제조되기 위하여 필요한 커패시터 사이즈들의 범위는 원하지 않는 특성들(예를 들어, 회로 사이즈, 노이즈, 등)을 유발할 수 있거나 조정가능성의 정도(degree of configurability)는 충분하지 않을 수 있다.
아래에서 상세히 설명되는 IIR 필터들에 대한 조정가능한 접근 방법은 고정된 아날로그 메모리들과, 예를 들어, 모든 (N+1)2 과 N2 커패시터들이 동일한 값을 갖는 균일한(uniform) 커패시터들을 이용하는 것이다. 일반적으로, 아날로그 메모리들의 분모와 분자로부터 전하들을 공유하기 전에, 변형된(modified) 전하들이 "전하 공유 아날로그 연산 회로 및 적용들(CHARGE SHARING ANALOG COMPUTATION CIRCUITRY AND APPLICATIONS)" 명칭의, PCT 출원 번호 No. PCT/US11/48278에 나타난 다수의 단계 전하 스케일링 회로 방식(multiple phase charge scaling circuit approach)을 이용하여 형성됨에 따라, 원하는 IIR 필터 전달 함수들(transfer functions)을 구현하도록 아날로그 메모리들에 저장된 전하들의 조정가능한 스케일링(configurable scaling)을 제공한다.
도 3을 참조하면, 2차 IIR 필터(212)로서 N=2 차수에 대하여 도시된 조정가능한(configurable) IIR 필터는 입력들로 구성 인스트럭션(configuration instruction)(207)과 입력 신호, x[n](211)를 수신한다. IIR 필터(212)는 특정된 전달 함수(specified transfer function)를 구현하도록 구성 인스트럭션들/데이터(configuration instructions/data)(206)에 의해 아래 설명된 대로 구성된다. IIR 필터(212)가 구성된 이후에, IIR 필터(212)는 필터링된 출력 신호, y[n](213)을 생성한다. IIR 필터(212)는 디지털 제어 모듈(digital control module)(220), 분자 프로세서(222), 증폭기(238), 및 분모 프로세서(224)를 포함한다.
디지털 제어 모듈(220)은 구성 인스트럭션들/데이터(207)을 수신하고, 분자 프로세서(222)를 위한 분자 구성 인스트럭션들/데이터(226), 분모 프로세서(224)를 위한 분자 구성 인스트럭션들/데이터(228), 및 증폭기(238)을 위한 증폭기 구성 인스트럭션(amplifier configuration instruction)(229) 생성하도록 그것을 이용한다.
분자 프로세서(222)는 (N+1)2 균등 커패시터들(equal capacitors)의 제1 아날로그 메모리(230), 및 (N+1) 전하 스케일링 회로들(charge scaling circuits)(232, 233, 235) 그리고 전하 공유 노드(234)를 포함한다. 전하 스케일링 회로는 회로 내 커패시터들의 연속적인 세트들(successive sets)을 결합하는 스위치들을 이용하여 구현된, 전하 공유 단계들(charge sharing phases)의 서로 다른 시퀀스들을 이용하는 하이브리드 동작(hybrid behavior)을 제공하는 조정가능한 수동 스케일링 회로(passive scaling circuit)이다.
필터링 동작 동안에, 제1 아날로그 메모리(230)은 입력 신호(211)을 수신하고, 입력 신호,x[n](211)의 샘플들의 시계열을 저장한다. 아래에서 더욱 상세히 설명하는 바와 같이, 아날로그 메모리(230)는 입력 신호의 시계열(211)이 저장된 복수의 커패시터들을 포함한다. 도 3의 IIR 필터(212)에서, 시계열은 K=0,...,N에 대하여, 인덱스들
Figure pct00012
을 갖는 커패시터들을 n 충전하는 때에 입력을 갖는, 도 2에 도시된 고정된 필터를 위한 것과 유사한 방식으로 분자 프로세서(222)의 제1 아날로그 메모리(230)에 의해 저장된다. 충전 이후에 이러한 커패시터들의 전하들은 입력 전압에 비례하나, 이 시점에서 필터 계수들에 무관하다. 공유 노드(234)를 경유하여 전하들을 결합하기 전에, 스케일된 전하들(scaled charges)은 원하는 필터 계수들 b0 내지 bN 에 따라 K=0,...,N에 대하여, 인덱스들
Figure pct00013
을 갖는 커패시터들의 전하들로부터 결정된다.
예를 들어, 제1 전하 스케일링 회로(235)는 계수 b0에 의해 그것의 입력 전하를 스케일(scale)하도록 구성된다. 아래에서 상세히 설명된 바와 같이, 이 스케일링 동작은 후에 공유 노드(234)와 결합된 하나 또는 그 이상의 커패시터들에 존재하는 계수 b0 와 메모리 커패시터의 곱에 원래 전하와 비례하는 전하를 야기하는, 전하 공유 단계들의 시퀀스(sequence of charge sharing phases)를 이용하여 수행된다. 전하 스케일링 회로들(charge scaling circuits)의 스케일된 출력들(scaled outputs)은 분자 출력(236)을 야기하는 스케일된 전하들을 유효하게 결합시키는 공유 노드에 제공되며, 이것은
Figure pct00014
에 비례하는 전하 출력으로 유효하게 동작한다(effectively acts).
분자 출력(236)은 분모 출력(239)와 결합되는 출력 공유 노드(237)에 전달된다. 출력 공유 노드(237)의 결과는 필터링된 출력 신호, y[n](213)을 생성하는, 증폭기 구성 인스트럭션(229)에 따라 스케일된(scaled) 증폭기(238)로 전달된다.
위에서 설명된 고정된 IIR 필터에 따라, 필터링된 출력 신호, y[n](213)은 IIR 필터(212) 밖으로 전달되고 또한 분모 프로세서(224)에 입력으로 피드백된다. 분모 프로세서(224)는 분모 출력(239)을 야기하는, 위에서 보여진 IIR 필터 수식의 분모 부분(즉,
Figure pct00015
)을 구현하기 위한 입력들을 이용한다. 분모 프로세서(224)는 제2 아날로그 메모리(240), N 전하 스케일링 회로(244, 246), 및 공유 노드(248)을 포함한다.
제2 아날로그 메모리(240)은 N2 고정된 커패시터들을 갖고, 입력으로 필터링된 출력 신호,y[n](213)을 수신하고, 필터링된 출력 신호,y[n](213)의 샘플들의 시계열을 저장한다. 도 3의 IIR 필터(212)에서, 분모 프로세서(224)의 제2 아날로그 메모리(240)에 의해 저장된 시계열은 필터링된 출력 신호(213)의 두 이전 값, y[n-1] 및 y[n-2]과 함께 필터링된 출력 신호, y[n](213)의 현재 값을 포함한다. y[n-1] 및 y[n-2]은 분모 구성 인스트럭션(228)과 함께 전하 스케일링 회로들(244, 246) 중 대응하는 하나로 각각 전달된다. 분모 구성 인스트럭션(228)에 기반하여, 각 전하 스케일링 회로(224, 226)는 그것의 수신된 샘플이 특정 필터 계수에 의해 스케일되도록 구성된다. 예를 들어, 제4 전하 스케일링 회로(244)는 계수 a1에 의해 그것의 입력 샘플을 스케일하도록 구성되고, 제5 전하 스케일링 회로(246)은 계수 a2에 의해 그것의 입력 샘플을 스케일하도록 구성된다. 위 경우에서, 이러한 스케일링 동작은 전하 공유 단계들의 시퀀스(sequence of charge sharing phases)를 이용하여 수행된다. 전하 스케일링 회로들(244,246)의 스케일된 출력들이 분모 출력(239)을 초래하는 두 출력들을 조합하는 공유노드(248)로 제공된다. 분모 출력(239)는 IIR 필터 수식의 분모와 동일하다,
Figure pct00016
.
위에서 설명한바와 같이, 분모 출력(239)는 분자 출력(236)과 함께 출력 공유 노드(237)로 전달된다. 출력 공유 노드(237)의 결과는 증폭기(238)에 의해 스케일된다. 전하 공유는 단독으로 필터 계수들의 제한된 세트(limited set of filter coefficients)만을 구현할 수 있기 때문에, 증폭기(238)는 전하 버퍼 또는 이득을 제공하기 위하여 이용된다. 예를 들어, 전하 공유의 특성에 기인하여,
Figure pct00017
의 계수는 증폭기(238)의 이용 없이는 불가능하다. 그 결과로 발생된 출력 신호는
Figure pct00018
이다.
4. 자세한 IIR 필터 구조(Detailed IIR Filter Architecture)
도 4를 참조하면, 도 3의 IIR 필터(212)의 자세한 구조가 도시된다. 간단히 하기 위하여, 디지털 제어기(220)와 그것에 연관된 제어 신호는 도 4로부터 생략된다. 점선은 도 3에 개시된 특정 모듈에 해당하는 도 4의 구조의 부분들을 설명하기 위하여 이용된다. 특히, 분자 프로세서(222)는 제1 아날로그 메모리(230)를 둘러싸고 있는(enclosing) 박스, 제1 전하 스케일링 회로(235)를 둘러싸고 있는(enclosing) 박스, 제2 전하 스케이링 회로(233)을 둘러싸고 있는(enclosing) 박스, 및 제3 전하 스케일링 회로(232)를 둘러싸고 있는(enclosing) 박스를 포함하는 연결된 박스들의 그룹에 의해 둘러싸여져(enclosed) 도시된다. 증폭기(238)는 점선의 별도 박스(separate box)에 의해 둘러싸여져(enclosed) 도시된다. 분모 프로세서(224)는 제2 아날로그 메모리(240)를 둘러싸고 있는(enclosing) 박스, 제4 전하 스케일링 회로(244)를 둘러싸고 있는(enclosing) 박스, 및 제5 전하 스케일링 회로(246)을 둘러싸고 있는(enclosing) 박스를 포함하는 연결된 박스들의 또 다른 그룹에 의해 둘러싸여져(enclosed) 도시된다.
각각의 아날로그 메모리들(230, 240)은 복수의 스위치들(352)를 이용하는 다양한 구성들로 배치될 수 있는 복수의 고정된 커패시터들(350)을 포함한다. 다른 실시예에서, 아날로그 메모리들(230, 240)은 고정된 커패시터들(350)(즉, (N+1)2 커패시터들를 포함하는)의 사각 어레이들(square arrays)이다. 각각의 전하 스케일링 회로들(235, 233, 232, 244, 246)은 복수의 스위치들(352)를 이용하는 다양한 구성들로 배치될 수 있고 아날로그 메모리들의 커패시터들(350)에 결합되는 복수(예를들어, 2)의 조정가능한(configurable) 커패시터들(351)을 포함한다. 조정가능한 커패시터들(351)은 복수의 서로 다른 커패시턴스 값들(a number of different capacitance values)을 나타내도록 조정가능하다. 예를 들어, 조정가능한 커패시터들(351)은 실제로 다른 것들과 함께 병렬 조합의 내부로 또는 외부로 각각 스위칭 할 수 있는 2 개의 전력(power of two)에 의해 서로 다른 커패시턴스 값들을 갖는 6개 커패시터를 포함할 수 있다. 이러한 실시예에서, 육 비트 구성 단어(six bit configuration word)는 조정가능한 커패시터의 커패시턴스 값을 명시하기(specify) 위해 이용될 수 있다.
다른 실시예에서, 증폭기(239)는 두 입력들 간의 차이의 음수 버전(negative version)과 두 입력들 간의 차이의 양수 버전(positive version) 둘다 출력하는 차동 증폭기(differential amplifier)이다.
일반적으로, IIR 필터(212)는 네 단계로 나누어(in four separate phases) 필터링된 출력 신호, y[n](213)을 연산한다: 아날로그 메모리 로딩 단계, 제1 전하 스케일링 단계, 제2 전하 스케일링 단계, 및 판독 단계(read phase). 다른 실시예에서, IIR 필터는 필터 구성 모듈(106)부터 구성 인스트럭션들/데이터(107)를 저장하는 구성 메모리(미도시)(예를 들어, 플래시 또는 휘발성 디지털 메모리(volatile digital memory))를 포함한다. 구성 인스트럭션들/데이터(107)는 IIR 필터(212)의 스위치들을 구성하기 위해 이용되어, 그것이 4 단계를 통해 사이클되도록한다. 또한, 구성 인스트럭션들/데이터(107)는 전하 스케일링 회로들의 커패시터들을 구성하기 위한 구성 단어들(configuration words)를 포함할 수 있다. 예를들어, 복수의 전하 스케일링 단계들을 통해 전하 스케일링 회로들 주기(charge scaling circuits cycle) 같이, 구성 단어들은 커패시터들의 커패시턴스를 구성하기 위해 이용되고 플래시 메모리로부터 판독될 수 있다.
다른 실시예에서, 로직 회로(logic circuitry)(미도시)는 구성 메모리 내에 저장된 구성 인스트럭션들/데이터에 따라 커패시터들과 스위치들을 구성하기 위한 목적으로 IIR 필터(212)에 포함된다.
각 단계는 간단하게 아래에 설명되고 후에 상세한 실시예가 제공된다.
4.1 로드 아날로그 메모리 단계(Load Analog Memory Phase)
도 5를 참조하면, 아나로그 메모리들(230, 240)을 로딩하는 일 실시예가 도시된다. 이 실시예에서, 제1 아날로그 메모리(230)는 커패시터들의 (N+1)2 배열(array)고 제2 아날로그 메모리(240)은 커패시터들의 N2 배열(array)다.
제1 아날로그 메모리(230)를 로드하기 위하여, 제1 아날로그 메모리(230)의 커패시터들(454)의 사선(즉, C13, C22 및 C31)을 통해 교차하는 선)이 커패시터들의 단자들이 X+ 및 X- 신호들과 전기적으로 연결되도록 스위치들을 닫아 충전된다. 이것은 커패시터들의 전하를 차례차례 배치하는 커패시터들의 단자로 입력 전압의 인가를 가져온다. C13, C22 및 C31 모두 동일한 커패시턴스를 가지므로, 동일한 전하가 C13, C22, 및 C31로 로드된다. 후속 로드 단계에서 로드될 커패시터들(454)의 사선이 이동되어, 충전될 커패시터들의 서로 다른 세트(different set)가 발생한다. 커패시터들(454)의 사선이 제1 아날로그 메모리(230)의 끝에 도달할때, 라인은 제1 아날로그 메모리(23O)의 시작 부근으로 돌아와 감싼다(wraps). 이런 방법으로, 입력 신호의 시계열, X,는 제1 아날로그 메모리(230) 내에 저장된다.
제2 아날로그 메모리(240)을 로드하기 위하여,제2 아날로그 메모리(240)의 커패시터들(456)의 제2 사선(즉, C41 및 C42를 통해 교차되는 선)은 스위치들을 닫아 충전되어 커패시터들의 단자들이 Y+ and Y- 신호 선들에 전기적으로 연결되도록 한다. 이것은 커패시터의 전하들을 차례차례 배치하는 커패시터들의 단자들로 출력 전압의 인가를 초래한다. C41 및 C42 각각은 동일한 커패시턴스를 갖기 때문에, 동일한 전하가 C41 및 C42로 로드된다. 후속 로드 단계에서 로드될 커패시터들(456)의 사선이 이동되어 충전될 커패시터들의 서로 다른 세트가 발생된다. 커패시터들(456)의 사선이 제2 아날로그 메모리(240)의 끝에 도달될 때, 그 선은 제2 아날로그 메모리(240)의 시작점 부근으로 돌아가 감싼다. 이 방법에서, 출력 신호,Y,의 시계열은 제2 아날로그 메모리 내에 저장된다. 다수의 커패시터들은 전하 공유 단계들에 대하여 커패시터들로부터 전하를 판독하는 것(reading charge)의 파괴적인 본성으로 인해 동일한 샘플 값으로 충전되는 것을 주의해라
이 실시예에서, X 및 Y 신호들이 차동적으로 표현되고, 따라서, 스위치들이 닫히는 것에 따라, 양의 또는 음의 전하들이 상응하는 계수 bk 및 ak 의 사인(sign)에 따라, 아날로그 메모리들(230, 240)의 커패시터들에 배치될 수 있다는 것을 주목해라. 예를 들어, 만일
Figure pct00019
이라면, kth 행(row) 내에 커패시터들은 반전된 입력들(inverted inputs)로 충전된다.
4.2 제 1전하 공유 단계(First Charge Sharing Phase)
전하 공유 단계들 전에, 전하 공유 회로들의 커패시터들은 스위치들(미도시)를 이용하여 방전된다는 것을 주목해라.
도 6을 참조하면, 아날로그 메모리들(230, 240)이 로드된 이후에, 분자 및 분모 프로세서들(222,224)의 스위치들은 각각의 전하 스케일링 회로들(235, 233, 232, 244, 246)의 제1 커패시터 C14, C24, C34, C44, C54 와 함께 각각의 아날로그 메모리들(230, 240)의 일 열(one column)(558, 560) (출력 또는 입력 전하의 시계열을 나타내는 각 열) 간에 전하를 공유하기 위하여 재구성된다.
예를 들어, 분자 프로세서(222)에서, 제1 아날로그 메모리(230)의 C12는 제1 전하 스케일링 회로(235)의 C14와 병렬로 배치되고, 제 1아날로그 메모리(230)의 C22는 제2 전하 스케일링 회로(233)의 C24와 병렬로 배치되고, 제 1아날로그 메모리(230)의 C32는 제3 전하 스케일링 회로(233)의 C34와 병렬로 배치된다.
분모 프로세서(224) 내에서, 제 2아날로그 메모리(240)의 C42는 제4 전하 스케일링 회로(244)의 C44와 병렬로 배치되고, 제2 아날로그 메모리(240)의 C52는 제5 전하 스케일링 회로(246)의 C54와 병렬로 배치된다.
도면에 도시된 바와 같이 병렬로 커패시터들을 배치하는 단계는 전하 스케일링 회로들의 커패시터들과 아날로그 메모리들의 커패시터들 간에 분배될(즉, 공유될) 아날로그 메모리들의 커패시터들의 전하를 유발한다. 아래에서 더욱 상세히 설명되는 바와 같이, 아날로그 메모리들 내 커패시터들로부터 대응하는 전하 스케일링 회로들 내 커패시터들까지 전송되는 전하의 총량은 커패시터들의 각각의 크기에 달려있다.
4.3 제 2 전하 공유 단계(Second Charge Sharing Phase)
도 7을 참조하면, 아래 제1 전하 공유 단계에서, 분자 및 분모 프로세서들(222,224)의 스위치들은 제2 전하 공유 단계를 구현하기 위하여 재구성된다. 제2 전하 공유 단계의 두 개의 모드들이 가능하고, 각 전하 공유 회로는 서로다른 모드를 이용하기 위하여 구성될 수 있다.
제1모드에서, 분자 및 분모 프로세서(222,224)의 스위치들은 전하 스케일링 회로(235, 233, 232, 244, 246)의 제1 커패시터(즉, C14, C24, C34, C44 또는 C54)와 전하 스케일링 회로들(235, 233, 232, 244, 246)의 대응하는 제2 커패시터(즉, C15, C25, C35, C45 또는 C55) 간에 전하를 공유하기 위하여 재구성된다. 도 7의 실시예에서, 분자 프로세서(222)는 C14 및 C15가 서로 병렬로 배치되록 그 스위치들을 구성하는 것에 의해 그리고 C34 및 C35가 서로 병렬로 배치되도록 그 스위치를 구성하는 것에 의해 제2 전하 공유 단계의 제1 모드를 수행한다.
제2 공유 전하 단계의 제2 모드에서, 분자 및 분모 프로세서(222,224)의 스위치들은 아날로그 메모리들(230,240)의 커패시터(예를들어, C12, C22, C32, C42 또는 C52), 전하 스케일링 회로들(235, 233, 232, 244, 246)의 대응하는 제1 커패시터(즉 , C14, C24, C34, C44 또는 C54)와 전하 스케일링 회로들(235, 233, 232, 244, 246)의 대응하는 제2 커패시터(즉, C15, C25, C35, C45 또는 C55) 간에 전하를 공유하기 위하여 재구성된다.
도 7의 실시예에서, 분자 프로세서(222)는 제2 전하 스케일링 회로(233)의 C24 및 C25와 병렬로 제1 아날로그 메모리(230)의 C22를 배치하기 위하여 전하 공유의 제2 모드를 이용한다. 분모 처리부(224)는 제5 전하 스케일링 회로(246)의 C54 및 C55와 병렬로 제2 아날로그 메모리(240)의 C52를 배치하고 제 4 전하 스케일링 회로(244)의 C44 및 C45와 병렬로 제2 아날로그 메모리(240)의 C42를 배치하기 위하여 전하 공유의 제2 모드를 이용한다.
위의 케이스와 같이, 도면에 도시된 바와 같이 병렬로 커패시터를 배치하는 것은 서로 간에 분배된 커패시터들에 전하를 유발한다(cause). 아래에서 더 자세하게, 하나의 커패시터에서 다른 하나로 전송된 전하의 양은 커패시터들의 각각의 사이즈에 결정된다.
4.4 판독 단계(Read Phase)
전하 공유 단계 동안에, 스위치들(s1 및 s2)는 증폭기(238)의 커패시터들을 방전시킨다는 것을 주목해라.
도 8을 참조하면, 제2 전하 공유 단계 이후에, 분자 및 분모 프로세서들(222,224)의 스위치들은 각각의 전하 스케일링 회로들(235, 233, 232, 244, 246)로부터 스케일된 전하들을 판독하기 위하여 재구성된다.
각 전하 스케일링 회로(235, 233, 232, 244, 246)에 대하여 스위치들은 두 판독 모드 중 하나를 구현하기 위하여 구성된다. 판독 모드는 전하 스케일링 소자(charge scaling element)에 대한 제2 전하 공유 단계의 모드에 기반하여 결정된다. 예를 들어, 만일 특정한 전하 스케일링 소자가 이전에 제2 전하 공유 단계의 제1 모드를 실행한다면, 후에 전하 스케일링 소자의 제2 커패시터(즉, C15, C25, C35, C45 또는 C55)와 전하 스케일링 소자의 제1 커패시터(즉, C14, C24, C34, C44 또는 C54)의 병렬 조합의 전하는 스케일된 전하(scaled charge)로 판독된다. 만일 특정한 전하 스케일링 소자가 이전에 제2 전하 공유 단계의 제2 모드를 실행한다면, 후에 아날로그 메모리들(230,240) 중의 하나 내부에 커패시터(예를들어, C12, C22, C32, C42, C52), 전하 스케일링 소자의 제1 커패시터(즉, C14, C24, C34, C44 또는 C54), 및 전하 스케일링 소자의 제2 커패시터(즉 C15, C25, C35, C45 또는 C55)의 병렬 조합의 전하는 스케일된 전하(scaled charge)로 판독된다.
스케일된 전하들은 전하 스케일링 회로들(235, 233, 232, 244, 245)로부터 판독된다. 판독 전하들의 합은 증폭기(238)의 차동 입력들(differential inputs)로 전달된다.
판독 단계 동안에, 증폭기(238)는, 제로(zero)로 자신의 차동 입력을 구동함으로써, 자신의 입력들 및 출력들을 결합하는 커패시터들(CA1, CA2)로 전달되는 자신의 입력과 결합되는 분자 및 분모 프로세서들의 커패시터들에 총 전하를 유발한다(cause). 판독 단계 이후에, 증폭기(238)의 입력 스위치들(s3,s4)이 열리고(예를 들어, 다음 로드 단계에서) 증폭기(238)의 차동 출력은 y[n]에 비례하는 전압이다. 증폭기 커패시터들(CA1, CA2)는 그들스스로 조정가능함에 따라, 증폭기(238)의 이득의 크기는 제어된다.
4.5 전하 스케일링 회로 실시예들(Charge scaling Circuit Examples)
4.5.1 제1 전하 스케일링 회로
도 9a-9d를 참조하면, 필터 계수 b0=0.49215에 의하여 2.0V 입력 전압을 스케일하기 위하여 도 3의 제1 전하 스케일링 회로(235)를 이용하는 실시예가 도시된다. 도 3에서, 전하 공유 회로들이 두 조정가능한(configurable) 커패시터들 각각으로 도시된다. 도 9a-9d에서, 하나의 커패시터는 베이스 커패시턴스의 2의 거듭제곱의 배수인(multiples of powers of two of a base capacitance)(예를들어 6개까지) 커패시터들의 세트의 선택을 통해 커패시턴스를 세팅함으로써 조정가능하다. 다른 커패시터는 마찬가지로, 선택적으로 구성가능한 일련의 커패시터(Cc)의 추가를 갖는, 조정가능한(configurable) 커패시터를 갖는다. 아래에 나타난 실시예에서, 도면에 나타난 커패시터의 조정된 커패시턴스들은 C13=3.0pF, C14=2.8pF, Cc=0.5pF 및 C15=0.2pF이다. Cc는 추가적인 스케일링 인자들을 제공하는 목적을 위하여 전하 스케일링 회로(235)의 내부 또는 외부에 조절가능하게 스위치될 수 있는(즉, 구성 인스트럭션들/데이터(207)에 따라) 커패시터이다. Cc 및 C15의 일련의 조합은 0.143pF의 등가 커패시턴스(equivalent capacitance)를 갖는다.
아날로그 메모리(즉, C13)의 커패시터가 로드되기 이전에, 모든 커패시터들의 전하들 및 전압들은 아래 표에서 요약되는 것과 같이 제로가 될 것으로 가정된다(assumed).
Figure pct00020

도 9a를 참조하면, 제1 아날로그 메모리(230) 내의 커패시터는 메모리 로딩 단계에서 충전된다. 이 단계에서 제1 아날로그 메모리(230)의 제2 스위치(864) 및 제1 스위치(862)가 닫혀, C13으로 인가될 2.0V의 입력 전압을 일으킨다. 2.0V을 인가하여 C13에 6.0pC의 전하가 발생한다. 따라서 커패시터의 전압들 및 전하의 요약은 아래와 같다.
Figure pct00021
도 9b를 참조하면, 제1 전하 공유 단계는 제1 및 제2 스위치들(862,864)를 여는 단계 및 제3 스위치(865)와 제4 스위치(866)를 닫는 단계를 포함하여, C13 및 C14 간에 전하 공유를 발생시킨다. 제1 전하 공유 단계의 완료시에, 전하 2.8966pC이 C13으로부터 C14까지 전달된다. 제1 전하 공유 단계 이후에 커패시터의 전하들 및 전압들의 요약은 아래와 같다.
Figure pct00022
도 9c를 참조하면, 제2 전하 공유 단계의 제1 모드는 제 3 및 제 4 스위치들(865, 866)을 여는 단계 및 제 5 스위치(868)을 닫는 단계를 포함하여 Cc 및 C15의 일련의 조합과 C14와 간에 전하 공유가 발생한다. 제2 전하 공유 단계 완료시에, 전하 0.141pC가 C14으로부터 Cc 및 C15의 일련의 조합까지 전달된다. 제2 전하 공유 단계 이후에 커패시터의 전하들 및 전압들의 요약은 아래와 같다.
Figure pct00023
도 9d를 참조하면, 판독 단계는 제6 스위치(870)와 판독 라인(872)을 연결한다. 따라서, C14의 전하는 판독 라인(872)으로 공유된다. 공유된 전하는 입력 전압(예를 들어, 2.0V)와 필터 계수(
Figure pct00024
)의 곱에 비례한다는 점을 주목하라.
4.5.2 제2 전하 스케일링 회로(Second Charge Scaling Circuit)
도 10a-10d를 참조하면, 필터 계수 b1=0.9137에 의해 2.0V의 입력전압을 스케일하기 위하여 도 3의 제2 전하 스케일링 회로(233)을 이용하는 실시예가 도시된다. 아래에 제시된 실시예에서 도면에 도시된 커패시터들의 조정된 커패시턴스는 C22=3.0pF, C24=0.2pF, Cc=0.5pF, C25=0.1pF이다. 위 케이스에서와 같이, Cc는 추가적인 스케일링 인자들을 제공하기 위한 목적을 위해 전하 스케일링 회로(233)의 내부 또는 위부로 스위치될 수 있는 커패시터이다. Cc와 C25의 일련의 조합은 0.083pF의 등가 커패시턴스를 갖는다.
아날로그 메모리의 커패시터(즉, C22)가 로딩되기 이전에, 커패시터들 모두의 전하들 및 전압들은 아래 표에 요약된 대로 제로가 될 것으로 가정된다.
Figure pct00025
도 10a를 참조하면, 제1 아날로그 메모리(230) 내의 커패시터는 메모리 로딩 단계에서 충전된다. 이 단계에서 제1 아날로그 메모리(230)의 제2 스위치(964) 및 제1 스위치(962)는 닫혀, C22로 인가되는 2V의 입력 전압이 발생된다. C22로 2V가 인가되어 C22에 6.0pC의 전하가 발생한다. 따라서, 커패시터들의 전하들 및 전압들의 요약은 아래와 같다:
Figure pct00026
도 10b를 참조하면, 제1 전하 공유 단계는 제1 및 제2 스위치들(962,964)를 여는 단계 및 제3 스위치(965)와 제4 스위치(966)를 닫는 단계를 포함하여, C22 및 C24 간에 전하 공유가 발생한다. 제1 전하 공유 단계의 완료시에, 전하 0.375pC가 C23으로부터 C24까지 전달된다. 제1 전하 공유 단계 이후에 커패시터의 전하들 및 전압들의 요약은 아래와 같다:
Figure pct00027
도 10c를 참조하면, 제2 전하 공유 단계의 제2 모드는 닫힌 제3 및 제4 스위치들(965,966)을 떠나는 단계(leaving)와 제5 스위치(968)를 닫는 단계를 포함하여, C22, C24 과 Cc 및 C25의 일련의 조합 간에 전하 공유가 발생한다. 제2 전하 공유 단계의 완료시에, 전하 0.152pC가 C22 및 C24로부터 C25 및 Cc의 일련의 조합까지 전달된다. 제2 전하 공유 단계 이후에 커패시터의 전하들 및 전압들의 요약은 아래와 같다:
Figure pct00028
도 10d를 참조하면, 판독 단계는 떠나는(leaving) 제3, 제4, 및 제5 스위치들(965, 966, 968)이 열리는 동안에 판독 라인(972)과 제6 스위치(974)을 연결한다.
따라서, C22의 5.482pC의 전하는 판독 라인(972) 내부로 공유된다.공유된 전하는 입력 전압(예를 들어, 2.0V)과 필터 계수(예를들어, b0=0.9137=5.482pC/6.0pC)의 곱에 비례한다는 점을 주목하라.
5. 대안들(Alternatives)
위 실시예들에서, 아날로그 메모리들(230, 240) 내에 커패시터들의 사용 및 로딩단계는 규칙적인 패턴(in a regular pattern)으로 수행되는 것으로 설명된다. 그러나, 다른 실시예들에서, 커패시터들 내에 불일치들 또는 결함들을 어드레스하기 위하여(to address), 커패시터들의 사용 및 로딩단계는 불규칙한 또는 의사 랜덤(pseudo-random) 패턴으로 수행된다.
다른 실시예에서, 추가적인 소자(예를 들어, 스위치들)이 신호 샘플들로 필터 계수들의 적용을 중단시킬(disrupt) 수 있는 스위치 소자들(예를들어, 스위칭 트랜지스터들)의 커패시턴스를 포함하는 기생 커패시턴스들을 어드레스하기 위하여 추가된다.
다른 실시예들에서, 필터 디자이너는 컴퓨터 프로그램을 이용한 필터 특성을 지정(specify)할 수 있고 이후에 IIR 필터 모듈들에 의하여 사용할 수 있는 구성 인스트럭션으로 필터 특성들을 매핑하는(map) 필터 구성 모듈로 상기 지정된 필터 특성이 전달된다.
실시예들이 위에서 2차 IIR 필터들을 설명하는 반면에, 다른 필터 타입들이 가능하다. 예를들어, 일부 필터링 시스템들은 단지 극들(poles)을 포함하는 IIR 필터를 포함한다. 다른 실시예들에서, 필터링 시스템들은 더 높은 차수의 필터들을 포함하고 분자 및 분모 다항식들의 차수(degree of the numerator)를 동일하게 할 필요가 없을 수 있다.
다른 실시예들에서, 위에서 설명된 필터 구성 모듈은 각 전하 공유 회로를 위한 하나 또는 그 이상의 구성 단어들(configuration words)을 발생시켜 구성 인스트럭션들/데이터를 형성한다. 예를 들어, 특정한 전하 공유 회로에 대한 구성 워드는 추가적인 커패시터, Cc, 가 전하 공유 회로 내부로 결합되는 지 여부를 구성하기 위한 1 비트와 전하 공유 회로의 전하 공유 모드를 구성하기 위한 1비트, 전하 공유 회로의 제2 커패시터, C2를 구성하기 위한 6비트, 전하 공유 회로의 제1 커패시터, C1을 구성하기 위한 6비트를 포함하는 14비트 워드가 될 수 있다.
도 3에 도시된 스위치 구성들과 함께, 전하 스케일링 회로 동작의 다른 모드들이, 예를 들어, 출력시 판독을 위한 커패시터들의 상이한 선택들과 함께 및/또는 둘 이상의 전하 공유 단계들과 함께, 두 전하 공유 단계 내에 열리고 닫히는 스위치들의 또 다른 조합과 함께 이용될 수 있다. 또한, 전하 스케일링 회로들을 위해 도시된 특정한 회로 배열들이, 예를들어, 둘 이상의 조정가능한 커패시터들과 함께, 이용되며, 이것은 커패시터들 간에 전체 스위치가능한 연결을 제공하거나 중간 스위치들을 가지고 체인으로 배열될 수 있다고 이해되어야 한다.
도 8에 도시된 대로 시스템의 실시예의 상세한 동작의 설명에 있어서, 단일의 판독 단계는 상기 선택된 커패시터들 내 총 전하를 이득 소자에서의 커패시터들로 전송하기 위하여 이용되는 것을 주목해라. 그러나, 전하를 전송시키는 단일의 클럭 단계(single clock phase)를 이용해야 하고, 다수의 클럭 단계(multiple clock phases)가 이용될 수 있고, 커패시터들의 서로 다른 서브셋들의 이러한 다수의 단계들(multiple phases)의 각각은 자신의 전하를 이동시킬 수 있다. 또 다른 실시예에서, 판독 단계는 증폭기에 커패시터들을 연결하지 않고, 커패시터들이 커패시터들의 전하를 공유하기 위하여 모든 커패시터들이 결합되는 제1 단계로 나뉠 수 있으며, 그에 따라 모든 커페시터에 공통 전압(common voltag)이 발생된다. 상기 판독 단계의 제2 단계에서, 증폭기에 모든 커패시터들을 연결할 필요는 없고, 커패시터들의 서브셋을 선택함으로써 선택가능한 이득 감소(selectable gain reduction) 달성되어, 유효 이득(effective gain)이 증폭기에서 커패시터들의 구성(configuration of the capacitors)에 기반할 뿐만 아니라 증폭기 커패시터들에게로 전하를 전송하기 위한 커패시터들의 선택에 기반되도록 한다.
다른 실시예들에서, 위에서 설명된 증폭기의 이득은 분모 계수를 가진 오프셋(offset)이 될 수 있다. 예를들어, 분모 계수들,a, 의 전부는 1/
Figure pct00029
에 의해 스케일될 수 있고 증폭기의 이득은
Figure pct00030
일 수 있고, 동일한 필터 특성을 산출함에 따라 1보다 큰 인자들에 의하거나 매우 작은 인자들에 의한 스케일링 변경을 방지한다. 전달 함수의 전체적인 스케일링은 분자 계수들의 최대 크기를 어드레스(address)할 수 있으며, 이것은 따라서 모두 크기가 1과 동일하거나 작은 것으로 가정된다.
다른 실시예들에서, 전하 공유 회로들에 의해 구현되는 계수들은 필터 구성 시스템(filter configuration system)(106) 내에서 디지털로(digitally) 표시되고, 원하는 계수와 전하 이송의 정도(degree of charge transfer) 간에 선형 관계(linear relationship)를 달성하기 위하여 전하 공유 회로를 구성하도록(to configure) 변환된다. 예를들어, 필터 구성 시스템 내에서 룩업 테이블은 계수 표현을 수용하고 전하 공유 회로를 구성하는(configure) 출력들을 제공한다.
구성 인스트럭션들/데이터(configuration instructions/data)가 복수의 다양한 방법으로 제공될 수 있다. 다른 실시예들에서, 각 전하 공유 회로는 스위치들을 제어하기 위하여 저장된 값들과 클럭 신호를 조합하기 위한 제어 로직 뿐만 아니라, 휘발성 디지털 저장 레지스터(volatile digital storage register) 및/또는 고정된 데이터 레지스터(fixed data register)(예를들어, 메탈 레이어 ROM 셀들)를 포함한다. 일부 구현들에서, 시스템이 파워 업될 때(powered up), 고정된 레지스터로부터의 값들(values form fixed register)은 예를 들어, 디폴트 필터(default filter)를 구현하기 위하여, 휘발성 레지스터로 전송된다. 다른 실시예에서, 파워 업에서, 시스템은, 예를 들어, 직렬 연결을 통해(over a serial connection), 외부 메모리로부터 회로들을 구성하기 위한 데이터를 검색한다. 다른 실시예들에서, 데이터 값들은 외부 제어 하에 제어 레지스터들을 통해 설정된다.
다른 실시예들에서, 필터 구성 시스템(106)은 워크스테이션에서 실행되는 소프트웨어에 구현되어 위에서 설명한 시스템들과 필터링 회로를 구성하기 위하여 후속하여 이용되는 구성 인스트럭션들/데이터(configuration instructions/data)를 결정하기 위하여 이용된다. 다른 실시예들에서, 인스트럭션들/데이터(본질적으로, 위에 설명된 시스템들 및 필터링 회로들에 기능성을 부여하는(impart functionality))이 필터 시스템으로 구성 인스트럭션들/데이터를 전송하기 위하여 나중에 이용되는 유형 매체(tangible media)에 저장되는 동안에, 필터 구성 시스템에 의해 결정되는 구성 인스트럭션들/데이터는 직접적으로 필터 시스템(100)에 전송된다.
전술한 설명은 발명의 범위를 제한하는 것이 아니고, 설명하기 위하여 의도된 것이며, 이는 첨부된 청구항의 범위에 의해 정의된다. 다른 실시예들은 다음 청구항의 범위 내이다.

Claims (19)

  1. 제1 이산 시간 아날로그 신호 필터 섹션을 포함하는 신호 처리 장치에 있어서, 상기 제1 섹션은
    입력 신호 값들의 시계열(time series)을 수용하기 위한 입력;
    출력 신호 값들의 시계열을 제공하기 위한 출력;
    복수의 커패시터들을 포함하는 아날로그 신호 저장 섹션;
    (a) 상기 입력 신호 값들의 연속적인 값들에 따라 상기 복수의 커패시터들의 제1 복수의 서브셋들(subsets)의 커패시터들의 연속적인 서브셋들(successive subsets)을 충전하고,
    (b) 중간 신호 값들(intermediate signal values)의 시계열의 연속적인 값을 형성하기 위하여 상기 복수의 커패시터들의 제2 복수의 서브셋들의 둘 또는 그 이상의 커패시터들의 연속적인 서브셋들을 결합(couple)하고,
    (c) 상기 중간 신호 값들의 연속적인 값들에 따라 상기 복수의 커패시터들의 제3 복수의 서브셋들의 커패시터들의 연속적인 서브셋들을 충전하도록 구성되는 스위칭 회로 소자들(switching circuit elements);
    상기 중간 값들의 시계열에 따라 상기 출력 신호 값들의 시계열을 형성하기 위한 회로;
    상기 입력 신호 값들의 시계열에 대하여 원하는(desired) 무한 임펄스 응답 필터(infinite impulse response filter)를 적용함으로써 출력 신호 값들의 시계열을 형성하기 위하여 클럭 신호의 연속적인 단계들(successive phases of a clock signal)에서 상기 스위칭 회로 소자들의 구성을 제어하기 위한 제어 로직을 포함하는 신호 처리 장치.
  2. 제 1항에 있어서,
    상기 신호 저장 섹션은 제1 저장 섹션과 제2 저장 섹션을 포함하고,
    (a) 상기 제1 복수의 서브셋들의 커패시터들의 서브셋들은 상기 제1 저장 섹션의 커패시터들로부터 형성되고
    (b) 상기 제2 복수의 서브셋들의 각각의 서브셋들은 상기 제1 저장 섹션 및 상기 제2 저장 세션의 커패시터들로부터 형성되고
    (c) 상기 제3 복수의 서브셋들의 상기 서브셋들은 상기 제2 저장 섹션의 커패시터들로부터 형성되는 신호 처리 장치.
  3. 제1항에 있어서, 상기 연속적인 중간 신호 값들에 따라 커패시터들의 상기 제3 복수의 서브셋들의 연속적인 서브셋들을 충전하기 위한 능동 회로(active circuitry)를 더 포함하는 신호 처리 장치.
  4. 제1항에 있어서, 상기 스위칭 회로 소자들은 조정가능한 인자들(configurable factors)에 따라 상기 저장 섹션 내 상기 커패시터들의 적어도 일부의 전하들이 스케일되도록(to be scaled) 구성가능한 신호 처리 장치.
  5. 제 1항에 있어서,
    상기 제1 섹션의 출력 값들의 시계열이 상기 제2 섹션에 대하여 입력 값들의 시계열을 형성하도록 상기 제1 필터 섹션과 결합된 적어도 하나의 제2 이산 시간 아날로그 필터 섹션을 더 포함하는 신호 처리 장치.
  6. 제5항에 있어서,
    상기 제1 필터 섹션 상기 제2 필터 섹션은 각각 무한 임펄스 응답 필터들(infinite impulse response filters)을 구현하도록 구성된 신호 처리 장치.
  7. 제 1항에 있어서,
    상기 제2 섹션의 출력 값들의 시계열이 상기 제1 섹션에 대한 입력 값들의 시계열을 형성하도록 제1 필터 섹션과 결합된 적어도 하나의 제2 이산 시간 아날로그 신호 필터 섹션을 더 포함하는 신호 처리 장치.
  8. 제 7항에 있어서,
    상기 제2 필터 섹션은 FIR 데시메이션 필터(decimation filter)를 포함하는 신호 처리 장치.
  9. 제1항에 있어서,
    상기 제1 필터 섹션은 N 샘플 지연으로 제한된 지연 항들(delay terms limited)을 갖는 무한 임펄스 응답 필터(infinite impulse response filter)를 구현하고, 상기 제1 저장 섹션은 (N+1)2 커패시터들의 배열(array)를 포함하고 상기 제2 저장 섹션은 N2 커패시터들의 배열(array)를 포함하는 신호처리 장치.
  10. 제1항에 있어서,
    클럭 신호를 위한 입력을 더 포함하고,
    상기 제어로직은 구성 데이터(configuration data)를 위한 디지털 저장(digital storage), 및 상기 스위치 회로 소자들을 제어하기 위하여 상기 구성 데이터와 상기 클럭 신호를 조합하기 위한 로직 회로를 포함하는 신호 처리 장치.
  11. 클럭 신호의 연속적인 단계(successive phases)에서 집적 회로의 이산 시간 아날로그 신호 필터 섹션을 동작시키기 위한 방법에 있어서,
    입력 신호 값들의 시계열을 수용하는 단계;
    제1 단계에서, 상기 입력 신호 값들의 연속적인 값들에 따라 아날로그 신호 저장 섹션의 복수의 커패시터의 제1 복수의 서브셋들의 커패시터들의 연속적인 서브셋들을 충전하기 위한 스위칭 회로 소자들을 구성하는 단계;
    제 2 단계에서, 중간 신호 값들의 시계열의 연속적인 값들을 형성하기 위하여 복수의 커패시터들의 제2 복수의 서브셋들의 둘 또는 그 이상의 커패시터들의 연속적인 서브셋들을 결합하기 위한 상기 스위칭 회로 소자들을 구성하는 단계, 및
    제 3단계에서, 상기 중간 신호값들의 연속적인 값들에 따라 복수의 커패시터들의 제3 복수의 서브셋들의 커패시터들의 연속적인 서브셋들을 충전하기 위하여 상기 스위칭 회로를 구성하는 단계;
    중간 값들의 시계열에 따라 출력 신호 값들의 시계열을 형성하는 단계;
    출력 신호 값들의 시계열을 제공하는 단계;
    상기 스위칭 회로 소자들을 구성하는 단계는 상기 입력 신호 값들의 시계열에 대하여 원하는 무한 임펄스 응답 필터(infinite impulse response filter)를 적용함으로써 출력 신호 값들의 시계열을 형성하기 위하여 클럭 신호의 연속적인 단계들에서 상기 스위칭 회로 소자들의 구성을 제어하는 단계를 포함하는 방법.
  12. 제11항에 있어서,
    (a) 상기 신호 저장 섹션의 제1 신호 저장 세션의 커패시터들로부터 제1 복수의 서브셋의 커패시터들의 서브셋들을 형성하는 단계;
    (b) 상기 신호 저장 섹션의 제2 신호 저장 섹션 및 상기 제1 신호 저장 섹션모두의 커패시터들로부터 상기 제2 복수의 서브셋들의 각각의 서브셋들을 형성하는 단계;
    (c) 상기 제2 저장 섹션의 커패시터들로부터 제3 복수의 서브셋들의 서브셋들을 형성하는 단계를 더 포함하는 방법.
  13. 제11항에 있어서, 능동 회로(active circuitry)를 이용하여 상기 연속적인 중간 신호 값들에 따라 커패시터들의 상기 제3 복수의 서브셋들의 상기 연속적인 서브셋들을 충전하는 단계를 더 포함하는 방법.
  14. 제11항에 있어서, 조정가능한 인자들(configurable factors)에 따라 상기 저장 섹션 내 상기 커패시터들의 적어도 일부의 전하들이 스케일되도록(to be scaled) 상기 스위칭 회로 소자들을 구성하는 단계를 더 포함하는 방법.
  15. 제11항에 있어서, 상기 제1 섹션의 출력 값들의 상기 시계열이 상기 제2섹션에 대하여 입력 값들의 시계열을 형성하도록 상기 제1 필터 섹션으로 적어도 하나의 제2 이산 시간 아날로그 필터 섹션을 결합하는 단계를 더 포함하는 방법.
  16. 제15항에 있어서, 상기 제1 필터 섹션과 상기 제2 필터 섹션 각각은 무한 임펄스 응답 필터(infinite impulse response filter)를 구현하도록 구성되는 방법.
  17. 제11항에 있어서, 제2 섹션의 출력 값들의 시계열이 상기 제1 섹션에 대한 입력 값들의 시계열을 형성하도록 상기 제1 필터 섹션에 적어도 하나의 제2 이산 시간 아날로그 신호 필터 섹션을 결합하는 단계를 더 포함하는 방법.
  18. 제17항에 있어서, 상기 제2 필터 섹션은 FIR 데시메이션 필터(decimation filter)를 포함하는 방법.
  19. 제12항에 있어서, 상기 이산 시간 아날로그 신호 필터 섹션은
    N 샘플의 지연으로 제한된 지연 항들을 갖는 무한 임펄스 응답 필터(infinite impulse response filter)를 구현하고, 상기 제1 저장 저장 섹션은 (N+1)2 커패시터들의 배열(array)를 포함하고 상기 제2 저장 섹션은 N2 커패시터들의 배열(array)를 포함하는 방법.
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